JP3245036B2 - 集積回路の能動素子サイジング装置およびサイジング方法 - Google Patents

集積回路の能動素子サイジング装置およびサイジング方法

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JP3245036B2 JP00774496A JP774496A JP3245036B2 JP 3245036 B2 JP3245036 B2 JP 3245036B2 JP 00774496 A JP00774496 A JP 00774496A JP 774496 A JP774496 A JP 774496A JP 3245036 B2 JP3245036 B2 JP 3245036B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は所定の制約の下で集積回
路内の能動素子、特にＭＩＳ（Metal Insulation Semic
onductor）トランジスタのサイズを最適なものに設計す
る集積回路の能動素子サイジング装置およびサイジング
方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路内のトランジスタ
のサイズ（ＭＯＳトランジスタの場合はゲート幅、バイ
ポーラトランジスタの場合はエミッタの大きさ）は、集
積回路の全パスが信号遅延制約を満たさなければならな
いという条件の下で、トランジスタのサイズの合計値が
最小となるように決定していた（米国特許第４，８２
７，４２８号明細書参照）。
【０００３】このような従来のトランジスタサイジング
装置の動作を図６および図７を参照して説明する。
【０００４】今、能動素子とこれらの能動素子間の接続
が決定された集積回路を考え、この集積回路を模式的に
示した例を図７に示す。図７において符号５１は入力端
子を、符号６１〜６９はトランジスタを、符号７１〜８
３は配線路を、符号９１，９２は出力端子を示してい
る。このときトランジタ６１〜６９のサイズは未だ決定
されていない。配線路７１、トランジスタ６１、配線路
７２、トランジスタ６２、配線路７３、トランジスタ６
３、配線路７４、トランジスタ６４および配線路７５は
１つのパス例えばパスＡであり、配線路７６、トランジ
スタ６５、配線路７７、トランジスタ６６、および配線
路７８も他の１つのパス、例えばパスＢである。そして
これらの各パスに対して信号遅延制約が予め与えられて
いるものとする。
【０００５】このような状況においてまず集積回路の全
てのトランジスタのサイズを最小値に設定する（図６の
ステップＦ４１参照）。なおこの最小値は集積回路の製
造プロセスから決定される値である。
【０００６】次に、与えられた信号遅延制約を満たさな
い度合が最も大きいパス（以下、このパスをクリティカ
ルパスと呼ぶ）をひとつ抽出する（ステップＦ４３参
照）。例えばパスＡの信号遅延が１１nsで制約が８nsで
あり、パスＢの信号遅延が１０nsで制約が６nsであると
すると、絶対的な信号遅延はパスＡの方が大きいが、制
約との差を考えると、パスＡが３ns、パスＢが４nsとな
り、パスＢの方が信号遅延と制約との差が大きい。この
ように、実際の信号遅延と制約との差が大きいパスを信
号遅延制約を満たさない度合が大きいパスとし、ステッ
プＦ４３ではそれが最大のパス、すなわちクリティカル
パスをひとつ取り出す。
【０００７】クリティカルパス上の各トランジスタｉに
ついて、幅を微小量△Ｗ大きくしたと仮定した時の、信
号遅延時間の改善量△Ｔｉを解析し、△Ｔｉ／△Ｗが最
大のトランジスタを抽出する（ステップＦ４５参照）。
【０００８】ステップＦ４７では、ステップＦ４５で抽
出したトランジスタの幅を△Ｗだけ大きくし、遅延を改
善する。その後、遅延制約を満たさないパスが存在する
かどうかを解析し、そのようなパスが存在する場合には
ステップＦ４３に戻り上述のステップを繰り返し、存在
しない場合には全てのパスが遅延制約を満たすものとみ
なし、トランジスタサイジング処理を終了する（ステッ
プＦ４９参照）。
【０００９】
【発明が解決しようとする課題】以上のように、信号遅
延制約のもとでトランジスタサイズの合計の最小化を最
優先の目的としていたため、信号遅延制約を課されな
い、または制約が非常に緩いパス上のトランジスタは設
計上許される最小サイズとなった。これにより、トラン
ジスタ自身の寄生容量が最小となるので、回路の充放電
電流を小さく抑えることができた。従来のトランジスタ
サイジング装置は、回路の充放電電流が全消費電流のほ
とんどを占めるものと仮定していたため、トランジスタ
サイズの合計の最小化を目的関数とすることで、間接的
に回路の消費電流を小さくすることを狙っていた。
【００１０】しかし、高速動作をする電子回路の消費電
流を構成する要素として、充放電電流と並んで貫通電流
が無視できない存在となっている。
【００１１】電子回路の入出力信号は理想的なステップ
信号ではなく、立ち上がりや立ち下がりに微小な時間
（τ）を必要とする、電流電圧をＡとし、横軸に時間、
縦軸に電圧をとって、時間と入力信号の関係を一次近似
したグラフ（図８参照）における、電圧の立ち上がりの
割合はＡ／τで表され、これをスリューレイト（Slew R
ate ）と呼ぶ。一方、τはスリュー時間（Slewing Peri
od）と呼ばれる。貫通電流はスリュー時間の存在により
発生する。近年の回路のクロック周期の短縮により、ク
ロック周期に対するスリュー時間の割合が無視できない
ものとなっている。
【００１２】また、あるトランジスタが、駆動すべき容
量の大きさに比較して著しくサイズが小さい場合、次段
を駆動する能力が不足し、スリュー時間が大きくなり、
貫通電流量が増大する。従来のトランジスタサイジング
装置を用いた場合は、トランジスタサイズは信号遅延を
満足する最小限のサイズになるが、スリュー時間と貫通
電流を考慮せずにサイジングを行っているので、トラン
ジスタサイズを小さくしても電力消費は最小にならな
い、という不具合が発生する。
【００１３】また今後設計される集積回路は、電池で駆
動される携帯型電子機器に搭載されることを考え、低消
費電力化が最優先の条件となっており、トランジスタサ
イズの合計の最小化は優先度が落ちる。従って従来のト
ランジスタサイジング装置によってサイジングされた電
子回路を電池で駆動される携帯型電子機器へ搭載するこ
とは不適当であると考えられ、消費電力の最小化を最優
先の目的とするトランジスタサイジング装置が早急に求
められている。
【００１４】本発明は上記事情を考慮してなされたもの
であって、信号遅延制約を満足させかつ消費電力を可及
的に小さくすることのできる集積回路の能動素子サイジ
ング装置およびサイジング方法を提供することを目的と
する。
【００１５】
【課題を解決するための手段】本発明による集積回路の
能動素子サイジング装置の第１の態様は、集積回路を構
成する能動素子およびこれらの能動素子間の接続情報な
らびに遅延制約を記憶する記憶手段と、前記能動素子の
サイズを最小値に初期化するサイズ初期化手段と、前記
能動素子の前記サイズを増加させたときの前記集積回路
の消費電流の変化率を演算する消費電流変化率演算手段
と、制御手段と、前記接続情報に基づいてタイミング解
析を行い各最終段の能動素子に至る最大の信号遅延を計
算する遅延計算手段と、前記遅延計算手段によって計算
された最終段の能動素子に至る最大の信号遅延が前記遅
延制約を満たしているかどうかを判定する遅延制約判定
手段と、前記遅延制約を満たさないパスの中からクリテ
ィカルパスを抽出するクリティカルパス抽出手段と、前
記クリティカルパス上の各能動素子について能動素子の
サイズを増加させた際の前記集積回路の消費電流の変化
量に対する前記クリティカルパスの信号遅延の改善率を
演算する遅延改善率演算手段と、前記改善率が最大な能
動素子を選択する選択手段と、を備え、前記制御手段は
前記消費電流の変化率が最小のものを選出し、この選出
した変化率が零以下の場合は対応する能動素子のサイズ
を増加させたとき消費電流の変化率を前記消費電流変化
率演算手段に演算させ、前記選出した変化率が零を超え
た場合は各パスの信号遅延を遅延計算手段に演算させ、
クリティカルパスが存在する場合は遅延改善率を前記遅
延改善率演算手段に演算させかつ前記選択手段によって
選択された能動素子のサイズを増加させたときの信号遅
延を遅延計算手段に計算させることを特徴とする。
【００１６】また本発明による集積回路の能動素子サイ
ジング方法の第１の態様は、集積回路の消費電流を最小
にするように前記集積回路を構成する能動素子のサイズ
を設定する第１のステップと、パスの信号遅延を計算
し、遅延制約を満たさないパスが存在するかどうかを判
定し、存在しない場合はサイジング処理を終了する第２
のステップと、遅延制約を満たさない度合が最大のパス
であるクリティカルパスを抽出する第３のステップと、
前記クリティカルパス上で前記能動素子のサイズを増加
させたときの消費電流の変化に対する信号遅延の改善率
が最大の能動素子を選択する第４のステップと、前記選
択された能動素子のサイズを増加させて前記第２のステ
ップを実行する第５のステップと、を備えていることを
特徴とする。
【００１７】また本発明による集積回路の能動素子サイ
ジング方法の第２の態様は第１の態様の方法において、
前記第１のステップは、 ａ） 全ての前記能動素子のサイズを最小値に設定する
ステップと、 ｂ） 前記能動素子の各々についてサイズを増加させた
ときの前記集積回路の消費電流の変化率を演算するステ
ップと、 ｃ） 全ての前記能動素子に関する前記変化率のデータ
中から値が最小である能動素子を選択するステップと、 ｄ） 前記選択された能動素子に関する消費電流の前記
変化率が零以下である場合は前記選択された能動素子の
サイズを増加させたときの消費電流の変化率を演算して
ステップｃを実行し、前記変化率が零を超えている場合
は前記第１のステップの処理を終了するステップと、を
備えていることを特徴とする。
【００１８】また本発明による集積回路の能動素子サイ
ジング装置の第２の態様は、集積回路を構成する能動素
子およびこれらの能動素子間の接続情報ならびに遅延制
約を記憶する記憶手段と、前記能動素子のサイズを最小
値に初期化するサイズ初期化手段と、前記能動素子の前
記サイズを増加させたときの前記集積回路の消費電力の
変化率を演算する消費電力変化率演算手段と、制御手段
と、前記接続情報に基づいてタイミング解析を行い各最
終段の能動素子に至る最大の信号遅延を計算する遅延計
算手段と、前記遅延計算手段によって計算された最終段
の能動素子に至る最大の信号遅延が前記遅延制約を満た
しているかどうかを判定する遅延制約手段と、前記遅延
制約を満たさないパスの中からクリティカルパスを抽出
するクリティカルパス抽出手段と、前記クリティカルパ
ス上の各能動素子について能動素子のサイズを増加させ
た際の前記集積回路の消費電力の変化量に対する前記ク
リティカルパスの信号遅延の改善率を演算する遅延改善
率演算手段と、前記改善率が最大な能動素子を選択する
選択手段と、を備え、前記制御手段は前記消費電力の変
化率が最小のものを選出し、この選出した変化率が零以
下の場合は対応する能動素子のサイズを増加させたとき
の消費電力の変化率を前記消費電力変化率演算手段に演
算させ、前記選出した変化率が零を超えた場合は各パス
の信号遅延を遅延計算手段に計算させ、クリティカルパ
スが存在する場合は遅延改善率を前記遅延改善率演算手
段に演算させかつ前記選択手段によって選択された能動
素子のサイズを増加させたときの信号遅延を遅延計算手
段に計算させることを特徴とする。
【００１９】また本発明による集積回路の能動素子サイ
ジング方法の第３の態様は、集積回路の消費電力を最小
にするように前記集積回路を構成する能動素子のサイズ
を設定する第１のステップと、パスの信号遅延を計算
し、遅延制約を満たさないパスが存在するかどうかを判
定し、存在しない場合はサイジング処理を終了する第２
のステップと、遅延制約を満たさない度合が最大のパス
であるクリティカルパスを抽出する第３のステップと、
前記クリティカルパス上で前記能動素子のサイズを増加
させたときの消費電力の変化に対する信号遅延の改善率
が最大の能動素子を選択する第４のステップと、前記選
択された能動素子のサイズを増加させて前記第２のステ
ップを実行する第５のステップと、を備えていることを
特徴とする。
【００２０】また本発明による集積回路の能動素子サイ
ジング方法の第４の態様は、第３の態様の方法におい
て、前記第１のステップは、 ａ） 全ての前記能動素子のサイズを最小値に設定する
ステップと、 ｂ） 前記能動素子の各々についてサイズを増加させた
ときの前記集積回路の消費電力の変化率を演算するステ
ップと、 ｃ） 全ての前記能動素子に関する前記変化率のデータ
中から値が最小である能動素子を選択するステップと、 ｄ） 前記選択された能動素子に関する消費電力の前記
変化率が零以下である場合は前記選択された能動素子の
サイズを増加させたときの消費電流の変化率を演算して
ステップｃを実行し、前記変化率が零を超えている場合
は前記第１のステップの処理を終了するステップと、を
備えていることを特徴とする。
【００２１】
【発明の実施の形態】本発明による集積回路の能動素子
サイジング装置（以下、サイジング装置ともいう）の第
１の実施形態の構成を図１に示す。この実施形態のサイ
ジング装置は、接続情報及び遅延制約記憶手段２と、サ
イズ初期化手段４と、消費電流変化率演算手段６と、優
先待ち行列管理手段８と、制御手段１０と、遅延計算手
段１４と、遅延制約判定手段１６と、クリティカルパス
抽出手段１８と、遅延改善率演算手段２０と、選択手段
２２とを備えている。
【００２２】接続情報及び遅延制約記憶手段（以下、記
憶手段ともいう）２は集積回路を構成する能動素子およ
びこれらの能動素子間の接続情報ならびに遅延制約を記
憶する。サイズ初期化手段４は、上記集積回路を構成す
る能動素子であるトランジスタのサイズ（例えばＭＯＳ
トランジスタの場合はゲート幅、バイポーラトランジス
タの場合はエミッタの大きさ）を最小値に設定する。こ
の最小値は従来のサイジング装置と同様に製造プロセス
によって決定される値である。消費電流変化率演算手段
（以下、演算手段ともいう）６は各トランジスタにおい
て、トランジスタのゲート幅Ｗを微小量△Ｗ増加させた
ときの集積回路の消費電流Ｉの変化率△Ｉ／△Ｗを求め
る。
【００２３】優先待ち行列管理手段８は消費電流の変化
率△Ｉ／△Ｗがキー（key ）で、トランジスタの個別情
報（名称、およびサイズ）がデータ（Data）となるペア
（組み合せ）の集合を管理するものであって、キーの値
が最小のペアを優先的に取り出し、キーの値が同じ場合
には先に受入れたペア先に取り出す。制御手段１０は演
算手段６によって演算された消費電流の変化率とトラン
ジスタの個別情報を優先待ち行列管理手段８に送って管
理させるとともに優先待ち行列管理手段８から取り出し
たペアのトランジスタに関する消費電流の変化率が零以
下かどうかを判定し、零以下の場合は上記トランジスタ
のサイズを微小量△Ｗ増加させる。このとき上記トラン
ジスタおよびその周辺のトランジスタに係わる消費電流
の変化率△Ｉ／△Ｗが変動するので、変動した分の消費
電流の変化率△Ｉ／△Ｗを演算手段６によって演算さ
せ、対応するトランジスタの待ち行列のキーを演算した
変化率△Ｉ／△Ｗに置換えて優先待ち行列管理手段８に
送出する。また消費電流の変化率が正の場合は、各パス
の信号遅延を遅延計算手段１４に計算させる。
【００２４】遅延計算手段１４はタイミング解析を行
い、各最終段のトランジスタに至る最大の信号遅延を計
算する。遅延制約判定手段１６は計算された最終段のト
ランジスタに至る最大の信号遅延が記憶手段２に記憶さ
れている遅延制約を満たすかどうかを判定し、満たす場
合はサイジング処理を終了する。このときのトランジス
タの現在のサイズは遅延制約を満足し、かつ消費電流が
可及的に小さい最適なサイズとなる。
【００２５】クリティカルパス抽出手段１８は遅延制約
を満たさない度合（＝信号遅延−遅延制約）が最大のパ
ス（クリティカルパス）を抽出する。遅延改善率演算手
段２０は、クリティカルパス上の各トランジスタについ
て、各トランジスタのサイズを微小量△Ｗ増加させたと
きの半導体集積回路の消費電流の変化量△Ｉおよび信号
遅延の改善量△τを求めて、消費電流の変化量に対する
信号遅延の改善率△τ／△Ｉを演算する。選択手段２２
は上記クリティカルパス上で改善率△τ／△Ｉが最大な
トランジスタを選択し、制御手段１０に送出する。する
と制御手段１０はクリティカルパス上で改善率が最大な
トランジスタのサイズを微小量△Ｗ増加させ、ふたたび
遅延計算手段１４に上記クリティカルパスの信号遅延を
計算させる。このとき上記トランジスタとその周辺のト
ランジスタの消費電流は増加する。
【００２６】なお上記実施の形態のサイジング装置の動
作を説明する前に、トランジスタのサイズＷから集積回
路の消費電流と信号遅延を求める手法を図３を参照して
説明する。
【００２７】図３（ａ）は、ある回路内のインバータチ
ェインの入力から数えてＮ−１段めからＮ＋１段めまで
を表した図であり、図３（ｂ）は図３（ａ）におけるト
ランジスタを抵抗と容量でモデル化したものである。こ
こで、入力からＮ段めのインバータについて、ＷN 、Ｒ
N 、ＣN 、ＣgN、ＣwNを以下のように定義する。 ＷpN：インバータを構成するｐ型トランジスタＴpNのサ
イズ ＷnN：インバータを構成するｎ型トランジスタＴnNのサ
イズ ＷN ：インバータを構成するトランジスタのサイズの和 ＲpN：インバータを構成するｐ型トランジスタＴpNの抵
抗 ＲnN：インバータを構成するｎ型トランジスタＴnNの抵
抗 ＲN ：インバータを構成するトランジスタの平均抵抗の
和 ＣN ：インバータを構成するトランジスタのソース、ド
レインの負荷容量の和 ＣgN：インバータを構成するトランジスタのゲート負荷
容量の和 ＣwN：インバータの出力段に接続した配線容量 この時、ＷN とＲN 、ＣN 、ＣgNの間には以下の関係が
成り立つ（α、βは比例定数）。
【００２８】
【数１】 次に、あるパスの信号遅延を求める手法を示す。あるパ
スの信号遅延は、パス上の各トランジスタを駆動する際
の遅延の総和で表される。 τN ：Ｎ段めのインバータによる信号遅延（出力電圧の
立ち上がり／立ち下がり時間の１／２） ＶTHp ：ｐ型トランジスタのしきい値電圧 ＶTHn ：ｎ型トランジスタのしきい値電圧 インバータがＯＮする確率と、ＯＦＦする確率がともに
１／２であるものとし、ＯＮする時の信号遅延をτp 、
ＯＦＦする時の信号遅延をτN とすると、τNはτpNお
よびτnNの平均となる。
【００２９】そこで、以上のような定義をした上で、N.
Hedenstierna、K.O.Jeppson,“CMOSCircuit Speed and
Buffer Optimization, ”IEEE Trans.Computer-Aided D
esign,vol. CAD-6,pp.270-281,Mar.1987 をもとにＮ−
１段め以降のトランジスタ駆動時の遅延（τ）を各々求
めると、以下のようになる。 τN ＝（τpN＋τnN）／２ ＝（ＲpN（ＣN ＋ＣwN＋ＣgN+1）＋ＲnN（ＣN ＋ＣwN＋
ＣgN+1））／２ 以上により、Ｎ段めのトランジスタサイズを変化させた
時の信号遅延の変化量が求められる。
【００３０】次に、消費電流を求める。回路の消費電流
が、充放電電流と貫通電流の和であるとする。そして充
放電電流および貫通電流は各々トランジスタのスイッチ
ング時に単位時間当たりに流れる充放電電荷量および貫
通電荷量であるから、以下の計算においては、充放電電
流は充放電電荷量、貫通電流は貫通電荷量であるものと
し、これらを以下のように定義する。 ＩdN：Ｎ段めのインバータ１回の充放電電流に対応する
充放電電荷量 ＩSCN ：Ｎ段めのインバータ１回の貫通電流に対応する
貫通電荷量 とすると、ＩdN、ＩSCN は以下のように表される。
【００３１】
【数２】 ここでＶddは電源電圧を示す。
【００３２】以上説明したことにより、Ｎ段めのトラン
ジスタサイズを変化させた時の消費電流の変化量が求め
られる。
【００３３】次に上記実施の形態のサイジング装置の動
作を図２を参照して説明する。まず、集積回路の全ての
トランジスタをサイズ初期化手段４によって最小サイズ
に設定する（ステップＦ２参照）。続いて消費電流変化
率演算手段６によって集積回路の各トランジスタのサイ
ズＷの変化量△Ｗに関する集積回路の消費電流の変化率
を演算し（ステップＦ４参照）、この値を制御手段１０
に送る。すると制御手段１０は上記変化率とこの変化率
に対応するトランジスタの個別情報をペアとして優先待
ち行列管理手段８に送り管理させる（ステップＦ６参
照）。優先待ち行列管理手段８は管理しているペアを消
費電流の変化率の最も小さいものが容易に取り出せるよ
うに保持する。そしてこのように管理されれたペアの中
から変化率が一番小さなペアが優先待ち行列管理手段８
から制御手段１０に送られる（ステップＦ６参照）。
【００３４】するとこの送られたペアのキーである消費
電流の変化率△Ｉ／△Ｗが零以下であるかどうかが制御
手段１０によって判定される（ステップＦ８参照）。そ
して零以下である場合は、対応するトランジスタのサイ
ズが制御手段１０によって微小量△Ｗ増加され（ステッ
プＦ９参照）、更に記憶手段２に記憶されている接続情
報に基づいて上記トランジスタのサイズを動かしたこと
による上記トランジスタ周辺のトランジスタについての
集積回路の消費電流の新たな変化率△Ｉ／△Ｗを制御手
段１０が消費電流変化率演算手段６に演算させ、これら
の演算した値を対応するトランジスタのペアのキーであ
る変化率と置換える（ステップＦ１０参照）。その後、
この優先待ち行列管理手段８から変化率が最小のペアが
制御手段１０に送られて上述のステップＦ６，Ｆ８が実
行される。このようにすることにより消費電流の変化率
が零以下であるものがなくなる。ステップＦ８において
消費電流の変化率△Ｉ／△Ｗが正である場合にはステッ
プＦ１２に進む。
【００３５】ステップＦ１２においては、各最終段のト
ランジスタに至る最大の信号遅延が遅延計算手段１４に
よって計算される。続いて遅延制約判定手段１６によっ
て遅延制約を満たさない、すなわち信号遅延が遅延制約
より小さいという条件を満たさないパスが存在するかど
うかが判定される（ステップＦ１４参照）。そして遅延
制約を満たさないパスが存在する場合は、遅延制約を満
たさない度合が最大のパス、すなわちクリティカルパス
がクリティカルパス抽出手段１８によって抽出される。
続いて、この抽出されたクリティカルパス上の各トラン
ジスタについてそのサイズを微小量増加させた場合の上
記パスの遅延改善率、すなわち上記パスの消費電流の変
化量に対する上記パスの信号遅延の改善量の割合が遅延
改善率演算手段２０によって求められる（ステップＦ１
８参照）。そして、遅延改善率が最大のトランジスタが
選択手段２２によって選択される。すると制御手段１０
によってこの選択されたトランジスタのサイズを微小量
△Ｗ増加させ（ステップＦ１８参照）、その後ステップ
Ｆ１２に戻り再度、遅延計算手段１４に信号遅延を計算
させる。このとき上記抽出されたクリティカルパスの消
費電流は微小量増加するが、信号遅延は改善されること
になる。以後ステップＦ１４，Ｆ１６，Ｆ１８，Ｆ１２
を繰り返す。そしてステップＦ１４において、遅延制約
を満たさないパスが存在しなくなった場合にサイジング
処理を終了する。
【００３６】以上説明したように本実施の形態によれ
ば、まず最初に消費電流が最小になるようなトランジス
タサイズの組合せを実現しておき、その後、消費電流の
増加が最小になるようにトランジスタサイジングをして
遅延制約条件を満足させるようにしているため、トラン
ジスタのサイズは遅延制約を満足しかつ消費電流が最小
限となる最適なサイズとなっている。これにより集積回
路内の各トランジスタの駆動電圧及び各ノードのスイッ
チング確率（集積回路に入力するクロック信号の１周期
に対してノード電圧遷移の起こる頻度）が全て等しいと
いう仮定の下では消費電流も最小となる。
【００３７】以上述べたような方法で設計された集積回
路は以下のような特徴を持つ。すなわち、入力端子と出
力端子と能動素子を備えた集積回路であって、能動素子
のいくつかは設計ルールで指定される最小サイズより大
きく、最小サイズより大きな能動素子のいずれかのサイ
ズを小さくすると、（１）１つの入力端子から複数の能
動素子を順次通って１つの出力端子に至る経路を通過す
る信号遅延が指定された最大遅延レベルを超えてしまう
か、あるいは（２）回路全体の消費電流が増大してしま
うように構成されている。
【００３８】次に本発明によるサイジング装置の第２の
実施の形態の構成を図４に示す。この実施の形態のサイ
ジング装置は、図１に示す第１の実施の形態のサイジン
グ装置において、消費電流変化率演算手段６、優先待ち
行列管理手段８、制御手段１０、遅延改善率演算手段２
１、および選択手段２３の代わりに消費電力変化率演算
手段７、優先待ち行列管理手段９、制御手段１１、遅延
改善率演算手段２１、および選択手段２３を設けたもの
である。
【００３９】消費電力変化率演算手段（以下、演算手段
ともいう）７は各トランジスタにおいて、トランジスタ
のゲート幅Ｗを微小量△Ｗ増加させたときの集積回路の
消費電力Ｐの変化率△Ｐ／△Ｗを求める。
【００４０】優先待ち行列管理手段９は消費電力の変化
率△Ｐ／△Ｗがキー（key ）で、トランジスタの個別情
報（名称、およびサイズ）がデータ（Data）となるペア
（組み合せ）の集合を管理するものであって、キーの値
が最小のペアを優先的に取り出し、キーの値が同じ場合
には先に受入れたペア先に取り出す。制御手段１１は演
算手段７によって演算された消費電力の変化率とトラン
ジスタの個別の個別情報を優先待ち行列管理手段９に送
って管理させるとともに優先待ち行列管理手段９から取
り出したペアのトランジスタに関する消費電力の変化率
が零以下かどうかを判定し、零以下の場合は上記トラン
ジスタのサイズを微小量△Ｗ増加させる。このとき上記
トランジスタおよびその周辺のトランジスタに係わる消
費電力の変化率△Ｐ／△Ｗが変動するので、変動した分
の消費電力の変化率△Ｐ／△Ｗを演算手段７によって演
算させ、対応するトランジスタの待ち行列のキーを、演
算した変化率△Ｐ／△Ｗに置換えて優先待ち行列管理手
段９に送出する。また消費電力の変化率が正の場合は、
各パスの信号遅延を遅延計算手段１４に計算させる。
【００４１】遅延改善率演算手段２０は、クリティカル
パス上の各トランジスタについて、各トランジスタのサ
イズを微小量△Ｗ増加させたときの集積回路の消費電力
の変化量△Ｐおよび信号遅延の改善量△τを求めて、消
費電力の変化量に対する信号遅延の改善率△τ／△Ｐを
演算する。選択手段２２は上記クリティカルパス上で改
善率△τ／△Ｐが最大なトランジスタを選択し、制御手
段１０に送出する。すると制御手段１０はクリティカル
パス上で改善率が最大なトランジスタのサイズを微小量
△Ｗ増加させ、ふたたび遅延計算手段１４に上記クリテ
ィカルパスの信号遅延を計算させる。このとき上記トラ
ンジスタとその周辺のトランジスタの消費電力は増加す
る。
【００４２】次に本実施の形態のサイジング装置の動作
を説明する前に、消費電力の変化量を求める手法を説明
する。なお、トランジスタのサイズＷから集積回路の信
号遅延を求める方法は第１の実施の形態で説明した手法
を用いて行う。Ｎ段目のトランジスタのサイズを変化さ
せたときの消費電力の変化量△ＰN を求めるには、まず
Ｎ段目のトランジスタの消費電流の変化量△ＩN を求め
る。このときの上記トランジスタの駆動電圧をＶN 、集
積回路の動作周波数をｆ、上記トランジスタによって駆
動されるノードのスイッチング確率をｐとすると、消費
電力の変化量△ＰN は △ＰN ＝△ＩN ・Ｖ・ｐ・ｆ／２ と表わされる。
【００４３】次に本実施の形態のサイジング装置の動作
を図５を参照して説明する。
【００４４】まず、集積回路の全てのトランジスタをサ
イズ初期化手段４によって最小サイズに設定する（ステ
ップＦ２２参照）。続いて消費電力変化率演算手段７に
よって集積回路の各トランジスタのサイズＷの変化量△
Ｗに関する集積回路の消費電力の変化率を演算し（ステ
ップＦ２４参照）、この値を制御手段１１に送る。する
と制御手段１１は上記変化率とこの変化率に対応するト
ランジスタの個別情報をペアとして優先待ち行列管理手
段９に送り管理させる（ステップＦ２６参照）。優先待
ち行列管理手段９は管理しているペアを消費電流の変化
率の最も小さいものが容易に取り出せるように保持す
る。そしてこのように管理されたペアの中から変化率が
一番小さなペアが優先待ち行列管理手段９から制御手段
１１に送られる（ステップＦ２６参照）。
【００４５】するとこの送られたペアのキーである消費
電力の変化率△Ｐ／△Ｗが零以下であるかどうかが制御
手段１１によって判定される（ステップＦ２８参照）。
そして零以下である場合は、対応するトランジスタのサ
イズが制御手段１１によって微小量△Ｗ増加され（ステ
ップＦ２９参照）、更に記憶手段２に記憶されている接
続情報に基づいて上記トランジスタのサイズを動かした
ことによる上記トランジスタ周辺のトランジスタについ
ての集積回路の消費電力の新たな変化率△Ｐ／△Ｗを制
御手段１１が消費電力変化率演算手段７に演算させ、こ
れらの演算した値を対応するトランジスタのペアのキー
である変化率と置換える（ステップＦ３０参照）。その
後、この優先待ち行列管理手段９から変化率が最小のペ
アが制御手段１１に送られて上述のステップＦ２６，Ｆ
２８が実行される。このようにすることにより消費電力
の変化率が零以下であるものがなくなる。ステップＦ２
８において消費電力の変化率△Ｐ／△Ｗが正である場合
にはステップＦ３２に進む。
【００４６】ステップＦ３２においては、各最終段のト
ランジスタに至る最大の信号遅延が遅延計算手段１４に
よって計算される。続いて遅延制約判定手段１６によっ
て遅延制約を満たさない、すなわち信号遅延が遅延制約
より小さいという条件を満たさないパスが存在するかど
うかが判定される（ステップＦ３４参照）。そして遅延
制約を満たさないパスが存在する場合は、遅延制約を満
たさない度合が最大のパス、すなわちクリティカルパス
がクリティカルパス抽出手段１８によって抽出される。
続いて、この抽出されたクリティカルパス上の各トラン
ジスタについてそのサイズを微小量増加させた場合の上
記パスの遅延改善率、すなわち上記パスの消費電力の変
化量△Ｐに対する上記パスの信号遅延の改善量の割合が
遅延改善率演算手段２１によって求められる（ステップ
Ｆ３８参照）。そして、遅延改善率が最大のトランジス
タが選択手段２３によって選択される。すると制御手段
１１によってこの選択されたトランジスタのサイズを微
小量△Ｗ増加させ（ステップＦ３８参照）、その後ステ
ップＦ１２に戻り再度、遅延計算手段１４に信号遅延を
計算させる。このとき上記抽出されたクリティカルパス
の消費電力は微小量増加するが、信号遅延は改善される
ことになる。以後ステップＦ３４，Ｆ３６，Ｆ３８，Ｆ
３２を繰り返す。そしてステップＦ３４において、遅延
制約を満たさないパスが存在しなくなった場合にサイジ
ング処理を終了する。
【００４７】以上説明したように本実施の形態によれ
ば、まず最初に消費電力が最小になるようなトランジス
タサイズの組合せを実現しておき、その後、消費電力の
増加が最小になるようにトランジスタサイジングをして
遅延制約条件を満足させるようにしているため、トラン
ジスタのサイズは遅延制約を満足しかつ消費電力が最小
限となる最適なサイズとなっている。これにより集積回
路内の各トランジスタの駆動電圧及び各ノードのスイッ
チング確率（集積回路に入力するクロック信号の１周期
に対してノード電圧遷移の起こる頻度）が全て等しいと
いう仮定の下では消費電力も最小となる。
【００４８】以上に述べたような方法で設計された集積
回路は以下のような特徴を持つ。すなわち、入力端子と
出力端子と能動素子を備えた集積回路であって、能動素
子のいくつかは設計ルールで指定される最小サイズより
大きく、最小サイズより大きな能動素子のいずれかのサ
イズを小さくすると、（１）１つの入力端子から複数の
能動素子を順次通って１つの出力端子に至る経路を通過
する信号遅延が指定された最大遅延レベルを超えてしま
うか、あるいは（２）回路全体の消費電力が増大してし
まうように構成されている。
【００４９】なお、この第２の実施の形態のサイジング
装置は電手力変化量△ＰN を求める式から分かるように
各トランジスタの駆動電力およびスイッチング確率が異
なる集積回路に用いることができることは言うまでもな
い。
【００５０】上記実施の形態においては、ＭＯＳトラン
ジスタについて説明したが、バイポーラトランジスタ
や、他の能動素子に用いても同様の効果を得ることがで
きることは言うまでもない。
【図面の簡単な説明】
【図１】本発明による能動素子サイジング装置の第１の
実施の形態の構成を示すブロック図。
【図２】第１の実施の形態の動作を説明するフローチャ
ート。
【図３】信号遅延および消費電流を求める方式を説明す
る説明図。
【図４】本発明による能動素子サイジング装置の第２の
実施の形態の構成を示すブロック図。
【図５】第２の実施の形態の動作を説明するフローチャ
ート。
【図６】従来のトランジスタサイジング装置の動作を説
明するフローチャート。
【図７】半導体集積回路の模式図。
【図８】入力信号のスリューレイトを説明するグラフ。
【符号の説明】
２ 接続情報及び遅延制約記憶手段 ４ サイズ初期化手段 ６ 消費電流変化率演算手段 ７ 消費電力変化率演算手段 ８ 優先待ち行列管理手段 ９ 優先待ち行列管理手段 １０ 制御手段 １１ 制御手段 １４ 遅延計算手段 １６ 遅延制約判定手段 １８ クリティカルパス抽出手段 ２０ 遅延改善率演算手段 ２１ 遅延改善率演算手段 ２２ 選択手段 ２３ 選択手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−259499（ＪＰ，Ａ) 特開 平５−326705（ＪＰ，Ａ) 特開 平５−198678（ＪＰ，Ａ) 特開 平５−181933（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H01L 21/82

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】集積回路を構成する能動素子およびこれら
    の能動素子間の接続情報ならびに遅延制約を記憶する記
    憶手段と、 前記能動素子のサイズを最小値に初期化するサイズ初期
    化手段と、 前記能動素子の前記サイズを増加させたときの前記集積
    回路の消費電流の変化率を演算する消費電流変化率演算
    手段と、 制御手段と、 前記接続情報に基づいてタイミング解析を行い各最終段
    の能動素子に至る最大の信号遅延を計算する遅延計算手
    段と、 前記遅延計算手段によって計算された最終段の能動素子
    に至る最大の信号遅延が前記遅延制約を満たしているか
    どうかを判定する遅延制約判定手段と、 前記遅延制約を満たさないパスの中からクリティカルパ
    スを抽出するクリティカルパス抽出手段と、 前記クリティカルパス上の各能動素子について能動素子
    のサイズを増加させた際の前記集積回路の消費電流の変
    化量に対する前記クリティカルパスの信号遅延の改善率
    を演算する遅延改善率演算手段と、 前記改善率が最大な能動素子を選択する選択手段と、 を備え、前記制御手段は前記消費電流の変化率が最小の
    ものを選出し、この選出した変化率が零以下の場合は対
    応する能動素子のサイズを増加させたときの消費電流の
    変化率を前記消費電流変化率演算手段に演算させ、前記
    選出した変化率が零を超えた場合は各パスの信号遅延を
    遅延計算手段に計算させ、クリティカルパスが存在する
    場合は遅延改善率を前記遅延改善率演算手段に演算させ
    かつ前記選択手段によって選択された能動素子のサイズ
    を増加させたときの信号遅延を遅延計算手段に計算させ
    ることを特徴とする集積回路の能動素子サイジング装
    置。
  2. 【請求項２】前記消費電流は全ての能動素子の充放電電
    流と貫通電流の和であることを特徴とする請求項１記載
    の能動素子サイジング装置。
  3. 【請求項３】集積回路の消費電流を最小にするように前
    記集積回路を構成する能動素子のサイズを設定する第１
    のステップと、 パスの信号遅延を計算し、遅延制約を満たさないパスが
    存在するかどうかを判定し、存在しない場合はサイジン
    グ処理を終了する第２のステップと、 遅延制約を満たさない度合が最大のパスであるクリティ
    カルパスを抽出する第３のステップと、 前記クリティカルパス上で前記能動素子のサイズを増加
    させたときの消費電流の変化に対する信号遅延の改善率
    が最大の能動素子を選択する第４のステップと、 前記選択された能動素子のサイズを増加させて前記第２
    のステップを実行する第５のステップと、 を備えていることを特徴とする集積回路の能動素子サイ
    ジング方法。
  4. 【請求項４】前記第１のステップは、 ａ） 全ての前記能動素子のサイズを最小値に設定する
    ステップと、 ｂ） 前記能動素子の各々についてサイズを増加させた
    ときの前記集積回路の消費電流の変化率を演算するステ
    ップと、 ｃ） 全ての前記能動素子に関する前記変化率のデータ
    中から値が最小である能動素子を選択するステップと、 ｄ） 前記選択された能動素子に関する消費電流の前記
    変化率が零以下である場合は前記選択された能動素子の
    サイズを増加させたときの消費電流の変化率を演算して
    ステップｃを実行し、前記変化率が零を超えている場合
    は前記第１のステップの処理を終了するステップと、 を備えていることを特徴とする請求項３記載の能動素子
    サイジング方法。
  5. 【請求項５】前記消費電流は全ての能動素子の充放電電
    流と貫通電流の和であることを特徴とする請求項３また
    は４記載のサイジング方法。
  6. 【請求項６】集積回路を構成する能動素子およびこれら
    の能動素子間の接続情報ならびに遅延制約を記憶する記
    憶手段と、 前記能動素子のサイズを最小値に初期化するサイズ初期
    化手段と、 前記能動素子の前記サイズを増加させたときの前記集積
    回路の消費電力の変化率を演算する消費電力変化率演算
    手段と、 制御手段と、 前記接続情報に基づいてタイミング解析を行い各最終段
    の能動素子に至る最大の信号遅延を計算する遅延計算手
    段と、 前記遅延計算手段によって計算された最終段の能動素子
    に至る最大の信号遅延が前記遅延制約を満たしているか
    どうかを判定する遅延制約手段と、 前記遅延制約を満たさないパスの中からクリティカルパ
    スを抽出するクリティカルパス抽出手段と、 前記クリティカルパス上の各能動素子について能動素子
    のサイズを増加させた際の前記集積回路の消費電力の変
    化量に対する前記クリティカルパスの信号遅延の改善率
    を演算する遅延改善率演算手段と、 前記改善率が最大な能動素子を選択する選択手段と、 を備え、前記制御手段は前記消費電力の変化率が最小の
    ものを選出し、この選出した変化率が零以下の場合は対
    応する能動素子のサイズを増加させたときの消費電力の
    変化率を前記消費電力変化率演算手段に演算させ、前記
    選出した変化率が零を超えた場合は各パスの信号遅延を
    遅延計算手段に計算させ、クリティカルパスが存在する
    場合は遅延改善率を前記遅延改善率演算手段に演算させ
    かつ前記選択手段によって選択された能動素子のサイズ
    を増加させたときの信号遅延を遅延計算手段に計算させ
    ることを特徴とする集積回路の能動素子サイジング装
    置。
  7. 【請求項７】前記消費電力は、各能動素子を流れる充放
    電電流および貫通電流の和と、駆動電圧と動作周波数と
    スイッチング確率の積の総和の半分であることを特徴と
    する請求項６記載の能動素子サイジング装置。
  8. 【請求項８】集積回路の消費電力を最小にするように前
    記集積回路を構成する能動素子のサイズを設定する第１
    のステップと、 パスの信号遅延を計算し、遅延制約を満たさないパスが
    存在するかどうかを判定し、存在しない場合はサイジン
    グ処理を終了する第２のステップと、 遅延制約を満たさない度合が最大のパスであるクリティ
    カルパスを抽出する第３のステップと、 前記クリティカルパス上で前記能動素子のサイズを増加
    させたときの消費電力の変化に対する信号遅延の改善率
    が最大の能動素子を選択する第４のステップと、 前記選択された能動素子のサイズを増加させて前記第２
    のステップを実行する第５のステップと、 を備えていることを特徴とする集積回路の能動素子サイ
    ジング方法。
  9. 【請求項９】前記第１のステップは、 ａ） 全ての前記能動素子のサイズを最小値に設定する
    ステップと、 ｂ） 前記能動素子の各々についてサイズを増加させた
    ときの前記集積回路の消費電力の変化率を演算するステ
    ップと、 ｃ） 全ての前記能動素子に関する前記変化率のデータ
    中から値が最小である能動素子を選択するステップと、 ｄ） 前記選択された能動素子に関する消費電力の前記
    変化率が零以下である場合は前記選択された能動素子の
    サイズを増加させたときの消費電力の変化率を演算して
    ステップｃを実行し、前記変化率が零を超えている場合
    は前記第１のステップの処理を終了するステップと、 を備えていることを特徴とする請求項８記載の能動素子
    サイジング方法。
  10. 【請求項１０】前記消費電力は、各能動素子を流れる電
    流と駆動電圧と動作周波数とスイッチング確率の積の総
    和の半分であることを特徴とする請求項８または９記載
    の能動素子サイジング方法。
  11. 【請求項１１】前記消費電力は、各能動素子を流れる充
    放電電流および貫通電流の和と、駆動電圧と、動作周波
    数と、スイッチング確率の積の総和の半分であることを
    特徴とする請求項８または９記載の能動素子サイジング
    方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5903471A (en) * 1997-03-03 1999-05-11 Motorola, Inc. Method for optimizing element sizes in a semiconductor device
DE19736043A1 (de) * 1997-08-20 1999-03-04 Comcad Gmbh Analog Design Supp Automatisches Verfahren zur technischen Realisierung physikalischer Systeme
US6453446B1 (en) 1997-12-24 2002-09-17 Magma Design Automation, Inc. Timing closure methodology
US6175949B1 (en) * 1998-03-24 2001-01-16 International Business Machines Corporation Method and system for selecting sizes of components for integrated circuits
US6230302B1 (en) * 1998-07-20 2001-05-08 International Business Machines Corporation Method and system for performing timing analysis on an integrated circuit design
US6457159B1 (en) * 1998-12-29 2002-09-24 Cadence Design Systems, Inc. Functional timing analysis for characterization of virtual component blocks
US6760894B1 (en) * 1999-12-28 2004-07-06 Cadence Design Systems, Inc. Method and mechanism for performing improved timing analysis on virtual component blocks
US6769098B2 (en) * 2000-02-29 2004-07-27 Matsushita Electric Industrial Co., Ltd. Method of physical design for integrated circuit
US6701506B1 (en) * 2001-12-14 2004-03-02 Sequence Design, Inc. Method for match delay buffer insertion
US7139987B2 (en) * 2002-07-11 2006-11-21 Cadence Design Systems, Inc. Analog integrated circuit layout design
US7107551B1 (en) * 2003-05-30 2006-09-12 Prolific, Inc. Optimization of circuit designs using a continuous spectrum of library cells
US7082593B2 (en) * 2003-07-17 2006-07-25 Lsi Logic Corporation Method and apparatus of IC implementation based on C++ language description
US7356784B1 (en) 2003-12-05 2008-04-08 Cadence Design Systems, Inc. Integrated synthesis placement and routing for integrated circuits
US7353477B2 (en) 2004-04-28 2008-04-01 International Business Machines Corporation Method of identifying paths with delays dominated by a particular factor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698760A (en) * 1985-06-06 1987-10-06 International Business Machines Method of optimizing signal timing delays and power consumption in LSI circuits
US4827428A (en) * 1985-11-15 1989-05-02 American Telephone And Telegraph Company, At&T Bell Laboratories Transistor sizing system for integrated circuits
US5459673A (en) * 1990-10-29 1995-10-17 Ross Technology, Inc. Method and apparatus for optimizing electronic circuits
US5392221A (en) * 1991-06-12 1995-02-21 International Business Machines Corporation Procedure to minimize total power of a logic network subject to timing constraints
US5619418A (en) * 1995-02-16 1997-04-08 Motorola, Inc. Logic gate size optimization process for an integrated circuit whereby circuit speed is improved while circuit area is optimized

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