KR100554826B1 - 다이나믹 ｃｍｏｓ 논리 회로 및 논리 회로를이네이블시키는 방법 - Google Patents
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Abstract
논리 회로용 의사 풋터 회로(pseudofooter circuit)는 제 1 소스, 제 1 드레인 및 제 1 게이트를 구비한 제 1 FET(전계 효과 트랜지스터) 및 제 2 소스, 제 2 드레인, 제 2 게이트를 구비한 제 2 FET를 포함한다. 제 1 소스는 제 2 드레인에 접속되어서 제 1 신호 노드가 된다. 제 1 신호 노드는 논리 회로의 FET의 적어도 하나의 게이트에 접속된다. 제 1 게이트는 제 2 게이트에 접속되어서 입력 신호로서 제 2 신호를 받는 제 2 신호 노드가 된다. 제 2 소스는 그라운드에 접속된다. 제 1 드레인은 입력 신호로서 제 3 신호를 받는 제 3 신호 노드가 된다.
Description
도 1은 종래의 동적 논리 게이트를 도시하는 도면,
도 2는 개별적인 프리차지를 구비한 종래의 동적 논리 게이트를 도시하는 도면,
도 3은 본 발명의 제 1 실시예를 도시하는 도면,
도 4는 본 발명의 제 2 실시예를 도시하는 도면,
도 5는 본 발명의 제 3 실시예를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
101, 102, 103, 104, 108, 109, 110, 111, 121, 124, 125, 145 : FET
126, 137, 138, 147 : 인버터
본 발명은 일반적으로, 논리 회로 스택에서 종래의 풋터 회로(footer circuit)를 제거하고, 이 스택으로부터의 파라미터 중 하나를 사용해서 재배치된(relocated) 풋터를 이네이블시킴으로써, NMOS(n 채널 금속 산화물 반도체) 논리 회로 스택 또는 PMOS(p 채널 금속 산화물 반도체) 논리 회로 스택과 같은 논리 회로 스택의 속도를 증가시키는 것과, 높이를 낮추는 것에 관한 것이다.
동적 CMOS(상보형 금속 산화물 반도체) 로직은 게이트 출력 노드를 프리차지하고, 이어서 계산될 논리 함수가 이를 필요로 할 때 그것을 방전시킴으로써, 스트레이트 CMOS 로직보다 더 높은 성능을 달성한다. 이러한 기법에서는, 논리 함수를 계산하는 데는 n형 FET(전계 효과 트랜지스터)만이 필요하다. n형 FET가 원래 p형 FET보다 빠르기 때문에, 속도면에서 우수하다. 그러나, 프리차지 및 계산 동작의 시간을 적절하게 맞추기 위해 가외의 트랜지스터가 논리 함수에 더해져야 하기 때문에, 이러한 속도의 장점은 비용 상승을 수반한다. 도 1은 논리 함수 A*(B+C)를 계산하기 위해 입력 A, B 및 C를 사용하는 동적 논리 게이트를 도시하고 있다. FET(101)는 출력 노드를 저전압으로 프리차지하기 위해 사용된다. FET(102)는 프리차지 동안 출력 노드의 평가(evaluation)를 방지하기 위해 사용되고, "풋터 디바이스"라고 불린다.
도 2는 개별적인 계산 및 프리차지 신호를 갖는 유사한 회로를 도시하고 있다. 다중 위상 도미노 로직 및 비동기식 로직 설계 스타일에서 이들 두개의 신호를 분리하는 것이 바람직하다.
동적 로직은 각각의 게이트에서 복잡한 부울 함수(boolean function)를 수행할 수 있는 한 매우 효과적이다. 게이트의 복잡성은, 안전하게 사용될 수 있는 풀다운 네트워크에서, n 형 FET(도 2에서, FET(108, 109, 110, 111))의 가장 높은 스택에 의해 결정된다. 현재의 CMOS 기술에서, 이 높이는 3 또는 4개의 FET의 높이이고, 이들 FET 중 하나는 계산 FET(즉, 풋터)이다. 게이트에서의 지연은 풀 다운 스택의 높이에 따라서 매우 빠르게 증가한다. 이는 문제가 있다.
종래의 시스템에 대하여 앞서 언급한 문제, 결함 및 단점을 비추어 볼때, 본 발명의 목적은 게이트의 기능을 변화시키지 않고 동적 논리 게이트 내의 풀 다운 스택의 높이를 감소시켜서 이러한 게이트의 속도를 증가시키는 것이다.
본 발명의 다른 목적은 동적 논리 회로의 의사 풋터 회로(pseudofooter circuit)를 제공하는 것으로, 이 회로에서는 동적 논리 회로의 입력 파라미터 중 하나는 FET를 이네이블시키기 위해 사용되고, 그 FET의 게이트는 동적 논리 회로 계산을 이네이블시키려는 목적의 COMPUTE 신호에 의해 제어된다.
본 발명의 다른 목적은 의사 풋터 회로의 다양한 구성을 제공하는 것으로, 입력 파라미터가 LOW 값을 가지고, COMPUTE 신호가 HIGH인 조건하에서 의사 풋터 회로의 출력 신호가 예측가능한 구성을 포함한다.
본 발명의 다른 목적은 의사 풋터 회로의 다양한 구성을 제공하는 것으로, COMPUTE 신호가 논리 회로의 PRECHARGE 신호와 동일한 극성(polarity)을 가지는 구성을 포함한다.
따라서, 본 발명의 일 측면에서, 논리 회로용 의사 풋터 회로는 제 1 소스, 제 1 드레인 및 제 1 게이트를 구비한 제 1 FET(전계 효과 트랜지스터) 및 제 2 소스, 제 2 드레인, 제 2 게이트를 구비한 제 2 FET를 포함한다. 제 1 소스는 제 2 드레인에 접속되어서 제 1 신호 노드가 된다. 제 1 신호 노드는 논리 회로의 FET의 적어도 하나의 게이트에 접속된다. 제 1 게이트는 제 2 게이트에 접속되어서 입력 신호로서 제 2 신호를 받는 제 2 신호 노드가 된다. 제 2 소스는 그라운드에 접속된다. 제 1 드레인은 입력 신호로서 제 3 신호를 받는 제 3 신호 노드가 된다.
본 발명의 제 2 측면에서, 동적 CMOS(상보형 금속 산화물 반도체) 논리 회로가 개시되며, 이 논리 회로는 전원에 접속된 제 1 노드를 구비한 프리차지 회로와, 프리차지 회로의 제 2 노드에 접속된 논리 회로 출력 노드와, 복수의 입력 파라미터 신호 ― 각각의 파라미터 신호는 논리 회로 내의 FET(전계 효과 트랜지스터)의 각각의 게이트를 제어함 ― 에 기초해서 논리 함수를 계산함으로써 논리 회로 출력 노드를 제어하는 논리 회로와, 의사 풋터 회로를 포함한다. 의사 풋터 회로는 제 1 소스, 제 1 드레인 및 제 1 게이트를 구비하고 있는 제 1 FET(전계 효과 트랜지스터)와, 제 2 소스, 제 2 드레인 및 제 2 게이트를 구비하고 있는 제 2 FET를 포함한다. 제 1 소스는 상기 제 2 드레인에 접속되어서 제 1 신호 노드가 된다. 제 1 신호 노드는 선택된 층으로의 적어도 하나의 입력 파라미터 신호를 제공하도록 선택된 층에 접속된다. 상기 제 1 게이트는 상기 제 2 게이트에 접속되어서 입력 신호로서 제 2 신호를 수신하는 제 2 신호 노드가 된다. 제 2 소스는 그라운드에 접속된다. 상기 제 1 드레인은 입력 신호로서 제 3 신호를 수신하는 제 3 신호 노드가 된다.
본 발명의 제 3 측면에서, 단일 타입의 FET(전계 효과 트랜지스터)를 포함하는 논리 회로 ― 이 논리 회로는 복수의 입력 파라미터 신호에 기초해서 논리 함수를 수행하고, 적어도 2개의 적층된 논리 층을 가짐 ― 를 이네이블시키는 방법이 개시되고, 이 방법은 적어도 두개의 층 중 상기 논리 회로용 이네이블 함수로서 사용될 하나의 층을 선택하는 단계 ― 상기 선택된 층은 적어도 하나의 상기 논리 회로용 입력 파라미터를 가짐 ― 를 포함한다. 의사 풋터 회로는 상시 선택된 층에 적어도 하나의 입력 파라미터를 제공하고, 의사 풋터 회로는 제 1 소스, 제 1 드레인 및 제 1 게이트를 구비하고 있는 제 1 FET(전계 효과 트랜지스터)와, 제 2 소스, 제 2 드레인 및 제 2 게이트를 구비하고 있는 제 2 FET를 포함한다. 제 1 소스는 제 2 드레인에 접속되어서 제 1 신호 노드가 된다. 제 1 신호 노드는 선택된 층에 접속되어서 선택된 층에 적어도 하나의 입력 파라미터를 제공한다. 제 1 게이트는 제 2 게이트에 접속되어서 입력 신호로서 제 2 신호를 수신하는 제 2 신호 노드가 된다. 상기 제 2 소스는 그라운드에 접속된다. 상기 제 1 드레인은 입력 신호로서 제 3 신호를 수신하는 제 3 신호 노드를 포함한다.
도면을, 상세하게는 도 3을 참조하면, 본 발명에 따른 방법 및 구조체의 바람직한 실시예가 도시되어 있다. 3개의 상이한 회로가 도시되어 있으며, 당업자는 이 개시물을 읽고 이해하게 되면, 많은 변형이 있을 수 있다는 것을 쉽게 이해할 것이다.
NMOS 트랜지스터가 도시된 회로에서 사용되지만, 당업자라면 대응하는 PMOS 논리 회로에서 이 기술을 용이하게 사용할 수 있다는 것을 알아야 한다. 본 발명을 설명하기 위해 사용되는 특정 논리 회로는 한가지 가능한 논리 회로의 예일 뿐이라는 것에 주목해야 한다. NMOS의 스택 또는 PMOS의 스택에서 구현될 수 있는 어떤 논리 함수도 용이하게 수정되어서 본 발명을 포함할 수 있다는 것은 자명하다.
도 3에 도시된 제 1 실시예는 의사 풋터 디바이스의 제 1 실시예로서, FET(124, 125)를 포함한다. 의사 풋터는 다음과 같이 동작한다.
도 3에 도시된 회로의 하나의 단점은 COMPUTE가 하이이고, A가 로우일 때, 노드(Ai)가 강하게 풀(pull)되지 않는다는 점이다. 이런 상태가 오래도록 지속되면, 노드(Ai)는 p형 FET의 임계 전압까지 상승할 수 있다. 이러한 상태에서, FET(121)는 약하게 ON되어서 평가의 결과를 예측할 수 없다. 이런 상황을 방지하기 위해, 도 4에 도시된 바와 같이, FET(136) 및 인버터(137)가 추가된다.
즉, 
가 로우이면, 인버터(137)는 강한 신호를 제공해서 FET(136)를 턴 온하고, 이로써 A의 LOW를 Ai에 접속시킨다.
도 3 및 도 4의 회로의 문제는 신호 
및 
가 다른 극성을 가진다는 점에 주목해야 한다. 즉, 도 1에 도시된 바와 같이 서로 접속될 수 없다.
도 5는 예시적인 솔루션으로, 두 신호가 동일한 극성을 가지도록 의사 풋터가 다르게 배치되어 있다. 이 예시적인 의사 풋터는 평가 단계에서 가장 빠르고, COMPUTE는 로우에서 하이가 된다. 그러나 프리차지 단계에서는 다소 느려서, FET(141)가 턴 오프되기 전에 신호가 인버터(147)와 FET(145)를 지나기까지 시간 지연이 있다.
상기 설명된 세가지 예는, 이 기술을 일반화하는 데 충분한 기초적 설명을 제공한다. 상기 설명된 바와 같이, PMOS 로직의 스택을 용이하게 수정할 수 있기 때문에, 논리 회로를 이들 세가지 예에서와 같이 NMOS로 제한할 필요가 없다.
상기 기술을 일반화하기 위한 핵심은 도 3 내지 도 5 중 하나에 도시된 방식으로 재배치된 풋터를 이네이블시키기 위해 입력 파라미터가 사용될 로직 스택의 전체 레벨을 선택하는 것이다. 본 발명의 실시예에서, 스택에서 가장 용이하게 추출하는 파라미터는 "A"인데, 그 이유는 이 "A"는 (B+C)와 AND되기 때문이다. 즉, 하나의 파라미터 "A"를 가진 스택 레벨은 분명히 더 효율적인 선택이다.
논리 회로 A*(B+C)의 다른 방안으로, OR 함수(B+C)를 수행하는 레벨이 선택될 수 있었다. 그러나, 이러한 다른 방안에서는, 두개의 파라미터 B, C가 OR 함수에 포함된다. 따라서, 병렬인 두개의 의사 풋터가 구현되어야 했고, 그 중 하나는 이네이블하기 위해 파라미터 B를 사용하고, 하나는 이네이블하기 위해 파라미터 C를 사용하고, 혹은 하나의 의사 풋터가 (A+B)에 의해 이네이블될 수 있다.
도 3 내지 도 5에 의해 예시되는 기술의 일반화는 상기 설명에 바로 적용된다. 즉, 로직 스택 중 의사 풋터 디바이스를 이네이블시키는 데 사용할 파라미터를 가진 하나의 층이 선택되고, 바람직하게는 층 선택은 가장 효율적인 층의 결정에 기초할 것이다. 효율을 평가할 때, 스택을 제어하는 AND 함수를 제공하는 층 또는 스택의 그 층의 가장 적을 수의 파라미터를 가진 OR 함수 층을 찾을 것이다.
본 발명은 많은 이점을 제공한다. 우선, 더 빠른 동적 논리 게이트를 제공한다. 본 발명은 더 복잡한 동적 논리 게이트 구조를 가능하게 한다. 즉, 스택의 높이의 실제 한계가 n이라면, n-1이 아닌, n개의 AND 항을 가진 게이트가 본 발명의 기술을 사용해서 구성될 수 있다. 세번째로, 본 발명은 저전력 동적 논리 게이트를 가능하게 하는데, 이는 모든 트랜지스터가 감소된 스택 높이로 인해서 약간 더 작아질 수 있기 때문이다.
본 발명은 다양한 환경에 적용될 수 있다. 예컨대, 디지털 게이트 설계자에게 하나 이상의 구현 선택을 제공함으로써 많은 주문 디지털 설계에 사용될 수 있다. 이는 ASIC(응용 주문형 집적 회로) 디지털 설계에 이점을 제공하고, 여기서 본 발명의 방식으로 확장된 게이트가 디자인 라이브러리에 포함될 수 있고, 동적 로직 디자인에 필요한 것과 동일한 주의 사항을 가지고 사용될 수 있다.
본 발명이 몇개의 실시예를 가지고 설명되었지만, 당업자는 본 발명이 첨부된 청구의 범위의 사상과 범주 내에서 수정되어서 구현될 수 있다는 것을 이해할 것이다.
또한, 출원인의 의도는, 이후 실행 중에 수정되더라도, 모든 청구항 요소를 포함하는 것이다.
본 발명에 의해 게이트의 기능을 변화시키지 않고 동적 논리 게이트 내의 풀 다운 스택의 높이를 감소시켜서 이러한 게이트의 속도를 증가시킬 수 있다.
Claims (20)
- 논리 회로용 의사 풋터(pseudofooter) 회로에 있어서,제 1 소스, 제 1 드레인 및 제 1 게이트를 구비한 제 1 FET(전계 효과 트랜지스터)와,제 2 소스, 제 2 드레인 및 제 2 게이트를 구비한 제 2 FET를 포함하되,상기 제 1 소스는 상기 제 2 드레인에 접속되어서 제 1 신호 노드가 되고, 상기 제 1 신호 노드는 상기 논리 회로에서 FET의 적어도 하나의 게이트에 접속되며, 상기 제 1 게이트는 상기 제 2 게이트에 접속되어서 입력 신호로서 제 2 신호를 수신하는 제 2 신호 노드가 되고, 상기 제 2 소스는 그라운드에 접속되며, 상기 제 1 드레인은 입력 신호로서 제 3 신호를 수신하는 제 3 신호 노드가 되는논리 회로용 의사 풋터 회로.
- 제 1 항에 있어서,상기 제 2 신호는 논리 회로 이네이블 신호 COMPUTE를 포함하고, 상기 제 3 신호는 상기 논리 회로에서 논리 파라미터로서 사용되는 신호를 포함하는논리 회로용 의사 풋터 회로.
- 제 1 항에 있어서,상기 제 1 FET는 p 채널 FET를 포함하고, 상기 제 2 FET는 n 채널 FET를 포함하는논리 회로용 의사 풋터 회로.
- 제 1 항에 있어서,상기 제 1 드레인에 접속된 드레인 및 상기 제 1 소스에 접속된 소스를 구비한 제 3 FET와,상기 제 3 FET의 게이트에 연결된 인버터를 더 포함하는 논리 회로용 의사 풋터 회로.
- 제 4 항에 있어서,상기 인버터의 입력 노드는 상기 제 1 게이트 및 상기 제 2 게이트에 접속되고, 상기 인버터의 출력 노드는 상기 제 3 FET의 게이트에 접속되는논리 회로용 의사 풋터 회로.
- 제 4 항에 있어서,상기 인버터의 입력 노드는 상기 제 3 FET의 게이트에 접속되어서 상기 제 2 신호를 수신하며, 상기 인버터의 출력 노드는 상기 제 1 게이트 및 상기 제 2 게이트에 접속되는논리 회로용 의사 풋터 회로.
- 전원에 접속된 제 1 노드를 구비한 프리차지 회로와,상기 프리차지 회로의 제 2 노드에 접속된 논리 회로 출력 노드와,복수의 입력 파라미터 신호에 기초해서 논리 함수를 계산함으로써 상기 논리 회로 출력 노드를 제어하는 논리 회로 ― 각각의 입력 파라미터 신호는 논리 회로 내의 FET(전계 효과 트랜지스터)의 각각의 게이트를 제어함 ―와,의사 풋터 회로(pseudofooter circuit)를 포함하되,상기 의사 풋터 회로는제 1 소스, 제 1 드레인 및 제 1 게이트를 구비하고 있는 제 1 FET(전계 효과 트랜지스터)와,제 2 소스, 제 2 드레인 및 제 2 게이트를 구비하고 있는 제 2 FET를 포함하며,상기 제 1 소스는 상기 제 2 드레인에 접속되어서 제 1 신호 노드가 되고, 상기 제 1 신호 노드는 상기 논리 회로의 상기 복수의 입력 파라미터 신호 중 하나를 제공하도록 접속되며, 상기 제 1 게이트는 상기 제 2 게이트에 접속되어서 입력 신호로서 제 2 신호를 수신하는 제 2 신호 노드가 되고, 상기 제 2 소스는 그라운 드에 접속되고, 상기 제 1 드레인은 입력 신호로서 제 3 신호를 수신하는 제 3 신호 노드가 되는다이나믹 CMOS(상보형 금속 산화물 반도체) 논리 회로.
- 제 7 항에 있어서,상기 제 2 신호는 상기 논리 회로용 이네이블 신호 COMPUTE를 포함하고, 상기 제 3 신호는 상기 복수의 입력 파라미터 신호 중 하나를 포함하는다이나믹 CMOS 논리 회로.
- 제 7 항에 있어서,상기 논리 회로는 NMOS(n 채널 금속 산화물 반도체) FET를 포함하고, 상기 프리차지 회로는 PMOS(p 채널 금속 산화물 반도체) FET를 포함하며, 상기 의사 풋터 회로의 상기 제 1 FET는 PMOS FET를 포함하고, 상기 의사 풋터 회로의 상기 제 2 FET는 NMOS FET를 포함하는다이나믹 CMOS 논리 회로.
- 제 9 항에 있어서,상기 논리 회로 출력 노드에 접속된 인버터를 더 포함하는다이나믹 CMOS 논리 회로.
- 제 9 항에 있어서,상기 의사 풋터 회로는상기 의사 풋터 회로 PMOS FET의 상기 드레인에 접속된 드레인 및 상기 의사 풋터 회로 PMOS FET의 상기 소스에 접속된 소스를 구비한 제 2 NMOS FET와,인버터를 더 포함하는 다이나믹 CMOS 논리 회로.
- 제 11 항에 있어서,상기 의사 풋터 회로의 상기 인버터는 상기 제 2 신호를 수신하도록 접속되고, 상기 의사 풋터 회로의 상기 인버터의 출력단은 상기 의사 풋터 회로의 상기 제 2 NMOS FET의 게이트에 접속되는다이나믹 CMOS 논리 회로.
- 제 11 항에 있어서,상기 의사 풋터 회로의 상기 제 2 NMOS FET의 게이트 및 상기 의사 풋터 회로의 상기 인버터는 입력 신호를 수신하고, 상기 의사 풋터 회로의 상기 인버터의 출력단은 상기 제 2 신호를 제공하도록 접속되는다이나믹 CMOS 논리 회로.
- 단일 타입의 FET(전계 효과 트랜지스터)를 포함하는 논리 회로를 이네이블시키는 방법 ― 상기 논리 회로는 복수의 입력 파라미터 신호에 기초해서 논리 함수를 수행하고, 적어도 2개의 적층된 논리 층을 가짐 - 에 있어서,상기 적어도 두개의 층 중 상기 논리 회로용 이네이블 함수로서 사용될 하나의 층을 선택하는 단계 ― 상기 선택된 층은 적어도 하나의 상기 논리 회로용 입력 파라미터를 가짐 ― 와,상기 적어도 하나의 입력 파라미터를 상기 선택된 층에 제공하기 위해 의사 풋터 회로를 마련하는 단계를 포함하되,상기 의사 풋터 회로는제 1 소스, 제 1 드레인 및 제 1 게이트를 구비한 제 1 FET(전계 효과 트랜지스터)와,제 2 소스, 제 2 드레인 및 제 2 게이트를 구비한 제 2 FET를 포함하며,상기 제 1 소스는 상기 제 2 드레인에 접속되어서 제 1 신호 노드가 되고, 상기 제 1 신호 노드는 상기 선택된 층에 접속되어서 상기 선택된 층에 상기 적어도 하나의 입력 파라미터를 제공하며, 상기 제 1 게이트는 상기 제 2 게이트에 접속되어서 입력 신호로서 제 2 신호를 수신하는 제 2 신호 노드가 되고, 상기 제 2 소스는 그라운드에 접속되며, 상기 제 1 드레인은 입력 신호로서 제 3 신호를 수신하는 제 3 신호 노드가 되는논리 회로를 이네이블시키는 방법.
- 제 14 항에 있어서,상기 제 2 신호는 논리 회로용 이네이블 신호 COMPUTE를 포함하고, 상기 제 3 신호는 상기 선택된 층으로의 상기 적어도 하나의 입력 파라미터로서 사용되는 입력 신호를 포함하는논리 회로를 이네이블시키는 방법.
- 제 14 항에 있어서,상기 단일 타입의 FET는 NMOS FET를 포함하고, 상기 의사 풋터 회로의 상기 제 1 FET는 PMOS FET를 포함하고, 상기 의사 풋터 회로의 상기 제 2 FET는 NMOS FET를 포함하는논리 회로를 이네이블시키는 방법.
- 제 16 항에 있어서,상기 의사 풋터 회로는상기 의사 풋터 회로 PMOS FET의 상기 드레인에 접속된 드레인 및 상기 의사 풋터 회로 PMOS FET의 상기 소스에 접속된 소스를 구비한 제 2 NMOS FET와,인버터를 더 포함하는 논리 회로를 이네이블시키는 방법.
- 제 17 항에 있어서,상기 의사 풋터 회로의 상기 인버터는 상기 제 2 신호를 수신하도록 접속되고, 상기 의사 풋터 회로의 상기 인버터의 출력단은 상기 의사 풋터 회로의 상기 제 2 NMOS FET의 게이트에 접속되는논리 회로를 이네이블시키는 방법.
- 제 17 항에 있어서,상기 의사 풋터 회로의 상기 제 2 NMOS FET의 게이트 및 상기 의사 풋터 회로의 상기 인버터는 입력 신호를 수신하고, 상기 의사 풋터 회로의 상기 인버터의 출력단은 상기 제 2 신호를 제공하도록 접속되는논리 회로를 이네이블시키는 방법.
- 제 14 항에 있어서,상기 층 선택 단계는 어느 층이 AND 논리 함수를 포함하는지에 대한 판정에 기초하는논리 회로를 이네이블시키는 방법.
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