TWI663630B - 標準單元佈局、具有工程變更命令（eco）單元的半導體裝置及方法 - Google Patents

標準單元佈局、具有工程變更命令（eco）單元的半導體裝置及方法 Download PDF

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TWI663630B
TWI663630B TW106134059A TW106134059A TWI663630B TW I663630 B TWI663630 B TW I663630B TW 106134059 A TW106134059 A TW 106134059A TW 106134059 A TW106134059 A TW 106134059A TW I663630 B TWI663630 B TW I663630B
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Abstract

一種產生工程變更命令（ECO）基礎單元的工程變更命令佈局的方法包括：產生第一主動區域圖案及第二主動區域圖案並將其排列於第一對稱軸線的相對兩側上；產生不交疊的第一導電圖案、第二導電圖案以及第三導電圖案，並將其中的每一者排列成對應地交疊於第一主動區域圖案及第二主動區域圖案；將第一導電圖案定位於第二導電圖案與第三導電圖案之間；產生第一切割圖案，所述第一切割圖案交疊所述第二導電圖案及所述第三導電圖案之對應的中心區；將第一切割圖案相對於第一對稱軸線對齊；產生第四導電圖案；將第四導電圖案定位於由第一切割圖案限界的區域之上；以及擴張第四導電圖案以佔據由第一導電圖案的第一區段以及第二導電圖案及第三導電圖案中的一者的第一區段實質上交疊的區域，藉此得到所述工程變更命令佈局。

Description

標準單元佈局、具有工程變更命令（ECO）單元的半導體裝置及方法
本發明實施例是有關於一種標準單元佈局以及一種具有工程變更命令(ECO)單元的半導體裝置及方法。
積體電路(integrated circuit，IC)中包括一或多個半導體裝置，半導體裝置包括一定數目的電子裝置。一種呈現半導體裝置的方式是使用被稱作佈局圖(在下文中稱作佈局)的平面圖。佈局是階層式的且被分解成執行半導體裝置的設計規格所需要的高階功能的多個模組。在某些情境中，半定製設計(semi-custom design，SCD)方案將多個模組分解成巨集單元(macro cell)、標準單元(standard cell)以及定製單元(custom cell)。
對於給定的半定製設計方案，定製單元被設計成具有專用於給定半定製設計方案的構造，以(在操作中)提供專用於所述半定製設計方案的高階的邏輯功能。相比之下，由標準單元形 成的標準單元庫被設計成不考量特定方案，而是(在操作中)提供通用的且低階的邏輯功能。就在佈局內的佔用面積(footprint)(自平面圖角度)而言，定製單元較標準單元大(通常大得多)。此外，對於給定庫中的所有標準單元具有至少一個大小(通常，所述大小為專用於庫的固定尺寸(library-specific fixed dimension)的倍數)相同的尺寸，以有助於在佈局中放置標準單元。通常，固定尺寸的方向平行於垂直方向或Y軸線，進而所述固定尺寸被稱作標準單元的高度。如此一來，相對於給定的半定製設計方案而言，標準單元被描述成為預定的(predefined)。定製單元可或可不具有至少一個與標準單元的對應尺寸的大小相同的尺寸。
隨著技術的進步，半導體裝置的密度(就單位面積內或單位體積內電子裝置的數目而言)增大。一種增大半導體裝置密度的方式是減小給定庫中所有標準單元的固定尺寸的大小。
在一些實施方式中，一種產生工程變更命令(ECO)基礎單元的工程變更命令佈局的方法，所述佈局儲存於非暫時性電腦可讀取媒體中，所述方法包括：產生第一主動區域圖案及第二主動區域圖案，所述第一主動區域圖案及所述第二主動區域圖案具有排列於與第一對稱軸線平行的第一方向上之對應長軸；將所述第一主動區域圖案及所述第二主動區域圖案排列於所述第一對稱軸線的相對兩側上；產生不交疊的第一導電圖案、第二導電圖 案及第三導電圖案，所述第一導電圖案、所述第二導電圖案及所述第三導電圖案具有處於與所述第一方向垂直且與第二對稱軸線平行的第二方向上之對應長軸；將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者排列成對應地交疊所述第一主動區域圖案及所述第二主動區域圖案；將所述第一導電圖案定位於所述第二導電圖案與所述第三導電圖案之間；產生第一切割圖案，所述第一切割圖案交疊所述第二導電圖案及所述第三導電圖案之對應的中心區來表示所述中心區後續將被移除；將所述第一切割圖案相對於所述第一對稱軸線對齊；產生第四導電圖案；將所述第四導電圖案定位於由所述第一切割圖案限界的區域之上；以及擴張所述第四導電圖案以佔據與所述第一導電圖案的第一區段以及所述第二導電圖案及所述第三導電圖案中的一者的第一區段實質上交疊的區域，藉此得到所述工程變更命令佈局，其中所述產生、所述排列、所述定位、及所述擴張中的至少一者是由電腦的處理器執行。
在一些實施方式中，一種半導體裝置，包括單元陣列，所述單元陣列中的每一單元包括：第一主動區域及第二主動區域，位於半導體基底中，具有排列於與第一對稱軸線平行的第一方向上之對應長軸，其中所述第一主動區域及所述第二主動區域位於所述第一對稱軸線的相對兩側上；第一導電結構、第三導電結構及第五導電結構、以及對應的第二導電結構、第四導電結構及第六導電結構，在與所述第一方向垂直的第二方向上具有對應 長軸，其中所述第一導電結構至所述第六導電結構中的對應之導電結構為共線的，其中(A)所述第一導電結構、所述第三導電結構及所述第五導電結構、以及(B)所述第二導電結構、所述第四導電結構及所述第六導電結構對應地交疊所述第二主動區域，且其中所述第一導電結構及所述第二導電結構對應地居中地定位於(C)所述第三導電結構與所述第五導電結構之間以及(D)所述第四導電結構與所述第六導電結構之間；以及第七導電結構，其中所述第四導電結構定位於所述第三導電結構至所述第六導電結構中的對應之導電結構之間的第一間隙及第二間隙之上，且所述第四導電結構佔據與所述第一導電結構及所述第二導電結構中的一者以及所述第一間隙及所述第二間隙中的對應一者實質上交疊的區域。
在一些實施方式中，一種包括電腦可執行指令的非暫時性電腦可讀取媒體，所述電腦可執行指令用於執行一種產生工程變更命令(ECO)基礎單元的工程變更命令佈局的方法，其中所述方法包括：產生第一主動區域圖案及第二主動區域圖案，所述第一主動區域圖案及所述第二主動區域圖案具有排列於與第一對稱軸線平行的第一方向上之對應長軸；將所述第一主動區域圖案及所述第二主動區域圖案排列於所述第一對稱軸線的相對兩側上；產生不交疊的第一導電圖案、第二導電圖案及第三導電圖案，所述第一導電圖案、所述第二導電圖案及所述第三導電圖案具有處於與所述第一方向垂直且與第二對稱軸線平行的第二方向上之 對應長軸；將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者排列成對應地交疊所述第一主動區域圖案及所述第二主動區域圖案；將所述第一導電圖案居中地定位於所述第二導電圖案與所述第三導電圖案之間；產生第一切割圖案，所述第一切割圖案交疊所述第二導電圖案及所述第三導電圖案之對應的中心區來表示所述中心區後續將被移除；將所述第一切割圖案居中地定位於所述第一對稱軸線上；產生第二切割圖案及第三切割圖案，所述第二切割圖案及所述第三切割圖案對應地交疊所述第一導電圖案的端部區來表示所述端部區後續將被移除；產生第四切割圖案，所述第四切割圖案對應地交疊所述第一導電圖案的第二區段來表示所述第一導電圖案的所述第二區段後續將被移除；將所述第四切割圖案相對於所述第一對稱軸線不對稱地定位；產生第四導電圖案；將所述第四導電圖案定位於由所述第一切割圖案限界的區域之上；以及擴張所述第四導電圖案以佔據與所述第一導電圖案的第一區段以及所述第二導電圖案及所述第三導電圖案中的一者的第一區段實質上交疊的區域，藉此得到所述工程變更命令佈局；其中所述產生、所述排列、所述居中地定位、所述定位、及所述擴張中的至少一者是由電腦的處理器執行。
100A、100B、100C、100D、100F、100H、100J、100L‧‧‧佈局/切割前佈局
100E、100G、100I、100K‧‧‧佈局/切割後佈局
102、202、302、502‧‧‧基底
104‧‧‧邏輯區域
105‧‧‧第一對稱軸線
106‧‧‧第二對稱軸線
107A、107B、107C、107D、107E、107F、107G、107H‧‧‧內部對稱軸線
108A、108B、108C、108D、108E、108F、108G、108H‧‧‧工程變更命令基礎單元
110A、112A‧‧‧圖案/主動區域圖案
114A、114A’、114B、114B’、114C、114C’、114C”、114D、114D’、114D”、114E、114E’、114E”、114F、114F’、114F”、114G、114G’、114H、114H’、116B’、116B”、116C’、116C”、116D’、116D”、116E’、116E”、116F’、116F”、116G’、116G”、116H’、116H”、118B’、118C’、118D’、118E’、118F’、118G’、118H’、118B”、118C”、118D”、118E”、118F”、118G”、118H”、128A、128B、128C、128D、128E、128F、128G、128H、129A、129B、 129C、129D、129E、129F、129G、129H、130A、130B、130C、130D、130E、130F、130G、130H、142A、142B、142C、142D、142E、142F、142G、142H、146A、146B、146C、146D、146E、146F、146G、146H、148A、148B、148C、148D、148E、148F、148G、148H‧‧‧圖案
116A、116B、116C、116D、116E、116F、116G、116H、118A、118B、118C、118D、118E、118F、118G、118H‧‧‧圖案/導電圖案
114A'''、114A''''、114B'''、114B''''、114C'''、114C''''、114C'''''、114D'''、114D''''、114D'''''、114E'''、114E''''、114E'''''、114F'''、114F''''、114F'''''、114G'''、114G''''、114H'''、114H''''、116A'''、116B'''、116C'''、116D'''、116E'''、116F'''、116G'''、116H'''、118A'''、118B'''、118C'''、118D'''、118E'''、118F'''、118G'''、118H'''‧‧‧間隙
116A’、116A”、118A’、118A”‧‧‧圖案/汲極源極圖案
120A、120B、120C、120D、120E、120F、120G、120H、122A、122B、122C、122D、122E、122F、122G、122H、124A、124B、124C、124D、124E、124F、124G、124H、126A、126B、126C、126D‧‧‧圖案/切割圖案
132A、132B、132C、132D、132E、132F、132G、132H、134A、134B、134C、134D、134E、134F、134G、134H、136B、136C、136D、136E、136F、136G、136H、138A、138B、138C、138D、138E、138F、138G、138H‧‧‧端部
136A‧‧‧端部/向外隅角
144A、144B、144C、144D、144E、144F、144G、144H‧‧‧區段/第一金屬化區段/圖案
200A、200B、200C、200D、200E、200F‧‧‧第一部分
204、304‧‧‧閘極結構
206、208、506LU、508LU、506RU、508RU‧‧‧源極/汲極結構
206’、208’、304’、504LU、504RU‧‧‧虛影
209、212、222、309、312、322、512、522‧‧‧層間介電結構
210‧‧‧容差觸點/第一容差觸點
214、224、226、316、318、328、330‧‧‧寬度餘裕
220‧‧‧介層窗/第一介層窗
232、332、536‧‧‧區段
300A、300B、300C、300D、300E、300F‧‧‧第二部分
306、308‧‧‧汲極/源極結構
310‧‧‧容差觸點/第二容差觸點
320‧‧‧介層窗/第二介層窗
400A、400B‧‧‧佈局
440‧‧‧第二容差觸點
442、520‧‧‧第二介層窗
510‧‧‧層間介電結構/第二容差觸點
600A、600B、600C、600D、600E、600F‧‧‧流程圖
602、604、606、608、610、612、614、616、618、620、622、624、626、628、630、632、640、642、650、652、654、656、660、670、672‧‧‧步驟
700‧‧‧系統/電子設計自動化系統
702‧‧‧處理器/硬體處理器
704‧‧‧儲存媒體/電腦可讀取儲存媒體/非暫時性電腦可讀儲存媒體
706‧‧‧電腦程式碼/指令
707‧‧‧庫
708‧‧‧匯流排
710‧‧‧輸入/輸出介面
712‧‧‧網路介面
714‧‧‧網路
742‧‧‧使用者介面
800‧‧‧系統
820‧‧‧設計機構
822‧‧‧積體電路設計佈局
830‧‧‧罩幕機構
832‧‧‧資料準備
844‧‧‧罩幕製作
850‧‧‧積體電路製造商/積體電路製作商/積體電路製作廠
852‧‧‧半導體晶圓
860‧‧‧積體電路裝置
在附圖中的各圖中以舉例而非限制方式來說明一或多個實施例，其中在所有圖中具有相同參考編號名稱的元件代表相同 的元件。除非另有揭露，否則各圖式均不按比例縮放。
圖1A至圖1L是根據某些實施例的半導體裝置的各種工程變更命令基礎單元的對應佈局。
圖2A至圖2F是根據某些實施例的包括工程變更命令基礎單元的半導體裝置的第一部分的剖視圖。
圖3A至圖3F是根據某些實施例的包括工程變更命令基礎單元的半導體裝置的第二部分的剖視圖。
圖4A是根據某些實施例的佈局的簡化版本。
圖4B是根據某些實施例的與圖4A所示佈局對應的佈局的簡化版本。
圖4C是根據某些實施例的圖4A所示佈局的更複雜版本。
圖4D是根據某些實施例的圖4C所示佈局的更複雜版本。
圖5A是根據某些實施例的包含於半導體裝置中的佈局的第一部分的剖視圖。
圖5B是根據某些實施例的包含於半導體裝置中的佈局的第二部分的剖視圖。
圖6A至圖6F是根據至少一個實施例的產生工程變更命令基礎單元的佈局的方法的對應流程圖。
圖7是根據某些實施例的電腦系統的方塊圖。
圖8是根據某些實施例的積體電路(IC)製造系統及與其相關聯的積體電路製程流程的方塊圖。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同的實施例或例子。以下闡述組件、材料、數值、步驟、操作、配置等的具體例子以簡化本發明實施例。當然，該些僅為例子且不旨在進行限制。預期存在其他組件、數值、操作、材料、配置等。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明實施例可能在各種例子中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，但自身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本揭露中可能使用例如「位於…之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)且本揭露中所用的空間相對性描述語可同樣相應地進行解釋。
在某些實施例中，標準單元的佈局通常包括：多個主動區域圖案，分佈於對稱線(其為假想的且通常平行於水平方向或X軸線)的相對兩側上；上覆平行導電結構(其例如用作電晶體的 閘極、源極、或汲極)，其被定向成實質上垂直於對稱線；以及上覆金屬化層(metallizaiton layer)，所述上覆金屬化層的某些區段用於供應操作電壓(例如，VDD及VSS)被稱作軌條(rail)。在半導體裝置的第一金屬層(例如，金屬層一(M(i)，其中i為非負整數，例如，i=0或i=1))之下，被稱作金屬零上覆多晶矽(metal-zero-over-poly，M0PO或MP)觸點的第一種層間連接結構(a first type of inter-layer connection strcuture)將下伏(underlying)導電結構(例如，閘極)連接至被稱作介層窗(via)的第二層間連接結構。所述介層窗連接至M(i)的對應上覆區段。
在某些實施例中，為了減小標準單元的高度，某些例子是使用M0PO觸點的變型。相對於M0PO觸點的典型實例，M0PO觸點的變型是增大其大小(自平面圖角度，在垂直方向及/或水平方向上)。M0PO觸點的變型在本揭露中被稱作‘容差觸點(tolerance contact)’，因M0PO觸點的變型在給一定介層窗(其上覆於一給定容差觸點上)相對於對應下伏導電結構對齊的精準度上提供增大的容差(對齊容差(alignment-tolerance))。給定容差觸點的大小被延伸成使得所述容差觸點的一或多個部分延伸超過對應下伏導電結構。因此，給定介層窗的定位不再受到對應下伏導電結構的定位的約束。因此，進一步使得給定金屬化區段的大小可在對應的一或多個方向上成比例地減小。假定金屬化區段的長軸平行於水平軸線，則當金屬化區段在垂直方向上減小時，標準單元的總體高度會減小且使用標準單元(其包括容差觸點) 而構成的半導體裝置的密度會增大。
自平面圖角度且出於減小電阻的目的，將M0PO觸點的實例以及被稱作金屬零上覆氧化物(metal-zero-over-oxide，M0OD或MD)觸點的一種相似的層間連接結構的實例的大小確定成適配於對應下伏導電結構的佔用面積內，介層窗的佔用面積並不大於上面安置有所述介層窗的容差觸點的佔用面積，及/或介層窗被對應上覆金屬化區段完全交疊。通常，介層窗被成型呈(自平面圖角度)正方形，其大小被確定成(在水平方向上)與容差觸點的水平大小匹配，且容差觸點的水平大小不大於對應下伏導電結構的水平大小。此外，容差觸點及介層窗與對應下伏導電結構通常在水平方向上對齊。因此，給定介層窗的定位一直受到對應下伏導電結構的定位的約束。
為了有助於完成給定介層窗與金屬層中的對應上覆區段(「給定金屬化區段」)的交疊，其他方式已將給定金屬化區段的大小確定成(在垂直方向及/或水平方向上)大於給定介層窗的大小(在對應方向上)。因此，給定金屬化區段的一或多個部分延伸(在垂直方向及/或水平方向上)超過給定介層窗。擴增給定金屬化區段的大小(在垂直方向及/或水平方向上)會降低給定金屬化區段在給定介層窗之上對齊(在對應方向上)所需的精準度，此乃一優點。擴增給定金屬化區段的大小(在垂直方向上)的缺點是標準單元的總體高度(在垂直方向上)增大。
假設金屬化區段的長軸平行於水平軸線，一種減小標準 單元的總體高度(在垂直方向上)的方式是減小給定金屬化區段的垂直大小。給定金屬化區段的垂直大小被減小成使得給定介層窗的定位較少受到對應下伏導電結構的定位的約束。在某些實施例中，一種相應地使給定介層窗的定位較少受到約束的配置可容忍在擴增給定金屬化區段的大小之較小的量。此種配置會增大安置於給定介層窗與對應下伏導電結構之間的容差觸點的大小(在垂直方向及/或水平方向上)。增大容差觸點的大小(在垂直方向及/或水平方向上)的益處是使得給定介層窗的定位較少受到對應下伏導電結構的定位的約束。容差觸點的大小增大(在垂直方向及/或水平方向上)使得所述容差觸點的一或多個部分延伸超過給定介層窗且相似地超過對應下伏導電結構。因此，給定金屬化區段的大小擴增的量可在對應的一或多個方向上成比例地減小。當金屬化區段在垂直方向上減小時，標準單元的總體高度會減小且使用此類標準單元而構成的半導體裝置的密度會增大。在某些實施例中，所述密度提高的範圍為約13%至約20%。
存在有兩種標準單元，即標準功能單元(standard functional cell)及標準空閒單元(standard spare cell)，後者被稱作工程變更命令(ECO)單元。標準功能單元被定義成具有專用的內部組件配置以提供(在操作上)對應的通用且低階功能，例如包括反相器(inverter)、反及(NAND)、反或(NOR)、互斥或(XOR)、D型鎖存器(D-latch)、解耦電容器(decoupling capacitor，DeCap)、及或反相器(and-or-invert，AOI)、或及反相 器(or-and-invert，OAI)、多工器(multiplexer)、正反器(flip-flop)或類似物等的邏輯功能。
工程變更命令單元包括工程變更命令基礎單元及工程變更命令程式化單元。工程變更命令程式化單元是指已程式化的工程變更命令基礎單元。與功能單元相似的是，工程變更命令基礎單元被定義成具有專用的內部組件配置。與功能單元不同的是，工程變更命令基礎單元不被配置成提供專用功能。與進行操作的(為操作性的)標準單元相比，工程變更命令基礎單元(其尚未被程式化)不進行操作(不是操作性的)。
如上述，工程變更命令基礎單元為空閒單元，工程變更命令基礎單元的配置足夠時：若需要，則所述工程變更命令基礎單元可被‘程式化’(轉換)成進行操作並提供由對應標準功能單元所提供之相同的、通用的且低階功能中的一者。在某些實施例中，每一工程變更命令基礎單元的配置足以使得給定工程變更命令基礎單元可被‘程式化’(轉換)成進行操作並提供包括反相器、反及、反或、互斥或、D型鎖存器、解耦電容器(DeCap)、及或反相器(AOI)、或及反相器(OAI)、多工器、正反器或類似物等的邏輯功能中的一者。在某些實施例中，工程變更命令基礎單元藉由以下方式而被程式化(轉換)成工程變更命令程式化單元：改變至少一個工程變更命令基礎單元(工程變更命令基礎單元內連接(intra-ECO-base-cell connection))內的一或多個連接(例如金屬對矽觸點(metal to silicon contact)及金屬對多晶矽觸點 (metal to polysilicon contact))，或以對應介層窗或觸點來變更其他金屬層。
在半定製設計方案期間，使用電子設計自動化(electronic design automation，EDA)工具來自標準單元庫選擇標準功能單元並將所述標準功能單元與非標準單元(若存在)放置於初始佈局(initial layout)中。電子設計自動化工具亦用於執行路由(routing)，所述路由使得標準功能單元與非標準單元使用一或多個金屬層以及對應介層窗及觸點而連接。電子設計自動化工具更用於測試所述路由。根據測試結果，來修改標準單元及非標準單元的選擇、放置以及路由。在至少某些實施例中，總體的選擇、放置、路由及測試(selection,placement,routing and testing，SPRT)過程為迭代的。最終，選擇、放置、路由及測試過程迭代收斂至定型佈局(finalized layout)。
出於各種原因(例如，設計變更、不可接受時序問題、不可接受電遷移問題或類似問題等)，幾近定型的佈局(或原本將被視作最終佈局的佈局)常常被要求再次修改。在預測之所述修改的範圍相對小的情境中，作為用於避免重新開始(再次開始)進行迭代的選擇、放置、路由及測試過程的保全措施(safeguard)(或避險措施(hedge))，電子設計自動化工具亦用於在初始佈局中放置一或多個工程變更命令基礎單元。
由於工程變更命令基礎單元不進行操作，因此工程變更命令基礎單元不連接至功能單元。當欲對幾近成型的佈局進行修 改時，一或多個工程變更命令基礎單元會經歷‘程式化’，所述‘程式化’將所述一或多個工程變更命令基礎單元轉換成一或多個工程變更命令‘程式化’單元。接著，工程變更命令程式化單元被路由成可操作地連接至一或多個標準功能單元。在某些實施例中，工程變更命令基礎單元對應於在於2006年11月14日獲得授權的美國專利第7,137,094號中揭露的工程變更命令基礎單元，上述美國專利全文併入本案供參考。在某些實施例中，工程變更命令基礎單元對應於在於2008年11月25日獲得授權的美國專利第7,458,051號中揭露的工程變更命令基礎單元，上述美國專利全文併入本案供參考。
圖1A至圖1L是根據某些實施例的半導體裝置的各種工程變更命令基礎單元的對應佈局100A-100L。
存在至少兩種佈局圖。第一種(或‘切割前(pre-cut)’)佈局圖代表未完工結構(inchoate structure)及對應的‘切割(cut)’區。第二種(或‘切割後(post-cut)’)佈局圖呈現自對應切割前佈局圖得到的結構。就切割前佈局圖而言，未完工版本是指尚未完成或尚未完全形成的版本。切割區表示位於所述切割區之下的對應結構的一部分將被移除(或切割)。此處，由於給定結構的位於對應切割區之下的一部分將被移除(或切割)，因此給定結構尚未完成或尚未完全形成，且因此所述給定結構在本揭露中被稱作未完工結構。
圖1A至圖1L如下所示彼此相關。圖1A是簡化切割前 佈局100A，其示出各種工程變更命令基礎單元108A-108H。圖1H是對應的詳細切割前佈局100H，其示出被理解為包含於圖1A所示佈局100A中的所有未完工結構及對應切割區。由於圖1H所示之切割前佈局100H是複雜的，因此提供對應的圖1B至圖1D及圖1F所示切割前佈局100B-100D及100F。切割前佈局100B-100D及100F遞增地引入包含於佈局100H中的未完工結構及對應切割區。圖1E是與圖1D所示切割前佈局100D對應的切割後佈局100E。圖1G是與圖1F所示切割前佈局100F對應的切割後佈局100G。圖1I是與圖1H所示切割前佈局100H對應的切割後佈局100I。相對於切割前佈局100H，圖1J是更包括介層窗的切割前佈局100J。圖1K是與圖1J所示切割前佈局100J對應的切割後佈局100K。相對於切割前佈局100J，圖1L是更包括來自上覆金屬層的區段的切割前佈局100L。
在圖1A中，切割前佈局100A形成於基底102上。基底102包括其中形成有標準功能單元(圖中未示出)及標準工程變更命令基礎單元的邏輯區域104。邏輯區域104被示出為包括各種工程變更命令基礎單元108A-108H。亦可預期存在有其他數量的工程變更命令基礎單元。為說明簡潔起見，工程變更命令基礎單元108A-108H在圖1A中是由其對應邊界來代表。為說明簡潔起見，工程變更命令基礎單元108A-108H中的每一者的組件及工程變更命令基礎單元內連接並未示出於圖1A中。
如所述，在一給定庫中的所有標準單元具有被固定成相 同大小的至少一個尺寸，有助於在佈局中放置標準單元。在某些實施例中，所述固定大小為專用於庫的固定尺寸的倍數。在某些實施例中，所述固定大小為多晶矽特徵之間的最小節距PPOLY的倍數。
在某些實施例中，標準單元(包括功能單元及工程變更命令單元)為多邊形。在某些實施例中，標準單元為矩形多邊形。在某些實施例中，自平面圖角度，X軸線為水平的且Y軸線為垂直的，進而使得矩形標準單元的水平尺寸及垂直尺寸被描述成所述單元的對應的寬度及高度。在某些實施例中，佈局被排列成多個列(row)，且所有標準單元的高度為相同的以有助於在所述佈局的多個列中放置所述標準單元。
回到圖1A，工程變更命令基礎單元108A-108H在水平方向上排列。所有的工程變更命令基礎單元108A-108H在垂直方向上具有相同大小(相同高度)；作為另一選擇，其他配置亦處於本發明實施例的範圍內。
為了有助於達成單元間連接(inter-cell connection)，佈局包括散佈於平面層間介電(inter-layer dielectric，ILD)結構中的平面‘金屬化’層的堆疊。給定‘金屬化’層包括平行的導電線區段。在某些實施例中，導電線區段為金屬的。在某些實施例中，連續的金屬化層中的平行的線區段彼此正交。在某些實施例中，第i金屬化層(M(i))中的平行的線區段在第一方向上延伸，第(i+1)金屬化層(M(i+1))中的平行的線區段在與第一方向正交 的第二方向上延伸，第(i+2)金屬化層(M(i+2))中的平行的線區段在第一方向上延伸，第(i+3)金屬化層(M(i+3))中的平行的線區段在第二方向上延伸，以此類推。在某些實施例中，第一方向平行於X軸線，且第二方向平行於Y軸線。
在某些實施例中，上述M(i)層為上覆於例如介層窗等層間連接結構上的第一金屬化層，所述介層窗例如為與圖案130A-130H對應的介層窗、介層窗220、與圖案142A-142H對應的介層窗、介層窗320等。根據某些金屬化層編碼制(metallization-layer numbering scheme)，i為非負整數零(i=0)，進而使得M(i)=M(0)。根據某些其他金屬化層編碼制，i為非負整數一(i=1)，進而使得M(i)=M(0)。本發明實施例假定以下金屬化層編碼制：在所述金屬化層編碼制中，i為非負整數一(i=1)，進而使得在圖1A至圖1L中，M(i)=M(1)。
切割前佈局100A示出水平的第一對稱軸線105，其為工程變更命令基礎單元108A-108H中的每一者所共用。佈局100A更示出垂直的第二對稱軸線106。將在以下圖1C至圖1K的論述中變得更顯而易見，相對於垂直的第二對稱軸線106，工程變更命令基礎單元108H與工程變更命令基礎單元108A為鏡像對稱。工程變更命令基礎單元108G與工程變更命令基礎單元108B為鏡像對稱，工程變更命令基礎單元108F與工程變更命令基礎單元108C為鏡像對稱，且工程變更命令基礎單元108E與工程變更命令基礎單元108D為鏡像對稱。此外，工程變更命令基礎單元108A-108H 具有對應的垂直之內部對稱軸線107A-107H。佈局100A還進一步示出位於對應工程變更命令基礎單元108A-108H的內部對稱軸線107A-107H。將在以下圖1C至圖1K的論述中變得更顯而易見，工程變更命令基礎單元108A相對於內部對稱軸線107A對稱，工程變更命令基礎單元108B相對於內部軸線107B對稱，以此類推。
在圖1B中，在圖1A所示切割前佈局100A的基礎上增加代表基底102(圖1A)中的主動區域(或氧化物定義區域(oxide-definition area))的圖案以形成切割前佈局100B。以工程變更命令基礎單元108A作為工程變更命令基礎單元108A-108H的例子，工程變更命令基礎單元108A包括代表基底102(圖1A)中的主動區域的圖案110A及112A。圖案110A及112A以第一對稱軸線105為中心且遠離第一對稱軸線105對稱地安置。
在圖1C中，在圖1B所示切割前佈局100B的基礎上增加代表未完工導電結構的圖案以形成切割前佈局100C。工程變更命令基礎單元108A-108H包括代表未完工閘極結構的對應圖案114A-114H。在某些實施例中，與圖案114A-114H對應的未完工閘極結構是由經摻雜半導體材料或類似物等所形成。在某些實施例中，與圖案114A-114H對應的未完工閘極結構是由經摻雜多晶矽所形成。圖案114A-114H相對於對應內部對稱軸線107A-107H共線(collinear)。
工程變更命令基礎單元108A-108H更包括代表未完工汲極/源極結構的圖案116A-116H及118A-118H。在某些實施例中， 與圖案116A-116H及118A-118H對應的未完工汲極/源極結構是由經摻雜半導體材料或類似物等所形成。在某些實施例中，與圖案116A-116H及118A-118H對應的未完工汲極/源極結構是由經摻雜多晶矽所形成。
圖案116A-116H及118A-118H以對應的內部對稱軸線107A-107H為中心且遠離內部對稱軸線107A-107H對稱地安置。在工程變更命令基礎單元108A-108D中，圖案116A-116D安置於對應的內部對稱軸線107A-107D左側，且圖案118A-118D安置於對應的內部對稱軸線107A-107D右側。在工程變更命令基礎單元108E-108H中，圖案118E-118H安置於對應的內部對稱軸線107E-107H左側，且圖案116E-116H安置於對應的內部對稱軸線107E-107H右側。
相對於垂直的第二對稱軸線106，以下成對導電圖案為鏡像對稱：118D與118E；116D與116E；118C與118F；116C與116F；118B與118G；116B與116G；118A與118H；以及116A與116H。工程變更命令基礎單元108H與工程變更命令基礎單元108A為鏡像對稱，工程變更命令基礎單元108G與工程變更命令基礎單元108B為鏡像對稱，工程變更命令基礎單元108F與工程變更命令基礎單元108C為鏡像對稱，且工程變更命令基礎單元108E與工程變更命令基礎單元108D為鏡像對稱。
在某些實施例中，在任意一個給定工程變更命令基礎單元中的各導電圖案有規律地間隔開。以工程變更命令基礎單元 108A為例，圖案114A、116A以及118A有規律地間隔開。在某些實施例中，以工程變更命令基礎單元108A為例，圖案116A的中線(在垂直方向上延伸)與圖案118A的中線(在垂直方向上延伸)之間的水平距離為多晶矽特徵之間的最小節距PPOLY的倍數且代表基礎單元108A的寬度。在某些實施例中，以工程變更命令基礎單元108A為例，代表工程變更命令基礎單元108A的寬度的PPOLY的倍數為一，進而使得工程變更命令基礎單元108A的寬度等於PPOLY。
在圖1D中，在圖1C所示切割前佈局100C的基礎上增加代表第一切割區的圖案以形成切割前佈局100D。工程變更命令基礎單元108A-108H包括對應圖案120A-120H，所述對應圖案120A-120H代表相對於對應圖案116A-116H及118A-118H(代表未完工汲極/源極結構)的切割區(cut region)。圖案120A-120H表示汲極/源極結構(對應於圖案116A-116H及118A-118H)中將被切割的對應下伏部分。因此，例如圖案120A-120H等圖案在本揭露中被稱作切割圖案。儘管切割圖案120A-120H上覆於對應圖案114A-114H(代表未完工閘極結構)上，然而切割圖案120A-120H不表示圖案114A-114H的對應下伏部分將被切割。切割圖案120A-120H相對於第一對稱軸線105對稱，進而使得對應下伏汲極/源極結構的中心部分(對應於圖案116A-116H及118A-118H)將被切割。
圖1E是與切割前佈局100D對應的切割後佈局100E。在 佈局100E中，汲極/源極結構(對應於圖案116A-116H及118A-118H)的中心部分已根據對應切割圖案120A-120H(圖1D所示，其代表切割區)而被切割/移除。舉例而言，考量切割圖案120A的結果，所述結果包括：汲極源極圖案116A’與汲極源極圖案116A”雖被間隙116A'''分隔開然仍保留下來；以及汲極源極圖案118A’與汲極源極圖案118A”雖被間隙118A'''分隔開然仍保留下來。更大體而言，作為切割圖案120A-120H的結果，殘餘汲極/源極結構仍對應於圖案116A’-116H’、116A”-116H”、118A’-118H’以及118A”-118H”。同樣作為結果，間隙116A'''-116H'''與118A'''-118H'''仍處於與圖案116A’-116H’、116A”-116H”、118A’-118H’以及118A”-118H”對應的汲極/源極結構之間。
在圖1F中，在圖1D所示切割前佈局100D的基礎上增加代表第二切割區、第三切割區以及第四切割區的圖案以形成切割前佈局100F。工程變更命令基礎單元108A-108H包括對應切割圖案122A-122H及124A-124H，對應切割圖案122A-122H及124A-124H代表相對於對應圖案114A-114H(代表未完工閘極結構)之對應的第二切割區及第三切割區。工程變更命令基礎單元108C-108F更包括對應的切割圖案126A-126D，其代表相對於對應圖案114C-114F之對應的第四切割區。
舉例而言，考量已被增加以下圖案的基礎單元108A：切割圖案122A，代表影響圖案114A(參見1E)的下伏部分的第二切割區；以及切割圖案124A，代表影響圖案114A(參見圖1E) 的下伏部分的第三切割區。切割圖案122A表示位於切割圖案122A之下的閘極結構(對應於圖案114A)的一部分將被切割，此將得到間隙114A'''(參見以下所論述的圖1G)。切割圖案124A表示位於切割圖案124A之下的閘極結構(對應於圖案114A)的一部分將被切割，此將得到間隙114A''''(參見以下所論述的圖1G)。相似地，切割圖案122B-122H及124B-124H表示閘極結構(對應於圖案114A-114H)的位於切割圖案122B-122H及124B-124H之下的某些部分將被切割。重新參照所述例子，圖案116A’及118A’的某些部分位於切割圖案122A之下。然而，切割圖案122A不表示圖案116A’與118A’的某些下伏部分將被切割。此外，圖案116A”與118A”的某些部分位於切割圖案124A之下。然而，切割圖案124A不表示圖案116A”及118A”的下伏部分將被切割。相似地，相對於水平的第一對稱軸線105，切割圖案122B-122H與124B-124H不僅安置於對應圖案114B-114H的端部之上，而且安置於對應圖案116B’-116H’、116B”-116H”、118B’-118H’以及118B”-118H”的端部之上，進而使得下伏閘極結構(對應於圖案114A-114H)的端部部分將被切割。
相對於水平的第一對稱軸線105，以下成對切割圖案為鏡像對稱：122A與124A；122B與124B；122C與124C；122D與124D；122E與124E；122F與124F；122G與124G；以及122H與124H。更大體而言，儘管切割圖案122A-122H及124A-124H上覆於對應圖案116A’-116H’、116A”-116H”、118A’-118H’以及 118A”-118H”(代表汲極/源極結構)上，然而切割圖案122A-122H以及124A-124H不表示圖案116A’-116H’、116A”-116H”、118A’-118H’以及118A”-118H”的對應之下伏部分將被切割。
切割圖案126A-126D表示對應閘極結構(對應於圖案114C-114F)的下伏部分將被切割。切割圖案126A-126D定位於由對應圖案120C-120F限界的區域之上。相對於垂直方向：圖案126A及126D對應地安置於水平的第一對稱軸線105上方；並且圖案126B-126C對應地安置於水平的第一對稱軸線105下方。以下成對切割圖案相對於垂直的第二對稱軸線106呈鏡像對稱：126A與126D；以及126B與126C。舉例而言，考量工程變更命令基礎單元108C，工程變更命令基礎單元108C已被增加代表影響圖案114(參見圖1E)的下伏部分的第四切割區的切割圖案126A。切割圖案126A表示位於切割圖案126A之下的閘極結構(對應於圖案114C)的一部分將被切割，此將得到間隙114A'''''(參見以下所論述的圖1G)。
圖1G是與切割前佈局100F對應的切割後佈局100G，其已得到圖案114A’、114B’、114C’、114C”、114D’、114D”、114E’、114E”、114F’、114F”、114G’以及114H’。舉例而言，考量基礎單元108A，在工程變更命令基礎單元108A中閘極結構(對應於之前的圖案114A)的端部部分已根據切割圖案122A及124A(參見圖1F)而被切割/移除，進而保留圖案114A’。圖案114A’的對應端部處此時出現間隙114A'''及114A''''。此外，舉例而言，考量 工程變更命令基礎單元108C，在基礎單元108C中閘極結構(對應於之前的圖案114C)的端部部分已根據切割圖案122C及124C(參見圖1F)而被切割/移除，且所述閘極結構的中心部分已根據切割圖案126A(參見圖1F)而被切割/移除，進而保留一對圖案114C’與114C”。圖案114C’與圖案114C”的近端(proximan ends)被間隙114C'''''分隔開。圖案114C’的遠端(distal end)此時出現間隙114C'''。圖案114A”的遠端此時出現間隙114A''''。
相似地，在佈局100G中，閘極結構(對應於之前的圖案114B-114H)的端部部分已根據對應切割圖案122A-122H、124A-124H(圖1F所示，代表切割區)而被切割/移除。同樣相似地，在佈局100G中，閘極結構(對應於圖案114D-114F)中的某些閘極結構的中心部分已根據對應切割圖案126B-126D而被切割/移除。工程變更命令基礎單元108A、108B、108G以及108H包括單一的(一體的)殘餘閘極結構(對應於圖案114A’、114B’、114G’以及114H’)。工程變更命令基礎單元108C-108F包括以下方之切割圖案122C、126A以及124C；122D、126B以及124D；122E、126C以及124E；以及122F、126D以及124F分組對應的切割所得到的殘留物而保留下來的成對殘餘閘極結構(對應於成對圖案114C’與114C”、114D’與114D”、114E’與114E”、114F’與114F”)。
在垂直方向上且在第一對稱軸線105下方，作為根據切割圖案124A-124H進行的切割的結果，工程變更命令基礎單元 108A-108H的對應端部處此時出現間隙114A''''-114H''''。更具體而言，閘極結構(對應於圖案114A’、114B’、114C”、114D”、114E”、114F”、114G’以及114H’)在垂直方向上定位於第一對稱軸線105下方的端部處此時出現間隙114A'''，114H''''。在垂直方向上且在第一對稱軸線105上方，作為根據切割圖案122A-122H進行的切割的結果，工程變更命令基礎單元108A-108H的對應端部處此時出現間隙114A'''-114H'''。更具體而言，閘極結構(對應於圖案114A’-114H’)在垂直方向上定位於第一對稱軸線105上方的端部處此時出現間隙114A'''-114H'''。
舉例而言，考量工程變更命令基礎單元108C，在工程變更命令基礎單元108C中閘極結構的中心部分已根據切割圖案126A(參見圖1F)而被切割/移除。因此，所述一對圖案114C’與114C”保留下來，被間隙114C'''''分隔開。相對於垂直方向，圖案114C’的長度短於圖案114C”的長度，進而使得所述一對圖案114C’及114C”被闡述為在垂直方向上相對於第一對稱軸線105不對稱。相似地，作為根據切割圖案126B-126D進行的切割的結果，各閘極結構(對應於成對圖案114D’與114D”、114E’與114E”以及114F’與114F”)之間此時出現間隙114D''''-114F''''。作為根據切割圖案126B-126D進行的切割的結果，與以下成對圖案對應的閘極結構不對稱：114D’與114D”；114E與114E”；以及114F’與114F”。
在圖1H中，在圖1F所示切割前佈局100F的基礎上增加 代表第一容差觸點及第二容差觸點的圖案以形成切割前佈局100H。舉例而言，工程變更命令基礎單元108A包括代表第一容差觸點的圖案128A。圖案128A交疊第一對稱軸線105。圖案128A定位於由圖案120A限界的區域中。相對於垂直方向，圖案128A的大部分區域安置於第一對稱軸線105下方。如此一來，與圖案128A對應的第一容差觸點以第一對稱軸線105為中心不對稱地定位。相似地，工程變更命令基礎單元108B-108H包括代表第一容差觸點的對應圖案128B-128H。圖案128B-128H中的每一者交疊第一對稱軸線105。圖案128B-128H定位於由對應圖案120B-120H限界的區域之上。相較於垂直方向，圖案128C、128F以及128H中的每一者的大部分區域安置於第一對稱軸線105下方，而圖案128B、128D、128E以及128G中的每一者的大部分區域安置於第一對稱軸線105上方。如此一來，與圖案128B-128H對應的第一容差觸點以第一對稱軸線105為中心不對稱地定位。
在某些實施例中，圖案128A-128H被成型呈正方形。舉例而言，圖案128A被成型呈正方形。相對於水平方向，第一容差觸點(對應於圖案128A)佔據與對應於圖案114A’的閘極結構的一部分實質上交疊的區域。同樣相對於水平方向，第一容差觸點(對應於圖案128A)延伸成與對應間隙116A'''(參見圖1G)的一部分實質上交疊，其中間隙116A'''(再次)分隔圖案116A’與圖案116A”。相似地，相對於水平方向，第一容差觸點(對應於圖案128B-128H)佔據與和圖案114B’、114C”、114D’、114E’、 114F”、114G’以及114H’對應的閘極結構的某些部分實質上交疊的區域。同樣相似地，相對於水平方向，第一容差觸點(對應於圖案128B-128H)延伸成與對應間隙116B'''-116H'''(參見圖1G)的某些部分實質上交疊。在某些實施例中，圖案128A-128H佔據與和圖案114A’、114B’、114C”、114D’、114E’、114F”、114G’以及114H’對應的閘極結構的某些部分的大部分寬度實質上交疊的區域。在某些實施例中，圖案128A-128H佔據與和圖案114A’、114B’、114C”、114D’、114E’、114F”、114G’以及114H’對應的閘極結構的某些部分約95%的寬度實質上交疊的區域。相似地，在某些實施例中，圖案128A-128H佔據與和對應間隙114A'''-114H'''的某些部分的大部分寬度實質上交疊的區域。在某些實施例中，圖案128A-128H佔據與和對應間隙114A'''-114H'''的約95%的寬度實質上交疊的區域。
在圖1H所示之佈局100H中：標簽132A-132H指示與圖案118A-118H對應的汲極/源極結構的端部(定位於第一對稱軸線105上方)；標簽134A-134H指示與圖案116A-116H對應的汲極/源極結構的端部(定位於第一對稱軸線105上方)；標簽136A-136H指示與圖案116A-116H對應的汲極/源極結構的端部(定位於第一對稱軸線105下方)；且標簽138A-138H指示與圖案118A-118H對應的汲極/源極結構的端部(定位於第一對稱軸線105下方)。端部132A-132H、134A-134H、136A-136H以及138A-138H中的每一者具有兩個隅角(corners)，即一個向內隅角(inward corner) 及一個向外隅角(outward corner)。向內隅角被定位成較向外隅角更靠近(在水平方向上)內部對應軸線107A-107H。
工程變更命令基礎單元108A-108H更包括代表第二容差觸點的對應圖案129A-129H。在某些實施例中，第二容差觸點(對應於圖案129A-129H)交疊汲極/源極結構的與圖案116A、118B、116C、118D、118E、116F、118G以及116H對應的對應端部136A、132B、136C、132D、132E、136F、132G以及136H的向外隅角。第二容差觸點(對應於圖案129A-129H)預期存在其他定位及/或附加定位。在某些實施例中，一給定工程變更命令基礎單元具有被代表第二觸點的圖案交疊的多個向外隅角。舉例而言，在某些實施例中，除代表與端部136A的向外隅角交疊的第二容差觸點的第一實例的圖案129A以外，工程變更命令基礎單元108A包括與至少一個對應於向外隅角或對應端部132A、134A以及138A交疊的圖案129A(圖中未示出)的至少一個附加實例。
在某些實施例中，圖案129A-129H被成型呈正方形。圖案129A-129H預期存在其他形狀。在某些實施例中，圖案129A-129H居中地定位於汲極/源極結構的與圖案116A、118B、116C、118D、118E、116F、118G以及116H對應的對應端部136A、132B、136C、132D、132E、136F、132G以及136H的向外隅角之上。在某些實施例中，圖案129A-129H的寬度與對應圖案116A、118B、116C、118D、118E、116F、118G以及116H的寬度實質上相同。
圖1I(再次)為佈局100I，其為與圖1H所示切割前佈局100H對應的切割後佈局。如此一來，圖1I所示佈局100I示出圖1H所示佈局100H的結果。
在圖1J中，在圖1H所示切割前佈局100H的基礎上增加代表第一介層窗及第二介層窗的圖案以形成切割前佈局100J。舉例而言，在工程變更命令基礎單元108A中，第一介層窗(對應於圖案130A)定位在由第一容差觸點(對應於圖案128A)限界的區域之上且在由第一容差觸點(對應於圖案128A)限界的所述區域內。此外，第二介層窗(對應於圖案142A)定位在由第二容差觸點(對應於圖案129A)限界的區域之上且在由第二容差觸點(對應於圖案129A)限界的所述區域內。在某些實施例中，第一介層窗(對應於圖案130A)連接至直接上覆的金屬化層中的區段144A(參見圖1L)。相似地，代表第一介層窗的圖案130B-130H上覆至工程變更命令基礎單元108B-108H上。在某些實施例中，第一介層窗(對應於圖案130B-130H)連接至直接上覆的金屬化層M(i)中的對應區段144B-144H(參見圖1L)。
第一介層窗(對應於圖案130A-130H)定位於由第一容差觸點(對應圖案128A-128H)限界的區域之上且定位於由第一容差觸點(對應圖案128A-128H)限界的所述區域內。第二介層窗(對應於圖案142A-142H)定位於由第二容差觸點(對應於圖案129A-129H)限界的區域之上且定位於由第二容差觸點(對應於圖案129A-129H)限界的所述區域內。第一介層窗(對應於圖 案128A-128H)中的每一者交疊第一對稱軸線105。然而，相較於垂直方向，圖案130A、130C、130F以及130H中的每一者的大部分區域安置於第一對稱軸線105下方，而圖案130B、130D、130E以及130G中的每一者的大部分區域安置於第一對稱軸線105上方。如此一來，第一介層窗(對應於圖案130A-130H)以第一對稱軸線105為中心不對稱地定位。
由於容差觸點(對應於圖案128A-128H)的面積大於第一介層窗(對應於圖案130A-130H)的面積，因此第一介層窗相對於下伏閘極結構(對應於圖案114A-114H)進行對齊所需的精準度降低。舉例而言，在工程變更命令基礎單元108A中，用以相對於下伏閘極結構(對應於圖案114A)將第一介層窗(對應於圖案130A)對齊的精準度被稱作對齊容差。由於容差觸點(對應於圖案128A)大於第一介層窗(對應於圖案130A)，因此對齊容差增大，此會帶來例如可製造性(manufacturability)等方面的優點。因此，直接上覆於第一介層窗(對應於圖案130A)上的第一金屬化區段144A(參見圖1L)在寬度方向及/或高度方向上的大小與對齊容差的變更成比例地減小。相似地，容差觸點(對應於圖案128B-128H)會增大相對於下伏閘極結構(對應於圖案114A-114H)的對齊容差。因此，直接上覆於第一介層窗(對應於圖案130B-130H)上的第一金屬化區段144B-144H(參見圖1L)在寬度方向及/或高度方向上的大小與對齊容差的變更成比例地減小。當上覆的第一金屬化區段144A-144H(參見圖1L)的大小在垂直 方向上減小時，對應工程變更命令基礎單元的總體高度減小。
工程變更命令基礎單元108A-108H更包括代表第二介層窗的對應圖案142A-142H。在某些實施例中，第二介層窗(對應於圖案142A-142H)連接至直接上覆的金屬化層M(i)中的對應區段。
圖1K(再次)為佈局100K，其為與圖1J所示切割前佈局100J對應的切割後佈局。如此一來，圖1K所示佈局100K示出圖1J所示佈局100J的結果。
在圖1L中，在圖1J所示切割前佈局100J的基礎上增加代表直接上覆的第一金屬化區段、第二金屬化區段以及第三金屬化區段的圖案以形成切割前佈局100L。代表M(i)(對應於圖案144A-144H)中的第一金屬化區段的圖案144A-144H對應地上覆至第一介層窗(對應於圖案130A-130H)上。代表M(i)中的第二金屬化區段的圖案146A-146H對應地上覆於汲極/源極結構的與圖案116A-116H及118A-118H對應的端部136A-136H及138A-138H之上。代表M(i)中的第三金屬化區段的圖案148A-148H對應地上覆於汲極/源極結構的與圖案116A-116H及118A-118H對應的端部134A-134H及132A-132H之上。在某些實施例中，M(i)中的第二金屬化區段(對應於圖案146A、146C、146F以及146H)對應地上覆至第二介層窗(對應於圖案142A、142C、142F以及142H)上。在某些實施例中，M(i)中的第三金屬化區段(對應於圖案148B、148D、148E以及148G)對應地上覆至第二介層窗(對應 於圖案142B、142D、142E以及142G)上。
在某些實施例中，由於預期存在附加的第二容差觸點(圖中未示出)，因此預期存在有附加的對應第二介層窗(圖中未示出)。由於預期存在附加的第二介層窗，因此M(i)中的附加的對應第二金屬化區段(圖中未示出)可預期地上覆至第一組附加的第二介層窗(再次，圖中未示出)上。此外，由於預期存在附加的第二介層窗，因此M(i)中的附加的對應第三金屬化區段(圖中未示出)可預期地上覆至附加的第二組第二介層窗(再次，圖中未示出)上。
在某些實施例中，金屬化層M(i)的某些區段供應操作電壓(例如，VDD及VSS)並被稱作軌條。在某些實施例中，金屬化層M(i)中的第二金屬化區段(對應於圖案146A、146C、146F以及146H)為供應VDD的軌條。在某些實施例中，金屬化層M(i)中的第三金屬化區段(對應於圖案148B、148D、148E以及148G)為供應VDD的軌條。在某些實施例中，金屬化層M(i)中的第一金屬化區段(對應於圖案144A-144H)為供應VSS的軌條。
圖2A至圖2F是根據某些實施例的包括與圖1C、圖1E、圖1G、圖1I、圖1K以及圖1L對應的工程變更命令基礎單元108A的半導體裝置的第一部分200A-200F的剖視圖。圖3A至圖3F是根據某些實施例的包括與圖1C、圖1E、圖1G、圖1I、圖1K以及圖1L對應的工程變更命令基礎單元108A的半導體裝置的第二部分300A-300F的剖視圖。
圖2A對應於圖3A。相似地，圖2B至圖2F對應於圖3B至圖3F。如此一來，將成對地論述圖2A至圖2F及圖3A至圖3F，首先是圖2A與圖3A、接著是圖2B與圖3B，以此類推。
圖2A與圖3A此一對圖與圖1C相關。在圖2A中，閘極結構204(對應於圖1C所示圖案114A)以及源極/汲極結構206及208(對應於圖1C所示圖案116A及118A)形成於基底202上。
相似地，在圖3A中，閘極結構304(對應於圖1C所示圖案114A)及源極/汲極結構(對應於圖1C所示圖案116A及118A)形成於基底302上，其中基底302對應於基底202。在某些實施例中，基底202及302為半導體材料。在某些實施例中，基底202及302為矽或類似物等。
圖2B與圖3B此一對圖與圖1E相關。在圖2B(其在圖2A之後)中，源極/汲極結構206及208(參見圖2A)已根據切割圖案120A(參見圖1F)而被切割/移除。以‘虛影(ghost)’206’及208’來示出現已切割的源極/汲極結構206及208。虛影206’及208’對應於圖1E中的間隙116A'''及118A'''。在圖3B(其在圖3A之後)中，未在圖3B中相對於圖3A作出變更。
圖2C與圖3C此一對圖與圖1G相關。在圖2C(其在圖2B之後)中，未在圖2C中相對於圖2B作出變更。在圖3C(其在圖3B之後)中，閘極結構304(參見圖3B)已根據切割圖案124A(參見圖1F)而被切割/移除。以‘虛影’304’來示出現已切割的閘極結構304。虛影304’對應於圖1G所示間隙114A''''。
圖2D與圖3D此一對圖與圖1I相關。在圖2D(其在圖2C之後)中，在閘極結構204周圍及基底202上形成有層間介電(ILD)結構209。在某些實施例中，層間介電結構209為氮化矽、Si3N4或類似物等。在閘極結構204上及層間介電結構209上形成有第一容差觸點210(對應於圖1I所示圖案128A)。第一容差觸點210延伸足夠遠以交疊虛影206’。第一容差觸點210不完全交疊閘極結構204，進而使得閘極結構204的寬度餘裕(width-margin)214保持不被第一容差觸點210覆蓋。在某些實施例中，寬度余裕214代表閘極結構204的整個寬度的約12.5%。在第一容差觸點210周圍及層間介電結構209上形成有另一層間介電結構212。在某些實施例中，層間介電結構212為氮化矽、Si3N4等。
在圖3D(其在圖3C之後)中，在汲極/源極結構306及308周圍形成有層間介電結構309。層間介電結構309對應於層間介電結構209。在汲極/源極結構306上及層間介電結構209上形成有第二容差觸點310(對應於圖1I所示圖案129A)。在某些實施例中，第二容差觸點310與汲極/源極結構306為實質上相同的寬度。在某些實施例中，第二容差結構觸點310被對齊成實質上交疊於汲極/源極結構306的一半，此使得汲極/源極結構306的寬度餘裕316不被第二容差觸點310覆蓋、且使得第二容差觸點310的寬度餘裕318覆蓋層間介電結構309。在第二容差觸點310周圍及層間介電結構309上形成有另一層間介電結構312。層間介電結 構312對應於層間介電結構212。
就圖2E與圖3E此一對圖而言，在圖2E(其在圖2D之後)中，在第一容差觸點210上形成有第一介層窗220(對應於圖案130A)。第一介層窗220小於第一容差觸點210，因此第一容差觸點210的寬度餘裕224及寬度餘裕226在第一介層窗220的對應右側及左側上保持不被覆蓋。在某些實施例中，寬度余裕224代表容差觸點210的整個寬度的約41%。在某些實施例中，寬度余裕226代表第一容差觸點210的整個寬度的約41%。
在圖3E中，在第二容差觸點310上形成有第二介層窗320(對應於圖案142A)。第二介層窗320小於第二容差觸點310，因此第二容差觸點310的寬度餘裕328及寬度餘裕330在第二介層窗320的對應右側及左側上保持不被覆蓋。在某些實施例中，寬度余裕328代表第二容差觸點310的整個寬度的約25%。在某些實施例中，寬度余裕330代表第二容差觸點310的整個寬度的約25%。
就圖2F與圖3F此一對圖而言，在圖2F(其在圖2E之後)中，在第一介層窗220及層間介電結構222上形成有金屬化層M(i)的區段232。相似地，在圖3F中，在第二介層窗320及層間介電結構322上形成有金屬化層M(i)的區段332。
如上述，容差觸點為金屬零上覆多晶矽觸點的變型。在於2013年8月13日提出申請、預先授權公開案編號為US20150048424、序列號為13/965,648的共同受讓的美國專利申請 案以及於2013年7月11日提出申請、預先授權公開案編號為US20150015335、序列號為13/939,201的共同受讓的美國專利申請案中揭露金屬零上覆多晶矽(M0PO)觸點的結構及製造以及被稱作金屬零上覆氧化物(M0OD或MD)觸點的一種相似的層間連接結構的結構及製造有關的附加細節，上述美國專利申請案中的每一者全文併入本案供參考。
圖4A是根據某些實施例的佈局400A的簡化版本。圖4B是根據某些實施例的對應佈局400B的簡化版本。圖4C是根據某些實施例的佈局400A的更複雜版本。圖4D是根據某些實施例的佈局400B的更複雜版本。
圖4A至圖4D一起示出工程變更命令基礎單元108A、108H、108B及108G的隅角是如何交疊成共享一個第二容差觸點440、一個第二介層窗442及金屬化層M(i)中的一個區段146B。儘管之前工程變更命令基礎單元108A、108H、108B以及108G的隅角已交疊，然而圖4A及圖4C仍示出工程變更命令基礎單元108A、108H、108B以及108G。圖4B及圖4D示出在工程變更命令基礎單元108A、108H、108B以及108G的隅角已交疊之後的工程變更命令基礎單元108A、108H、108B以及108G。更具體而言，在圖4A及圖4C中的每一者中，工程變更命令基礎單元108A、108H、108B以及108G被示出為被排列成彼此緊鄰地進行定位。因此，與圖案116A”、116H”、118B’以及118G’對應的汲極/源極結構的對應端部136A、136H、132B以及132G的向外隅角將對應 地進行貼靠。因此，如圖4B及圖4D中的每一者所示，與圖案116A”、116H”、118B’以及118G’對應的汲極/源極結構的對應端部136A、136H、132B以及132G的向外隅角可共享一個第二容差觸點440、一個第二介層窗442以及金屬化層M(i)中的一個區段146B。
圖5A是根據某些實施例的包含於半導體裝置中的佈局400B的第一部分的剖視圖，圖5A所示剖視圖對應於圖4B所示工程變更命令基礎單元108A及108H。圖5B是根據某些實施例的包含於半導體裝置中的佈局400B的第二部分的剖視圖，圖5B所示剖視圖對應於圖4B所示工程變更命令基礎單元108B及108G。
在圖5A至圖5B中，源極/汲極結構508LU、506LU、506RU以及508RU形成於基底502上且對應於圖4B所示圖案118H”、116H”、116A”以及118A”。後綴‘LU’指示‘左上方’且後綴RU指示‘右上方’。在源極/汲極結構508LU、506LU、506RU以及508RU周圍及基底502上形成有層間介電結構509。在圖5A但不在圖5B中，之前呈現的與圖案114H及114A對應的閘極結構的虛影504LU及504RU被示出為位於層間介電結構509中。
在源極/汲極結構506LU及506RU上形成有第二容差觸點510，進而使得源極/汲極結構506LU及506RU共享第二容差觸點510。在第二容差觸點510周圍及層間介電結構510上形成有層間介電結構512。在第二容差觸點510上形成有第二介層窗520，進而使得源極/汲極結構506LU及506RU直接經由第二容差觸點 510而共享第二介層窗520。在第二介層窗520周圍及層間介電結構512上形成有層間介電結構522。在第二介層窗520上及層間介電結構522上形成有金屬化層M(i)的區段536。
圖6A至圖6F是根據某些實施例的產生工程變更命令基礎單元的佈局的方法的對應流程圖600A-600E。
在圖6A中，在方塊602處，產生例如與圖1B所示主動區域圖案110A及112A或工程變更命令基礎單元108A對應之第一主動區域圖案及第二主動區域圖案。流程自方塊602進行至方塊604。在方塊604處，將第一主動區域圖案及第二主動區域圖案排列於第一對稱軸線(所述第一對稱軸線平行於第一方向，所述第一方向垂直於第二方向)的相對兩側上(在第二方向上)，例如，所述第一方向平行於圖1B所示第一對稱軸線105。流程自方塊604進行至方塊606。在方塊606處，產生例如與圖1C所示工程變更命令基礎單元108A的圖案114A、116A以及118A對應之不交疊的第一導電圖案、第二導電圖案以及第三導電圖案。流程自方塊606進行至方塊608。在方塊608處，將第一導電圖案、第二導電圖案以及第三導電圖案中的每一者配置成對應地交疊第一主動區域圖案及第二主動區域圖案。流程自方塊608進行至方塊610。
在方塊610處，將第一導電圖案定位於(例如，居中地定位於)第二導電圖案與第三導電圖案之間。流程自方塊610進行至方塊612。在方塊612處，產生第一切割圖案，所述第一切割圖案交疊第二導電圖案及第三導電圖案的對應中心區。第一切割 圖案對應於例如圖1D所示圖案120A且表示所述中心區後續將被移除。流程自方塊612進行至方塊614。在方塊614處，將第一切割圖案相對於第一對稱軸線對齊(例如，以第一對稱軸線為中心)。流程自方塊614進行至方塊616。
在方塊616處，產生第四導電圖案。第四導電圖案對應於例如圖1H所示圖案128A。流程自方塊616進行至方塊618。在方塊618處，將第四導電圖案定位於由第一切割圖案限界的區域之上。流程自方塊618進行至方塊620。在方塊620處，擴張第四導電圖案以佔據與第一導電圖案(對應於例如圖1H所示圖案114A)的第一區段以及第二導電圖案(對應於例如圖1H所示圖案116A)及第三導電圖案(對應於例如圖1H所示圖案118A)中的一者的第一區段實質上交疊的區域。方塊620的結果為工程變更命令基礎單元的工程變更命令佈局。流程自方塊620進行至圖6B中的方塊622。
在圖6B中，在方塊622處，產生第一介層窗圖案(對應於例如圖1J中的圖案130A)。流程自方塊622進行至方塊624。在方塊624處，將第一介層窗圖案定位於由第四導電圖案(例如，對應於圖1J所示圖案128A)限界的區域之上且定位於由第四導電圖案(例如，對應於圖1J所示圖案128A)限界的所述區域內。流程自方塊624進行至方塊626。在方塊626處，產生第五導電圖案(例如，對應於圖1L所示圖案144A)。流程自方塊626進行至方塊628。在方塊628處，將第五導電圖案定位於第一介層窗圖案 之上。流程自方塊628進行至方塊630。在方塊630處，調整第五導電圖案的大小以使所述第五導電圖案實質上完全交疊第一介層窗圖案。方塊630的結果為對工程變更命令佈局的修改。流程自方塊630進行至方塊632。在方塊632處，基於工程變更命令佈局來製作以下中的至少一者：(A)與所述工程變更命令佈局對應的一或多個半導體罩幕或(B)未完工半導體積體電路的一膜層中的至少一個組件。
在圖6C中，方塊640至少部分地與例如圖6A所示方塊608相關。在方塊640處，第一導電圖案、第二導電圖案以及第三導電圖案(例如，圖1F所示工程變更命令基礎單元108A的圖案114A、116A以及118A)中的每一者的端部在第二方向(其垂直於第一方向，例如所述第一方向平行於圖1B所示第一對稱軸線105)上遠離第一對稱軸線對應地延伸超過第一主動區域圖案及第二主動區域圖案。流程自方塊640進行至方塊642。在方塊642處，產生第二切割圖案及第三切割圖案(例如，圖1F所示圖案122A及124A)，所述第二切割圖案及第三切割圖案對應地交疊第一導電圖案的端部區，且表示第一導電圖案的所述端部區後續將被移除。方塊642的結果是對工程變更命令佈局的修改。
在圖6D中，方塊650至少部分地與例如6A所示方塊640相關。在方塊650處，第一導電圖案、第二導電圖案以及第三導電圖案(例如，圖1K所示工程變更命令基礎單元108A的圖案114A、116A以及118A)中的每一者的端部在第二方向上遠離第 一對稱軸線對應地延伸超過第一主動區域圖案及第二主動區域圖案。流程自方塊650進行至方塊652。在方塊652處，產生第六導電圖案的至少一個實例(例如，與圖1K所示圖案142A對應的第二介層窗的實例)。流程自方塊652進行至方塊654。在方塊654處，將第六導電圖案的所述至少一個實例定位成局部地交疊第二導電圖案及第三導電圖案中的對應一者之對應端部的對應隅角(例如，圖1K中的向外隅角136A)。方塊654的結果是對工程變更命令佈局的修改。流程自方塊654進行至方塊656。在方塊656處，將第六導電圖案的所述至少一個實例的大小確定成在至少第二方向上延伸超過第二導電圖案及第三導電圖案中的對應一者的對應端部的對應隅角(參見，例如，圖3E中的容差觸點310)。方塊656的結果是對工程變更命令佈局的修改。
在圖6E中，方塊660與例如方塊618相關。在方塊660處，將第四導電圖案(例如，對應於圖1H所示圖案128C)以第一對稱軸線(例如，第一對稱軸線105)為中心不對稱地定位。方塊660的結果是對工程變更命令佈局的修改。
在圖6F中，方塊670與例如方塊618或方塊660相關。在方塊670處，產生第二切割圖案(例如，對應於圖1H所示圖案126A)，所述第二切割圖案對應地交疊第一導電圖案(例如，對應於圖案114C)的第二區段。第二切割圖案表示第一導電圖案的第二區段後續將被移除。流程自方塊670進行至方塊672。在方塊672處，將第二切割圖案相對於第一對稱軸線(例如，圖1H所示 第一對稱軸線105)不對稱地定位。方塊672的結果是對工程變更命令佈局的修改。
圖7是根據某些實施例的電子設計自動化(EDA)系統700的方塊圖。
根據某些實施例，例如使用電子設計自動化系統700來實施圖6A至圖6B所示流程圖600A-600B所示的方法。
在某些實施例中，電子設計自動化系統700為包括硬體處理器702及非暫時性電腦可讀儲存媒體704的通用計算裝置。其中儲存媒體704編碼有(即，儲存)電腦程式碼706(即，一組可執行指令)。由硬體處理器702執行指令706(至少部分地)代表在一個或多個實施例中的電子設計自動化工具實施例如以下一部分或全部的方法(在下文中稱作所述過程及/或方法)來產生工程變更命令基礎單元的佈局(例如，在圖6A至圖6B所示方法中)。
處理器702經由匯流排708而電性耦合至電腦可讀取儲存媒體704。處理器702亦藉由匯流排708而電性耦合至輸入/輸出介面(I/O interface)710。網路介面712亦經由匯流排708而電性連接至處理器702。網路介面712連接至網路714，以使得處理器702及電腦可讀取儲存媒體704能夠經由網路714連接至外部元件。處理器702被配置成執行編碼於電腦可讀取儲存媒體704中的電腦程式碼706，以使得系統700可用於執行所述過程及/或方法的一部分或全部。在一個或多個實施例中，處理器702為中央處理單元(central processing unit，CPU)、多處理器 (multi-processor)、分佈式處理系統(distributed processing system)、應用專用積體電路(application specific integrated circuit，ASIC)、及/或適合的處理單元。
在一個或多個實施例中，電腦可讀取儲存媒體704為電子的、磁性的、光學的、電磁的、紅外線的及/或半導體的系統(或者是設備或裝置)。舉例而言，電腦可讀取儲存媒體704包括半導體或固態記憶體、磁帶、可移除電腦磁片(removable computer diskette)、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟(rigid magnetic disk)及/或光碟(optical disk)。在使用光碟的一個或多個實施例中，電腦可讀取儲存媒體704包括光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、可讀/寫光碟(compact disk-read/write，CD-R/W)及/或數位影音光碟(digital video disc，DVD)。
在一個或多個實施例中，儲存媒體704儲存電腦程式碼706，電腦程式碼706被配置成使得系統700(其中此種執行(至少部分地)代表電子設計自動化工具)可用於執行所述過程及/或方法的一部分或全部。在一個或多個實施例中，儲存媒體704亦儲存有助於執行所述過程及/或方法的一部分或全部的資訊。在一個或多個實施例中，儲存媒體704儲存由包括標準功能單元及標準工程變更命令基礎單元的標準單元庫707。
電子設計自動化系統700包括輸入/輸出介面710。輸入/ 輸出介面710耦合至外部電路系統。在一或多個實施例中，輸入/輸出介面710包括用於向處理器702傳送資訊及命令的鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、軌跡墊(trackpad)、觸控螢幕、及/或光標方向鍵。
電子設計自動化系統700亦包括耦合至處理器702的網路介面712。網路介面712使得系統700能夠與連接有一個或多個其他電腦系統的網路714通訊。網路介面712包括：無線網路介面，例如藍牙(BLUETOOTH)、無線保真(WIFI)、全球互通微波存取(WIMAX)、通用封包無線電服務(GPRS)或寬頻分碼多工存取(WCDMA)；或者有線網路介面，例如乙太網路(ETHERNET)、通用串列匯流排(USB)或IEEE-1364。在一個或多個實施例中，在兩個或更多個系統700中實施所述過程及/或方法的一部分或全部。
系統700被配置成經由輸入/輸出介面710接收資訊。經由輸入/輸出介面710接收的資訊包括指令、資料、設計規則、標準單元庫及/或藉由處理器702來處理的其他參數中的一者或多者。所述資訊經由匯流排708而傳遞至處理器702。電子設計自動化系統700被配置成經由輸入/輸出介面710接收與使用者介面(user interface，UI)相關的資訊。所述資訊被儲存於電腦可讀取儲存媒體704中，作為使用者介面(UI)742。
在某些實施例中，所述過程及/方法的一部分或全部被實現成藉由處理器來執行的獨立軟體應用。在某些實施例中，所述 過程及/或方法的一部分或全部被實現成作為附加軟體應用的一部分的軟體應用。在某些實施例中，所述過程及/或方法的一部分或全部被實現成軟體應用的插件(plug-in)。在某些實施例中，所述過程及/或方法中的至少一者被實現成作為電子設計自動化工具的一部分的軟體應用。在某些實施例中，所述過程及/或方法的一部分或全部被實現成由電子設計自動化系統700使用的軟體應用。在某些實施例中，使用例如可自凱登斯設計系統公司(CADENCE DESIGN SYSTEMS,Inc.)購得的VIRTUOSO®等工具或者另一適合的佈局產生工具來產生包括標準單元以及工程變更命令基礎單元及/或工程變更命令程式化單元的佈局。
在某些實施例中，所述過程被視為儲存於非暫時性電腦可讀取記錄媒體中的程式的功能。非暫時性電腦可讀取記錄媒體的例子包括但不僅限於外部的/可移除的及/或內部的/內建的(built-in)儲存器或記憶體單元，例如光碟(例如，數位影音光碟)、磁碟(例如，硬碟)、半導體記憶體(例如，唯讀記憶體、隨機存取記憶體、記憶卡(memory card))或類似物等中的一或多者。
圖8是根據某些實施例的積體電路(IC)製造系統800及與其相關聯的積體電路製造流程的方塊圖。
大體而言，系統800產生一佈局(例如，對應的圖1A至圖1L所示佈局100A-100L中的任一者或類似物等)。基於所述佈局，系統800製作以下中的至少一者：(A)一或多個半導體罩幕 或者(B)未完工半導體積體電路的一膜層中的至少一個組件。
在圖8中，積體電路製造的系統800包括例如設計機構(design house)820、罩幕機構(mask house)830以及積體電路的製造商/製作商(「製作廠(fab)」)850等實體，所述實體在與製造積體電路裝置860相關的設計、開發以及製造循環及/或服務中彼此進行交互。系統800中的各實體是由通訊網路進行連接。在某些實施例中，通訊網路為單一網路。在某些實施例中，通訊網路為各種不同的網路，例如內部網路(intranet)及網際網路(Internet)。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一或多者進行交互，並向其他實體中的一或多者提供服務及/或自其他實體中的所述一或多者接收服務。在某些實施例中，設計機構820、罩幕機構830以及積體電路的製作廠850中的兩者或更多者由單一的較大的公司擁有。在某些實施例中，設計機構820、罩幕機構830以及積體電路製作廠850中的兩者或更多者同時存在於公用設施中且使用公用資源。
設計機構(或設計團隊)820產生積體電路設計佈局822。積體電路設計佈局822包括為積體電路裝置860設計的各種幾何圖案。所述幾何圖案對應於構成欲被製作的積體電路裝置860的各種組件之金屬層、氧化物層或半導體層的圖案。各種膜層進行組合，以形成各種積體電路之特徵。舉例而言，一部分的積體電路設計佈局822包括待形成於半導體基底(例如，矽晶圓)中的例如主動區(active region)、閘極、源極及汲極、層間內連線的 金屬線或介層窗以及結合墊(bonding pad)的開口等各種積體電路特徵以及安置於所述半導體基底上的各種材料層。設計機構820實施恰當的設計過程以形成積體電路設計佈局822。所述設計過程包括邏輯設計、實體設計或放置及路由(place and route)中的一或多者。積體電路設計佈局822在一或多個資料檔案中被呈現為具有與所述幾何圖案有關的資訊。舉例而言，積體電路設計佈局822可被表達成GDSII檔案格式或DFII檔案格式。
罩幕機構830包括資料準備(data preparation)832及罩幕製作(mask fabrication)844。罩幕機構830使用積體電路設計佈局822以根據積體電路設計佈局822來製造欲用於製作積體電路裝置860的各種膜層的一個或多個罩幕。罩幕機構830執行罩幕的資料準備832，其中積體電路設計佈局822被轉譯成代表性資料檔案(「representative data file，RDF」)。罩幕的資料準備832向罩幕製作844提供代表性資料檔案。罩幕製作844包括罩幕寫入(mask writer)。罩幕寫入將代表性資料檔案轉換成基底上的影像，例如罩幕(罩版(reticle))或半導體晶圓。藉由罩幕的資料準備832來操縱所述設計佈局，使其遵從罩幕寫入的特定特性及/或積體電路製作廠850的要求。在圖8中，罩幕的資料準備832及罩幕製作844被示作單獨的元件。在某些實施例中，罩幕資料準備832及罩幕製作844可被籠統地稱作罩幕資料準備。
在某些實施例中，罩幕的資料準備832包括光學鄰近修正(optical proximity correction，OPC)，光學鄰近修正使用微影 增強技術(lithography enhancement technique)來補償例如可自繞射(diffraction)、干擾、其他製程效應等引起的影像誤差(image error)。光學鄰近修正會對積體電路設計佈局822進行調整。在某些實施例中，罩幕的資料準備832更包括解析度增強技術(resolution enhancement technique，RET)，例如離軸照明(off-axis illumination)、亞解析度輔助特徵(sub-resolution assist feature)、相移罩幕(phase-shifting mask)、其他適合的技術、或類似技術、或其組合。在某些實施例中，亦使用將光學鄰近修正作為逆向成像問題進行處理的逆向微影技術(inverse lithography technology，ILT)。
在某些實施例中，罩幕的資料準備832包括罩幕規則檢查(mask rule checker，MRC)，所述罩幕規則檢查以含有特定幾何學約束條件及/或連接性約束條件的一組罩幕創建規則(mask creation rule)來檢查已歷經光學鄰近修正中的各過程的積體電路設計佈局，以確保具有足夠的餘裕來補償半導體製造製程中的可變性(variablity)等。在某些實施例中，罩幕規則檢查修改積體電路設計佈局以補償罩幕製作844期間的限制，其可能會回復(undo)一部分由光學鄰近修正所執行的修改，以滿足罩幕創建規則。
在某些實施例中，罩幕的資料準備832包括微影製程檢查(lithography process checking，LPC)，所述微影製程檢查對將由積體電路製作廠850實施的製程進行模擬以製作積體電路裝置 860。微影製程檢查基於積體電路設計佈局822來模擬此製程以創建模擬製造的裝置(例如，積體電路裝置860)。微影製程檢查模擬中的製程參數可包括與積體電路製造循環的各種製程相關聯的參數、與用於製造積體電路的工具相關聯的參數及/或製造製程的其他態樣。微影製程檢查慮及各種因素，例如空中影像對比(aerial image contrast)、焦點深度(「depth of focus，DOF」)、罩幕誤差增強因數(「mask error enhancement factor，MEEF」)、其他適合的因數、或類似物、或其組合。在某些實施例中，在已藉由微影製程檢查而創建模擬製造的裝置之後，若所述模擬裝置的形狀不夠接近於滿足設計規則，則重複進行光學鄰近修正及/或罩幕規則檢查以進一步完善積體電路設計佈局822。
應理解，為清晰起見，對以上對罩幕的資料準備832的說明進行了簡化。在某些實施例中，資料準備832包括例如邏輯運算(logic operation，LOP)等附加特徵以根據製造規則來更動所述積體電路設計佈局。另外，在資料準備832期間施加至積體電路設計佈局822的製程工序可依各種不同的次序執行。
在罩幕的資料準備832之後及在罩幕製作844期間，基於經修改積體電路設計佈局，來製作罩幕或由罩幕形成的群組。在某些實施例中，基於經修改積體電路設計佈局，使用電子束(electron-beam，e-beam)或多重電子束機制，在罩幕(光罩或罩版)上形成圖案。所述罩幕可以透過各種技術形成。在某些實施例中，所述罩幕是使用二元技術(binary technology)來形成。在 某些實施例中，遮罩圖案包括不透明區及透明區。用於曝光已塗佈於晶圓上的影像敏感性材料層(例如，光阻)的輻射束(例如，紫外光(ultraviolet，UV)束)被不透明區遮擋且穿過透明區而發射。在一個例子中，二元罩幕(binary mask)包括透明基底(例如，熔融石英(fused quartz))及塗佈於所述罩幕的不透明區中的不透明材料(例如，鉻)。在另一例子中，罩幕是使用相移技術來形成。在相移罩幕(phase shift mask，PSM)中，形成於所述罩幕上的圖案中的各種特徵被配置成具有恰當的相差(phase difference)以增強解析度及成像品質。在各種例子中，相移罩幕可為衰減式相移罩幕(attenuated PSM)或交替式相移罩幕(alternating PSM)。藉由罩幕製作844而產生的一個或多個罩幕被用於各種製程中。舉例而言，所述一個或多個罩幕被用於在半導體晶圓中形成各種摻雜區的離子植入製程(ion implantation process)中、在半導體晶圓中形成各種蝕刻區的蝕刻製程(etching process)中及/或其他適合的製程中。
積體電路的製作廠850為包括用於製作各種不同積體電路產品的一個或多個製造設施的積體電路製作工廠。在某些實施例中，積體電路的製作廠850為半導體代工廠。舉例而言，可存在一種用於多個積體電路產品的前端製作(生產線前端(front-end-of-line，FEOL)製作)的製造設施，同時第二個製造設施可提供用於積體電路產品的內連接及封裝的後端製作(生產線後端(back-end-of-line，BEOL)製作)，且第三個製造設施可 提供其他代工業務服務。
積體電路的製作廠850使用由罩幕機構830製作的罩幕(一個或多個罩幕)來製作積體電路裝置860。因此，積體電路的製作廠850至少間接地使用積體電路設計佈局822來製作積體電路裝置860。在某些實施例中，積體電路的製作廠850使用所述罩幕(一個或多個罩幕)來製作半導體晶圓852以形成積體電路裝置860。半導體晶圓852包括矽基底或上面形成有材料層之其他恰當的基底。半導體晶圓更包括(在後續製造步驟處形成的)各種摻雜區、介電特徵、多級內連線(multi-level interconnect)或類似物等中的一或多者。
例如在於2016年2月9日獲得授權的美國專利第9,256,709號、於2015年10月1日公開的美國預先授權公開案第20150278429號、於2014年2月6日公開的美國預先授權公開案第20140040838號以及於2007年8月21日獲得授權的美國專利第7,260,442中能找到與積體電路(IC)製造系統(例如，圖8所示系統800)及與其相關聯的積體電路製造流程有關的細節，上述美國專利及美國預先授權公開案中的每一者全文併入本案供參考。
大體而言，(再次)假設金屬化區段的長軸平行於水平軸線，則一種減小標準單元的總體高度(在垂直方向上)的方式是減小金屬化區段的垂直大小。在某些實施例中，藉由第一容差觸點(例如，210)的一個或多個實例來達成單元高度的減小。在某 些實施例中，藉由第二容差觸點(例如，310)的一個或多個實例來達成單元高度的減小。在某些實施例中，藉由第一容差觸點的一個或多個實例及第二容差觸點的一個或多個實例來達成單元高度的減小。當金屬化區段在垂直方向上減小時，標準單元的總體高度減小且使用此類標準單元而構成的半導體裝置的密度增大。在某些實施例中，所述密度提高的範圍為約13%至約20%。
更具體而言，第一容差觸點插入於第一導電結構(例如，閘極結構204)與第一介層窗(例如，介層窗220)之間。於將第一介層窗直接形成於第一導電結構上的情形下，第一介層窗與第一導電結構之間的對齊容差被不利地減小。相比之下，藉由在第一導電結構與第一介層窗之間插入第一容差觸點，對齊容差會增大。藉由使用第一容差觸點作為使對齊容差有利地增大的因素，便不必依賴於將金屬化區段(其上覆於第一容差觸點上)的垂直大小的增大作為使對齊容差增大的因素。相反，金屬化區段(其上覆於第一容差觸點上)的垂直大小可減小，此因會(且有益地)使金屬化區段的垂直大小減小(其中，再次假定金屬化區段的長軸平行於水平軸線)。
再更具體而言，第二容差觸點插入於第二導電結構(例如，汲極/源極結構306)與第二介層窗(例如，介層窗320)之間。於將第二介層窗直接形成於第二導電結構上的情形下，第二介層窗與第二導電結構之間的對齊容差被不利地減小。相比之下，藉由在第二導電結構與第二介層窗之間插入第二容差觸點，對齊容 差會有利地增大。藉由使用第二容差觸點作為使對齊容差增大的因素，便不必依賴於將金屬化區段(其上覆於第二容差觸點上)的垂直大小的增大作為使對齊容差增大的因素。相反，金屬化區段(其上覆於第二容差觸點上)的垂直大小可減小，此因會(且有益地)使金屬化區段的垂直大小減小(其中，再次假定金屬化區段的長軸平行於水平軸線)。
在一些實施方式中，一種產生工程變更命令(ECO)基礎單元的工程變更命令佈局的方法，所述佈局儲存於非暫時性電腦可讀取媒體中，所述方法包括：產生第一主動區域圖案及第二主動區域圖案，所述第一主動區域圖案及所述第二主動區域圖案具有排列於與第一對稱軸線平行的第一方向上之對應長軸；將所述第一主動區域圖案及所述第二主動區域圖案排列於所述第一對稱軸線的相對兩側上；產生不交疊的第一導電圖案、第二導電圖案及第三導電圖案，所述第一導電圖案、所述第二導電圖案及所述第三導電圖案具有處於與所述第一方向垂直且與第二對稱軸線平行的第二方向上之對應長軸；將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者排列成對應地交疊所述第一主動區域圖案及所述第二主動區域圖案；將所述第一導電圖案定位於所述第二導電圖案與所述第三導電圖案之間；產生第一切割圖案，所述第一切割圖案交疊所述第二導電圖案及所述第三導電圖案之對應的中心區來表示所述中心區後續將被移除；將所述第一切割圖案相對於所述第一對稱軸線對齊；產生第四導電圖 案；將所述第四導電圖案定位於由所述第一切割圖案限界的區域之上；以及擴張所述第四導電圖案以佔據與所述第一導電圖案的第一區段以及所述第二導電圖案及所述第三導電圖案中的一者的第一區段實質上交疊的區域，藉此得到所述工程變更命令佈局，其中所述產生、所述排列、所述定位、及所述擴張中的至少一者是由電腦的處理器執行。
在一些實施方式中，所述的方法更包括：產生第一介層窗圖案；將所述第一介層窗圖案定位於由所述第四導電圖案限界的區域之上及由所述第四導電圖案限界的所述區域內；產生第五導電圖案；將所述第五導電圖案定位於所述第一介層窗圖案之上；以及調整所述第五導電圖案的大小以使所述第五導電圖案實質上完全交疊所述第一介層窗圖案，藉此達成對所述工程變更命令佈局的修改，其中所述第五導電圖案是位於第一金屬化層內的區段。在一些實施方式中，所述的方法更包括：將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者在所述第二方向上的端部遠離所述第一對稱軸線對應地延伸超過所述第一主動區域圖案及所述第二主動區域圖案；以及產生第二切割圖案及第三切割圖案，所述第二切割圖案及所述第三切割圖案對應地交疊所述第一導電圖案的端部區來表示所述端部區後續將被移除，藉此達成對所述工程變更命令佈局的修改。在一些實施方式中，所述的方法，更包括：將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者在所述第二方向上的端部遠 離所述第一對稱軸線對應地延伸超過所述第一主動區域圖案及所述第二主動區域圖案；產生第五導電圖案的至少一個實例；以及將所述第五導電圖案的所述至少一個實例定位成局部地交疊所述第二導電圖案及所述第三導電圖案中的對應一者之對應端部的對應隅角，藉此達成對所述工程變更命令佈局的修改。在一些實施方式中，所述的方法更包括：將所述第五導電圖案的所述至少一個實例的大小調整成在至少所述第二方向上延伸超過所述第二導電圖案及所述第三導電圖案中的所述對應一者的所述對應端部的所述對應隅角，藉此達成對所述工程變更命令佈局的修改。在一些實施方式中，所述的方法更包括：基於所述工程變更命令佈局來製作以下中的至少一者：(A)一或多個半導體罩幕或(B)未完工半導體積體電路的膜層中的至少一個組件。在一些實施方式中，所述的方法更包括：以所述第一對稱軸線為中心不對稱地定位所述第四導電圖案；產生第二切割圖案，所述第二切割圖案對應地交疊所述第一導電圖案的第二區段來表示所述第一導電圖案的所述第二區段後續將被移除；以及將所述第二切割圖案相對於所述第一對稱軸線不對稱地定位，藉此達成對所述工程變更命令佈局的修改。在一些實施方式中，於所述的方法中，所述第二切割圖案實質上不交疊所述第四導電圖案。
在一些實施方式中，一種半導體裝置，包括單元陣列，所述單元陣列中的每一單元包括：第一主動區域及第二主動區域，位於半導體基底中，具有排列於與第一對稱軸線平行的第一 方向上之對應長軸，其中所述第一主動區域及所述第二主動區域位於所述第一對稱軸線的相對兩側上；第一導電結構、第三導電結構及第五導電結構、以及對應的第二導電結構、第四導電結構及第六導電結構，在與所述第一方向垂直的第二方向上具有對應長軸，其中所述第一導電結構至所述第六導電結構中的對應之導電結構為共線的，其中(A)所述第一導電結構、所述第三導電結構及所述第五導電結構、以及(B)所述第二導電結構、所述第四導電結構及所述第六導電結構對應地交疊所述第二主動區域，且其中所述第一導電結構及所述第二導電結構對應地居中地定位於(C)所述第三導電結構與所述第五導電結構之間以及(D)所述第四導電結構與所述第六導電結構之間；以及第七導電結構，其中所述第七導電結構定位於所述第三導電結構至所述第六導電結構中的對應之導電結構之間的第一間隙及第二間隙之上，且所述第七導電結構佔據與所述第一導電結構及所述第二導電結構中的一者以及所述第一間隙及所述第二間隙中的對應一者實質上交疊的區域。
在一些實施方式中，所述的半導體裝置更包括：第一介層窗，定位於所述第一切割圖案內且由所述第七導電結構限界的區域之上及由所述第七導電結構限界的所述區域內；以及第八導電結構，定位於所述第一介層窗之上且大小被調整成實質上完全交疊所述第一介層窗，其中所述第八導電結構是第一金屬化層內的區段。在一些實施方式中，在所述的半導體裝置中，其中所述 第一導電結構至所述第六導電結構在所述第二方向上的端部遠離所述第一對稱軸線而對應地延伸超過所述第一主動區域及所述第二主動區域。在一些實施方式中，在所述的半導體裝置中，其中所述第三導電結構至所述第六導電結構在所述第二方向上的所述端部延伸超過所述第一導電結構的所述端部及所述第二導電結構的所述端部中的對應端部。在一些實施方式中，所述的半導體裝置更包括：第八導電結構的至少一個實例；其中所述第八導電結構的所述至少一個實例被定位成局部地交疊所述第三導電結構至所述第六導電結構中的對應一者的對應端部的對應隅角。在一些實施方式中，在所述的半導體裝置中，其中所述第八導電結構的所述至少一個實例的大小被確定成在至少所述第二方向上延伸超過所述第三導電結構至所述第六導電結構中的所述對應一者的對應端部的對應隅角。在一些實施方式中，在所述的半導體裝置中，所述單元中的至少一者的第一導電結構及第二導電結構為一體結構。在一些實施方式中，在所述的半導體裝置中，其中所述第一導電結構與所述第二導電結構之間的第三間隙相對於所述第一對稱軸線不對稱地定位。在一些實施方式中，在所述的半導體裝置中，其中所述第七導電結構以所述第一對稱軸線為中心不對稱地定位。
在一些實施方式中，一種包括電腦可執行指令的非暫時性電腦可讀取媒體，所述電腦可執行指令用於執行一種產生工程變更命令(ECO)基礎單元的工程變更命令佈局的方法，其中所 述方法包括：產生第一主動區域圖案及第二主動區域圖案，所述第一主動區域圖案及所述第二主動區域圖案具有排列於與第一對稱軸線平行的第一方向上之對應長軸；將所述第一主動區域圖案及所述第二主動區域圖案排列於所述第一對稱軸線的相對兩側上；產生不交疊的第一導電圖案、第二導電圖案及第三導電圖案，所述第一導電圖案、所述第二導電圖案及所述第三導電圖案具有處於與所述第一方向垂直且與第二對稱軸線平行的第二方向上之對應長軸；將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者排列成對應地交疊所述第一主動區域圖案及所述第二主動區域圖案；將所述第一導電圖案居中地定位於所述第二導電圖案與所述第三導電圖案之間；產生第一切割圖案，所述第一切割圖案交疊所述第二導電圖案及所述第三導電圖案之對應的中心區來表示所述中心區後續將被移除；將所述第一切割圖案居中地定位於所述第一對稱軸線上；產生第二切割圖案及第三切割圖案，所述第二切割圖案及所述第三切割圖案對應地交疊所述第一導電圖案的端部區來表示所述端部區後續將被移除；產生第四切割圖案，所述第四切割圖案對應地交疊所述第一導電圖案的第二區段來表示所述第一導電圖案的所述第二區段後續將被移除；將所述第四切割圖案相對於所述第一對稱軸線不對稱地定位；產生第四導電圖案；將所述第四導電圖案定位於由所述第一切割圖案限界的區域之上；以及擴張所述第四導電圖案以佔據與所述第一導電圖案的第一區段以及所述第二導電圖案及所述第三 導電圖案中的一者的第一區段實質上交疊的區域，藉此得到所述工程變更命令佈局；其中所述產生、所述排列、所述居中地定位、所述定位、及所述擴張中的至少一者是由電腦的處理器執行。
在一些實施方式中，在所述的電腦可讀取媒體中的所述方法更包括：將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者在所述第二方向上的端部遠離所述第一對稱軸線對應地延伸超過所述第一主動區域圖案及所述第二主動區域圖案；產生第五導電圖案的至少一個實例；將所述第五導電圖案的所述至少一個實例定位成局部地交疊所述第二導電圖案及所述第三導電圖案中的對應一者的對應端部的對應隅角；以及將所述第五導電圖案的所述至少一個實例的大小調整成在至少所述第二方向上延伸超過所述第二導電圖案及所述第三導電圖案中的所述對應一者的所述對應端部的所述對應隅角，藉此達成對所述工程變更命令佈局的修改。在一些實施方式中，在所述的電腦可讀取媒體中的所述方法更包括：控制半導體製作製程以基於所述工程變更命令佈局來製作以下中的至少一者：半導體罩幕或未完工半導體積體電路的膜層中的至少一個組件。
對於此項技術中具有通常知識者而言將顯而易見，所揭露實施例中的一或多者會達成上述優點中的一或多者。在閱讀前述說明書之後，具有通常知識者將可得出等效形式的及如本揭露中所廣泛揭露的各種其他實施例的各種改變、替代。因此，本發明實施例旨在僅以隨附申請專利範圍及其等效範圍中所含有的定 義來限制此處所授權的保護。

Claims (10)

  1. 一種產生工程變更命令(ECO)基礎單元的工程變更命令佈局的方法，所述佈局儲存於非暫時性電腦可讀取媒體中，所述方法包括：產生第一主動區域圖案及第二主動區域圖案，所述第一主動區域圖案及所述第二主動區域圖案具有排列於與第一對稱軸線平行的第一方向上之對應長軸；將所述第一主動區域圖案及所述第二主動區域圖案排列於所述第一對稱軸線的相對兩側上；產生不交疊的第一導電圖案、第二導電圖案及第三導電圖案，所述第一導電圖案、所述第二導電圖案及所述第三導電圖案具有處於與所述第一方向垂直且與第二對稱軸線平行的第二方向上之對應長軸；將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者排列成對應地交疊所述第一主動區域圖案及所述第二主動區域圖案；將所述第一導電圖案定位於所述第二導電圖案與所述第三導電圖案之間；產生第一切割圖案，所述第一切割圖案交疊所述第二導電圖案及所述第三導電圖案之對應的中心區來表示所述中心區後續將被移除；將所述第一切割圖案相對於所述第一對稱軸線對齊；產生第四導電圖案；將所述第四導電圖案定位於由所述第一切割圖案限界的區域之上；以及擴張所述第四導電圖案以佔據與所述第一導電圖案的第一區段以及所述第二導電圖案及所述第三導電圖案中的一者的第一區段實質上交疊的區域，藉此得到所述工程變更命令佈局；其中所述產生、所述排列、所述定位、及所述擴張中的至少一者是由電腦的處理器執行。
  2. 如申請專利範圍第1項所述的方法，更包括：產生第一介層窗圖案；將所述第一介層窗圖案定位於由所述第四導電圖案限界的區域之上及由所述第四導電圖案限界的所述區域內；產生第五導電圖案；將所述第五導電圖案定位於所述第一介層窗圖案之上；以及調整所述第五導電圖案的大小以使所述第五導電圖案實質上完全交疊所述第一介層窗圖案，藉此達成對所述工程變更命令佈局的修改；其中所述第五導電圖案是位於第一金屬化層內的區段。
  3. 如申請專利範圍第1項所述的方法，更包括：將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者在所述第二方向上的端部遠離所述第一對稱軸線對應地延伸超過所述第一主動區域圖案及所述第二主動區域圖案；以及產生第二切割圖案及第三切割圖案，所述第二切割圖案及所述第三切割圖案對應地交疊所述第一導電圖案的端部區來表示所述端部區後續將被移除，藉此達成對所述工程變更命令佈局的修改。
  4. 如申請專利範圍第1項所述的方法，更包括：將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者在所述第二方向上的端部遠離所述第一對稱軸線對應地延伸超過所述第一主動區域圖案及所述第二主動區域圖案；產生第五導電圖案的至少一個實例；以及將所述第五導電圖案的所述至少一個實例定位成局部地交疊所述第二導電圖案及所述第三導電圖案中的對應一者之對應端部的對應隅角，藉此達成對所述工程變更命令佈局的修改。
  5. 一種半導體裝置，包括單元陣列，所述單元陣列中的每一單元包括：第一主動區域及第二主動區域，位於半導體基底中，具有排列於與第一對稱軸線平行的第一方向上之對應長軸，其中所述第一主動區域及所述第二主動區域位於所述第一對稱軸線的相對兩側上；第一導電結構、第三導電結構及第五導電結構、以及對應的第二導電結構、第四導電結構及第六導電結構，在與所述第一方向垂直的第二方向上具有對應長軸，其中所述第一導電結構至所述第六導電結構中的對應之導電結構為共線的，其中(A)所述第一導電結構、所述第三導電結構及所述第五導電結構、以及(B)所述第二導電結構、所述第四導電結構及所述第六導電結構對應地交疊所述第二主動區域，且其中所述第一導電結構及所述第二導電結構對應地居中地定位於(C)所述第三導電結構與所述第五導電結構之間以及(D)所述第四導電結構與所述第六導電結構之間；以及第七導電結構，其中所述第七導電結構定位於所述第三導電結構至所述第六導電結構中的對應之導電結構之間的第一間隙及第二間隙之上，且所述第七導電結構佔據與所述第一導電結構及所述第二導電結構中的一者以及所述第一間隙及所述第二間隙中的對應一者實質上交疊的區域。
  6. 如申請專利範圍第5項所述的半導體裝置，更包括：第一介層窗，定位於所述第一切割圖案內且由所述第七導電結構限界的區域之上及由所述第七導電結構限界的所述區域內；以及第八導電結構，定位於所述第一介層窗之上且大小被調整成實質上完全交疊所述第一介層窗；其中所述第八導電結構是第一金屬化層內的區段。
  7. 如申請專利範圍第5項所述的半導體裝置，其中：所述第一導電結構至所述第六導電結構在所述第二方向上的端部遠離所述第一對稱軸線而對應地延伸超過所述第一主動區域及所述第二主動區域。
  8. 如申請專利範圍第7項所述的半導體裝置，其中：所述第三導電結構至所述第六導電結構在所述第二方向上的所述端部延伸超過所述第一導電結構的所述端部及所述第二導電結構的所述端部中的對應端部。
  9. 一種包括電腦可執行指令的非暫時性電腦可讀取媒體，所述電腦可執行指令用於執行一種產生工程變更命令(ECO)基礎單元的工程變更命令佈局的方法，所述方法包括：產生第一主動區域圖案及第二主動區域圖案，所述第一主動區域圖案及所述第二主動區域圖案具有排列於與第一對稱軸線平行的第一方向上之對應長軸；將所述第一主動區域圖案及所述第二主動區域圖案排列於所述第一對稱軸線的相對兩側上；產生不交疊的第一導電圖案、第二導電圖案及第三導電圖案，所述第一導電圖案、所述第二導電圖案及所述第三導電圖案具有處於與所述第一方向垂直且與第二對稱軸線平行的第二方向上之對應長軸；將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者排列成對應地交疊所述第一主動區域圖案及所述第二主動區域圖案；將所述第一導電圖案居中地定位於所述第二導電圖案與所述第三導電圖案之間；產生第一切割圖案，所述第一切割圖案交疊所述第二導電圖案及所述第三導電圖案之對應的中心區來表示所述中心區後續將被移除；將所述第一切割圖案居中地定位於所述第一對稱軸線上；產生第二切割圖案及第三切割圖案，所述第二切割圖案及所述第三切割圖案對應地交疊所述第一導電圖案的端部區來表示所述端部區後續將被移除；產生第四切割圖案，所述第四切割圖案對應地交疊所述第一導電圖案的第二區段來表示所述第一導電圖案的所述第二區段後續將被移除；將所述第四切割圖案相對於所述第一對稱軸線不對稱地定位；產生第四導電圖案；將所述第四導電圖案定位於由所述第一切割圖案限界的區域之上；以及擴張所述第四導電圖案以佔據與所述第一導電圖案的第一區段以及所述第二導電圖案及所述第三導電圖案中的一者的第一區段實質上交疊的區域，藉此得到所述工程變更命令佈局；其中所述產生、所述排列、所述居中地定位、所述定位、及所述擴張中的至少一者是由電腦的處理器執行。
  10. 如申請專利範圍第9項所述的電腦可讀取媒體，其中所述方法更包括：將所述第一導電圖案、所述第二導電圖案及所述第三導電圖案中的每一者在所述第二方向上的端部遠離所述第一對稱軸線對應地延伸超過所述第一主動區域圖案及所述第二主動區域圖案；產生第五導電圖案的至少一個實例；將所述第五導電圖案的所述至少一個實例定位成局部地交疊所述第二導電圖案及所述第三導電圖案中的對應一者的對應端部的對應隅角；以及將所述第五導電圖案的所述至少一個實例的大小調整成在至少所述第二方向上延伸超過所述第二導電圖案及所述第三導電圖案中的所述對應一者的所述對應端部的所述對應隅角，藉此達成對所述工程變更命令佈局的修改。
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TW106134059A TWI663630B (zh) 2016-11-29 2017-10-02 標準單元佈局、具有工程變更命令（eco）單元的半導體裝置及方法

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103242B (zh) * 2008-11-28 2016-09-14 株式会社半导体能源研究所 显示器件以及包含显示器件的电子器件
US10127340B2 (en) 2016-09-30 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell layout, semiconductor device having engineering change order (ECO) cells and method
US10373962B2 (en) * 2017-05-26 2019-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including trimmed-gates and method for generating layout of same
CN109558610B (zh) * 2017-09-26 2021-01-29 京东方科技集团股份有限公司 膜层刻蚀区域等效力学参数的计算方法和设备
US11127673B2 (en) 2018-08-20 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including deep vias, and method of generating layout diagram for same
US10867113B2 (en) * 2018-09-06 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Transmission gate structure, layout, methods, and system
DE102019121157B4 (de) 2018-09-06 2024-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transfer-gate-struktur, layout, verfahren und system
US10997348B2 (en) 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
US11188703B2 (en) * 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system, and method of forming the same
DE102019125900B4 (de) 2018-09-28 2022-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Metallschnittgebiet-positionierungsverfahren und system
US11079672B2 (en) * 2018-10-31 2021-08-03 Taiwan Semiconductor Manufacturing Company Ltd. Method and system for layout enhancement based on inter-cell correlation
CN112820727B (zh) * 2019-11-15 2024-05-14 武汉杰开科技有限公司 包含备用单元的芯片及其相关方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050235240A1 (en) * 2004-04-16 2005-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing layers revision in engineering change order
US20070235815A1 (en) * 2006-04-10 2007-10-11 Samsung Electronics Co., Ltd. CMOS inverter layout for increasing effective channel length
US20110031536A1 (en) * 2008-04-25 2011-02-10 Panasonic Corporation Layout structure of standard cell, standard cell library, and layout structure of semiconductor integrated circuit
US20110252392A1 (en) * 2008-12-24 2011-10-13 Panasonic Corporation Standard cell library and semiconductor integrated circuit
US20140282289A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundaries for self aligned multiple patterning abutments
US20150279453A1 (en) * 2014-03-31 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having shared word line
US20150357279A1 (en) * 2014-06-10 2015-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for manufacturing a memory cell

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8435802B2 (en) 2006-05-22 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Conductor layout technique to reduce stress-induced void formations
US7814454B2 (en) * 2007-06-28 2010-10-12 International Business Machines Corporation Selectable device options for characterizing semiconductor devices
US8015522B2 (en) * 2008-01-04 2011-09-06 Springsoft Usa, Inc. System for implementing post-silicon IC design changes
JP2010016258A (ja) 2008-07-04 2010-01-21 Panasonic Corp 半導体集積回路装置
IT1392501B1 (it) * 2008-12-30 2012-03-09 St Microelectronics Pvt Ltd Cella di base per implementazione di un ordine di modifica o engineering change order (eco)
US8421205B2 (en) 2010-05-06 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Power layout for integrated circuits
US9768119B2 (en) 2010-07-28 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for mitigating dynamic IR voltage drop and electromigration affects
JPWO2012077280A1 (ja) * 2010-12-09 2014-05-19 パナソニック株式会社 三次元集積回路の設計支援装置及び設計支援方法
US8661389B2 (en) 2011-04-12 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of designing integrated circuits
US8726220B2 (en) 2011-04-29 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8507957B2 (en) * 2011-05-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layouts with power rails under bottom metal layer
US8446176B1 (en) * 2011-12-15 2013-05-21 Freescale Semiconductor, Inc. Reconfigurable engineering change order base cell
US8679911B2 (en) 2012-05-07 2014-03-25 Globalfoundries Inc. Cross-coupling-based design using diffusion contact structures
US8698205B2 (en) 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8826212B2 (en) 2012-12-06 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a layout including cells having different threshold voltages, a system of implementing and a layout formed
US9147029B2 (en) 2013-03-11 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch dummy cell insertion in FinFET process
US8791024B1 (en) 2013-05-14 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method to define multiple layer patterns using a single exposure
US9466493B2 (en) 2013-07-11 2016-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Sense amplifier layout for FinFET technology
US9831230B2 (en) 2013-08-13 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell layout, semiconductor device having engineering change order (ECO) cells and method
US9335624B2 (en) * 2013-10-30 2016-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning system and method using pre-coloring or locked patterns
US9377680B2 (en) * 2013-11-15 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for integrated circuit layout
US10083269B2 (en) * 2013-11-19 2018-09-25 Arm Limited Computer implemented system and method for generating a layout of a cell defining a circuit component
US9373623B2 (en) 2013-12-20 2016-06-21 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor structures for fabricating inverter chains
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US20150263039A1 (en) * 2014-03-12 2015-09-17 Paramjeet Singh Standard cell layout for logic gate
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9484205B2 (en) 2014-04-07 2016-11-01 International Business Machines Corporation Semiconductor device having self-aligned gate contacts
US9965579B2 (en) * 2014-04-17 2018-05-08 Samsung Electronics Co., Ltd. Method for designing and manufacturing an integrated circuit, system for carrying out the method, and system for verifying an integrated circuit
US9425085B2 (en) 2014-05-05 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Structures, devices and methods for memory devices
US10177133B2 (en) 2014-05-16 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US9767243B2 (en) 2014-05-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of layout design for integrated circuits
US9361418B2 (en) * 2014-06-23 2016-06-07 Synopsys, Inc. Nanowire or 2D material strips interconnects in an integrated circuit cell
US9690892B2 (en) 2014-07-14 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Masks based on gate pad layout patterns of standard cell having different gate pad pitches
US9336348B2 (en) 2014-09-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming layout design
US9734276B2 (en) * 2014-10-22 2017-08-15 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout of the same
US9607988B2 (en) 2015-01-30 2017-03-28 Qualcomm Incorporated Off-center gate cut
US9337099B1 (en) 2015-01-30 2016-05-10 Globalfoundries Inc. Special constructs for continuous non-uniform active region FinFET standard cells
US20160283641A1 (en) * 2015-03-25 2016-09-29 Intel Corporation Method and apparatus for improving performance and power in an electronic design using standard cells
US9761572B2 (en) 2015-04-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device layout, semiconductor device, and method of manufacturing memory device
US10339258B2 (en) * 2015-06-30 2019-07-02 Synopsys, Inc. Look-ahead timing prediction for multi-instance module (MIM) engineering change order (ECO)
US9865544B2 (en) * 2015-10-05 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device layout having a power rail
KR102419644B1 (ko) * 2015-10-26 2022-07-11 삼성전자주식회사 Eco 셀, 그것의 레이아웃 및 eco 셀을 포함하는 집적 회로
US9852259B2 (en) * 2016-01-21 2017-12-26 Globalfoundries Inc. Area and/or power optimization through post-layout modification of integrated circuit (IC) design blocks
US9640522B1 (en) * 2016-04-19 2017-05-02 Qualcomm Incorporated V1 and higher layers programmable ECO standard cells
US9953121B2 (en) * 2016-05-03 2018-04-24 International Business Machines Corporation Accommodating engineering change orders in integrated circuit design
US10062709B2 (en) * 2016-09-26 2018-08-28 International Business Machines Corporation Programmable integrated circuit standard cell
US20190138682A1 (en) * 2017-11-07 2019-05-09 Qualcomm Incorporated Engineering change order (eco) cell architecture and implementation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050235240A1 (en) * 2004-04-16 2005-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing layers revision in engineering change order
US20070235815A1 (en) * 2006-04-10 2007-10-11 Samsung Electronics Co., Ltd. CMOS inverter layout for increasing effective channel length
US20110031536A1 (en) * 2008-04-25 2011-02-10 Panasonic Corporation Layout structure of standard cell, standard cell library, and layout structure of semiconductor integrated circuit
US20110252392A1 (en) * 2008-12-24 2011-10-13 Panasonic Corporation Standard cell library and semiconductor integrated circuit
US20140282289A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundaries for self aligned multiple patterning abutments
US20150279453A1 (en) * 2014-03-31 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having shared word line
US20150357279A1 (en) * 2014-06-10 2015-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for manufacturing a memory cell

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