KR102419644B1 - Eco 셀, 그것의 레이아웃 및 eco 셀을 포함하는 집적 회로 - Google Patents

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Abstract

ECO(engineering change order) 베이스 셀 및 ECO 베이스 셀을 포함하는 집적 회로가 개시된다. 본 개시의 예시적 실시예에 따른 집적 회로는, 복수의 표준 셀들, 및 적어도 하나의 ECO 베이스 셀을 포함할 수 있고, ECO 베이스 셀은 복수의 로직 게이트들을 포함하는 제1 회로에 대응하는 기능 셀의 레이아웃에 기초하여 생성된 레이아웃을 가질 수 있다.

Description

ECO 셀, 그것의 레이아웃 및 ECO 셀을 포함하는 집적 회로{ENGINEERING CHANGE ORDER (ECO) CELL, LAYOUT THEREOF AND INTEGRATED CIRCUIT INCLUDING ECO CELL}
본 발명의 기술적 사상은 ECO(ENGINEERING CHANGE ORDER) 셀에 관한 것으로서, 자세하게는 ECO 셀, 그것의 레이아웃 및 ECO 셀을 포함하는 집적 회로에 관한 것이다.
반도체 공정 기술이 발전함에 따라, 트랜지스터의 크기는 점점 작아지고 있으며, 이에 따라 보다 많은 수의 트랜지스터들이 반도체 장치에 집적되고 있다. 예컨대, 하나의 칩에 컴퓨터나 다른 전자 시스템의 다양한 구성부품들을 집적하는 집적 회로(integrated circuit; IC)를 일컫는 시스템-온-칩(System-On-Chip; SOC)은 작은 다양한 어플리케이션에 널리 사용되고 있으며, 어플리케이션의 성능이 높아짐에 따라 더욱 많은 구성부품들을 포함하는 반도체 장치가 요구되고 있다.
집적 회로를 포함하는 반도체 장치를 제조하는 공정은 다수의 과정들로 구성되어 있다. 제조된 반도체 장치의 집적 회로가 기능상 에러를 가지는 경우, 기능상 에러를 정정한 집적 회로는 재설계될 수 있다. 재설계된 집적 회로를 포함하는 반도체 장치를 제조하기 위하여 제조된 반도체 장치를 위한 제조 공정은 재구성될 수 있고, 이러한 제조 공정의 재구성은 상당한 비용을 필요로 한다.
본 발명의 기술적 사상은 ECO(engineering change order) 셀, ECO 셀의 레이아웃 및 ECO 셀을 포함하는 집적 회로에 관한 것으로서, 높은 활용도를 가지는 ECO 셀을 제공한다. 또한, ECO 셀을 사용하여 집적 회로의 레이아웃을 생성하는 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 기술적 사상의 일측면에 따른 집적 회로는 복수의 표준 셀들, 및 적어도 하나의 ECO(engineering change order) 베이스 셀을 포함할 수 있고, 상기 ECO 베이스 셀은 복수의 로직 게이트들을 포함하는 제1 회로에 대응하는 기능 셀(functional cell)의 레이아웃에 기초하여 생성된 레이아웃을 가질 수 있다.
본 발명의 기술적 사상의 일측면에 따른 ECO 베이스 셀은 복수의 로직 게이트들을 포함하는 제1 회로에 대응하는 기능 셀(functional ell)의 레이아웃으로부터 금속층 및/또는 상기 금속층에 연결된 비아가 제거된 레이아웃을 가질 수 있다.
본 발명의 기술적 사상의 일측면에 따른 ECO 베이스 셀의 레이아웃은 컴퓨터로 읽을 수 있는 저장 매체에 저장될 수 있다.
본 개시의 기술적 사상에 따른 ECO(engineering change order) 셀 및 ECO 셀을 포함하는 집적 회로에 의하면, ECO 셀의 활용도가 향상될 수 있고, 이에 따라 재설계된 집적 회로의 성능이 향상될 수 있다.
또한, 본 개시의 기술적 사상에 따른 ECO 셀 및 ECO 셀을 포함하는 집적 회로에 의하면, 에러가 정정된 재설계된 집적 회로를 포함하는 반도체 장치를 제조하기 위한 비용이 절감될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃의 일부분을 개략적으로 나타내는 도면이다.
도 2는 본 개시의 예시적 실시예에 따른 셀 라이브러리를 도시하는 도면이다.
도 3a 및 도 3b는 도 1의 집적 회로의 레이아웃의 예시들 단면들을 각각 나타내는 단면도들이다.
도 4a는 본 개시의 예시적 실시예에 따라 플립-플롭(flip-flop)을 나타내는 블록도이고, 도 4b는 플립-플롭의 일예의 로직 다이어그램이다.
도 5a는 본 개시의 예시적 실시예에 따른 ECO 베이스 셀에 대응하는 회로의 로직 다이어그램을 나타내고, 도 5b 내지 도 5d는 ECO 베이스 셀의 레이아웃의 예시들을 각각 나타낸다.
도 6a 및 도 6b는 OR 게이트로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다.
도 7a 내지 도 7c는 AND 게이트로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃들을 각각 나타낸다.
도 8a 및 도 8b는 버퍼로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다.
도 9a 및 도 9b는 AND-OR(AO) 게이트로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다.
도 10a 및 도 10b는 멀티플렉서(MUX)로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다.
도 11a 및 도 11b는 2개의 독립적인 회로들로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다.
도 12는 본 개시의 예시적 실시예에 따라 집적 회로를 제조하는 방법을 나타내는 순서도이다.
도 13는 본 개시의 예시적 실시예에 따른 컴퓨터로 읽을 수 있는 저장 매체를 도시하는 블록도이다.
도 14은 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템을 도시하는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃(1)의 일부분을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 집적 회로의 레이아웃(1)은 복수의 표준 셀(standard cell)들(도 1에서 C01 내지 C05 등)을 포함할 수 있다. 표준 셀은 특정 기능을 수행하도록 구성된 회로에 대응하는, 미리 정의된 집적 회로의 단위를 지칭할 수 있다. 표준 셀의 레이아웃은 미리 정해진 규칙을 만족할 수 있다. 즉, 표준 셀의 레이아웃의 높이는 일정하거나 일정한 길이의 배수일 수 있고, 전원 라인의 위치가 고정될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 셀들(C02 내지 C05)의 Y축 방향 길이는 H일 수 있고, 셀(C01)의 Y축 방향 길이는 2H일 수 있다. 셀 라이브러리(또는 표준 셀 라이브러리)는 다양한 표준 셀들에 대한 정보, 예컨대 표준 셀의 기능 정보, 타이밍 정보, 레이아웃의 토폴로지컬(topological) 정보 등을 포함할 수 있다.
반도체 설계 툴은, 집적 회로를 정의하기 위하여 설계자에 의해서 작성된 데이터로부터 집적 회로의 레이아웃(1)을 생성할 수 있다. 예를 들면, 설계자는 집적 회로의 동작(behavior)을 정의하는 데이터, 예컨대 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 데이터를 생성할 수 있고, 컴퓨터로 읽을 수 있는 저장매체에 저장할 수 있다. 반도체 설계 툴은 사용자에 의해서 작성된 데이터로부터 셀 라이브러리를 이용하여 합성(synthesis)에 의해서, 예컨대 비트스트림(bitstream) 또는 네트리스트(netlist)를 생성할 수 있다. 네트리스트와 같은 데이터는 복수의 표준 셀들 및 표준 셀들의 연결관계에 대한 정보를 포함할 수 있다. 반도체 설계 툴은 네트리스트로부터 복수의 표준 셀들을 배치(place)하고, 표준 셀들을 라우팅(route)함으로써 집적 회로의 레이아웃(1)을 생성할 수 있다. 특히, 네트리스트 등과 같은 데이터로부터, 예컨대 GDSII(graphic data system II) 등의 포맷을 갖는 레이아웃(또는 레이아웃 데이터)을 생성하는 반도체 설계 툴은 배치 및 라우팅(place and route) 툴로서 지칭될 수 있다.
반도체 설계 툴은 집적 회로의 레이아웃(1)의 제약사항들(constraints)을 참조함으로써 복수의 표준 셀들을 배치하고 라우팅할 수 있다. 예를 들면, 제약사항들은 설계자로부터 제공된 최종 집적 회로의 레이아웃(1)의 크기를 포함할 수 있고, 반도체 설계 툴은 집적 회로의 레이아웃(1)의 크기를 참조하여, 표준 셀들을 배치하고 라우팅할 수 있다.
도 1에 도시된 바와 같이, 반도체 설계 툴에 의해서 생성된 집적 회로의 레이아웃(1)은 표준 셀 영역 및 스페어 영역으로 구성될 수 있다. 표준 셀 영역은 표준 셀들이 배치된 영역을 지칭할 수 있고, 스페어(spare) 영역은 표준 셀이 배치되지 아니한 영역을 지칭할 수 있다. 후술되는 바와 같이, 스페어 영역은 ECO(engineering change order)를 위하여 사용될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 셀 라이브러리(1000)를 도시하는 도면이다. 도 2에 도시된 바와 같이, 셀 라이브러리(1000)는 표준 셀 그룹(1100) 및 ECO 베이스 셀 그룹(1200)을 포함할 수 있다. 표준 셀 그룹(1100)은 복수의 표준 셀들에 관한 정보를 포함할 수 있고, ECO 베이스 셀 그룹(1200)은 적어도 하나의 ECO 베이스 셀에 관한 정보를 포함할 수 있다. ECO 베이스 셀은 표준 셀의 높이(즉, 도 1에서 Y축 방향의 길이)와 동일하거나 표준 셀의 높이의 배수인 높이를 가질 수 있다.
본 개시의 예시적 실시예에 따라, 반도체 설계 툴은 셀 라이브러리(1000)를 참조함으로써 집적 회로의 레이아웃(1)의 스페어 영역에 ECO 베이스 셀을 배치할 수 있다. 이와 같이 스페어 영역에 배치되는 셀은 필러(filler) 셀로서 지칭될 수 있다. 또한, ECO 베이스 셀은, 안정적인 전원 전압을 위하여 전원 전압에 전기적으로 연결된 디커플링 캐패시터(decoupling capacitor) 셀로서 집적 회로의 레이아웃(1)의 스페어 영역에 배치될 수도 있다. 이미 제조된 반도체 장치에 포함된 집적 회로가 기능상 오류 또는 성능상 한계 등을 가지는 경우, 기능상 오류를 정정하거나 성능상 한계를 극복하기 위하여 집적 회로에 포함된 ECO 베이스 셀은 재구성될 수 있다. 이와 같은 ECO 베이스 셀의 재구성은 집적 회로의 레이아웃(1)의 표준 셀 영역에 배치된 표준 셀들을 재배치하지 아니하면서, ECO 베이스 셀만을 재구성하고 ECO 베이스 셀을 라우팅함으로써 실현될 수 있다. 이에 따라, 집적 회로를 재설계하고, 재설계된 집적 회로를 포함하는 반도체 장치를 제조하는데 소비되는 비용이 절감될 수 있다.
후술되는 바와 같이, ECO 베이스 셀은 재구성된 ECO 베이스 셀이 다양한 기능을 수행할 수 있게 하는 그러한 구조를 가질 수 있고, 재구성된 ECO 베이스 셀은 특정 기능을 수행하는 기능 셀(functional cell)로서 변환될 수 있다. 특히, ECO 베이스 셀이 재구성됨으로써 특정 기능을 수행하는 셀은 ECO 기능 셀(ECO functional cell)로서 지칭될 수 있다.
ECO 베이스 셀을 재구성하는 것은 집적 회로의 레이아웃(1)을 구성하는 레이어들 중 적어도 하나에 형성된 패턴들을 변경함으로써 실현될 수 있다. 반도체 제조 공정에서, 특정 레이어에 형성된 패턴의 변경은 적어도 하나의 새로운 마스크들을 제작하는 것을 초래할 수 있다. 이에 따라, ECO 베이스 셀을 재구성하는데 사용되는 레이어들의 개수가 증가할수록, 제작될 새로운 마스크들의 개수는 증가할 수 있고, 결과적으로 재설계된 집적 회로를 포함하는 반도체 장치를 제조하기 위한 비용은 증가할 수 있다. 후술되는 바와 같이, 집적 회로의 레이아웃(1)을 구성하는 복수의 레이어들 중 일부의 레이어에 대응하는 패턴들만을 변경함으로써, ECO 베이스 셀은 재구성될 수 있고, ECO 베이스 셀은 이러한 재구성을 가능하게 하는 구조를 가질 수 있다.
도 3a 및 도 3b는 도 1의 집적 회로의 레이아웃(1)의 예시적인 단면들을 각각 나타내는 단면도들이다. 구체적으로, 도 3a 및 도 3b는 집적 회로에 포함된 N-채널 MOSFET(metal-oxide semiconductor field effect transistor) 및 N-채널 MOSFET과 연결된 전도성 물질들을 나타낸다. 도 3a 및 도 3b에서, 설명의 편의상 필요한 구성요소들만이 개략적으로 도시되며, 각각의 구성요소들은 스케일에 맞지 않을 수 있다. 또한, 이하에서 본 개시의 예시적 실시예들이 N-채널 MOSFET을 참조하여 설명되나, P-채널 MOSFET 또한 본 개시의 예시적 실시예들에 적용될 수 있음은 이해될 것이다.
도 3a를 참조하면, N-채널 MOSFET은, 소스(source)와 드레인(drain)으로 각각 기능하는 2개의 n+ 영역들(121a, 122a) 및 게이트로 기능하는 게이트 폴리(130a)를 포함할 수 있다. 2개의 n+ 영역들(121a, 122a)은 기판(110a)(예컨대, p 형 기판)에 형성될 수 있고, 게이트 폴리(130a)는 기판(110a) 상에서 2개의 n+ 영역들(121a, 122a) 사이에 배치될 수 있다.
N-채널 MOSFET의 소스, 드레인 및 게이트를 다른 구성요소들과 전기적으로 각각 연결하기 위하여, 컨택(contact)들(211a, 212a, 220a)이 형성될 수 있다. 도 3a를 참조하면, 2개의 컨택들(211a, 212a)은 2개의 n+ 영역들(121a, 122a)과 제1 금속층(310a)(또는 M1 층)을 전기적으로 연결할 수 있고, 컨택(220a)은 게이트 폴리(130a)와 제1 금속층(310a)을 전기적으로 연결할 수 있다. 제1 금속층(310a)은 비아(320a)를 통해서 제2 금속층(330a)과 전기적으로 연결될 수 있다.
본 개시의 예시적 실시예에 따라, ECO 베이스 셀은 액티브 영역 및 게이트 폴리가 형성된 구조를 가질 수 있다. 예를 들면, ECO 베이스 셀은 n+ 영역들(121a, 122a) 및 게이트 폴리(130a)가 형성된 구조를 가질 수 있고, 컨택들(211a, 212a, 220a), 금속 층들(310a, 330a) 및 비아(320)가 형성되지 아니하고 절연체 등으로 채워진 구조를 가질 수 있다. 다른 한편으로, 금속 층들(310a, 330a) 또는 도 3a에 도시된 금속 층들(310a, 330a)보다 상위에 적층되는 금속 층들은, ECO 베이스 셀 위에서 절연체로 채워지는 대신 표준 셀들의 라우팅에 기인하여 형성된 패턴을 포함할 수도 있다.
도 3b를 참조하면, N-채널 MOSFET은, 소스와 드레인으로 각각 기능하는 2개의 n+ 영역들(121b, 122b) 및 게이트로 기능하는 게이트 폴리(130b)를 포함할 수 있다. 2개의 n+ 영역들(121b, 122b)은 기판(110b)(예컨대, p 형 기판)에 형성될 수 있고, 게이트 폴리(130b)는 기판(110b) 상에서 2개의 n+ 영역들(121b, 122b) 사이에 배치될 수 있다.
N-채널 MOSFET의 소스, 드레인 및 게이트와 각각 연결된 컨택들(411b, 412b, 420b)이 형성될 수 있고, 컨택들(411b, 412b, 420b)을 다른 구성요소들과 전기적으로 각각 연결하기 위하여, 비아들(511b, 512b, 520b)이 형성될 수 있다. 도 3a에 도시된 예시와 비교할 때, 도 3b에 도시된 예시에서 컨택들(411b, 412b, 420b)은 바-타입(bar-type)으로 형성될 수 있고, 전하가 레이어들의 적층 방향과 수직인, 레이아웃의 수평 방향으로 이동하는 경로를 제공할 수 있다.
도 3b를 참조하면, 2개의 컨택들(411b, 412b)은 비아들(511b, 512b)을 통해서 제1 금속층(610b)(또는 M1 층)과 전기적으로 각각 연결될 수 있고, 컨택(420b)은 비아(520b)를 통해서 제1 금속층(610b)과 전기적으로 연결될 수 있다. 제1 금속층(610b)은 비아(620b)를 통해서 제2 금속층(630b)와 전기적으로 연결될 수 있다.
본 개시의 예시적 실시예에 따라, ECO 베이스 셀은 엑티브 영역, 게이트 폴리 및 컨택이 형성된 구조를 가질 수 있다. 예를 들면, ECO 베이스 셀은 n+ 영역들(121b, 122b), 게이트 폴리(130a) 및 컨택들(411b, 412b, 420b)이 형성된 구조를 가질 수 있고, 비아들(511b, 512b, 520b, 620b), 금속 층들(610b, 630b)이 형성되지 아니하고 절연체 등으로 채워진 구조를 가질 수 있다. 다른 한편으로, 금속 층들(610b, 630b) 또는 도 3b에 도시된 금속 층들(610b, 630b)보다 상위에 적층되는 금속 층들은, ECO 베이스 셀 위에서 절연체로 채워지는 대신 표준 셀들의 라우팅에 기인하여 형성된 패턴을 포함할 수도 있다.
도 3a 및 도 3b를 참조하여 전술한 바와 같이, 본 개시의 예시적 실시예에 따라, ECO 베이스 셀은 금속 층들 및 금속 층들에 연결된 비아들이 생략된 구조를 가질 수 있다. 이에 따라, 집적 회로의 재설계 과정에서, 설계자 또는 반도체 설계 툴은, 일부 레이어들에 대응하는 형상들(즉, 도 3a의 예시에서 액티브 영역 및 게이트 폴리, 도 3b의 예시에서 액티브 영역, 게이트 폴리 및 컨택)만이 정의된 ECO 베이스 셀에서 금속 층들의 패턴 및 비아들을 정의함으로써 ECO 베이스 셀을 재구성할 수 있다. 결과적으로, ECO 베이스 셀에서 이미 정의된 형상들을 형성하는데 사용되는 마스크들은 재설계된 집적 회로를 포함하는 반도체 장치를 제조하는 공정에서 재사용될 수 있다. 본 개시의 예시적 실시예에 따른 ECO 베이스 셀은, 재설계된 집적 회로를 포함하는 반도체 장치를 제조하기 위한 비용은 절감시킬 뿐만 아니라, 후술하는 바와 같이 복잡한 회로(complex circuit)의 레이아웃을 기초로 형성된 레이아웃을 가짐으로써 높은 활용도를 가질 수 있고, 이에 따라 재설계된 집적 회로의 성능이 향상될 수 있다.
도 4a는 본 개시의 예시적 실시예에 따라 플립-플롭(flip-flop)(5)을 나타내는 블록도이고, 도 4b는 플립-플롭의 일예(5’)의 로직 다이어그램이다.
본 개시의 예시적 실시예에 따라, ECO 베이스 셀은 복수의 로직 게이트들을 포함하는 제1 회로에 대응하는 기능 셀(예컨대, 표준 셀)의 레이아웃에 기초하여 형성된 레이아웃을 가질 수 있다. 예를 들면, ECO 베이스 셀은 복수의 로직 게이트들을 포함하는 제1 회로에 대응하는 기능 셀의 레이아웃으로부터 금속층 또는 금속층에 연결된 비아가 제거된 레이아웃을 가질 수 있다. 복수의 로직 게이트들을 포함하는 제1 회로는 순차 회로(sequential circuit) 또는 조합 회로(combinational circuit)일 수 있다. 예를 들면, 복수의 로직 게이트들을 포함하는 제1 회로는, 비제한적인 예시로서 플립-플롭, 래치(latch), 멀티플렉서(multiplexer), 가산기(adder) 또는 XOR 게이트 등일 수 있다. 이하에서, 복수의 로직 게이트들을 포함하는 제1 회로의 예시로서, 플립-플롭이 제시되나, 본 개시의 기술적 사상은 이에 제한되지 아니한다.
도 4a를 참조하면, 플립-플롭(5)은 6개의 입력들(D, SE, SI, RESET, SET, CLK) 및 1개의 출력(Q)을 가질 수 있다. 스캔 인에이블 입력(SE), 리셋 입력(RESET) 및 셋 입력(SET) 각각으로 수신되는 신호가 비활성화 상태(예컨대, 로우 레벨)일 때, 클락 입력(CLK)으로 수신되는 신호의 상승 에지(rising edge)에서 데이터 입력(D)으로 수신되는 신호가 데이터 출력(Q)으로 출력될 수 있다. 한편, 스캔 인에이블 입력(SE)으로 수신되는 신호가 활성화 상태(예컨대, 하이 레벨), 리셋 입력(RESET) 및 셋 입력(SET) 각각으로 수신되는 신호가 비활성화 상태일 때, 클락 입력(CLK)으로 수신되는 신호의 상승 에지(rising edge)에서 스캔 데이터 입력(SI)으로 수신되는 신호가 데이터 출력(Q)으로 출력될 수 있다. 리셋 입력(RESET)으로 수신되는 신호가 활성화 상태인 경우 데이터 출력(Q)은 비활성화 상태(예컨대, 로우 레벨)인 신호를 출력할 수 있고, 셋 입력(SET)으로 수신되는 신호가 비활성화 상태인 경우 데이터 출력(Q)은 활성화 상태(예컨대, 하이 레벨)인 신호를 출력할 수 있다.
도 4b를 참조하면, 플립-플롭(5’)은 12개의 로직 게이트들을 포함할 수 있다. 즉, 플립-플롭(5’)은 3개의 NAND 게이트들, 2개의 NOR 게이트들, 3개의 인버터들 및 4개의 패스(pass) 게이트들을 포함할 수 있고, 각각의 로직 게이트들은 도 4b에 도시된 바와 같이 서로 연결될 수 있다. 도 5a 내지 5c를 참조하여 후술되는 바와 같이, ECO 베이스 셀은 플립-플롭(5’)의 로직 다이어그램에서 로직 게이트들 사이를 연결하는 라인들을 제거한 회로에 대응할 수 있다. 또한, 도 6c 내지 11b를 참조하여 후술되는 바와 같이, 집적 회로를 재설계하는 동안, 설계자 또는 반도체 설계 툴은 ECO 베이스 셀이 필요한 기능을 수행하도록 ECO 베이스 셀을 재구성할 때 ECO 베이스 셀에 포함된 원하는 로직 게이트들을 서로 연결하거나, 로직 게이트들에 대응하는 레이아웃을 재구성할 수도 있다.
도 4b에 도시된 바와 같이, 패스 게이트는 서로 상보관계인 2개의 제어 입력들을 가질 수 있다. 이하의 도면들에서, 패스 게이트의 2개의 제어 입력들 중 하나에 인가되는 신호만이 도시되나, 상기 인가된 신호를 반전시킨 신호가 나머지 제어 입력에 인가되는 점은 이해될 것이다.
도 5a는 본 개시의 예시적 실시예에 따른 ECO 베이스 셀에 대응하는 회로(10a)의 로직 다이어그램을 나타내고, 도 5b 내지 도 5d는 ECO 베이스 셀의 레이아웃의 예시들(10b, 10c, 10d)을 각각 나타낸다. 구체적으로, 도 5a 내지 도 5d는 도 4b에 도시된 플립-플롭(5’)에 기초하여 생성된 ECO 베이스 셀에 대응하는 회로(10a) 및 레이아웃들(10b, 10c, 10d)을 각각 나타낸다.
도 5a에 도시된 바와 같이, ECO 베이스 셀은 플립-플롭(5’)의 로직 다이어그램에서 로직 게이트들 사이를 연결하는 라인들을 제거한 회로에 대응할 수 있다. 이와 같이, ECO 베이스 셀이 복수의 로직 게이트들을 제공함으로써 ECO 베이스 셀은 높은 활용도를 가질 수 있다. 예를 들면, 집적 회로를 재설계하는 과정에서, 도 4a에 도시된 플립-플롭(5)을 추가하고자 하는 경우, 설계자 또는 반도체 설계 툴은 ECO 베이스 셀을 플립-플롭(5)에 대응하는 기능 셀과 동일하게 재구성할 수 있다. 규칙적이거나 대칭적인 레이아웃을 가지는 복수의 ECO 베이스 셀들을 재구성하여 생성된 플립-플롭에 비해서, 본 개시의 예시적 실시예에 따른 ECO 베이스 셀을 재구성하여 생성된 플립-플롭은 향상된 특성, 예컨대 감소된 지연 시간 및 면적 등을 가질 수 있다.
ECO 베이스 셀이 제공하는 복수의 로직 게이트들은 개별적으로 활용될 수도 있고, 2개 이상의 로직 게이트들이 서로 연결됨으로써 원하는 기능을 수행할 수도 있다. 이에 따라, 다양한 구현 가능성을 고려하여 고도로 유연하게 설계된 ECO 베이스 셀에 비해서, 본 개시의 예시적 실시예에 따른 ECO 베이스 셀은 최적화된 복수의 로직 게이트들을 제공함으로써 재구성된 ECO 베이스 셀에 기인하는 회로는 높은 성능을 제공할 수 있다.
도 5a를 참조하면 ECO 베이스 셀에 대응하는 회로(10a)는 적어도 하나의 게이트를 각각 포함하는 복수의 그룹들(G1 내지 G6)로 구성될 수 있고, 복수의 그룹들(G1 내지 G6) 각각은, 도 5b 및 도 5c에서 적어도 하나의 트랜지스터를 포함하는 복수의 영역들(R1 내지 R6)에 대응할 수 있다.
도 5b는 도 3a를 참조하여 전술한 바와 같이, 액티브 영역 및 게이트 폴리가 정의된 구조를 가지는 ECO 베이스 셀의 레이아웃(10b)을 나타낸다. 도 5b에 도시된 바와 같이, ECO 베이스 셀의 레이아웃(10b)은 컨택, 금속층 및 비아가 생략될 수 있다. 도 5b에 도시된 바와 같이, ECO 베이스 셀의 레이아웃(10b)은 3개 이상의 게이트 라인들(즉, 게이트 폴리로 형성된 라인들)을 포함할 수 있다. 또한, ECO 베이스 셀의 레이아웃(10b)은 X축에 평행한 라인 및/또는 Y축에 평행한 라인을 중심으로 비대칭적일 수도 있다. ECO 베이스 셀의 레이아웃(10b)은 Y축 방향으로 길이 H를 가질 수 있다.
도 5c는 도 3b를 참조하여 전술한 바와 같이, 액티브 영역, 게이트 폴리 및컨택의 일부가 정의된 구조를 가지는 ECO 베이스 셀의 레이아웃(10c)을 나타낸다. 도 5c에 도시된 바와 같이, ECO 베이스 셀의 레이아웃(10c)은 금속층, 비아 및 컨택의 일부가 생략될 수 있다.
도 3b를 참조하여 전술한 바와 같이, 컨택은 바-타입으로 형성될 수 있고, 전하가 레이어들의 적층 방향과 수직인 레이아웃의 수평 방향으로 이동하는 경로를 제공할 수 있다. 즉, 도 5c를 참조하면, ECO 베이스 셀의 레이아웃(10c)은 복수의 로직 게이트들 각각에 포함된 트랜지스터들의 소스나 드레인을 전원 전압(VDD, VSS)에 연결하는 바-타입의 컨택들을 포함할 수 있다. 또한, 비록 도 5c에 도시되지 않았으나, ECO 베이스 셀의 레이아웃(10c)은 비아 또는 금속 층을 사용하지 아니하고서 소스들 및 드레인들을 서로 전기적으로 연결하는 컨택들을 더 포함할 수도 있다. 예를 들면, 도 5a의 제6 그룹(G6)에 포함된 인버터를 위해서, 도 5c에서 제6 영역(R6)에 포함된 P-채널 MOSFET의 드레인 및 N-채널 MOSFET의 드레인을 서로 전기적으로 연결하는, 바-타입의 컨택이 형성될 수도 있다.
도 5d는 도 3b를 참조하여 전술한 바와 같이, 액티브 영역, 게이트 폴리 및 컨택이 정의된 구조를 가지는 ECO 베이스 셀의 레이아웃(10d)을 나타낸다. 도 5d에 도시된 바와 같이, ECO 베이스 셀의 레이아웃(10d)은 금속층 및 비아가 생략될 수 있다. 즉, 도 5c의 레이아웃(10c)은 전원 전압과 연결된 바-타입의 컨택만을 포함하는 한편, 도 5d의 레이아웃(10d)은 신호 노드들과 연결된 컨택들을 포함할 수 있다. 이에 따라, ECO 기능 셀은 ECO 베이스 셀의 레이아웃(10d)에서 비아 및/또는 금속층을 추가함으로써 형성될 수 있다.
이하에서, 본 개시의 예시적 실시예들은 도 5b의 ECO 베이스 셀의 레이아웃(10b)을 참조하여 후술될 것이나, 본 개시의 기술적 사상은 이에 제한되지 아니한다. 즉, 본 개시의 예시적 실시예들에 따른 ECO 베이스 셀은, 도 5c에 도시된 레이아웃(100c)뿐만 아니라, 집적 회로의 레이아웃(1)을 구성하는 복수의 레이어들 중 일부에서 정의된 형상을 포함하는 레이아웃을 가질 수 있는 점은 이해될 것이다.
도 6a 및 도 6b는 OR 게이트로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다. 구체적으로, 도 6a 및 도 6b는 도 5a 및 도 5b의 ECO 베이스 셀을 재구성한 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다.
도 6a에 도시된 바와 같이, ECO 기능 셀에 대응하는 회로(20a)에서, 제4 그룹(G4)에 포함된 NOR 게이트 및 제6 그룹(G6)에 포함된 인버터를 연결함으로써 OR 게이트가 구현될 수 있다. 다른 한편으로, 제2 그룹(G2)에 포함된 NOR 게이트 및 제3 그룹(G3)에 포함된 인버터를 연결하거나, 또는 제4 그룹(G4)에 포함된 NOR 게이트 및 제5 그룹(G5)에 포함된 인버터를 연결함으로써 OR 게이트가 구현될 수도 있다.
도 6b에 도시된 바와 같이, 도 5b의 ECO 베이스 셀의 레이아웃(10b)에서 컨택들, 비아들 및 제1 금속층의 패턴들을 형성함으로써, 2개의 입력들(A, B) 및 출력(Y)을 가지는 OR 게이트에 대응하는 기능 셀의 레이아웃(20b)이 형성될 수 있다. 도 6b에 도시된 레이아웃(20b)은 예시에 불과하며, 컨택들, 비아들 및 제1 금속층의 패턴들을 도 6b와 상이하게 형성함으로써 OR 게이트에 대응하는 레이아웃이 형성될 수도 있다.
도 7a 내지 도 7c는 AND 게이트로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃들을 각각 나타낸다. 구체적으로, 도 7a 내지 도 7c는 도 5a 및 도 5b의 ECO 베이스 셀을 재구성한 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다.
도 7a에 도시된 바와 같이, 재구성된 ECO 기능 셀에 대응하는 회로(30a)에서, 제1 그룹(G1)에 포함된 NAND 게이트 및 제6 그룹(G6)에 포함된 인버터를 연결함으로써 AND 게이트가 구현될 수 있다. 다른 한편으로, 제1 그룹(G1)에 포함된 NAND 게이트를 제3 그룹(G3)에 포함된 인버터 또는 제5 그룹(G5)에 포함된 인버터와 연결함으로써 AND 게이트가 구현될 수도 있다.
도 7b에 도시된 바와 같이, 도 5b의 ECO 베이스 셀의 레이아웃(10b)에서 컨택들, 비아들 및 제1 금속층의 패턴들을 형성함으로써, 2개의 입력들(A, B) 및 출력(Y)을 가지는 AND 게이트에 대응하는 ECO 기능 셀의 레이아웃(30b)이 형성될 수 있다. 도 7b에 도시된 레이아웃(30b)은 예시에 불과하며, 컨택들, 비아들 및 제1 금속층의 패턴들을 도 7b와 상이하게 형성함으로써 AND 게이트에 대응하는 레이아웃이 형성될 수도 있다.
도 7c에 도시된 바와 같이, 도 5b의 ECO 베이스 셀의 레이아웃(10b)에서 컨택들, 비아들 및 제1 금속층의 패턴들을 형성함으로써, 도 5a에 도시된 로직 게이트와 상이한 기능을 수행하는 로직 게이트를 형성할 수도 있다. 즉, 도 7a 및 7c를 참조하면, 제4 그룹(G4)에 포함된 NOR 게이트에 대응하는, 제4 영역(R4)의 트랜지스터들은 NAND 게이트로 기능하도록 배선될 수 있다. 이에 따라, 도 7c의 레이아웃(30c)에서, NAND 게이트의 출력으로부터 인버터의 입력까지 이동하는 신호의 거리는, 도 7b의 레이아웃(30b)에서의 대응하는 거리 보다 짧을 수 있고, 결과적으로 신호의 지연 시간이 감소될 수 있다.
도 8a 및 도 8b는 버퍼로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다. 구체적으로, 도 8a 및 도 8b는 도 5a 및 도 5b의 ECO 베이스 셀을 재구성한 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다.
도 8a에 도시된 바와 같이, 재구성된 ECO 기능 셀에 대응하는 회로(40a)에서, 제5 그룹(G5)에 포함된 인버터 및 제6 그룹(G6)에 포함된 인버터를 연결함으로써 버퍼가 구현될 수 있다. 다른 한편으로, 제3 그룹(G3)에 포함된 인버터를 제5 그룹(G5)에 포함된 인버터 또는 제6 그룹(G6)에 포함된 인버터에 연결함으로써 버퍼가 구현될 수도 있다.
도 8b에 도시된 바와 같이, 도 5b의 ECO 베이스 셀의 레이아웃(10b)에서 컨택들, 비아들 및 제1 금속층의 패턴들을 형성함으로써, 입력(A) 및 출력(Y)을 가지는 버퍼에 대응하는 기능 셀의 레이아웃(40b)이 형성될 수 있다. 도 8b에 도시된 레이아웃(40b)은 예시에 불과하며, 컨택들, 비아들 및 제1 금속층의 패턴들을 도 8b와 상이하게 형성함으로써 버퍼에 대응하는 레이아웃이 형성될 수도 있다.
도 9a 및 도 9b는 AND-OR(AO) 게이트로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다. 구체적으로, 도 9a 및 도 9b는 도 5a 및 도 5b의 ECO 베이스 셀을 재구성한 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다.
도 9a에 도시된 바와 같이, 재구성된 ECO 기능 셀에 대응하는 회로(50a)에서, 제1 그룹(G1)에 포함된 3개의 NAND 게이트들을 서로 연결함으로써 4개의 입력들(A0, A1, B0, B1) 및 출력(Y)을 가지는 AND-OR 게이트가 구현될 수 있다. 또한, 도 9b에 도시된 바와 같이, 도 5b의 ECO 베이스 셀의 레이아웃(10b)에서 컨택들, 비아들 및 제1 금속층의 패턴들을 형성함으로써, AND-OR 게이트에 대응하는 ECO 기능 셀의 레이아웃(50b)이 형성될 수 있다. 도 9b에 도시된 레이아웃(50b)은 예시에 불과하며, 컨택들, 비아들 및 제1 금속층의 패턴들을 도 9b와 상이하게 형성함으로써 AND-OR 게이트에 대응하는 레이아웃이 형성될 수도 있다.
도 10a 및 도 10b는 멀티플렉서(MUX)로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다. 구체적으로, 도 10a 및 도 10b는 도 5a 및 도 5b의 ECO 베이스 셀을 재구성한 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다.
도 10a에 도시된 바와 같이, 재구성된 ECO 기능 셀에 대응하는 회로(60a)에서, 제1 그룹(G1)에 포함된 NAND 게이트, 제3 및 제5 그룹의 패스 게이트들과 인버터들, 그리고 제6 그룹의 인버터를 서로 연결함으로써 3개의 입력들(A, B, EN) 및 출력(Y)을 가지는 멀티플렉서가 구현될 수 있다. 도 10a의 회로(60a)에서, 제1 그룹(G1)에 포함된 NAND 게이트는, 인에이블 입력(EN)을 통해서 수신되는 신호를 반전시키기 위하여 인버터로서 사용될 수 있다.
도 10b에 도시된 바와 같이, 도 5b의 ECO 베이스 셀의 레이아웃(10b)에서 컨택들, 비아들, 제1 및 제2 금속층의 패턴들을 형성함으로써, 멀티플렉서에 대응하는 ECO 기능 셀의 레이아웃(60b)이 형성될 수 있다. 도 10b에 도시된 레이아웃(60b)은 예시에 불과하며, 컨택들, 비아들, 제1 및 제2 금속층의 패턴들을 도 10b와 상이하게 형성함으로써 멀티플렉서에 대응하는 레이아웃이 형성될 수도 있다.
도 11a 및 도 11b는 2개의 독립적인 회로들로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다. 구체적으로, 도 11a 및 도 11b는 서로 독립적인 AND-OR 게이트 및 버퍼로서 재구성된 ECO 기능 셀의 로직 다이어그램 및 레이아웃을 각각 나타낸다.
본 개시의 예시적 실시예에 따라, ECO 기능 셀에 대응하는 회로는 2개 이상의 로직 게이트들을 포함할 수 있고, 적어도 하나의 로직 게이트를 각각 포함하는 제1 서브회로 및 제2 서브회로를 포함할 수 있다. 제1 및 제2 서브회로는 서로 독립적일 수 있다. 즉, ECO 기능 셀에서 제1 및 제1 및 제2 서브회로는 서로 절연될 수 있다. 예를 들면, 도 11a에 도시된 바와 같이, 재구성된 ECO 기능 셀에 대응하는 회로(70a)는 서로 독립적인 AND-OR 게이트 및 버퍼로서 구현될 수 있다. 즉, AND-OR 게이트는 4개의 입력들(A0, A1, B0, B1) 및 출력(Y1)을 가질 수 있고, 버퍼는 입력(A) 및 출력(Y2)을 가질 수 있다. AND-OR 게이트의 입출력들 및 버퍼의 입출력은 적어도 ECO 기능 셀에서 서로 연결되지 아니할 수 있다. 설계자 또는 반도체 설계 툴은, ECO 베이스 셀이 제공하는 복수의 게이트들 각각을 독립적으로 사용함으로써 ECO 베이스 셀의 활용도를 높이고, 최적으로 집적 회로를 재설계할 수 있다.
도 11b에 도시된 바와 같이, 도 5b의 ECO 베이스 셀의 레이아웃(10b)에서 컨택들, 비아들 및 제1 금속층의 패턴들을 형성함으로써, 서로 독립적인 AND-OR 게이트 및 버퍼에 대응하는 ECO 기능 셀의 레이아웃(70b)이 형성될 수 있다. 도 11b에 도시된 레이아웃(70b)은 예시에 불과하며, 컨택들, 비아들, 제1 및 제2 금속층의 패턴들을 도 11b와 상이하게 형성함으로써 서로 독립적인 AND-OR 게이트 및 버퍼에 대응하는 레이아웃이 형성될 수도 있다.
도 12는 본 개시의 예시적 실시예에 따라 집적 회로를 제조하는 방법을 나타내는 순서도이다. 구체적으로 도 12는 집적 회로를 제조하고, 제조된 집적 회로를 재설계하고, 재설계된 집적 회로를 제조하는 방법을 나타낸다.
단계 S01에서, 배치 및 라우팅을 수행함으로써 집적회로의 레이아웃을 생성하는 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴은 셀 라이브러리(1000)를 참조할 수 있고, 셀 라이브러리(1000)에 포함된 표준 셀의 정보 및 ECO 베이스 셀의 정보에 기초하여 집적 회로의 네트리스트로부터 집적 회로의 레이아웃을 생성할 수 있다. 반도체 설계 툴은 표준 셀이 배치되지 아니한 스페어 영역에 ECO 베이스 셀을 배치할 수 있다.
단계 S02에서, 집적 회로의 레이아웃에 기초하여 복수의 마스크들이 제작될 수 있다. 예를 들면, 집적 회로의 레이아웃은 복수의 레이어들이 적층된 구조를 가질 수 있고, 복수의 레이어들 각각에 형성된 형상을 위하여 적어도 하나의 마스크들이 제작될 수 있다.
단계 S03에서, 복수의 마수크들을 사용하여 집적 회로가 제조될 수 있다. 예를 들면, 집적 회로를 구성하는 복수의 레이어들 각각은, 복수의 마스크들을 사용함으로써 퇴적(deposition), 식각(etching), 주입(implant) 등의 과정을 통해서 원하는 형상으로 형성될 수 있다.
단계 S04에서, 제조된 집적 회로를 테스트하는 동작이 수행될 수 있다. 예를 들면, 집적 회로의 기능상 오류를 검출하거나 집적 회로의 성능을 측정하기 위하여 집적 회로는 테스트 보드에 장착될 수 있고, 신호 생성기(signal generator), 신호 분석기(signal analyzer) 또는 로직 분석기(logic analyzer) 등에 연결될 수 있다.
단계 S05에서, 테스트 결과에 기초하여 ECO 베이스 셀을 재구성하는 동작이 수행될 수 있다. 예를 들면, 설계자 또는 반도체 설계 툴은 기능상 오류를 정정하거나 성능상 한계를 극복하기 위하여 ECO 베이스 셀을 재구성할 수 있다. 본 개시의 예시적 실시예에 따라, ECO 베이스 셀은 복수의 로직 게이트들을 포함하는 회로에 대응하는 셀의 레이아웃에 기초하여 생성된 레이아웃을 가질 수 있고, 이에 따라 높은 활용도를 가질 수 있고, 높은 성능을 제공할 수 있다.
단계 S06에서, 재구성된 ECO 베이스 셀에 따른 적어도 하나의 마스크가 제작될 수 있다. 예를 들면, ECO 베이스 셀에서 제1 금속층의 패턴 및 비아를 정의함으로써 ECO 베이스 셀을 재구성한 경우, 제1 금속층의 패턴 및 비아를 형성하는데 사용되는 적어도 하나의 신규 마스크가 제작될 수 있다.
단계 S07에서, 기존의 마스크들 및 신규 마스크를 사용하여 집적 회로가 제조될 수 있다. 단계 S03에서 제작된 마스크들 중 단계 S06에서 제작된 신규 마스크를 제외한 마스크들은 재사용됨으로써, 재설계된 집적 회로를 제조하기 위하여 소비되는 마스크 제작 비용은 절감될 수 있고, 결과적으로 재설계된 집적 회로의 제조 비용이 절감될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 컴퓨터로 읽을 수 있는 저장 매체(2000)를 도시하는 블록도이다. 도 13을 참조하면, 컴퓨터로 읽을 수 있는 저장 매체(2000)는 셀 라이브러리(2100), 네트리스트(2200), 플레이스 및 라우팅 프로그램(2300) 및 레이아웃 데이터(2400)를 포함할 수 있다. 비록 도 13에서 셀 라이브러리(2100), 네트리스트(2200), 플레이스 및 라우팅 프로그램(2300) 및 레이아웃 데이터(2400)는 하나의 저장 매체(2000)에 저장된 것으로 도시되었으나, 본 개시의 예시적 실시예에 따라, 상이한 저장 매체들에 각각 저장될 수도 있다.
컴퓨터로 읽을 수 있는 저장 매체(2000)는 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(2000)는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS(microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
셀 라이브러리(2100)는 집적 회로의 네트리스트(2200)로부터 집적 회로의 레이아웃 데이터(2400)를 생성하는데 사용되는 복수의 표준 셀들에 대한 정보 및 적어도 하나의 ECO 베이스 셀에 대한 정보를 포함할 수 있다. 예를 들면, 셀 라이브러리(2100)는 표준 셀의 기능 정보, 타이밍 정보, 레이아웃의 토폴로지컬 정보 등을 포함할 수 있고, ECO 베이스 셀의 레이아웃의 토폴로지컬 정보 등을 포함할 수 있다. 본 개시의 예시적 실시예에 따라, 셀 라이브러리(2100)는, 복수의 로직 게이트들을 포함하는 회로에 대응하는 셀의 레이아웃에 기초하여 생성된 레이아웃을 가지는 ECO 베이스 셀에 대한 정보를 포함할 수 있다.
네트리스트(2200)는 집적 회로의 기능을 정의하는 정보, 예컨대 표준 셀들 및 표준 셀들의 연결 정보를 포함할 수 있고, 레이아웃 데이터(2400)는, 예컨대 GDSII와 같이 기판 상에서 피쳐들의 크기 및 위치를 나타내는 정보를 포함할 수 있다. 집적 회로 또는 집적 회로를 포함하는 반도체 장치는 레이아웃 데이터(2400)에 기초하여 반도체 공정에서 제조될 수 있다.
플레이스 및 라우팅 프로그램(2300)은 셀 라이브러리(2100)를 참조하여 네트리스트(2200)로부터 레이아웃 데이터(2400)를 생성할 수 있다. 예를 들면, 플레이스 및 라우팅 프로그램(2300)은 기판에 표준 셀들을 배치할 수 있고, 표준 셀들이 배치되지 아니한 영역, 즉 스페어 영역에 ECO 베이스 셀을 배치할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템(3000)을 도시하는 블록도이다. 도 14에 도시된 바와 같이, 컴퓨팅 시스템(3000)은 프로세서(3100), 메모리 서브시스템(3200), 네트워크 인터페이스(3300), 사용자 인터페이스(3400) 및 저장 장치(3500)를 포함할 수 있고, 각각의 구성요소들은 버스(3600)를 통해서 서로 통신할 수 있다.
프로세서(3100)는 이상에서 설명된 본 개시의 예시적 실시예들에 따른 동작들을 수행하는 명령어들을 실행하도록 구성될 수 있다. 예를 들면, 프로세서(3100)는 셀 라이브러리를 참조하여 네트리스트로부터 레이아웃 데이터를 생성하는 동작을 위한 복수의 명령어들을 수행할 수 있고, ECO 베이스 셀의 레이아웃으로부터 원하는 기능을 수행하는 ECO 기능 셀의 레이아웃을 생성하는 동작을 위한 복수의 명령어들을 수행할 수도 있다. 본 개시의 예시적 실시예에 따라, 프로세서(3100)는 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있다. 또한, 컴퓨팅 시스템(3000)은 하나 이상의 프로세서를 포함할 수도 있다.
메모리 서브시스템(3200)은 휘발성 메모리(3210) 및 비휘발성 메모리(3220)를 포함할 수 있다. 휘발성 메모리(3210) 및 비휘발성 메모리(3220) 각각은 임의의 유형의 메모리 장치를 포함할 수 있다. 예를 들면, 휘발성 메모리(3210)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수 있다. 또한, 비휘발성 메모리(3220)는 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수 있다. 비록 도시되지 아니하였으나 메모리 컨트롤러가 메모리 서브시스템(3200)의 인터페이스를 위하여 컴퓨팅 시스템(3000)에 포함될 수 있으며, 그리고/또는 프로세서(3100)가 그 메모리 컨트롤러를 포함할 수 있다.
메모리 서브시스템(3200)은 이상에서 설명된 ECO 베이스 셀의 정보를 저장하거나, ECO 베이스 셀을 사용하여 집적 회로의 레이아웃을 생성하는 동작의 적어도 일부를 수행하는 명령어들 및/또는 프로세서(3100)에 의해 처리되는 데이터를 저장할 수 있다. 예를 들면, 비휘발성 메모리(3220)는 프로세서(3100)로 하여금 셀 라이브러리를 참조하여 네트리스트로부터 집적 회로의 레이아웃을 생성하는 동작을 위한 복수의 명령어들 및/또는 ECO 베이스 셀의 레이아웃으로부터 원하는 기능을 수행하는 ECO 기능 셀의 레이아웃을 생성하는 동작을 위한 복수의 명령어들을 저장할 수 있다. 휘발성 메모리(3210)는 상기 동작들이 수행되는 과정에서 생성되는 데이터를 저장할 수 있다.
네트워크 인터페이스(3300)는 외부 네트워크에 대한 인터페이스를 제공할 수 있다. 예를 들면, 외부 네트워크는 다수의 상호연결된 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고. 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
사용자 인터페이스(3400)는 사용자에 대한 인터페이스를 제공할 수 있다. 사용자 인터페이스(3400)는 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수도 있다. 예를 들면, 디스플레이 장치는 제조된 집적 회로의 레이아웃을 설계자에게 제공할 수 있고, 입력 장치는 설계자로부터 ECO 베이스 셀을 재구성하기 위한 데이터, 예컨대 비아 및 제1 금속층의 패턴에 관한 데이터를 수신할 수 있다.
저장 장치(3500)는 컴퓨팅 시스템(3000)으로부터 탈착가능한 저장 매체를 포함할 수 있다. 예를 들면, 저장 장치(3500)는 도 13에 도시된 바와 같은 컴퓨터로 읽을 수 있는 저장 매체(2000)를 포함할 수 있고, 컴퓨팅 시스템(3000)이 동작할 때 저장 장치(3500)에 저장된 데이터의 일부, 예컨대 집적 회로의 네트리스트 등이 버스(3600)를 통해서 메모리 서브시스템(3200)에 전달될 수 있다. 또한, 프로세서(3100)의 제어에 의해서 메모리 서브시스템(3200)에 저장된 데이터, 예컨대 레이아웃 데이터 등이 저장 장치(3500)로 이동할 수 있고, 저장 장치(3500)는 수신된 데이터를 저장할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 표준 셀들; 및
    적어도 하나의 ECO(engineering change order) 베이스 셀을 포함하고,
    상기 ECO 베이스 셀은, 복수의 로직 게이트들을 포함하는 제1 회로에 대응하는 기능 셀(functional cell)의 레이아웃에 기초하여 생성된 레이아웃을 가지고,
    상기 ECO 베이스 셀의 레이아웃은 3개 이상의 평행한 게이트 라인들을 포함하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서,
    상기 ECO 베이스 셀은 상기 제1 회로에 대응하는 기능 셀의 레이아웃으로부터 금속층 및 상기 금속층에 연결된 비아 중 적어도 하나가 제거된 레이아웃을 가지는 것을 특징으로 하는 집적 회로.
  3. 삭제
  4. 제1항에 있어서,
    상기 ECO 베이스 셀의 레이아웃에서 금속층에 형성된 패턴 및 상기 패턴에 연결된 비아가 추가된 레이아웃을 가지는 ECO 기능 셀을 더 포함하는 집적 회로.
  5. 제4항에 있어서,
    상기 ECO 기능 셀은 상기 복수의 로직 게이트들 중 적어도 하나의 로직 게이트를 포함하는 제2 회로에 대응하는 것을 특징으로 하는 집적 회로.
  6. 제5항에 있어서,
    상기 제2 회로는 상기 제1 회로와 일치하는 것을 특징으로 하는 집적 회로.
  7. 제5항에 있어서,
    상기 제2 회로는 2개 이상의 로직 게이트들을 포함하고, 상기 2개 이상의 로직 게이트들 중 적어도 하나의 로직 게이트를 각각 포함하는 제1 및 제2 서브회로를 구성되고,
    상기 제1 및 제2 서브회로는 상기 ECO 기능 셀에서 절연된 것을 특징으로 하는 집적 회로.
  8. 제1항에 있어서,
    상기 ECO 베이스 셀은 상기 집적 회로의 레이아웃에서 스페어(spare) 영역에 배치되는 필러(filler) 셀 또는 디커플링 캐패시터(decoupling capacitor) 셀인 것을 특징으로 하는 집적 회로.
  9. 제1항에 있어서,
    상기 기능 셀은 표준 셀인 것을 특징으로 하는 집적 회로.
  10. ECO(engineering change order) 베이스 셀로서,
    복수의 로직 게이트들을 포함하는 제1 회로에 대응하는 기능 셀(functional ell)의 레이아웃으로부터 금속층 및 상기 금속층에 연결된 비아 중 적어도 하나가 제거된 레이아웃을 가지고,
    상기 레이아웃은, 3개 이상의 평행한 게이트 라인들을 포함하는 것을 특징으로 하는 ECO 베이스 셀.
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