JP7042261B2 - 縦型トランジスタを有するデバイス・レイアウトのための方法およびコンピュータ可読プログラムならびに半導体デバイス - Google Patents

縦型トランジスタを有するデバイス・レイアウトのための方法およびコンピュータ可読プログラムならびに半導体デバイス Download PDF

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Description

本発明は一般に半導体レイアウトに関し、より詳細には、抵抗を減らし、レイアウト・エリアを改善するためのマージされた活性エリア（例えば、底部ソースおよびドレイン領域）を有する縦型トランジスタのデザインをレイアウトするためのデバイスおよび方法に関する。
縦型電界効果トランジスタ（ＶＦＥＴ：vertical field-effect transistor）は、基板の表面の平面に沿って置かれるのではなく、ＶＦＥＴが形成される基板の表面に垂直なチャネルを含む。これは、これらのデバイスのパッキング密度を増加させ、平面のフィンＦＥＴを上回ってスケーリング限界を改善させる。
しかし、縦型ＦＥＴにはデバイスの別々の性質による課題がある。デバイスまたはデバイスのグループでさえ、分離境界、ウェル境界、および領域境界をはさんで互いに隔てられる。小さく狭い活性エリア（ＲＸ）領域は、通常の限界寸法（ＣＤ：critical dimension）および（例えば、リソグラフィ・マスク間等の）オーバレイの変化のために、電源に対する抵抗が高くなるという結果を生じることがある。結果として、これらの条件に適応する必要がある電源接続およびデバイス構造は、基板上の貴重な面積を消費する。
したがって、電源に対する負担を減らし、レイアウト・エリアを保つ、ＶＦＥＴのための回路レイアウトが必要である。
本発明の１つの実施形態によれば、縦型トランジスタを有するデバイス・レイアウトのための方法は、縦型トランジスタを有する半導体デバイスのレイアウトにおける活性エリア領域を識別することを含む。同じ電位を有する隣接活性エリア領域のセットが決定される。マージされることになる隣接活性エリア領域のセットは、１つまたは複数の性能基準に基づいて優先順位を付けられる。隣接活性エリア領域のセットは、優先度に応じて、さらに大きい活性エリア領域を形成するためにマージされる。本実施形態による縦型電界効果トランジスタ（ＶＦＥＴ）のための回路レイアウトは、さらに大きい活性エリア領域を形成するために領域をマージすることによって、電源に対する負担を減らし、レイアウト・エリアを保つ。
縦型トランジスタを有するデバイス・レイアウトのためのコンピュータ可読プログラムを有する非一時的コンピュータ可読ストレージ媒体が含まれ、コンピュータ可読プログラムは、コンピュータ上で実行されると、縦型トランジスタを有する半導体デバイスのレイアウトにおける活性エリア領域を識別することと、同じ電位を有する隣接活性エリア領域のセットを決定することと、１つまたは複数の性能基準に基づいて、マージされることになる隣接活性エリア領域のセットに優先順位を付けることと、優先度に応じて、さらに大きい活性エリア領域を形成するために隣接活性エリア領域のセットをマージすることとを行うステップをコンピュータに行わせる。本実施形態によるＶＦＥＴのための回路レイアウトは、さらに大きい活性エリア領域を形成するために領域をマージすることによって、電源に対する負担を減らし、レイアウト・エリアを保つ。
半導体デバイスは、基板と、基板上に底部ソース／ドレイン領域を形成する活性エリア領域とを含む。複数の縦型トランジスタは、底部ソース／ドレイン領域上に形成され、底部ソース／ドレイン領域は、複数の縦型トランジスタ間で共有される。縦型トランジスタは、垂直チャネル、垂直チャネルの周囲に形成されたゲート誘電体層、ゲート誘電体の周囲に形成されたゲート導体、および垂直チャネル上に形成された上部ソース／ドレイン領域を含む。本実施形態によるＶＦＥＴを有するデバイスは、さらに大きい活性エリア領域を形成するために領域をマージすることによって、電源に対する負担を減らし、レイアウト・エリアを保つ。
これらおよび他の特徴および利点は、添付の図面に関連して読まれることになる例証的な実施形態の以下の詳細な説明から明らかになるであろう。
本発明の実施形態は、添付の図面を参照しながらほんの一例としてこれから説明される。
本発明の１つの実施形態による、マージされた活性エリア領域、マージされたトレンチ分離領域、ならびに抵抗を減らした最適化レイアウトを提供するために形成された、つながった供給および接地レールを有するレイアウトを示すレイアウト図である。 本発明の１つの実施形態による、底部ソース／ドレイン領域を含む、共通活性エリア領域を共有する縦型トランジスタを示す断面図である。 本発明の１つの実施形態による、２つ以上のロジック・デバイス間でマージされ、共有された活性エリア領域を有するレイアウトを示すレイアウト図である。 本発明の１つの実施形態による、供給／接地レールに接続され、供給／接地レールから分離された活性エリア領域に対して、非充填領域およびダミー充填領域を有するマージされた活性エリア領域を有するレイアウトを示すレイアウト図である。 本発明の１つの実施形態による、複数のセル境界にわたって延びる活性領域を含む、マージされた活性エリア領域を有するレイアウトを示すレイアウト図である。 本発明の１つの実施形態による、最適化レイアウトを変更または作り出すシステムを示すブロック図／流れ図である。 本発明の実施形態による、縦型トランジスタを有するデバイス・レイアウトのためのシステム／方法を示すブロック図／流れ図である。
本発明の実施形態は、半導体デバイスを製造するためのデバイス、レイアウト、および方法を含む。特に有効な実施形態は、電力および接地供給がさらに低い電力を消費するように、マージされた領域に隣接活性領域（ＲＸ）を組み合わせる。これは、中でも、例えば、レイアウトを簡素化すること、電力需要を減らすこと、抵抗を減らすことによって半導体デバイスの性能を改善する。これらの恩恵は、公称条件および最悪を想定した（高い負荷）条件の最中にあてはまる。活性領域間の充填物の特徴または他の構成要素を除去するようにレイアウトをさらに調整することによって、底部ソースおよびドレイン（Ｓ／Ｄ：source and drain）領域の抵抗は、さらに減らされる可能性がある。
活性エリア領域（ＲＸ）は、（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ：shallow trench isolation）領域によって分離された活性シリコン半導体または導体領域といった）基板上の誘電体分離領域によって隔てられた活性半導体領域を含む。本原理の１つの態様は、これらの領域のうちのどれが、優先度に応じてマージされ得るかを判断した。優先度は、性能基準、またはレイアウトの制約または他の制約などの他の基準に基づいて決定されてよい。
本発明の態様は、所与の例証的なアーキテクチャの観点から説明されるが、他のアーキテクチャ、構造、基板材料、ならびに加工の特徴およびステップは、本発明の態様の範囲内で変化してよいということを理解されたい。
層、領域、または基板などの１つの要素が、別の要素の「上に（on）」または「上に（over）」にあると呼ばれるとき、これは直接的に他の要素の上にあってよく、また介在要素が存在してもよいということも理解されよう。対照的に、１つの要素が、別の要素「上に直接的に（directly on）」、または「上に直接的に（directly over）」あると呼ばれるとき、介在要素は存在しない。１つの要素が、別の要素に「接続される（connected）」または「連結される（coupled）」と呼ばれるとき、他の要素に直接的に接続または連結されてよく、また介在要素が存在してよいということも理解されよう。対照的に、１つの要素が、別の要素に「直接的に接続される（directly connected）」、または「直接的に連結される（directly coupled）」と呼ばれるとき、介在要素は存在しない。
本実施形態は、集積回路チップのためのデザインを含むことができ、これは、グラフィカル・コンピュータ・プログラミング言語で作り出され、（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワークなどにおける仮想ハード・ドライブなどの）コンピュータ・ストレージ媒体に格納されてよい。チップ、またはチップを製造するために使用されるフォトリソグラフィ・マスクを設計者が製造しない場合、設計者は、物理的な手段で（例えば、デザインを格納するストレージ媒体を複製することによって）、またはこのようなエンティティに電子的に（例えば、インターネットを通じて）、結果として生じるデザインを直接的または間接的に伝送することができる。格納されたデザインは次に、フォトリソグラフィ・マスクの製造に適したフォーマット（例えばＧＤＳＩＩ）に変換され、これは典型的には、ウエハ上に形成されることになる当該のチップ・デザインの複数の複製を含む。フォトリソグラフィ・マスクは、エッチングされるか、そうでなければ加工されることになるウエハのエリア（またはウエハ上の層あるいはその両方）を画定するために利用される。
本明細書で説明されるような方法は、集積回路チップの製造に使用されてよい。結果として生じる集積回路チップは、未加工のウエハの形で（すなわち、複数のパッケージされていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージされた形で、製造者によって配布されてよい。後者の場合、チップは、（マザーボードまたは他のさらに高レベルの担体に貼られるリード線を有するプラスチック担体などの）単一チップ・パッケージ内に、あるいは（表面の相互接続もしくは埋め込まれた相互接続のどちらか、または両方を有するセラミック担体などの）複数チップ・パッケージ内に実装される。いずれにせよ、チップは次に、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品の一部として、他のチップ、個別の回路素子、もしくは他の信号処理デバイス、またはその組合せと統合される。最終製品は、おもちゃおよび他の低級の用途から、ディスプレイ、キーボードまたは他の入力デバイス、および中央処理装置を有する先進的なコンピュータ製品に及ぶ集積回路チップを含む任意の製品でよい。
材料の化合物は、例えばＳｉＧｅといった、列挙された要素の観点から説明されるということも理解されたい。これらの化合物は、化合物内の要素の様々な比率を含み、例えば、ＳｉＧｅは、ｘが１以下のＳｉｘＧｅ１－ｘ、等を含む。さらに、他の要素は、化合物および本原理によるさらなる機能に含まれてよい。追加の要素を伴う化合物は、本明細書で合金と呼ばれる。
「１つの実施形態（one embodiment）」または「１つの実施形態（an embodiment）」、ならびにこれらの他の変形物への本明細書における言及は、実施形態に関連して説明される特定の特徴、構造、特性、などが、少なくとも１つの実施形態に含まれるということを意味する。したがって、本明細書の至る所で様々な場所に現れる、句「１つの実施形態において（in one embodiment）」、または「１つの実施形態において（in an embodiment）」、ならびに他の任意の変形物の出現は、必ずしも同じ実施形態をすべて参照しない。
例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方（A and/or B）」、および「ＡおよびＢのうちの少なくとも１つ（at least one of A and B）」のケースにおける、以下の「／」、「～または～あるいはその両方（and/or）」、および「のうちの少なくとも１つ（at least one of）」のいずれかの使用は、第１の列挙されたオプション（Ａ）のみの選択、または第２の列挙されたオプション（Ｂ）のみの選択、または両方のオプション（ＡおよびＢ）の選択を包含することを意図するということを理解されたい。さらなる例として、「Ａ、Ｂ、またはＣ、あるいはその組合せ（A, B, and/or C）」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ（at least one of A, B, and C）」のケースにおいて、このような言い回しは、第１の列挙されたオプション（Ａ）のみの選択、または第２の列挙されたオプション（Ｂ）のみの選択、または第３の列挙されたオプション（Ｃ）のみの選択、または第１と第２の列挙されたオプション（ＡおよびＢ）のみの選択、または第１と第３の列挙されたオプション（ＡおよびＣ）のみの選択、または第２と第３の列挙されたオプション（ＢおよびＣ）のみの選択、または３つすべてのオプション（ＡおよびＢおよびＣ）の選択を包含することを意図する。これは、当業者によって容易に明らかなように、列挙された多くの項目に対して拡張されてよい。
本明細書で使用される専門用語は、特定の実施形態だけを説明するためのものであり、実施形態の例を限定することを意図するものではない。本明細書で使用されるように、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、別のやり方で文脈がはっきりと示さない限り、複数形を同様に含むことを意図する。用語「備えている（comprises）」、「備える（comprising）」、「含んでいる（includes）」、または「含む（including）」、あるいはその組合せは、本明細書で使用されるとき、決められた特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはこれらのグループ、あるいはその組合せの存在または追加を排除しないということがさらに理解されよう。
「真下に（beneath）」、「下に（below）」、「下方に（lower）」、「上に（above）」、「上方に（upper）」、および同様のものなどの空間に関連した語は、図に示されるような、１つの要素または特徴の、別の要素または特徴への関連性を表すための説明を簡単にするために本明細書で使用されてよい。空間に関連した語は、図に描写される方向に加えて、使用中または動作中のデバイスの様々な方向を包含することを意図するということが理解されよう。例えば、図のデバイスが反転されると、他の要素または特徴の「下に（below）」、または「真下に（beneath）」として表される要素は、したがって、他の要素または特徴の「上に（above）」向けられる。したがって、用語「下に（below）」は、上と下の方向の両方を包含することができる。そうでなければ、デバイスは（９０度、または他の方向に回転されて）向けられてよく、本明細書で使用される空間に関連した記述子は、適宜解釈されてよい。さらに、層が、２つの層の「間に」あると呼ばれるとき、これは、２つの層の間に唯一の層があってよく、また１つまたは複数の介在する層が存在してもよいということも理解されよう。
用語、第１、第２、等は、様々な要素を説明するために本明細書で使用されることがあるが、これらの要素は、これらの用語によって限定されるべきではないということが理解されよう。これらの用語は、１つの要素を別の要素と区別するためにしか使用されない。したがって、下記で論じられる第１の要素は、本概念の範囲から逸脱することなく第２の要素と称されてよい。
同様の数字が、同じまたは類似の要素を表す図面を、および最初に図１をこれから参照すると、本発明の態様による、活性エリア領域（または活性領域）の最適化を示すための例証的なレイアウト１０および３０が描写される。レイアウト１０は、供給電圧Ｖｄｄを受ける複数の活性領域１８を含む。活性領域１８は、各活性領域１８内に配置された縦型トランジスタに供給電圧を提供するために用いられる電源接点１４を含む。レイアウト１０は、接地電圧ＧＮＤを受ける複数の活性領域２８をさらに含む。活性領域２８は、各活性領域２８内に配置された縦型トランジスタに供給電圧を提供するために用いられる接地接点２４を含む。
縦型トランジスタ（図示せず）は、レイアウト内のこれらの場所に応じて、電位ＶｄｄまたはＧＮＤにつながれた底部ソースまたはドレイン領域を有することが多い。１つの実施形態において、（図１の中で「Ｐ」とマークされた）Ｎウェル上のＰＦＥＴに対して活性領域１８が形成され、一方、（図１の中で「Ｎ」とマークされた）Ｐウェル上のＮＦＥＴに対して活性領域２８が形成される。活性領域１８および２８は、トレンチ分離領域１２によって画定される。トレンチ分離領域１２は、活性領域１８と活性領域２８の間、および活性領域１８、２８と、外部デバイスまたは構成要素との間の電気的分離をもたらす。活性領域１８、２８は、複数のＶＦＥＴによる単一のＶＦＥＴのソースまたはドレイン領域の共有をそれぞれ含むことができる。
レイアウト１０において、活性領域１８、２８は隔てられ、各活性領域１８、２８に対して１つまたは複数の接点１４または２４が必要である。これは、電気抵抗が高くなるので、電力および接地供給があまり効果的でないことを示す。さらに、レイアウト１０は、レイアウト１０の至る所に多数の分離溝領域１２を有する、比較的大きいレイアウト・エリアを消費する。他の領域１６がレイアウト１０に含まれてもよい。これらの領域１６は、充填材、導電材料、他の構成要素または構造、等を含む他の構成要素または構造を含むことができる。これらの領域１６は、電位がＶｄｄまたはＧＮＤである。
１つの実施形態によれば、レイアウト１０の隣接活性領域１８または２８は、電力および接地供給が、レイアウト３０に描写されるように、ずっと低い抵抗を有するようにマージされる。レイアウト１０は、同じ電位（ＧＮＤ）につながれた複数のＶＦＥＴによって共有される組み合わされた領域３８の中の活性領域１８内の底部ソースまたはドレイン領域（Ｓ／Ｄ）をマージするように再構成される。同様に、レイアウト１０は、同じ電位（Ｖｄｄ）につながれた複数のＶＦＥＴによって共有される組み合わされた領域３６の中の活性領域２８内の底部ソースまたはドレイン領域（Ｓ／Ｄ）をマージするように再構成される。
共通バス３４は、Ｖｄｄ電源に対する活性領域３６全体への接点を形成する。同様に、共通バス３５は、ＧＮＤ電源に対する活性領域３８全体への接点を形成する。いくつかの実施形態において、底部領域（例えば、活性領域３６、３８）はソースを含み、ＶｄｄまたはＧＮＤにつながれる。他の実施形態において、底部領域（例えば、活性領域３６、３８）はドレインを含み、ＶｄｄまたはＧＮＤにつながれる。隣接したＶＦＥＴが、同じＶｄｄまたはＧＮＤ電位（または他の任意の共通の電位）につながれたソース（またはドレイン）を有するとき、トレンチ分離はＶＦＥＴの間から除去されてよい。これは、ＶＦＥＴ間のトレンチ分離３２のための実装面積を減らす。ＶＦＥＴは、大きな共有底部ソース／ドレイン領域３６、３８を用いることができる。
マージされた活性領域によって提供される恩恵のうちのいくつかは、つながった活性領域を含み、これは、底部Ｓ／Ｄ領域へのトレンチ・シリサイド（ＴＳ：trench silicide）接点の抵抗を下げ、（少なくとも、例えば、構成要素およびこれらの構成要素間のインターフェースが少なくなるために）横方向の活性領域の抵抗を下げることになる。増加したデバイス・ドライブ電流および改善された温度抵抗も、マージされたＳ／Ｄ領域によって実現される。処理および共有活性領域が少なくなると、デバイス間の変動、およびこれらのデバイスの実行も減ることになる。共通活性領域（ソースまたはドレイン）を使用することは、マージされたデバイス間の静電容量の問題を低減または除去するのを支援する。デバイス・レイアウトは、つながった電力または接地接点レールの使用によって簡素化され、このことも同様に抵抗を下げる。これは、はるかに大きくなり、抵抗特性の改善と静電容量の減少をもたらす、マージされた活性領域を使用すると、ＶＦＥＴ間の間隔を維持することは大した問題ではなくなるので、ＶＦＥＴのための配線トラックの使用の改善、スペーサおよびゲートの精細度の改善の可能性ももたらす。
図２を参照すると、例示的な実施形態による、マージされたＳ／Ｄ領域５８の上にある、垂直フィン５２（チャネル）を有する縦型電界効果トランジスタ５０、およびゲート電極５６のあるゲート構造５４の断面図が示される。
１つまたは複数の実施形態において、カウンタ・ドープ層６２は、基板６０の上または中に形成されてよく、カウンタ・ドープ層６２は、マージされたソース／ドレイン領域５８を基板６０の大部分から電気的に分離するために使用されてよい。基板６０は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、シリコン・オン・インシュレータ、ＩＩＩ－Ｖ材料、等などの、任意の適切な基板材料を含むことができる。
ゲート誘電体層７４は、１つまたは複数の誘電体層を含むことができ、垂直フィン５４および底部スペーサ層６４（例えばＳｉＮといった誘電体層）上に形成されてよい。ゲート誘電体層７４の少なくとも１つの層は、酸化ハフニウム（例えば、ＨｆＯ２）、ハフニウム・シリコン酸化物（例えば、ＨｆＳｉＯ４）、等などの金属酸化物を含むがこれらに限定されない高誘電率（high-k）材料でよい。ゲート電極すなわちゲート導体５６は、金属または他の高導電材料を含み、垂直フィン５２すなわちチャネルを（完全にまたは部分的に）取り囲む。ゲート電極５６は、ゲート接点７８に接触する。上部ソース／ドレイン領域６８は、接点７６に接触する。接点７６は、上部ソース／ドレイン領域６８と接点７６のインターフェースでケイ素化合物が形成され得るので、トレンチ・シリサイド（ＴＳ）接点と呼ばれてもよい。上部ソース／ドレイン領域６８は、誘電体層７２（例えば、酸化物）に包まれる。バリア層すなわちライナー７０（例えば、ＴｉＮ、ＴａＮ、等）は、接点７６および７８の開口部に同様に形成されてよい。縦型トランジスタ５０は、例えば、酸化ケイ素（例えば、ＳｉＯ２）といった中間誘電材料８２に包まれる。
図２に描写されるデバイス５０は例証的なものであるということを理解されたい。他の縦型ＦＥＴのデザインおよび構成が用いられてもよい。さらに、垂直ナノワイヤまたは他の垂直デバイスが用いられてもよい。
図２は、マージされた底部Ｓ／Ｄ領域５８を共有する２つのＶＦＥＴ５０を例証的に示す。従来の構造では、シャロー・トレンチ・アイソレーション領域または他のバリアが、底部Ｓ／Ｄ領域５８を貫いて基板６０の中に存在してもよい。これらのバリアは、（例えば、境界線９０に沿って）複数のデバイス５０の間に配置される。本実施形態はこのようなバリアの必要性を無くし、複数のＶＦＥＴ５０の間の底部Ｓ／Ｄ領域５８をマージする。
任意の数の他のＶＦＥＴが、マージされたＳ／Ｄ領域５８を共有することもできる。マージされたＳ／Ｄ領域５８を共有できるデバイス５０は、デバイス５０が同じ固定電位を有するか、充填領域（誘電材料で充填された領域）の隣の固定電位または過渡電位を有するときに識別されることが可能である。都合のよいことに、マージ領域は共通電位と関連付けられ、様々なドーパント伝導性および濃度に対する耐性がある。したがって、活性領域５８は、セル境界（例えば、Ｎ－ＮまたはＰ－Ｐセル境界）を超えてマージされてよい。さらに、マージは、例えば、同じセル内のデバイス、隣接セル（Ｎ－ＮまたはＰ－Ｐ）内のデバイス、同じバス（ＧＮＤまたはＶｄｄ）に接続された底部Ｓ／Ｄ領域を共有する隣接デバイス、充填領域の中にまたは貫いて延びる底部Ｓ／Ｄ領域を有する隣接デバイスといった、単一のまたは複数の構成要素に対する複数のＦＥＴの間で行われてよい。
１つの実施形態において、組合せのロジック要素および連続したロジック要素がマージされてよい。例えば、１つのインバータの活性領域は、隣接した異なるインバータの活性領域とマージされてよく、１つのＮＡＮＤゲートの活性領域は、別のＮＡＮＤゲートまたはインバータの活性領域とマージされてよく、１つのＮＯＲゲートの活性領域は、別のＮＯＲゲートまたはインバータの活性領域とマージされてよい、等。別の例において、充填エリアは、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、等の活性エリアとマージされてよい。充填エリアのＮ領域は隣接デバイスとマージされてよく、Ｐ領域は、逆方向にある対応するデバイスとマージされてよい。
本実施形態は、チャネル電流が垂直方向になっている任意のデバイスに適用可能である。これは、縦型トランスポート・フィンＦＥＴ（vertical transport finFET）、垂直ゲートの相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide semiconductor）ＦＥＴ、垂直ナノワイヤ・デバイス、等を含むことができる。
図３を参照すると、多くの分離活性領域１０８、１１０、１１２および活性領域１１４、１１６、１１８を有するレイアウト１０２を示す別の例が描写される。活性領域１０８は、ＮＯＲゲートを形成するための構成要素１２４を含む。活性領域１１０および１１２は、インバータ（ＩＮＶ）を形成するための構成要素１２６を含む。活性領域１１４は、ＮＡＮＤゲートを形成するための構成要素１２８を含む。活性領域１１６および１１８は、インバータを形成するための構成要素１２６を含む。分離活性領域１０８、１１０、１１２および活性領域１１４、１１６、１１８は、分裂し、隔てられた活性領域の配列の結果として、（公称および不定両方の）さらに高い抵抗の影響を受けやすい。
さらに、制限されたデバイス幅のために、供給レール１０６または接地レール１０４に重なって形成された接点は小さく、オーバレイの公差に非常に左右される。例えば、領域１２０において、活性領域１１８とレール１０６の重複は、接点（例えば、ＴＳ接点）が妥当でないか、交差エリアの不足のために短絡の影響を受けやすくなり得る交差領域を示す。
本発明の１つの態様によれば、活性領域は、例えば、レイアウト１０２のＮＯＲゲート、インバータ、およびＮＡＮＤゲート、等などの、組合せ式のおよび連続したロジック・デバイスのＶＦＥＴのためのレイアウト１３２にマージされる。分離活性領域１０８、１１０、１１２は、レイアウト１３２内でさらに大きい活性領域１３８を形成するためにマージされる。活性領域１３８は、ＮＯＲゲートおよび２つのインバータに対応（serve）する。分離活性領域１１４、１１６、１１８は、レイアウト１３２内でさらに大きい活性領域１４４を形成するためにマージされる。活性領域１４４は、ＮＡＮＤゲートおよび２つのインバータに対応する。
接点１４０は次に、接点サイズをさらに拡張し、狭い交差エリア（１２０）を減らすために、各活性領域１３８、１４０に沿って連続的に形成されてもよい。供給レール１３６または接地レール１３４は、活性領域１４４および活性領域１３８それぞれとのさらに大きい重複を有する。このようにして、接点（例えば、ＴＳ接点）は、はるかに大きくなり得る。
活性領域１３８、１４４が大きくなり、ＴＳ接点の接点交差エリアが大きくなると、活性領域へのＴＳ接点の抵抗の減少、活性エリアを横切る横方向の抵抗の減少、温度抵抗の減少（熱流がよくなること）を含む、抵抗の減少をもたらす。
図４を参照すると、レイアウト２０２および２２６は、レイアウト２３０またはレイアウト２４０に改善されることが可能である。レイアウト２０２および２２６は、非充填領域２２０およびダミー充填領域２２２をそれぞれ含む。非充填領域２２０およびダミー充填領域２２２は、レイアウト２３０または２４０を形成するために活性エリア領域とマージされてよい。
１つの例において、レイアウト２０２および２２６はそれぞれ、活性領域２０４および２０６ならびに活性エリア領域２１２および２１０を含む。さらに、他の活性エリア領域、他の構造、または他の構成要素を含むことができる他の構成要素２０８および２１４も形成される。
レイアウト２０２は、レイアウト２３０内で活性エリア領域２３４を形成するためにマージされる活性エリア領域２０４、２０６および非充填領域２２０を有することができる。活性エリア領域２１２、２１０および非充填領域２２０は、活性エリア領域２３２を形成するためにマージされる。構成要素２０８および２１４は影響を受けずに残る。レイアウト２３０は、導電レール２３６および２３８の重複が、レイアウト２０２および２２６におけるレール２１６および２１８の重複より大きい領域２３２および２３４を含む。レイアウト２３０内のマージされた構成要素は、レール２３６および２３８に沿って接続される。非充填領域２２０は除去され、今や活性領域２３４および２３２の領域２６０に含まれ、これは、活性エリアを大きくし、抵抗をさらに下げる。
レイアウト２２６は、レイアウト２３０内で活性エリア領域２３４を形成するためにマージされる活性エリア領域２０４、２０６およびダミー充填領域２２２を有することができる。活性エリア領域２１２、２１０およびダミー充填領域２２２は、活性エリア領域２３２を形成するためにマージされる。構成要素２０８および２１４は影響を受けずに残る。レイアウト２３０は、導電レール２３６および２３８の重複が、レイアウト２０２および２２６におけるレール２１６および２１８の重複より大きい領域２３２および２３４を含む。レイアウト２３０内のマージされた構成要素は、レール２３６および２３８に沿って接続される。ダミー充填領域２２２は除去され、今や活性領域２３４および２３２の領域２６０に含まれ、これは、活性エリアを大きくし、抵抗をさらに下げる。
レイアウト２３０において、１つの例において、充填エリア２２２およびＮ領域２０４、２０６がマージされてよく、また充填エリア２２２およびＰ領域２１０、２１２がマージされてよく、デバイスは、様々なドーパント伝導性のある充填エリアを超えて形成される。
レイアウト２４０において、レイアウト２０２は、活性エリア領域２４４を形成するためにマージされた活性エリア領域２０４、２０６を有することができる。活性エリア領域２１２、２１０および非充填領域２２０は、活性エリア領域２４２を形成するためにマージされてよい。構成要素２０８および非充填領域２２０は、レール２３６から分離された新しい活性エリア領域２４６にマージされてよい。構成要素２１４は影響を受けずに残る。レイアウト２４０は、導電レール２３８および２３６それぞれの重複が、レイアウト２０２および２２６におけるレール２１８および２１６の重複より大きい領域２４２および２４４を含む。非充填領域２２０は、今や活性エリア領域２４６および２４２の領域２６０に含まれ、これは、活性エリアを大きくし、抵抗をさらに下げる。
レイアウト２４０において、レイアウト２２６は、活性エリア領域２４４を形成するためにマージされた活性エリア領域２０４、２０６を有することができる。活性エリア領域２１２、２１０、およびダミー充填領域２２２は、活性エリア領域２４２を形成するためにマージされてよい。構成要素２０８およびダミー充填領域２２２は、レール２３６から分離された新しい活性エリア領域２４６にマージされてよい。構成要素２１４は影響を受けずに残る。レイアウト２４０は、導電レール２３８および２３６それぞれの重複が、レイアウト２０２および２２６におけるレール２１８および２１６の重複より大きい領域２４２および２４４を含む。ダミー充填領域２２２は、今や活性エリア領域２４６および２４２の領域２６０に含まれ、活性エリアを大きくし、抵抗をさらに下げる。
図５を参照すると、レイアウト３０２は、Ｎ－ＮまたはＰ－Ｐセル境界３０６を超える領域を含む活性エリア領域をマージすることによって、レイアウト３２０に変換される。例えば、ロジック回路はチップ上に１列に設置されてよく、セル境界を越えて境を接するＮ領域またはＰ領域によって、追加の列が各回路の列の上および下に設置される。レイアウト３０２は、レール３０６が、Ｐ－Ｐセル間、またはＮ－Ｎセル間のドーパント境界も表す、レール３０４、３０６、および３０８を含む。レイアウト３０２は、活性領域３１０、３１２、および３１６を含む。さらに、非充填領域３１４は、レイアウト３０２内の他の領域の間に配置される。構成要素３１８は、活性エリア領域または他の構成要素もしくはデバイスを含むことができる。
レイアウト３２０において、領域３１０は活性エリア領域３３０にマージされ、領域３１２、および非充填領域３１４の一部は、活性エリア領域３３２にマージされ、領域３１６、および非充填領域３１４の一部は、活性エリア領域３３６にマージされる。
活性エリア領域３３２は、様々なドーパント濃度の領域間、または様々なドーパント伝導性の領域間でも、セル境界を越えてマージされる。１つの実施形態において、活性エリア領域３３２のすべての部分は、様々なセル領域をマージできるように同じ電位に維持されてよい。
複数の図に描写される活性エリア領域に関して、活性エリア領域は、２つ以上のＶＦＥＴ、またはこれらの上に形成された他のトランジスタ構造を含むか、含むであろうということを理解されたい。これらのデバイスは、共通のＳ／Ｄ領域（例えば、底部Ｓ／Ｄ領域）を共有する。これらのＶＦＥＴは、底部Ｓ／Ｄ領域を共有して電力バスに接続する隣接デバイス、同じセル内のデバイス、隣接セル内のデバイス（Ｎ－ＮまたはＰ－Ｐデバイス）、接地バスに接続された底部Ｓ／Ｄ領域のある隣接デバイス、充填（または非充填）領域内に延びる底部Ｓ／Ｄ領域のある隣接デバイス、充填（または非充填）領域を通じてマージされる底部Ｓ／Ｄ領域のある隣接デバイス、等の１つまたは複数を含むことができるマージされた活性エリア領域で形成される。マージされた活性エリア領域のあるこれらのＶＦＥＴは、例えば、別のインバータとマージされた１つのインバータ、別のＮＡＮＤゲートもしくはインバータとマージされた１つのＮＡＮＤゲート、別のＮＯＲゲートもしくはインバータとマージされた１つのＮＯＲゲート、あるいは組合せ論理回路、もしくは順序論理回路、またはその両方の任意の組合せを含むことができる。充填エリアの活性エリア領域は、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、または他のゲート構造もしくはトランジスタのグループとマージされてよい。１つの例において、充填エリアのＮ領域は、充填エリアに隣接したデバイス、および逆方向にあるデバイスとマージされたＰ領域におけるデバイスとマージされてよい。
図６を参照すると、１つの実施形態による、本発明が適用され得る例示的な処理システム４００が示される。処理システム４００は、システム・バス４０５を介して他の構成要素に動作可能なように連結された少なくとも１つのプロセッサ（ＣＰＵ）４０２を含む。キャッシュ４０６、リード・オンリ・メモリ（ＲＯＭ：Read Only Memory）４０８、ランダム・アクセス・メモリ（ＲＡＭ：Random Access Memory）４１０、入力／出力（Ｉ／Ｏ：input/output）アダプタ４２０、サウンド・アダプタ４３０、ネットワーク・アダプタ４４０、ユーザ・インターフェース・アダプタ４５０、およびディスプレイ・アダプタ４６０は、システム・バス４０５に動作可能なように連結される。
第１のストレージ・デバイス４２２および第２のストレージ・デバイス４２４は、Ｉ／Ｏアダプタ４２０によってシステム・バス４０５に動作可能なように連結される。ストレージ・デバイス４２２および４２４は、ディスク・ストレージ・デバイス（例えば、磁気または光ディスク・ストレージ・デバイス）、ソリッド・ステート磁気デバイス、などのいずれかでよい。ストレージ・デバイス４２２および４２４は、同じタイプのストレージ・デバイスまたは異なるタイプのストレージ・デバイスでよい。
スピーカ４３２は、サウンド・アダプタ１３０によってシステム・バス４０５に動作可能なように連結される。送受信機４４２は、ネットワーク・アダプタ４４０によってシステム・バス４０５に動作可能なように連結される。ディスプレイ・デバイス４６２は、ディスプレイ・アダプタ４６０によってシステム・バス４０５に動作可能なように連結される。
第１のユーザ入力デバイス４５２、第２のユーザ入力デバイス４５４、および第３のユーザ入力デバイス４５６は、ユーザ・インターフェース・アダプタ４５０によってシステム・バス４０５に動作可能なように連結される。ユーザ入力デバイス４５２、４５４、および４５６は、キーボード、マウス、キーパッド、画像キャプチャ・デバイス、動作検知デバイス、マイクロフォン、前述のデバイスの少なくとも２つの機能を組み込むデバイス、などのいずれかでよい。当然、本発明の思想を維持しながら他のタイプの入力デバイスが使用されてもよい。ユーザ入力デバイス４５２、４５４、および４５６は、同じタイプのユーザ入力デバイスまたは異なるタイプのユーザ入力デバイスでよい。ユーザ入力デバイス４５２、４５４、および４５６は、システム４００との間で情報を入出力するために使用される。
当然、処理システム４００は、当業者によって容易に予想されるように、他の要素（図示せず）を含んでもよく、一定の要素を省略してもよい。例えば、他の様々な入力デバイスまたは出力デバイスあるいはその両方は、当業者によって容易に理解されるように、同じものの特定の実装形態に応じて、処理システム４００に含まれてよい。例えば、様々なタイプのワイヤレスの、または有線の、あるいはその両方の、入力デバイスまたは出力デバイスあるいはその両方が使用されてよい。さらに、様々な構成において、当業者によって容易に理解されるように、追加のプロセッサ、コントローラ、メモリ、などが利用されてもよい。処理システム４００のこれらのおよび他の変形形態は、本明細書で提供される本発明の教示を与えられた当業者によって容易に予想される。
ストレージ・デバイス４２２および４２４は、回路レイアウト変更ツール４７０を含むことができる。デザイン・レイアウトは、システム４００に入力されてよく、ツール４７０は、縦型トランジスタ・デバイスを有する半導体デバイスに対して抵抗を減らし、レイアウト・エリアを減らすためにマージされ得る活性エリア領域、トレンチ分離領域、および充填／非充填領域を決定するためにデザインを評価する。ツール４７０は、図７に示され、本明細書で説明されるような方法を用いる。
本発明は、システム、方法、またはコンピュータ・プログラム製品、あるいはその組合せでよい。コンピュータ・プログラム製品は、本発明の態様をプロセッサに行わせるための、コンピュータ可読プログラム命令を有するコンピュータ可読ストレージ媒体（または複数の媒体）を含むことができる。
コンピュータ可読ストレージ媒体は、命令実行デバイスによる使用のための命令を保持し、格納できる有形のデバイスでよい。コンピュータ可読ストレージ媒体は、例えば、電子ストレージ・デバイス、磁気ストレージ・デバイス、光ストレージ・デバイス、電磁気ストレージ・デバイス、半導体ストレージ・デバイス、または前述の任意の適切な組合せでよいが、これらに限定されない。コンピュータ可読ストレージ媒体のさらなる具体例の完全に網羅されていないリストは、ポータブル・コンピュータ・ディスケット、ハードディスク、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、消去可能プログラマブル・リード・オンリ・メモリ（ＥＰＲＯＭ（erasable read-only memory）すなわちフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：static random access memory）、携帯型のコンパクト・ディスク・リード・オンリ・メモリ（ＣＤ－ＲＯＭ：compact disc read-only memory）、デジタル多用途ディスク（ＤＶＤ：digital versatile disk）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチ・カード、または溝に記録された命令を有する溝の中の隆起構造などの機械的にエンコードされたデバイス、および前述の任意の適切な組合せを含む。本明細書で使用されるようなコンピュータ可読ストレージ媒体は、電波、もしくは他の自由に伝播する電磁波などの本質的に一時的な信号、導波路もしくは他の伝送媒体を通じて伝播する電磁波（例えば、光ファイバ・ケーブルを通る光パルス）、またはワイヤを通じて伝送される電気信号として、当然、解釈されるべきではない。
本明細書で説明されるコンピュータ可読プログラム命令は、コンピュータ可読ストレージ媒体から個々のコンピューティング・デバイス／処理デバイスに、あるいは例えば、インターネット、ローカル・エリア・ネットワーク、広域ネットワーク、もしくはワイヤレス・ネットワーク、またはその組合せといった、ネットワークを介して、外部コンピュータもしくは外部ストレージ・デバイスに、ダウンロードされてよい。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを含むことができる。各コンピューティング・デバイス／処理デバイス内のネットワーク・アダプタ・カードまたはネットワーク・インターフェースは、ネットワークからコンピュータ可読プログラム命令を受け取り、個々のコンピューティング・デバイス／処理デバイス内のコンピュータ可読ストレージ媒体に格納するためにコンピュータ可読プログラム命令を転送する。
本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、インストラクション・セット・アーキテクチャ（ＩＳＡ：instruction-set-architecture）命令、機械語命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、またはＳｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋、もしくは同様のものなどのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語もしくは類似のプログラミング言語などの従来の手続き型プログラミング言語を含む１つもしくは複数のプログラミング言語の任意の組合せで書かれたソース・コードもしくはオブジェクト・コードでよい。コンピュータ可読プログラム命令は、全面的にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、スタンド・アロン・ソフトウェア・パッケージとして、部分的にユーザのコンピュータ上で、および部分的にリモート・コンピュータ上で、または全面的にリモート・コンピュータもしくはサーバ上で実行することができる。後者のシナリオにおいて、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ：local area network）もしくは広域ネットワーク（ＷＡＮ：widearea network）含む任意のタイプのネットワークを通じてユーザのコンピュータに接続されてよく、また接続は、（例えば、インターネット・サービス・プロバイダを使用してインターネットを通じて）外部コンピュータに対して行われてよい。いくつかの実施形態において、例えば、プログラマブル論理回路機器、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ：field-programmable gate array）、またはプログラマブル・ロジック・アレイ（ＰＬＡ：programmable logic array）を含む電子回路機器は、本発明の態様を行うために、コンピュータ可読プログラム命令の状態情報を利用して、電子回路機器を個人専用にすることによってコンピュータ可読プログラム命令を実行することができる。
本発明の態様は、本発明の実施形態による、方法、装置（システム）、およびコンピュー・プログラム製品の流れ図またはブロック図あるいはその両方を参照しながら本明細書で説明される。流れ図またはブロック図あるいはその両方の各ブロック、および流れ図またはブロック図あるいはその両方の中のブロックの組合せは、コンピュータ可読プログラム命令によって実行されてよいということが理解されよう。
これらのコンピュータ可読プログラム命令は、コンピュータ、または他のプログラマブル・データ処理装置のプロセッサによって実行する命令が、流れ図またはブロック図あるいはその両方のブロックまたは複数のブロックに指定された機能／作用を実行するための手段を作り出すべく、汎用コンピュータ、専用コンピュータ、またはマシンを生み出すための他のプログラマブル・データ処理装置のプロセッサに提供されてよい。コンピュータ、プログラマブル・データ処理装置、または他のデバイス、あるいはその組合せに特定の手法で機能するように指示できるこれらのコンピュータ可読プログラム命令は、命令が格納されたコンピュータ可読ストレージ媒体が、流れ図またはブロック図あるいはその両方のブロックまたは複数のブロックに指定された機能／作用の態様を実行する命令を含む製品を備えるべく、コンピュータ可読ストレージ媒体に格納されてもよい。
コンピュータ可読プログラム命令は、コンピュータ、他のプログラマブル装置、または他のデバイス上で実行する命令が、流れ図またはブロック図あるいはその両方のブロックまたは複数のブロックに指定された機能／作用を実行するべく、コンピュータ、他のプログラマブル装置、または他のデバイス上で行われることになる一連の動作ステップに、コンピュータ実行処理を生み出させるために、コンピュータ、他のプログラマブル・データ処理装置、または他のデバイス上にロードされてもよい。
図の流れ図およびブロック図は、本発明の様々な実施形態による、システム、方法、およびコンピュータ・プログラム製品の可能な実装形態のアーキテクチャ、機能、および動作を示す。この点について、流れ図またはブロック図における各ブロックは、指定された論理機能を実装するための１つまたは複数の実行可能命令を含む、命令のモジュール、セグメント、または一部を表すことができる。いくつかの代替実装形態において、ブロック内に記された機能は、図に記された順序とは異なる順序で発生してよい。例えば、連続して示される２つのブロックは実際に、関連する機能に応じて、実質的に並行に実行されてよく、またこれらのブロックは、時には逆の順番で実行されてもよい。ブロック図または流れ図あるいはその両方の各ブロック、およびブロック図または流れ図あるいはその両方におけるブロックの組合せは、指定された機能または作用を行うか、専用のハードウェアおよびコンピュータ命令の組合せを実行する専用のハードウェア・ベースのシステムによって実行されてよいということにも留意されたい。
図７を参照すると、縦型トランジスタを有するデバイス・レイアウトのための方法が例証的に示される。ブロック５０２において、デバイス・レイアウトは、マージ・ツール（図６、４７０）を用いることによって提供されるか（例えば、既存または候補デザイン）、作り出されるか、改善される。マージ・ツール４７０は、一連のデザイン・ツールの一部でよく、またレイアウトまたはデザインからの入力を使用して動かされる別々のツールまたはプログラムを含んでもよい。レイアウトまたはデザインは、最適化されるようにツールまたはプログラムに入力される。ツールまたはツール・スイートは、ネットワークまたは分散コンピュータ・システムで提供されてよい。
ブロック５０４において、マージするために領域が識別される。ブロック５０６において、縦型トランジスタを有する半導体デバイスのレイアウト内でマージするために活性エリア領域が識別される。活性エリア領域に隣接した充填（ダミー充填）または非充填領域が、活性領域とマージするためにレイアウト内で識別されてもよい。
ブロック５０８において、同じ電位を有する隣接活性エリア領域のセットが決定される。これは、充填領域または非充填領域の隣の、同じ固定電位、または固定電位もしくは過渡電位、あるいはその両方を有する隣接活性エリア領域のセットを決定することを含むことができる。他のマージ基準が考えられてもよい。
ブロック５１０において、マージされることになる隣接活性エリア領域のセットは、１つまたは複数の性能基準に基づいて優先順位を付けられる。１つまたは複数の性能基準は、抵抗、静電容量、変動低減（variability reduction）、温度抵抗、回路性能、および（例えば、性能の最悪を想定したシナリオ、またはレイアウト競合に基づいて評価する）最悪を想定した変動の低減（reduction of worst case variability）からなるグループから選択される。優先度は、マージが行われるべきときとやり方を決定するためのルールをセットすることによってセットされてよい。
ブロック５１２において、隣接活性エリア領域のセットは、優先度に応じて、さらに大きい活性エリア領域を形成するためにマージされる。隣接活性エリア領域のセットは、活性エリア領域のマージの優先順位に従って、これらの領域をマージするために、これらの領域の形状を変更することができる。
ブロック５１４において、隣接活性エリア領域のセットは、例えば、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、等の１つまたは複数の間といった、ロジック・デバイス間でマージされてよい。
ブロック５１６において、マージは、つながったバスは複数の別々の供給または接地接点を置換する１つまたは複数のつながったバスにさらに大きい活性エリア領域を接続することを含む。ブロック５１８において、マージは、隣接活性エリア領域のセットの間のトレンチ分離領域を減らすことを含む。ブロック５２０において、マージは、必要に応じて、セル境界を越えて隣接活性エリア領域のセットをマージすることを含む。これは、境界を越えて様々なドーパント伝導性を有することを含む。
ブロック５２２において、マージされた活性エリア領域、減少したシャロー・トレンチ・アイソレーション、共通の供給および接地レール、等を有する新しいレイアウトが出力される。新しいレイアウトは、いくつかある恩恵の中でも特に、電源に対する抵抗の減少および負荷の低下、ソースおよびドレイン領域にわたる抵抗の低下、活性エリアを共有するＶＦＥＴ間の静電容量の低下、非充填またはダミー充填領域のよりよい利用を含む。
マージされた活性エリア領域を有する縦型トランジスタのための好ましい実施形態（これは例証的なものであり、限定的なものではないということを意図する）を説明したが、上記の教示の観点から、修正および変更が当業者によって行われてもよいということに留意されたい。したがって、添付の特許請求の範囲によって概説されるような本発明の範囲に入る開示された特定の実施形態の中で変更が行われてよいということを理解されたい。このように、特許法で求められるように詳細かつ具体的に本発明の態様を説明したが、特許証によって保護される、請求されるものおよび望まれるものは、添付の特許請求の範囲に示される。

Claims (15)

  1. 縦型トランジスタを有するデバイス・レイアウトのための方法であって、
    縦型トランジスタを有する半導体デバイスのレイアウトにおける活性エリア領域を識別することと、
    識別した前記活性エリア領域から同じ電位を有する隣接活性エリア領域の複数のセットを決定することと、
    決定した前記セットの隣接活性エリア領域の接点の抵抗を下げる性能基準に基づいて、マージされることになる隣接活性エリア領域の前記セットが供給電位または接地電位に関係するかを指定することと、
    前記供給電位または接地電位に関係するかの指定に応じて、さらに大きい活性エリア領域を形成するために、指定した前記セットの隣接活性エリア領域をマージすることと
    を含み、
    前記レイアウト内の活性エリア領域に隣接した、誘電材料が充填の充填領域または誘電材料が非充填の非充填領域を識別することと、
    前記さらに大きい活性エリア領域を形成するために前記充填領域または前記非充填領域を、指定した前記セットの隣接活性エリア領域とマージすることと
    をさらに含む、
    方法。
  2. 前記同じ電位を有する隣接活性エリア領域の前記セットを決定することが、前記充填領域または前記非充填領域の隣に固定電位または過渡電位を有する隣接活性エリア領域の前記セットを決定することを含む、請求項１に記載の方法。
  3. 前記同じ電位を有する隣接活性エリア領域の前記セットを決定することが、同じ固定電位を有する隣接活性エリア領域の前記セットを決定することを含む、請求項１に記載の方法。
  4. 指定した前記セットの隣接活性エリア領域をマージすることが、前記活性エリア領域をマージするために前記活性エリア領域の形状を変更することを含む、請求項１に記載の方法。
  5. 指定した前記セットの隣接活性エリア領域をマージすることが、ロジック・デバイス間で前記ロジック・デバイスの活性エリア領域をマージすることを含む、請求項１に記載の方法。
  6. 前記ロジック・デバイスが、ＮＯＲゲート、インバータ、ＡＮＤゲート、ＯＲゲートおよびＮＡＮＤゲートからなるグループから選択される、請求項５に記載の方法。
  7. １つまたは複数のつながった共通バスに前記さらに大きい活性エリア領域を接続することであって、前記つながった共通バスが複数の別々の供給電圧または接地電圧の接点に取って代わる、接続することをさらに含む、請求項１に記載の方法。
  8. 指定した前記セットの隣接活性エリア領域をマージすることが、前記セットの隣接活性エリア領域間のトレンチ分離領域を減らすことをさらに含む、請求項１に記載の方法。
  9. 指定した前記セットの隣接活性エリア領域をマージすることが、セル境界を越えて前記セットの隣接活性エリア領域をマージすることを含む、請求項１に記載の方法。
  10. 縦型トランジスタを有するデバイス・レイアウトのためのコンピュータ可読プログラムを含む非一時的コンピュータ可読ストレージ媒体であって、前記コンピュータ可読プログラムが、コンピュータ上で実行されると、
    縦型トランジスタを有する半導体デバイスのレイアウトにおける活性エリア領域を識別することと、
    識別した前記活性エリア領域から同じ電位を有する隣接活性エリア領域の複数のセットを決定することと、
    決定した前記セットの隣接活性エリア領域の接点の抵抗を下げる性能基準に基づいて、マージされることになる隣接活性エリア領域の前記セットが供給電位または接地電位に関係するかを指定することと、
    前記供給電位または接地電位に関係するかの指定に応じて、さらに大きい活性エリア領域を形成するために、指定した前記セットの隣接活性エリア領域をマージすることと、
    前記レイアウト内の活性エリア領域に隣接した、誘電材料が充填の充填領域または誘電材料が非充填の非充填領域を識別することと、
    前記さらに大きい活性エリア領域を形成するために前記充填領域または前記非充填領域を、指定した前記セットの隣接活性エリア領域とマージすることと
    を行うステップを前記コンピュータに行わせる、コンピュータ可読ストレージ媒体。
  11. 前記同じ電位を有する隣接活性エリア領域の前記セットを決定することが、前記充填領域または前記非充填領域の隣に固定電位または過渡電位を有する隣接活性エリア領域の前記セットを決定することを含む、請求項１０に記載のコンピュータ可読ストレージ媒体。
  12. 前記同じ電位を有する隣接活性エリア領域の前記セットを決定することが、同じ固定電位を有する隣接活性エリア領域の前記セットを決定することを含む、請求項１０に記載のコンピュータ可読ストレージ媒体。
  13. 指定した前記セットの隣接活性エリア領域をマージすることが、ＮＯＲゲート、インバータ、ＡＮＤゲート、ＯＲゲートおよびＮＡＮＤゲートからなるグループから選択されるロジック・デバイス間で前記ロジック・デバイスの活性エリア領域をマージすることを含む、請求項１０に記載のコンピュータ可読ストレージ媒体。
  14. １つまたは複数のつながった共通バスに前記さらに大きい活性エリア領域を接続することであって、前記つながった共通バスが複数の別々の供給電圧または接地電圧の接点に取って代わる、接続することと、
    前記セットの隣接活性エリア領域間のトレンチ分離領域を減らすことと
    をさらに含む、請求項１０に記載のコンピュータ可読ストレージ媒体。
  15. 指定した前記セットの隣接活性エリア領域をマージすることが、セル境界を越えて前記セットの隣接活性エリア領域をマージすることを含む、請求項１０に記載のコンピュータ可読ストレージ媒体。
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