JPH10154754A - 半導体装置のレイアウトコンパクション方法 - Google Patents

Abstract

(57)【要約】 【課題】半導体装置の集積度を向上するとともに、特性
改善のための回路変更の回数を抑制する。 【解決手段】ステップ１で既存のテクノロジのＬＳＩの
レイアウトデータがファイル５から読み込まれ、このレ
イアウトデータがシュリンクされる。ファイル６のレイ
アウトデータは、ステップ２で新規レイアウトにより作
成してもよい。ステップ３で、ファイル６のレイアウト
データ及び作成すべきＬＳＩのプロセス基準値７に基づ
いて、レイアウトデータのセル（モジュール）がオブジ
ェクト単位に分解され、オブジェクトの最適化が行われ
る。ステップ４において、ファイル８の最適化されたオ
ブジェクトのデータ、ネットリスト９及び配線に関する
制約条件１０に基づいて複数のオブジェクトをマージし
てモジュール化が行われ、モジュール化に際してモジュ
ールのコンパクション処理が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置（ＬＳ
Ｉ）のレイアウトコンパクション方法に関する。近年の
ＬＳＩ製造技術の進歩に伴い、ディープサブミクロン
（ＭＯＳトランジスタのゲート幅が３．５μｍ以下）へ
と進んでいる。そのため、ＬＳＩの高集積化を図りつつ
ＬＳＩを確実に動作させるために、配線容量及び配線抵
抗による特性に対する要求を満たす必要がある。

【０００２】

【従来の技術】図２５は、従来、新たなテクノロジーの
ＬＳＩを設計する場合のフローを示す。まず、ステップ
１４０で論理設計が行なわれる。ステップ１４１でその
回路仕様に基づいて図２６に示すように論理回路１５０
が決定される。決定された論理回路におけるネットリス
トデータが抽出され、このネットリストデータがネット
リストファイル１３０に格納される。図２６に示す論理
回路１５０は、インバータ１５１、ＡＮＤ回路１５２、
及びフリップフロップ（ＦＦ）１５３を備える。インバ
ータ１５１はネットＮ２１を介して信号Ａを入力してい
る。ＡＮＤ回路１５２の一方の入力端子はネットＮ２２
を介してインバータ１５１の出力端子に接続され、ＡＮ
Ｄ回路１５２の他方の入力端子はネットＮ２３を介して
信号Ｂを入力している。ＦＦ１５３はＡＮＤ回路１５２
の出力信号をネットＮ２４を介してデータ端子Ｄに入力
するとともに、ネットＮ２５を介してクロック信号ＣＫ
を入力し、ネットＮ２６を介して出力信号を出力する。
従って、論理回路１５０ではネットＮ２１〜Ｎ２６のデ
ータとインバータ１５１、ＡＮＤ回路１５２、ＦＦ１５
３のデータが抽出される。

【０００３】次に、ステップ１４２において、ネットリ
ストファイル１３０のネットリストデータ及びセルライ
ブラリ１３１のセルデータに基づいてセルの自動レイア
ウトが行われる。図２７は図２６の論理回路１５０に対
応するレイアウト結果の例を示す。この場合には、１つ
のセル列１５４に対して前記インバータ１５１、ＡＮＤ
回路１５２及びＦＦ１５３にそれぞれ対応するセル１５
５，１５６，１５７が配置されている。

【０００４】ステップ１４３ではレイアウトデータのコ
ンパクション処理が行われ、コンパクション後のレイア
ウトデータはレイアウトデータファイル１３２に格納さ
れる。コンパクション処理は、セル間の間隔を縮めた
り、図２８に示すように、チップ１６０におけるセル列
１６１，１６２間の配線領域１６３における冗長配線１
６４，１６５，１６６を最短長で配線を行うことにより
配線領域１６３の間隔を詰めることにより行われる。

【０００５】ステップ１４４ではレイアウトデータから
各ネットの配線容量及び配線抵抗を抽出するバックアノ
ーテーションが行われる。抽出された各ネットの配線容
量及び配線抵抗はレイアウトデータファイル１３３に格
納される。図２７に示すレイアウト結果の場合には、ネ
ットＮ２２〜Ｎ２６の配線容量及び配線抵抗が抽出され
る。

【０００６】次のステップ１４５において、レイアウト
データファイル１３３のレイアウトデータ、配線容量デ
ータ及び配線抵抗データに基づいて、回路が正常に動作
するかどうかがシミュレーションされる。シミュレーシ
ョン結果が不良であれば、ステップ１４０に戻り論理設
計にフィードバックされる。シミュレーション結果が良
好であれば、レイアウトデータはＬＳＩ製造のための露
光データ作成に用いられる。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
ＬＳＩ設計におけるコンパクション処理ではセルベース
でセル間の間隔を縮めている。図２９に示すように、セ
ル１６８は無駄な空き領域１６９を備えていることが多
い。そのため、大規模な回路がセルベースでレイアウト
されると、無駄な空き領域が多くなり、コンパクション
処理を行っても集積度が上がらないという問題がある。
また、クリティカルパスを満たしたセルの配置、配線を
考慮して特性改善のための回路変更の回数が多くなる。

【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、半導体装置の集積度を
向上することができるとともに、半導体装置の特性改善
のための回路変更の回数を抑制することができ、半導体
装置の開発期間を短縮化することができる半導体装置の
レイアウトコンパクション方法を提供することにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、新規にレイアウトされた半導体
装置のレイアウトデータ、又は既存の半導体装置のレイ
アウトデータをシュリンクすることによって作成された
レイアウトデータを構成する種々のセルを、オブジェク
ト単位に分解する工程と、分解された各オブジェクトを
所望のプロセス基準値に基づいて最適化する工程と、最
適化された複数のオブジェクトのコンパクションを行っ
て新たなセルを作成する工程と、レイアウトデータにお
ける複数のセルを移動させてコンパクションを行う工程
とを含む。

【００１０】請求項２の発明は、セルを作成する工程
は、複数のオブジェクトを領域を共用化してマージする
ことを備える。請求項３の発明は、コンパクション工程
において、複数のセルを接続するネットの動作条件を指
定することによりコンパクションを行うようにした。

【００１１】（作用）請求項１の発明では、新たに作成
されたセル内の無駄な空き領域が低減されるため、新た
に作成されたセルの縮小化が可能になり、半導体装置の
集積度が向上される。

【００１２】請求項２の発明では、新たに作成されたセ
ルがより縮小化される。請求項３の発明では、ネットの
動作条件に基づいて回路特性を満たすように配線抵抗及
び配線容量が調整される。

【００１３】

【発明の実施の形態】

［第１の実施の形態］以下、本発明の第１の実施の形態
を図１〜図１２に従って説明する。

【００１４】図１は新たなテクノロジのＬＳＩのレイア
ウトデータを作成するためのレイアウトコンパクション
処理のフロー図である。まず、ステップ１で既存のテク
ノロジのＬＳＩのレイアウトデータを格納した第１のモ
ジュール物理データファイル５からレイアウトデータが
読み込まれ、このレイアウトデータにおける各セル（又
はモジュールという）のデータが所定の縮小率にてシュ
リンクされる。シュリンクされた各モジュールのデータ
は、作成すべきＬＳＩのレイアウトデータとして第２の
モジュール物理データファイル６に格納される。

【００１５】第２のモジュール物理データファイル６に
格納するレイアウトデータは、ステップ２にて新規レイ
アウトにより作成してもよい。この新規レイアウトは、
作成すべきＬＳＩの設計基準に従って作成された新たな
セルライブラリのセルデータに基づいて行われる。

【００１６】図２は作成すべきＬＳＩ上に形成される論
理回路２０を示す。論理回路２０は、インバータ２１、
２つのフリップフロップ（ＦＦ）２２，２３、ＡＮＤ回
路２４、及びＮＯＲ回路２５を備える。インバータ２１
はネットＮ１を介して信号Ｄ１を入力している。ＦＦ２
２はインバータ２１の出力信号をネットＮ２を介してデ
ータ端子Ｄに入力するとともに、ネットＮ３ａを介して
クロック信号ＣＫを入力している。ＦＦ２３はＦＦ２２
の出力信号をネットＮ６を介してデータ端子Ｄに入力す
るとともに、ネットＮ３ｂを介してクロック信号ＣＫを
入力している。ＡＮＤ回路２４の一方の入力端子はネッ
トＮ７を介してＦＦ２３の出力端子に接続され、ＡＮＤ
回路２４の他方の入力端子はネットＮ４を介して信号Ｄ
２を入力している。ＮＯＲ回路２５の一方の入力端子は
ネットＮ８を介してＡＮＤ回路２４の出力端子に接続さ
れ、ＮＯＲ回路２５の他方の入力端子はネットＮ５を介
して信号Ｄ３を入力している。

【００１７】図３は図２の論理回路２０に対応して第２
のモジュール物理データファイル６に格納されたレイア
ウトデータを示す。チップ３０上には複数のセル列３１
〜３３が配置されている。各セル列３１〜３３間、セル
列３１，３４の外方には配線領域３４〜３７が配置され
ている。セル列３１に対して前記インバータ２１に対応
するセル３８が配置され、セル列３２に対して前記ＦＦ
２２に対応するセル３９が配置され、さらにセル列３３
に対して前記ＦＦ２３、ＡＮＤ回路２４及びＮＯＲ回路
２５にそれぞれ対応するセル４０，４１，４２が配置さ
れている。

【００１８】ステップ３において、第２のモジュール物
理データファイル６のレイアウトデータ及び作成すべき
ＬＳＩのプロセス基準値７に基づいて、レイアウトデー
タにおける各モジュールがオブジェクト単位に分解され
るとともに、オブジェクトの最適化が行われる。最適化
された各オブジェクトのデータはオブジェクト物理デー
タファイル８に格納される。

【００１９】例えば、図４は図３のレイアウトデータに
おけるセル３８を示し、セル３８はオブジェクトとして
のｐＭＯＳトランジスタ４５及びｎＭＯＳトランジスタ
４６からなる。ｐＭＯＳトランジスタ４５及びｎＭＯＳ
トランジスタ４６は共通のゲート４７及び出力線４８を
備えている。ｐＭＯＳトランジスタ４５上には高電位電
源配線４９が設けられ、ｎＭＯＳトランジスタ４６上に
低電位電源配線５０が設けられている。ｐＭＯＳトラン
ジスタ４５はｎウェル５１内に一対のｐ型拡散領域５２
を備え、両ｐ型拡散領域５２間上を通過するようにゲー
ト４７が設けられている。ｎＭＯＳトランジスタ４６は
ｐウェル５３内に一対のｎ型拡散領域５４を備え、両ｎ
型拡散領域５４間上を通過するようにゲート４７が設け
られている。

【００２０】図３に示すセル３８は、図５（ａ）に示す
ｐＭＯＳトランジスタ（オブジェクト）４５と、図５
（ｂ）に示すｎＭＯＳトランジスタ（オブジェクト）４
６とに分解される。

【００２１】また、図６は図３のレイアウトデータにお
けるセル３９を示し、セル３９は３つのｐＭＯＳトラン
ジスタよりなるトランジスタ群５６と、３つのｎＭＯＳ
トランジスタよりなるトランジスタ群５７からなる。ト
ランジスタ群５６，５７は３つの共通のゲート５８〜６
０を備えている。トランジスタ群５６上には高電位電源
配線６１が設けられるとともに、信号線６２が設けられ
ている。トランジスタ群５７上には低電位電源配線６３
が設けられるとともに、信号線６４が設けられている。
トランジスタ群５６はｎウェル６４内に４つのｐ型拡散
領域６５を備え、互いに隣接するｐ型拡散領域６５間上
を通過するようにゲート５８〜６０が設けられている。
トランジスタ群５７はｐウェル６７内に４つのｎ型拡散
領域６８を備え、互いに隣接するｎ型拡散領域６８間上
を通過するようにゲート５８〜６０が設けられている。

【００２２】従って、セル３９のトランジスタ群５６
は、図７（ａ）〜（ｃ）に示すｐＭＯＳトランジスタ
（オブジェクト）７１〜７３に分解され、トランジスタ
群５７は図７（ｄ）〜（ｆ）に示すｎＭＯＳトランジス
タ（オブジェクト）７４〜７６に分解される。

【００２３】そして、図７に示すオブジェクト７１〜７
６は図８に示すように最適化される。図７（ａ），
（ｄ）に示すオブジェクト７１，７４はゲート５８が直
線状であるため、このままで最適になる。図７（ｂ），
（ｅ）に示すオブジェクト７２，７５はゲート５９にク
ランク部があるため、図８（ｂ），（ｅ）に示すように
４５°のゲート５９Ａ，５９Ｂに最適化されたオブジェ
クト７２Ａ，７５Ａが形成される。図７（ｃ），（ｆ）
に示すオブジェクト７３，７６はゲート６０にクランク
部があるため、図８（ｃ），（ｆ）に示すように４５°
のゲート６０Ａ，６０Ｂに最適化されたオブジェクト７
３Ａ，７６Ａが形成される。

【００２４】そして、ステップ４において、オブジェク
ト物理データファイル８のオブジェクトのデータ、ネッ
トリスト９及び配線に関する制約条件１０に基づいて複
数のオブジェクトをマージすることによりモジュール化
が行われるとともに、このモジュール化に際してモジュ
ールのコンパクション処理が行われる。コンパクション
処理は、図１１に示すように互いに隣接したオブジェク
ト７７，７８間の間隔Ｌ１がＬ２（＜Ｌ１）に縮められ
たり、図１２に示すようにオブジェクト７９自体が所定
の縮小率にてオブジェクト７９Ａにシュリンクされたり
することによって行われる。モジュール化されたデータ
は第３のモジュール物理データファイル１１に格納され
る。このモジュール化によって元のモジュールにおける
空き領域を除去することができ、モジュール自体の縮小
が可能となり、ＬＳＩの集積度が向上される。

【００２５】従って、図８（ａ）〜（ｃ）に示すオブジ
ェクト７１，７２Ａ，７３Ａは、互いに隣接するｐ型拡
散領域６５を共有化させることにより、図９に示すトラ
ンジスタ群５６Ａにマージされる。図８（ｄ）〜（ｆ）
に示すオブジェクト７４，７５Ａ，７６Ａは、互いに隣
接するｎ型拡散領域６８を共有化させることにより、図
９に示すトランジスタ群５７Ａにマージされ、新たなモ
ジュール３９Ａが生成される。

【００２６】図１０は、第３のモジュール物理データフ
ァイル１１に格納されたモジュールデータに基づくレイ
アウトデータを示す。図３に示したチップ３０におい
て、各配線領域３５〜３７における冗長配線を最短長で
配線することにより、図１０に示すように、各配線領域
３５Ａ，３６Ａ，３７Ａの間隔が詰まっている。また、
クロック信号ＣＫの周波数を指定する制約条件に基づい
てクロック信号ＣＫのネットＮ３ａ，Ｎ３ｂは太幅配線
で配線されている。

【００２７】さて、本実施の形態は、以下の効果があ
る。 （１）本形態ではレイアウトデータにおけるセルをオブ
ジェクト単位に分解し、各オブジェクトをプロセス基準
値に基づいて最適化する。そして、最適化したオブジェ
クトにコンパクション処理を行いながらマージしてモジ
ュール化する（新たなセルを生成する）ようにしてい
る。そのため、新たなセル内の無駄な空き領域を抑制で
き、ＬＳＩの集積度を向上することができる。

【００２８】（２）本形態では、オブジェクトをマージ
してモジュール化するに際して、制約条件１０に基づい
て配線容量や配線抵抗を考慮しているため、ＬＳＩとし
て動作可能なレイアウトデータを容易に作成することが
でき、特性改善のための回路変更の回数を抑制すること
ができ、よってＬＳＩの開発期間を短縮化することがで
きる。

【００２９】［第２の実施の形態］次に、本発明の第２
の実施の形態を図１３〜図２４に従って説明する。本形
態は、セル内のコンパクションに加えて、複数のセル同
士をマージすることにより、新たなレイアウトデータを
作成するものである。

【００３０】図１３は第１の実施の形態における第２の
モジュール物理データファイル６に格納されたレイアウ
トデータを示す。チップ８０上には複数のセル列８１〜
８３が配置されている。各セル列８１〜８３間、セル列
８１，８４の外方には配線領域８４〜８７が配置されて
いる。セル列８２に対して所定の論理回路を構成するセ
ル８８，８９が配置されている。

【００３１】図１４が図１３のレイアウトデータにおけ
るセル８８であるとする。セル８８はオブジェクトとし
てのｐＭＯＳトランジスタ９０及びｎＭＯＳトランジス
タ９１からなる。ｐＭＯＳトランジスタ９０及びｎＭＯ
Ｓトランジスタ９１は共通のゲート９２及び出力線９３
を備えている。ｐＭＯＳトランジスタ９０上には高電位
電源配線９４が設けられ、ｎＭＯＳトランジスタ９１上
に低電位電源配線９５が設けられている。ｐＭＯＳトラ
ンジスタ９０はｎウェル９６内に一対のｐ型拡散領域９
７を備え、両ｐ型拡散領域９７間上を通過するようにゲ
ート９２が設けられている。ｎＭＯＳトランジスタ９１
はｐウェル９８内に一対のｎ型拡散領域９９を備え、両
ｎ型拡散領域９９間上を通過するようにゲート９２が設
けられている。

【００３２】図１４に示すセル８８は、図１５（ａ）に
示すｐＭＯＳトランジスタ（オブジェクト）９０と、図
１５（ｂ）に示すｎＭＯＳトランジスタ（オブジェク
ト）９１とに分解される。図１５（ａ），（ｂ）に示す
オブジェクト９０，９１は、図１６（ａ），（ｂ）に示
すように４５°のゲート９２Ａ，９２Ｂを備えたオブジ
ェクト９０Ａ，９１Ａに最適化される。

【００３３】図１６（ａ），（ｂ）に示すオブジェクト
９０Ａ，９１Ａを図１７（ａ），（ｂ）に示すようにミ
ラー反転し、図１８に示すようにオブジェクト９０Ａ，
９１Ａをマージすることにより図１８に示すセル８８Ａ
が作成される。

【００３４】また、図１９が図１３のレイアウトデータ
におけるセル８９であるとする。セル８９は３つのｐＭ
ＯＳトランジスタよりなるトランジスタ群１００と、３
つのｎＭＯＳトランジスタよりなるトランジスタ群１０
１からなる。トランジスタ群１００，１０１は３つの共
通のゲート１０２〜１０４を備えている。トランジスタ
群１００上には高電位電源配線１０５が設けられ、トラ
ンジスタ群１０１上には低電位電源配線１０６が設けら
れている。トランジスタ群１００はｎウェル１０７内に
４つのｐ型拡散領域１０８を備え、互いに隣接するｐ型
拡散領域１０８間上を通過するようにゲート１０２〜１
０４が設けられている。トランジスタ群１０１はｐウェ
ル１０９内に４つのｎ型拡散領域１１０を備え、互いに
隣接するｎ型拡散領域１１０間上を通過するようにゲー
ト１０２〜１０４が設けられている。

【００３５】従って、セル８９のトランジスタ群１００
は、図２０（ａ）〜（ｃ）に示すｐＭＯＳトランジスタ
（オブジェクト）１１１〜１１３に分解され、トランジ
スタ群１０１は図２０（ｄ）〜（ｆ）に示すｎＭＯＳト
ランジスタ（オブジェクト）１１４〜１１６に分解され
る。

【００３６】そして、図２０に示すオブジェクト１１１
〜１１６は図２１に示すように最適化される。図２０
（ａ），（ｄ）に示すオブジェクト１１１，１１４は図
２１（ａ），（ｄ）に示すように４５°のゲート１０２
Ａ，１０２Ｂを備えたオブジェクト１１１Ａ，１１４Ａ
に最適化される。図２０（ｂ），（ｅ）に示すオブジェ
クト１１２，１１５は、図２１（ｂ），（ｅ）に示すよ
うに４５°のゲート１０３Ａ，１０３Ｂを備えたオブジ
ェクト１１２Ａ，１１５Ａに最適化される。図２０
（ｃ），（ｆ）に示すオブジェクト１１３，１１６は、
図２１（ｃ），（ｆ）に示すように４５°のゲート１０
４Ａ，１０４Ｂを備えたオブジェクト１１３Ａ，１１６
Ａに最適化される。

【００３７】従って、図２１（ａ）〜（ｃ）に示すオブ
ジェクト１１１Ａ〜１１３Ａは、互いに隣接するｐ型拡
散領域１０８を共有化させることにより、図２２に示す
トランジスタ群１００Ａにマージされる。図２１（ｄ）
〜（ｆ）に示すオブジェクト１１４Ａ〜１１６Ａは、互
いに隣接するｎ型拡散領域１１０を共有化させることに
より、図２２に示すトランジスタ群１０１Ａにマージさ
れる。その結果、トランジスタ群１００Ａ及びトランジ
スタ群１０１Ａによって新たなモジュール８９Ａが生成
される。

【００３８】この後、モジュール８８Ａのオブジェクト
９０Ａにおけるｐ型拡散領域９７とモジュール８９Ａの
オブジェクト１００Ａにおけるｐ型拡散領域１０８とを
共有化させてマージすることにより、トランジスタ群１
１９が生成される。モジュール８８Ａのオブジェクト９
１Ａにおけるｎ型拡散領域９９とモジュール８９Ａのオ
ブジェクト１０１Ａにおけるｎ型拡散領域１１０とを共
有化させてマージすることにより、トランジスタ群１２
０が生成される。その結果、トランジスタ群１１９及び
トランジスタ群１２０によって新たなモジュール１１８
が生成される。

【００３９】図２４は、コンパクション後のレイアウト
データを示す。図１３に示したチップ８０において、各
配線領域８４〜８７における冗長配線を最短長で配線す
ることにより、図２４に示すように、各配線領域８４Ａ
〜８７Ａの間隔が詰まっている。また、図１３に示した
セル８８，８９は新たなモジュール１１８にマージされ
ているため、図２４においてチップ８０Ａの左右方向の
寸法も縮小化されている。

【００４０】さて、本実施の形態は、第１の実施の形態
の効果に加えて、複数のセル同士をマージすることによ
り、新たなレイアウトデータを作成しているので、ＬＳ
Ｉの集積度をより向上することができる。

【００４１】

【発明の効果】本発明は、以上説明したように構成され
ているため、次のような優れた効果がある。

【００４２】以上詳述したように、請求項１及び２の発
明は、半導体装置の集積度を向上することができる。請
求項３の発明は、半導体装置の特性改善のための回路変
更の回数を抑制することができ、半導体装置の開発期間
を短縮化することができる。

【図面の簡単な説明】

【図１】第１の実施の形態のレイアウトコンパクション
処理を示すフロー図

【図２】論理回路の一例を示す回路図

【図３】図２の論理回路に対応する一例のレイアウト図

【図４】セルを示す説明図

【図５】オブジェクトへの分解を示す説明図

【図６】セルを示す説明図

【図７】オブジェクトへの分解を示す説明図

【図８】ゲートの最適化を示す説明図

【図９】オブジェクトのマージ及びコンパクションを示
す説明図

【図１０】図２の論理回路に対応するコンパクション後
のレイアウト図

【図１１】コンパクション方法を示す説明図

【図１２】コンパクション方法を示す説明図

【図１３】第２の形態におけるレイアウト図

【図１４】セルを示す説明図

【図１５】オブジェクトへの分解を示す説明図

【図１６】ゲートの最適化を示す説明図

【図１７】オブジェクトをミラー反転した状態を示す説
明図

【図１８】オブジェクトのマージ及びコンパクションを
示す説明図

【図１９】セルを示す説明図

【図２０】オブジェクトへの分解を示す説明図

【図２１】ゲートの最適化を示す説明図

【図２２】オブジェクトのマージ及びコンパクションを
示す説明図

【図２３】オブジェクトのマージ及びコンパクションを
示す説明図

【図２４】第２の形態におけるコンパクション後のレイ
アウト図

【図２５】従来のＬＳＩのレイアウトを示すフロー図

【図２６】論理回路の一例を示す回路図

【図２７】図２６の論理回路に対応する一例のレイアウ
ト図

【図２８】配線時のコンパクション処理を示す説明図

【図２９】セルのレイアウトパターンを示す説明図

【符号の説明】

７ プロセス基準値 １０ 動作条件としての制約条件 ３８，３９ セル ４５，４６，７１〜７６ オブジェクト

Claims (3)

【特許請求の範囲】
1. 【請求項１】 新規にレイアウトされた半導体装置のレ
   イアウトデータ、又は既存の半導体装置のレイアウトデ
   ータをシュリンクすることによって作成されたレイアウ
   トデータを構成する種々のセルを、オブジェクト単位に
   分解する工程と、 分解された各オブジェクトを所望のプロセス基準値に基
   づいて最適化する工程と、 最適化された複数のオブジェクトのコンパクションを行
   って新たなセルを作成する工程と、 レイアウトデータにおける複数のセルを移動させてコン
   パクションを行う工程とを含む半導体装置のレイアウト
   コンパクション方法。
2. 【請求項２】 前記セルを作成する工程は、複数のオブ
   ジェクトを領域を共用化してマージすることを備える請
   求項１に記載の半導体装置のレイアウトコンパクション
   方法。
3. 【請求項３】 前記コンパクション工程において、複数
   のセルを接続するネットの動作条件を指定することによ
   りコンパクションを行うようにした請求項１又は２に記
   載の半導体装置のレイアウトコンパクション方法。