JP2007128933A - 荷電粒子線描画データの作成方法及び荷電粒子線描画データの変換方法 - Google Patents
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Abstract
【構成】 本発明は、回路の設計データ10から電子線を用いて描画するための描画データ12を作成する方法において、描画する第1のチップ領域を複数の第2のチップ領域に分割する工程(S101)と、分割された各第2のチップ領域を複数の仮想領域に仮想分割し、各仮想領域ごとにセルパターンを配置するための配置情報ファイルを作成する工程(S102)と、セルパターンデータファイルを作成する工程(S104)と、を備え、各第2のチップ領域ごとに、複数の仮想領域から参照されるセルパターンデータを1つのコモンデータファイルとして作成することを特徴とする。本発明によれば、処理効率の優れた描画データの変換が可能な描画データを作成することができる。
【選択図】 図1
Description
可変成形型電子線描画装置(EB(Electron beam)描画装置)における第1のアパーチャ410には、電子線442を成形するための矩形例えば長方形の開口411が形成されている。また、第2のアパーチャ420には、第1のアパーチャ410の開口411を通過した電子線442を所望の矩形形状に成形するための可変成形開口421が形成されている。荷電粒子ソース430から照射され、第1のアパーチャ410の開口411を通過した電子線442は、偏向器により偏向され、第2のアパーチャ420の可変成形開口421の一部を通過して、所定の一方向(例えば、X方向とする)に連続的に移動するステージ上に搭載された試料に照射される。すなわち、第1のアパーチャ410の開口411と第2のアパーチャ420の可変成形開口421との両方を通過できる矩形形状が、X方向に連続的に移動するステージ上に搭載された試料440の描画領域に描画される。第1のアパーチャ410の開口411と第2のアパーチャ420の可変成形開口421との両方を通過させ、任意形状を作成する方式を可変成形方式という。
ここで、上記特許文献1に記載されている描画データのように基本パターンデータと配置情報とを組みとした情報とに分け1つの基本パターンデータに対して複数の配置情報を定義することによってデータ量低減を図ることができるが、1つのデータファイルに一続きに羅列しているため、データの自由度が低く配置情報の再構成などができないといった問題が残る。
図22は、セル配置情報ファイルとセルパターン情報ファイルの一例を示す図である。
図22では、描画データを基本パターンデータとなるセルパターンデータとかかるセルの配置情報とに分けて、それぞれセルパターン情報ファイルとセル配置情報ファイルという別のファイルとして生成する。別のファイルとして生成することで、データの自由度を向上させ、配置情報の再構成などを可能としている。そして、配置情報については、1つのチップを複数の領域(エリア)に分け、領域ごとにまとめて格納(登録)している。また、セルパターンデータについては、1つのチップ内で複数の領域(エリア)から参照される共通化できるセルパターンデータについては、コモンデータとして1つのファイルに格納(登録)している。そして、共通化できないセルパターンデータについては、チップ内の領域ごとのローカルデータとしてそれぞれ1つのファイルに格納(登録)している。
回路の設計データから荷電粒子線を用いて描画するための描画データを作成する荷電粒子線描画データの作成方法において、
設計データに基づいて、描画する第1のチップ領域を複数の第2のチップ領域に分割するチップ領域分割工程と、
分割された前記複数の第2のチップ領域の各第2のチップ領域を複数の仮想領域に仮想分割し、仮想分割された複数の仮想領域の各仮想領域ごとに複数の構成要素パターンのいずれかのパターンを配置するための配置情報を含む配置情報ファイルを前記描画データの一部として作成する配置情報ファイル作成工程と、
設計データに基づいて、上述した複数の構成要素パターンの各パターン情報を含むパターン情報ファイルを描画データの一部として作成するパターン情報ファイル作成工程と、
を備え、
上述したパターン情報ファイル作成工程において、複数の第2のチップ領域の各第2のチップ領域ごとに、各第2のチップ領域内の複数の仮想領域から参照されるパターン情報を1つのパターン情報ファイルとして作成することを特徴とする。
荷電粒子線を用いて描画するための、複数のチップ領域の各チップ領域ごとに配置される複数の構成要素パターンのパターン情報が含まれる描画データを入力する入力工程と、
入力された描画データを、第1の記憶装置に記憶する第1の記憶工程と、
描画データに含まれる複数の構成要素パターンのパターン情報のうち、上述した複数のチップ領域の各チップ領域ごとに各チップ領域内で複数回参照される構成要素パターンのパターン情報を第1の記憶装置から第2の記憶装置に記憶する第2の記憶工程と、
複数回参照される構成要素パターンのパターン情報を第2の記憶装置から読み出し、1回参照される構成要素パターンのパターン情報を第1の記憶装置から読み出して、それぞれ荷電粒子線描画装置内で用いるフォーマットのデータに変換する装置内フォーマット変換工程と、
を備えたことを特徴とする。
図1は、実施の形態1における電子線描画データの作成方法と電子線描画データの変換方法との要部工程を示すフローチャート図である。
図1に示すように、設計データ10を描画データ作成装置にて変換して描画データ12を作成する。そして、作成された描画データ12を電子線描画装置内に入力して装置内部データ14に変換する。図1において、電子線描画データの作成方法は、チップ領域分割工程(S101)と、配置情報ファイル作成工程の一例となるセル配置情報ファイル作成工程(S102)と、パターン情報ファイル作成工程の一例となるセルパターン情報ファイル作成工程(S104)と、リンク情報ファイル作成工程(S106)という一連の工程を実施する。そして、電子線描画データの変換方法は、入力工程(S108)と、装置内フォーマット変換工程(S112)という一連の工程を実施する。
図2において、荷電粒子線描画装置の一例となる可変成形型EB描画装置100は、描画部150と制御部160を備えている。制御部160は、制御回路110、描画データ処理回路120を備えている。描画データ処理回路120は、磁気ディスク装置等の記憶装置122、基板の一例となる複数の装置内フォーマット変換回路124を有している。描画部150は、電子鏡筒102、XYステージ105、電子銃201、照明レンズ202、第1のアパーチャ203、投影レンズ204、偏向器205、第2のアパーチャ206、対物レンズ207、偏向器208、ファラデーカップ209を有している。図2では、本実施の形態1を説明する上で必要な構成部分以外については記載を省略している。可変成形型EB描画装置100にとって、通常、必要なその他の構成が含まれることは言うまでもない。
図3において、描画データ作成装置300は、チップ領域分割回路302、セル配置情報ファイル作成回路310、セルパターン情報ファイル作成回路320、リンク情報ファイル作成回路330を備えている。図3では、本実施の形態1を説明する上で必要な構成部分以外については記載を省略している。描画データ作成装置300にとって、通常、必要なその他の構成が含まれることは言うまでもない。例えば、入出力手段等の図示は省略している。
設計データ10では、チップ上に複数のセルが配置され、そして、各セルには、かかるセルを構成するパターンとなる図形が配置されている。そして、描画データ12では、図4に示すように、描画領域が、チップの層、チップ領域を例えばy方向に向かって短冊状に複数の仮想領域に分割したフレームの層、フレーム領域を所定の大きさの領域に分割したブロックの層、上述したセルの層、かかるセルを構成するパターンとなる図形の層といった一連の複数の内部構成単位ごとに階層化されている。そして、装置内部データ14は、さらに、クラスタの層を内部構成単位として有している。図4では、階層数が多い装置内部データ14を一例として記載している。
例えば、チップ内の各フレームに図5に示すようなセルA、セルB、セルC、セルD、セルE、セルFが配置されているとする。具体的に言えば、エリア1となるフレーム1の領域には、P1の位置にセルAが、P2の位置にセルB、P3の位置にセルDが配置されている。各セルがフレームのどの位置に配置されるかについては各セルの基準点の位置により決めればよい。エリア2となるフレーム2の領域には、P4の位置にセルBが、P5の位置にセルAが配置されている。エリア3となるフレーム3の領域には、P6の位置にセルCが、P7の位置にセルDが、P8の位置にセルAが配置されている。エリア4となるフレーム4の領域には、P9の位置にセルDが、P10の位置にセルEが、P11の位置にセルFが配置されている。
図6は、チップ領域分割した一例を示す図である。
図6に示すように、元々1つのチップ領域であった領域を複数のチップ領域に分割する。図6では、一例として、新たに分割されたチップ領域1には、エリア1となるフレーム1の領域とエリア2となるフレーム2の領域が含まれる。そして、新たに分割されたチップ領域2には、エリア3となるフレーム3の領域とエリア4となるフレーム4の領域が含まれる。元々1つのチップ領域であった領域を複数のチップ領域に分割することで、1つのチップ領域のデータ量を減らすことができる。その結果、各チップ領域のデータ処理時間を短縮することができる。
図7(a)に示すように、分割されたチップ領域ごとの各セル配置情報ファイルには、描画する領域を複数の仮想領域に仮想分割した複数のフレーム領域の各フレーム領域ごとに、複数の構成要素パターンであるセルA〜Fのいずれかを配置するための配置情報が含まれている。セル配置情報は、セルの基準点の位置情報等で示される。ここでは、チップ領域1用のセル配置情報ファイルのファイルヘッダに続き、エリア1ヘッダ、エリア1内に配置されたセル配置情報P1、セル配置情報P2、セル配置情報P3、エリア2ヘッダ、エリア2内に配置されたセル配置情報P4、セル配置情報P5が格納(定義、或いは記載)されている。そして、チップ領域2用のセル配置情報ファイルのファイルヘッダに続き、エリア3ヘッダ、エリア3内に配置されたセル配置情報P6、セル配置情報P7、セル配置情報P8、エリア4ヘッダ、エリア4内に配置されたセル配置情報P9、セル配置情報P10、セル配置情報P11が格納(定義、或いは記載)されている。図7では、一例として、2つのチップ領域しか記載していないが、さらに多くのチップ領域があっても構わないことは言うまでもない。
各セル配置情報Pnには、セルサイズ(Xn,Yn)、セル配置位置(Xn,Yn)、リンク情報インデックス(k)が含まれている。かかるデータにより、セル配置情報ファイルでは、各フレームに配置されるセルのサイズ、位置、そして後述するセルパターン情報へとリンクさせるための情報を把握することができる。
図7(b)に示すように、セルパターン情報ファイルには、複数の構成要素パターンであるセルA〜Fの各パターン情報が含まれている。ここでは、複数のフレーム領域から参照される共通化できるセルパターンデータについては、コモンデータとして、共通化できないセルパターンデータについては、各チップ内のフレーム領域ごとのローカルデータとしてそれぞれファイルに格納(定義、或いは記載)している。そして、図7(b)に示すように、セルパターン情報ファイル作成回路320は、分割されたチップ領域ごとにコモンデータを1つのファイルとして作成する。そして、各チップ領域ごとに閉じた系となるようにセルパターン情報ファイルが作成されている。特に、コモンデータについて、各チップ領域ごとに閉じた系となるようにセルパターン情報ファイルを作成する。
ここで、MPU(Micro Processing Unit)等のデータ構造は、共通化できるセルがチップ全面に散らばっているわけではなく、一定の領域に固まっていることが多い。よって、かかるデータ構造の特徴を生かして、コモンデータを分割前の元々のチップ領域に対して1つのファイルを作成するようにしないで、分割された複数のチップ領域の各チップ領域ごとに別々のファイルとして作成することで、ファイルサイズを小さくし、1つのファイルに格納(定義、或いは記載)されたセルパターンデータ数を低減することができる。その結果、各セルパターンデータを参照する場合に所望するセルパターンデータへのアクセス時間を短縮することができる。
図9に示すように、リンク情報ファイルには、セル配置情報とセルパターン情報とをリンクさせるリンク情報が含まれる。ここでは、リンク情報ファイルのファイルヘッダに続き、パターンデータ種別ごとに、ファイル識別子、パターンデータアドレスが順に格納(定義、登録、或いは記載)されている。例えば、図7に示すように、セル配置情報P1には、セルAが配置される。そこで、図8に示したセル配置情報P1におけるリンク情報インデックス(k)に、セルAパターンデータのアドレスへとつながるセルAパターンデータが格納(定義、登録、或いは記載)されたチップ1用コモンデータファイルの識別子を格納(定義、或いは記載)しておくことにより、チップ1用コモンデータファイルとリンクさせることができる。そして、リンク情報ファイルにおけるファイル識別子に続くパターンデータアドレスにより、セルパターンデータAとリンクさせることができる。
図11は、図10に示す描画データ処理回路の動作を説明するためのブロック図である。
図10において、描画データ処理回路120は、基板の一例となる複数の装置内フォーマット変換回路124(a,b,・・・)を備えている。各装置内フォーマット変換回路124内には、それぞれ、メモリ126と例えばCPU(Central Processing Unit)等で構成される複数のデータ変換回路125(a,b,・・・)が配置されている。各装置内フォーマット変換回路124は、バス128を介して記憶装置122に接続されている。そして、各装置内フォーマット変換回路124内でもバス129を介してメモリ126に接続されている。図10では、本実施の形態1を説明する上で必要な構成部分以外については記載を省略している。描画データ処理回路120にとって、通常、必要なその他の構成が含まれることは言うまでもない。例えば、入出力手段等の図示は省略している。
上述した各実施の形態では、セル配置情報ファイルとセルパターン情報ファイルとをリンクさせる場合に、リンク情報ファイルという別のファイルに格納(定義、登録、或いは記載)された情報を用いていたが、実施の形態2では、リンク情報ファイルという別のファイルを用いない場合について説明する。可変成形型EB描画装置100の装置構成は、実施の形態1と同様で構わないため説明を省略する。描画データ作成装置300の装置構成は、図3の構成の内、リンク情報ファイル作成回路330を省略できる点以外は、実施の形態1と同様で構わないため説明を省略する。また、図1において、電子線描画データの作成方法は、リンク情報ファイル作成工程(S106)を省略できる点以外は、実施の形態1と同様である。
そして、図1におけるS102において、セル配置情報ファイル作成工程として、設計データ10が描画データ作成装置300に入力されると、セル配置情報ファイル作成回路310は、設計データ10に基づいて、セル配置情報ファイルを作成する。
図12(a)に示すように、分割された各チップ領域のセル配置情報ファイルには、描画する領域を複数の仮想領域に仮想分割した前記複数のフレーム領域の各フレーム領域ごとに、複数の構成要素パターンであるセルA〜Fのいずれかを配置するための配置情報が含まれている。ここでは、各セル配置情報に参照するコモンデータファイルの識別子(ID)が格納(定義、或いは記載)されている。その他は、図7(a)と同様であるため説明を省略する。
各セル配置情報Pnには、セルサイズ(Xn,Yn)、セル配置位置(Xn,Yn)、セルパターンデータアドレスが含まれている。かかるデータにより、セル配置情報ファイルでは、各フレームに配置されるセルのサイズ、位置を把握することができる。そして、識別されたコモンデータファイル内でのセルパターンデータアドレスを把握することができる。
図12(b)に示すセルパターン情報ファイルは、図7(b)と同様であるため説明を省略する。実施の形態2でも、実施の形態1と同様、分割された各チップ領域ごとにコモンデータを1つのファイルとして作成することで、ファイルサイズを小さくし、1つのファイルに格納(定義、或いは記載)されたセルパターンデータ数を低減することができる。その結果、各セルパターンデータを参照する場合に所望するセルパターンデータへのアクセス時間を短縮することができる。
図14は、実施の形態3における電子線描画データの作成方法と電子線描画データの変換方法との要部工程を示すフローチャート図である。
図14に示すように、設計データ10を描画データ作成装置にて変換して描画データ12を作成する。そして、作成された描画データ12を電子線描画装置内に入力して装置内部データ14に変換する。図14において、電子線描画データの作成方法は、上述した各実施の形態と同様で構わないため説明を省略する。そして、電子線描画データの変換方法は、入力工程(S108)と、データ記憶工程(1)(S1602)と、データ記憶工程(2)(S1604)と、装置内フォーマット変換工程(S112)という一連の工程を実施する。
可変成形型EB描画装置100や描画データ作成装置300の装置構成は、実施の形態1と同様で構わないため説明を省略する。また、図14におけるS101〜S108までは、各実施の形態と同様であるため説明を省略する。
ここで、本実施の形態3では、エリア1,2における装置内フォーマット変換を1つのノード、エリア3,4における装置内フォーマット変換を1つのノードとして処理する。例えば、エリア1,2では、同じ装置内フォーマット変換回路124で処理する。
S1602において、データ記憶工程(1)として、入力工程(S108)で入力された描画データ12を1つの基板となる装置内フォーマット変換回路124とバス128を介して接続された磁気ディスク装置等の記憶装置122に記憶する。
S1604において、データ記憶工程(2)として、記憶装置122に記憶された描画データ12の各ファイルのうち、各ノードに必要なコモンデータファイルを装置内フォーマット変換回路124内に配置されたメモリ126に一端、記憶(コピー)する。図15では、エリア1,2における装置内フォーマット変換に必要なセルAとセルBのパターンデータを格納(定義、登録、或いは記載)したファイル(チップ1用コモンデータファイル)をメモリ126に記憶(コピー)する。
そして、S112において、装置内フォーマット変換工程として、各装置内フォーマット変換回路124は、描画データ12を装置内フォーマットに変換して装置内部データ14を生成する。例えば、クラスタ分割処理やショットデータ作成処理といった処理を行う。ここで、各装置内フォーマット変換回路124、或いは各装置内フォーマット変換回路124内のデータ変換回路125は、コモンデータを参照する場合には、記憶装置122にわざわざ読みに行かず、メモリ126に一端、記憶(コピー)されたコモンデータを読み出して使用する。
図16では、エリア3,4の領域のデータ処理を行う場合、装置内フォーマット変換回路124は、コモンデータとして、セルDのパターンデータを格納(定義、登録、或いは記載)したファイル(チップ2用コモンデータファイル)をメモリ126に記憶(コピー)する。そして、装置内フォーマット変換回路124内の各データ変換回路125は、セルDのパターンデータについてはメモリ126に記憶(コピー)されたコモンデータファイルからセルパターンデータを読み出して装置内フォーマットに変換する。そして、セルAとセルCのパターンデータについては記憶装置122に記憶されたエリア3用ローカルデータファイルからパターンデータを読み出して装置内フォーマットに変換する。同様に、エリア4の領域のデータ処理を行う場合、装置内フォーマット変換回路124は、既にメモリ126に記憶(コピー)されたコモンデータファイルからセルDのパターンデータを読み出して再利用し装置内フォーマットに変換する。そして、セルEとセルFのパターンデータについては記憶装置122に記憶されたエリア4用ローカルデータファイルから各セルパターンデータを読み出して装置内フォーマットに変換する。
そして、本実施の形態における電子線描画データの変換方法によれば、分割された各チップ領域という限られた一定の領域で閉じた参照するためのパターンデータファイルを作成することで、他の領域が処理している間、参照できなくなるファイルが存在しないようにすることができる。また、各チップ領域内のフレーム領域で、メモリ126へ記憶(コピー)するコモンデータファイルを共有化することで記憶(コピー)回数を減らし、処理時間の短縮化を図ることができる。
実施の形態3では、メモリ126へコモンデータファイルを記憶(コピー)していたが、これに限るものではなく、実施の形態4では、メモリ126の代わりに高速アクセス磁気ディスク装置から読み出す。可変成形型EB描画装置100や描画データ作成装置300の装置構成は、以下の点を除いて実施の形態1と同様で構わないため異なっている箇所以外の説明を省略する。電子線描画データの作成方法と電子線描画データの変換方法との要部工程は、図14と同様で構わないため必要な箇所を除いて説明を省略する。
図17において、描画データ処理回路120は、基板の一例となる複数の装置内フォーマット変換回路124(a,b,・・・)を備えている。各装置内フォーマット変換回路124内には、それぞれ、例えばCPU(Central Processing Unit)等で構成される複数のデータ変換回路125(a,b,・・・)がバス129を介して配置されている。各装置内フォーマット変換回路124は、バス128を介して通常のハードディスク装置等の記憶装置122と、高速アクセス磁気ディスク装置123に接続されている。図17では、図10と同様、本実施の形態4を説明する上で必要な構成部分以外については記載を省略している。描画データ処理回路120にとって、通常、必要なその他の構成が含まれることは言うまでもない。例えば、入出力手段等の図示は省略している。
S1602において、データ記憶工程(1)として、入力工程(S108)で入力された描画データ12を1つの基板となる装置内フォーマット変換回路124とバス128を介して接続された磁気ディスク装置等の記憶装置122に記憶する。
S1604において、データ記憶工程(2)として、記憶装置122に記憶された描画データ12の各ファイルのうち、必要なコモンデータファイルを高速アクセス磁気ディスク装置123に記憶(コピー)する。
そして、S112において、装置内フォーマット変換工程として、各装置内フォーマット変換回路124は、描画データ12を装置内フォーマットに変換して装置内部データ14を生成する。例えば、クラスタ分割処理やショットデータ作成処理といった処理を行う。ここで、各装置内フォーマット変換回路124、或いは各装置内フォーマット変換回路124内のデータ変換回路125は、コモンデータを参照する場合には、記憶装置122にわざわざ読みに行かず、高速アクセス磁気ディスク装置123に記憶(コピー)されたコモンデータを読み出して使用する。
実施の形態5では、上述した各実施の形態にて説明した分割された各チップ領域ごとにセルパターンデータファイルのうちのコモンデータファイルを閉じた系に構成する場合に、隣接するエリアのセル配置情報とセルパターンデータを含めて閉じる構成について説明する。
図19は、実施の形態5におけるセル配置情報ファイルとセルパターン情報ファイルの一例を示す図である。
図19(a)に示すように、分割されたチップ領域ごとの各セル配置情報ファイルには、描画する領域を複数の仮想領域に仮想分割した複数のフレーム領域の各フレーム領域ごとに、複数の構成要素パターンであるセルA〜Fのいずれかを配置するための配置情報が含まれている。セル配置情報は、セルの基準点の位置情報等で示される。ここでは、チップ領域1用のセル配置情報ファイルのファイルヘッダに続き、エリア1ヘッダ、エリア1内に配置されたセル配置情報P1、セル配置情報P2、セル配置情報P3、エリア2ヘッダ、エリア2内に配置されたセル配置情報P4、セル配置情報P5、エリア3ヘッダ、エリア3内に配置されたセル配置情報P6、セル配置情報P7、セル配置情報P8が格納(定義、或いは記載)されている。そして、チップ領域2用のセル配置情報ファイルのファイルヘッダに続き、エリア2ヘッダ、エリア2内に配置されたセル配置情報P4、セル配置情報P5、エリア3ヘッダ、エリア3内に配置されたセル配置情報P6、セル配置情報P7、セル配置情報P8、エリア4ヘッダ、エリア4内に配置されたセル配置情報P9、セル配置情報P10、セル配置情報P11が格納(定義、或いは記載)されている。図19では、一例として、2つのチップ領域しか記載していないが、図7と同様、さらに多くのチップ領域があっても構わないことは言うまでもない。
また、各セル配置情報Pnの内容も図8と同様で構わないため説明を省略する。また、リンク情報ファイルの内容も図9と同様で構わないため説明を省略する。
図19(b)に示すように、セルパターン情報ファイルには、複数の構成要素パターンであるセルA〜Fの各パターン情報が含まれている。ここでは、分割された各チップ領域内の複数のフレームから参照される共通化できるセルパターンデータについては、コモンデータとして、共通化できないセルパターンデータについては、チップ内のフレーム領域ごとのローカルデータとしてそれぞれファイルに格納(定義、或いは記載)している。そして、図19(b)に示すように、セルパターン情報ファイル作成回路320は、コモンデータを分割された各チップ領域ごとに1つのファイルとして作成する。図7(b)とは、チップ2用のコモンデータとして、格納(定義、登録、或いは記載)されていたセルDのパターンデータを、チップ1用のコモンデータに追加して格納(定義、登録、或いは記載)した点、チップ1用のコモンデータとして、格納(定義、登録、或いは記載)されていたセルAのパターンデータを、チップ2用のコモンデータに追加して格納(定義、登録、或いは記載)した点が異なっている。さらに、チップ1用のコモンデータとして、格納(定義、登録、或いは記載)されていたセルBのパターンデータを、エリア2用のローカルデータとして追加した点が異なっている。また、セルCのセルパターンデータをエリア3用のローカルデータとした点が異なっている。
同様に、エリア3とエリア4とでチップ領域2を構成する場合、エリア4より後のエリアは存在しないので、エリア3と隣接するエリア2のセル配置情報とセルパターンデータのうちのコモンデータもチップ2用の閉じた系の中に格納(定義、登録、或いは記載)する。もしもエリア4より後のエリアが存在する場合には、エリア4と隣接するエリア5のセル配置情報とセルパターンデータのうちのコモンデータもチップ2用の閉じた系の中に格納(定義、登録、或いは記載)する。そして、チップ領域2に含めたセル配置情報P4に対応するセルBのセルパターンデータは、エリア2用のローカルデータから参照する。チップ領域2に含めたセル配置情報P5に対応するセルAのセルパターンデータは、チップ2用のコモンデータから参照する。
以上のように、分割された各チップ領域の前後1つのチップ領域内の隣接するエリアのセルパターンデータを余分に持つことで、近接効果補正を考慮して前後のエリアのデータを参照し、自己のデータ変換に対して図形形状を補正することができる。
コンピュータとなるCPU50は、バス74を介して、RAM(ランダムアクセスメモリ)52、ROM54、磁気ディスク(HD)装置62、キーボード(K/B)56、マウス58、外部インターフェース(I/F)60、モニタ64、プリンタ66、FD68、DVD70、CD72に接続されている。ここで、RAM(ランダムアクセスメモリ)52、ROM54、磁気ディスク(HD)装置62、FD68、DVD70、CD72は、記憶装置の一例である。キーボード(K/B)56、マウス58、外部インターフェース(I/F)60、FD68、DVD70、CD72は、入力手段の一例である。外部インターフェース(I/F)60、モニタ64、プリンタ66、FD68、DVD70、CD72は、出力手段の一例である。
12 描画データ
14 装置内部データ
50 CPU
52 RAM
54 ROM
56 K/B
58 マウス
60 I/F
62 HD装置
64 モニタ
66 プリンタ
68 FD
70 DVD
72 CD
74 バス
100 可変成形型EB描画装置
101,440 試料
102 電子鏡筒
105 XYステージ
110 制御回路
120 描画データ処理回路
122 記憶装置
123 高速アクセス磁気ディスク装置
124 装置内フォーマット変換回路
125 データ変換回路
126 メモリ
128,129 バス
150 描画部
160 制御部
200 電子ビーム
201 電子銃
202 照明レンズ
203,410 第1のアパーチャ
206,420 第2のアパーチャ
204 投影レンズ
205,208 偏向器
207 対物レンズ
209 ファラデーカップ
300 描画データ作成装置
310 セル配置情報ファイル作成回路
320 セルパターン情報ファイル作成回路
330 リンク情報ファイル作成回路
411 開口
421 可変成形開口
430 荷電粒子ソース
442 電子線
Claims (5)
- 回路の設計データから荷電粒子線を用いて描画するための描画データを作成する荷電粒子線描画データの作成方法において、
前記設計データに基づいて、描画する第1のチップ領域を複数の第2のチップ領域に分割するチップ領域分割工程と、
分割された前記複数の第2のチップ領域の各第2のチップ領域を複数の仮想領域に仮想分割し、仮想分割された前記複数の仮想領域の各仮想領域ごとに複数の構成要素パターンのいずれかのパターンを配置するための配置情報を含む配置情報ファイルを前記描画データの一部として作成する配置情報ファイル作成工程と、
前記設計データに基づいて、前記複数の構成要素パターンの各パターン情報を含むパターン情報ファイルを前記描画データの一部として作成するパターン情報ファイル作成工程と、
を備え、
前記パターン情報ファイル作成工程において、前記複数の第2のチップ領域の各第2のチップ領域ごとに、各第2のチップ領域内の複数の仮想領域から参照されるパターン情報を1つのパターン情報ファイルとして作成することを特徴とする荷電粒子線描画データの作成方法。 - 前記パターン情報ファイル作成工程において、前記複数の第2のチップ領域の各第2のチップ領域ごとに前記パターン情報ファイルを作成する場合に、隣接する第2のチップ領域内の隣接する仮想領域から参照されるパターン情報を前記パターン情報ファイルに含めることを特徴とする請求項1記載の荷電粒子線描画データの作成方法。
- 前記パターン情報ファイル作成工程において、前記複数の第2のチップ領域の各第2のチップ領域ごとに前記パターン情報ファイルを作成する場合に、当該第2のチップ領域用のパターン情報ファイルの1つとして、隣接する第2のチップ領域内の隣接する仮想領域から参照されるパターン情報を前記パターン情報ファイルとは別のファイルとして作成することを特徴とする請求項1記載の荷電粒子線描画データの作成方法。
- 前記パターン情報ファイル作成工程において、前記複数の第2のチップ領域の各第2のチップ領域ごとに、複数の仮想領域から参照されるパターン情報と1つの仮想領域から参照されるパターン情報とを別々のファイルとして作成することを特徴とする請求項1〜3いずれか記載の荷電粒子線描画データの作成方法。
- 荷電粒子線を用いて描画するための、複数のチップ領域の各チップ領域ごとに配置される複数の構成要素パターンのパターン情報が含まれる描画データを入力する入力工程と、
入力された描画データを、第1の記憶装置に記憶する第1の記憶工程と、
前記描画データに含まれる複数の構成要素パターンのパターン情報のうち、前記複数のチップ領域の各チップ領域ごとに各チップ領域内で複数回参照される構成要素パターンのパターン情報を前記第1の記憶装置から第2の記憶装置に記憶する第2の記憶工程と、
複数回参照される前記構成要素パターンのパターン情報を前記第2の記憶装置から読み出し、1回参照される前記構成要素パターンのパターン情報を前記第1の記憶装置から読み出して、それぞれ荷電粒子線描画装置内で用いるフォーマットのデータに変換する装置内フォーマット変換工程と、
を備えたことを特徴とする荷電粒子線描画データの変換方法。
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