JP4778777B2 - 荷電粒子線描画データの作成方法 - Google Patents
荷電粒子線描画データの作成方法 Download PDFInfo
- Publication number
- JP4778777B2 JP4778777B2 JP2005317891A JP2005317891A JP4778777B2 JP 4778777 B2 JP4778777 B2 JP 4778777B2 JP 2005317891 A JP2005317891 A JP 2005317891A JP 2005317891 A JP2005317891 A JP 2005317891A JP 4778777 B2 JP4778777 B2 JP 4778777B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- area
- cell
- chip
- file
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
本発明は、荷電粒子線描画データの作成方法及び荷電粒子線描画データの変換方法に係り、特に、電子線描画装置に用いられる描画データの作成方法と電子線描画装置内で処理される描画データの変換方法に関する。
半導体デバイスの微細化の進展を担うリソグラフィ技術は半導体製造プロセスのなかでも唯一パターンを生成する極めて重要なプロセスである。近年、ＬＳＩの高集積化に伴い、半導体デバイスに要求される回路線幅は年々微細化されてきている。これらの半導体デバイスへ所望の回路パターンを形成するためには、高精度の原画パターン（レチクル或いはマスクともいう。）が必要となる。ここで、電子線（電子ビーム）描画技術は本質的に優れた解像性を有しており、高精度の原画パターンの生産に用いられる。
図２１は、従来の可変成形型電子線描画装置の動作を説明するための概念図である。
可変成形型電子線描画装置（ＥＢ（Ｅｌｅｃｔｒｏｎ ｂｅａｍ）描画装置）における第１のアパーチャ４１０には、電子線４４２を成形するための矩形例えば長方形の開口４１１が形成されている。また、第２のアパーチャ４２０には、第１のアパーチャ４１０の開口４１１を通過した電子線４４２を所望の矩形形状に成形するための可変成形開口４２１が形成されている。荷電粒子ソース４３０から照射され、第１のアパーチャ４１０の開口４１１を通過した電子線４４２は、偏向器により偏向され、第２のアパーチャ４２０の可変成形開口４２１の一部を通過して、所定の一方向（例えば、Ｘ方向とする）に連続的に移動するステージ上に搭載された試料に照射される。すなわち、第１のアパーチャ４１０の開口４１１と第２のアパーチャ４２０の可変成形開口４２１との両方を通過できる矩形形状が、Ｘ方向に連続的に移動するステージ上に搭載された試料４４０の描画領域に描画される。第１のアパーチャ４１０の開口４１１と第２のアパーチャ４２０の可変成形開口４２１との両方を通過させ、任意形状を作成する方式を可変成形方式という。
可変成形型電子線描画装置（ＥＢ（Ｅｌｅｃｔｒｏｎ ｂｅａｍ）描画装置）における第１のアパーチャ４１０には、電子線４４２を成形するための矩形例えば長方形の開口４１１が形成されている。また、第２のアパーチャ４２０には、第１のアパーチャ４１０の開口４１１を通過した電子線４４２を所望の矩形形状に成形するための可変成形開口４２１が形成されている。荷電粒子ソース４３０から照射され、第１のアパーチャ４１０の開口４１１を通過した電子線４４２は、偏向器により偏向され、第２のアパーチャ４２０の可変成形開口４２１の一部を通過して、所定の一方向（例えば、Ｘ方向とする）に連続的に移動するステージ上に搭載された試料に照射される。すなわち、第１のアパーチャ４１０の開口４１１と第２のアパーチャ４２０の可変成形開口４２１との両方を通過できる矩形形状が、Ｘ方向に連続的に移動するステージ上に搭載された試料４４０の描画領域に描画される。第１のアパーチャ４１０の開口４１１と第２のアパーチャ４２０の可変成形開口４２１との両方を通過させ、任意形状を作成する方式を可変成形方式という。
かかる電子ビーム描画を行なうにあたり、まず、半導体集積回路のレイアウトが設計され、レイアウトデータ（設計データ）が生成される。そして、かかるレイアウトデータが変換され、電子線描画装置に入力される描画データが生成される。そして、描画データに基づいて、さらに、電子線描画装置内のフォーマットのデータに変換されて描画される。
ここで、データ量を低減することを目的として、基本パターンデータとかかる基本パターンデータを配置する配置情報とを組みとした情報が１つのデータファイルに一続きに羅列された描画データを作成する技術についての記載が文献に開示されている（例えば、特許文献１参照）。
特開平５−２９２０２号公報
ＬＳＩの高集積化に伴って電子線描画装置が処理するデータ量が膨大なものとなっているためデータ量の圧縮が求められている。従来、設計データを描画データに変換する際には変換対象となる全図形について逐一描画データへの変換が行なわれていたが、これでは描画データ作成にかかる処理時間が膨大なものとなってしまうといった問題があった。また、作成された描画データを電子線描画装置に転送するだけでも膨大な処理時間が必要になるといった問題もあった。
ここで、上記特許文献１に記載されている描画データのように基本パターンデータと配置情報とを組みとした情報とに分け１つの基本パターンデータに対して複数の配置情報を定義することによってデータ量低減を図ることができるが、１つのデータファイルに一続きに羅列しているため、データの自由度が低く配置情報の再構成などができないといった問題が残る。
ここで、上記特許文献１に記載されている描画データのように基本パターンデータと配置情報とを組みとした情報とに分け１つの基本パターンデータに対して複数の配置情報を定義することによってデータ量低減を図ることができるが、１つのデータファイルに一続きに羅列しているため、データの自由度が低く配置情報の再構成などができないといった問題が残る。
ここで、公に知られてはいないが、以下のように描画データを作成することが試みられている。
図２２は、セル配置情報ファイルとセルパターン情報ファイルの一例を示す図である。
図２２では、描画データを基本パターンデータとなるセルパターンデータとかかるセルの配置情報とに分けて、それぞれセルパターン情報ファイルとセル配置情報ファイルという別のファイルとして生成する。別のファイルとして生成することで、データの自由度を向上させ、配置情報の再構成などを可能としている。そして、配置情報については、１つのチップを複数の領域（エリア）に分け、領域ごとにまとめて格納（登録）している。また、セルパターンデータについては、１つのチップ内で複数の領域（エリア）から参照される共通化できるセルパターンデータについては、コモンデータとして１つのファイルに格納（登録）している。そして、共通化できないセルパターンデータについては、チップ内の領域ごとのローカルデータとしてそれぞれ１つのファイルに格納（登録）している。
図２２は、セル配置情報ファイルとセルパターン情報ファイルの一例を示す図である。
図２２では、描画データを基本パターンデータとなるセルパターンデータとかかるセルの配置情報とに分けて、それぞれセルパターン情報ファイルとセル配置情報ファイルという別のファイルとして生成する。別のファイルとして生成することで、データの自由度を向上させ、配置情報の再構成などを可能としている。そして、配置情報については、１つのチップを複数の領域（エリア）に分け、領域ごとにまとめて格納（登録）している。また、セルパターンデータについては、１つのチップ内で複数の領域（エリア）から参照される共通化できるセルパターンデータについては、コモンデータとして１つのファイルに格納（登録）している。そして、共通化できないセルパターンデータについては、チップ内の領域ごとのローカルデータとしてそれぞれ１つのファイルに格納（登録）している。
コモンデータは、上述したように、１つのチップ内の複数領域に配置されている同一パターンを持つセルを共通化したものである。ここで、チップ内のセルパターンデータは、可能な限りコモンデータファイルに格納（登録）したほうが、チップデータのサイズを小さくすることができるが、コモンデータファイルに格納（登録）されているセルパターンデータは、各領域内に配置されるセルの順序に沿って格納されているわけではないので、セルパターンデータには連続性がない。さらには、個々のセルパターンデータへのアクセスはランダムにアクセスされる。よって、コモンデータファイルのサイズが大きくなるに従い、コモンデータファイルに対するアクセス時間が増大し、これを扱うデータ処理のスループットを低下させてしまうといった問題が生じることになる。
本発明は、かかる問題点を克服し、処理効率の優れた描画データを作成する手法を提供すると共に、処理効率の優れた描画データの変換手法を提供することを目的とする。
本発明の一態様の荷電粒子線描画データの作成方法は、
回路の設計データから荷電粒子線を用いて描画するための描画データを作成する荷電粒子線描画データの作成方法において、
設計データに基づいて、描画する第１のチップ領域を複数の第２のチップ領域に分割するチップ領域分割工程と、
分割された前記複数の第２のチップ領域の各第２のチップ領域を複数の仮想領域に仮想分割し、仮想分割された複数の仮想領域の各仮想領域ごとに複数の構成要素パターンのいずれかのパターンを配置するための配置情報を含む配置情報ファイルを前記描画データの一部として作成する配置情報ファイル作成工程と、
設計データに基づいて、上述した複数の構成要素パターンの各パターン情報を含むパターン情報ファイルを描画データの一部として作成するパターン情報ファイル作成工程と、
を備え、
上述したパターン情報ファイル作成工程において、複数の第２のチップ領域の各第２のチップ領域ごとに、各第２のチップ領域内の複数の仮想領域から参照されるパターン情報を１つのパターン情報ファイルとして作成することを特徴とする。
回路の設計データから荷電粒子線を用いて描画するための描画データを作成する荷電粒子線描画データの作成方法において、
設計データに基づいて、描画する第１のチップ領域を複数の第２のチップ領域に分割するチップ領域分割工程と、
分割された前記複数の第２のチップ領域の各第２のチップ領域を複数の仮想領域に仮想分割し、仮想分割された複数の仮想領域の各仮想領域ごとに複数の構成要素パターンのいずれかのパターンを配置するための配置情報を含む配置情報ファイルを前記描画データの一部として作成する配置情報ファイル作成工程と、
設計データに基づいて、上述した複数の構成要素パターンの各パターン情報を含むパターン情報ファイルを描画データの一部として作成するパターン情報ファイル作成工程と、
を備え、
上述したパターン情報ファイル作成工程において、複数の第２のチップ領域の各第２のチップ領域ごとに、各第２のチップ領域内の複数の仮想領域から参照されるパターン情報を１つのパターン情報ファイルとして作成することを特徴とする。
描画データをパターン情報ファイルと配置情報ファイルという別のファイルとして生成することで、データの自由度を向上させ、配置情報の再構成などを可能とすることができる。さらに、１つのチップ領域をまず複数のチップ領域に分割して、分割された各チップ領域ごとにパターン情報ファイルが分かれて作成されるため、必要なパターン情報へとアクセスする場合に、分割する前の大きな領域のチップ領域用に１つのファイルへアクセスする場合に比べ、アクセス時間を短縮することができる。
そして、本発明におけるパターン情報ファイル作成工程において、複数の第２のチップ領域の各第２のチップ領域ごとにパターン情報ファイルを作成する場合に、隣接する第２のチップ領域内の隣接する仮想領域から参照されるパターン情報を前記パターン情報ファイルに含めることを特徴とする。
隣接する仮想領域のパターン情報を余分に持つことで、後にデータ変換する場合に、近接効果補正を考慮してパターンの図形形状を補正することができる。
或いは、パターン情報ファイル作成工程において、複数の第２のチップ領域の各第２のチップ領域ごとに前記パターン情報ファイルを作成する場合に、当該第２のチップ領域用のパターン情報ファイルの１つとして、隣接する第２のチップ領域内の隣接する仮想領域から参照されるパターン情報を上述したパターン情報ファイルとは別のファイルとして作成するようにしても好適である。
かかる構成にすることで、複数の仮想領域から参照される上述したパターン情報ファイルのデータ量を低減することができる。その結果、アクセス時間を短縮することができる。
そして、上述したパターン情報ファイル作成工程において、複数の第２のチップ領域の各第２のチップ領域ごとに、複数の仮想領域から参照されるパターン情報と１つの仮想領域から参照されるパターン情報とを別々のファイルとして作成することを特徴とする。
複数の仮想領域から参照されるパターン情報と１つの仮想領域から参照されるパターン情報とを別々のファイルとして作成することで、１つの仮想領域から参照されるパターン情報へのアクセス時間を短縮することができる。
本発明の一態様の荷電粒子線描画データの変換方法は、
荷電粒子線を用いて描画するための、複数のチップ領域の各チップ領域ごとに配置される複数の構成要素パターンのパターン情報が含まれる描画データを入力する入力工程と、
入力された描画データを、第１の記憶装置に記憶する第１の記憶工程と、
描画データに含まれる複数の構成要素パターンのパターン情報のうち、上述した複数のチップ領域の各チップ領域ごとに各チップ領域内で複数回参照される構成要素パターンのパターン情報を第１の記憶装置から第２の記憶装置に記憶する第２の記憶工程と、
複数回参照される構成要素パターンのパターン情報を第２の記憶装置から読み出し、１回参照される構成要素パターンのパターン情報を第１の記憶装置から読み出して、それぞれ荷電粒子線描画装置内で用いるフォーマットのデータに変換する装置内フォーマット変換工程と、
を備えたことを特徴とする。
荷電粒子線を用いて描画するための、複数のチップ領域の各チップ領域ごとに配置される複数の構成要素パターンのパターン情報が含まれる描画データを入力する入力工程と、
入力された描画データを、第１の記憶装置に記憶する第１の記憶工程と、
描画データに含まれる複数の構成要素パターンのパターン情報のうち、上述した複数のチップ領域の各チップ領域ごとに各チップ領域内で複数回参照される構成要素パターンのパターン情報を第１の記憶装置から第２の記憶装置に記憶する第２の記憶工程と、
複数回参照される構成要素パターンのパターン情報を第２の記憶装置から読み出し、１回参照される構成要素パターンのパターン情報を第１の記憶装置から読み出して、それぞれ荷電粒子線描画装置内で用いるフォーマットのデータに変換する装置内フォーマット変換工程と、
を備えたことを特徴とする。
複数回参照される構成要素パターンのパターン情報を第１の記憶装置から第２の記憶装置に記憶して、第２の記憶装置から読み出すようにすることで、読み出すまでにかかるアクセス時間を短縮することができる。
本発明によれば、アクセス時間を短縮することができるので、処理効率の優れた描画データの変換を行なうことができる。すなわち、本発明によれば、処理効率の優れた描画データの変換が可能な描画データを作成することができる。
以下、各実施の形態において、電子線描画装置用のハンドリングデータとして用いられる荷電粒子線描画データの一例となる電子線描画データについて、その作成方法と変換方法とについて説明する。
実施の形態１．
図１は、実施の形態１における電子線描画データの作成方法と電子線描画データの変換方法との要部工程を示すフローチャート図である。
図１に示すように、設計データ１０を描画データ作成装置にて変換して描画データ１２を作成する。そして、作成された描画データ１２を電子線描画装置内に入力して装置内部データ１４に変換する。図１において、電子線描画データの作成方法は、チップ領域分割工程（Ｓ１０１）と、配置情報ファイル作成工程の一例となるセル配置情報ファイル作成工程（Ｓ１０２）と、パターン情報ファイル作成工程の一例となるセルパターン情報ファイル作成工程（Ｓ１０４）と、リンク情報ファイル作成工程（Ｓ１０６）という一連の工程を実施する。そして、電子線描画データの変換方法は、入力工程（Ｓ１０８）と、装置内フォーマット変換工程（Ｓ１１２）という一連の工程を実施する。
図１は、実施の形態１における電子線描画データの作成方法と電子線描画データの変換方法との要部工程を示すフローチャート図である。
図１に示すように、設計データ１０を描画データ作成装置にて変換して描画データ１２を作成する。そして、作成された描画データ１２を電子線描画装置内に入力して装置内部データ１４に変換する。図１において、電子線描画データの作成方法は、チップ領域分割工程（Ｓ１０１）と、配置情報ファイル作成工程の一例となるセル配置情報ファイル作成工程（Ｓ１０２）と、パターン情報ファイル作成工程の一例となるセルパターン情報ファイル作成工程（Ｓ１０４）と、リンク情報ファイル作成工程（Ｓ１０６）という一連の工程を実施する。そして、電子線描画データの変換方法は、入力工程（Ｓ１０８）と、装置内フォーマット変換工程（Ｓ１１２）という一連の工程を実施する。
図２は、描画装置の要部構成の一例を示す概念図である。
図２において、荷電粒子線描画装置の一例となる可変成形型ＥＢ描画装置１００は、描画部１５０と制御部１６０を備えている。制御部１６０は、制御回路１１０、描画データ処理回路１２０を備えている。描画データ処理回路１２０は、磁気ディスク装置等の記憶装置１２２、基板の一例となる複数の装置内フォーマット変換回路１２４を有している。描画部１５０は、電子鏡筒１０２、ＸＹステージ１０５、電子銃２０１、照明レンズ２０２、第１のアパーチャ２０３、投影レンズ２０４、偏向器２０５、第２のアパーチャ２０６、対物レンズ２０７、偏向器２０８、ファラデーカップ２０９を有している。図２では、本実施の形態１を説明する上で必要な構成部分以外については記載を省略している。可変成形型ＥＢ描画装置１００にとって、通常、必要なその他の構成が含まれることは言うまでもない。
図２において、荷電粒子線描画装置の一例となる可変成形型ＥＢ描画装置１００は、描画部１５０と制御部１６０を備えている。制御部１６０は、制御回路１１０、描画データ処理回路１２０を備えている。描画データ処理回路１２０は、磁気ディスク装置等の記憶装置１２２、基板の一例となる複数の装置内フォーマット変換回路１２４を有している。描画部１５０は、電子鏡筒１０２、ＸＹステージ１０５、電子銃２０１、照明レンズ２０２、第１のアパーチャ２０３、投影レンズ２０４、偏向器２０５、第２のアパーチャ２０６、対物レンズ２０７、偏向器２０８、ファラデーカップ２０９を有している。図２では、本実施の形態１を説明する上で必要な構成部分以外については記載を省略している。可変成形型ＥＢ描画装置１００にとって、通常、必要なその他の構成が含まれることは言うまでもない。
また、描画データ作成装置３００において、描画データ１２を作成し、描画データ処理回路１２０に出力する。そして、描画データ処理回路１２０は、入力した描画データ１２を記憶装置１２２に記憶する。そして記憶された描画データ１２を装置内フォーマット変換回路１２４にて装置内部データ１４に変換して、かかる装置内部データ１４に沿って、制御回路１１０により描画部１５０が制御され、試料に所望する図形パターンが描画される。その際、後述するように、複数の装置内フォーマット変換回路１２４にて分散処理することにより効率良く装置内部データ１４に変換することができる。
電子銃２０１から出た荷電粒子線の一例となる電子ビーム２００は、照明レンズ２０２により矩形、例えば長方形の穴を持つ第１のアパーチャ２０３全体を照明する。ここで、電子ビーム２００をまず矩形、例えば長方形に成形する。そして、第１のアパーチャ２０３を通過した第１のアパーチャ像の電子ビーム２００は、投影レンズ２０４により第２のアパーチャ２０６上に投影される。かかる第２のアパーチャ２０６上での第１のアパーチャ像の位置は、偏向器２０５によって制御され、ビーム形状と寸法を変化させることができる。そして、第２のアパーチャ２０６を通過した第２のアパーチャ像の電子ビーム２００は、対物レンズ２０７により焦点を合わせ、偏向器２０８により偏向されて、移動可能に配置されたＸＹステージ１０５上の試料１０１の所望する位置に照射される。また、ビーム強度等はファラデーカップ２０９に電子ビーム２００を照射して測定することができる。
図３は、描画データ作成装置の主要構成を示すブロック図である。
図３において、描画データ作成装置３００は、チップ領域分割回路３０２、セル配置情報ファイル作成回路３１０、セルパターン情報ファイル作成回路３２０、リンク情報ファイル作成回路３３０を備えている。図３では、本実施の形態１を説明する上で必要な構成部分以外については記載を省略している。描画データ作成装置３００にとって、通常、必要なその他の構成が含まれることは言うまでもない。例えば、入出力手段等の図示は省略している。
図３において、描画データ作成装置３００は、チップ領域分割回路３０２、セル配置情報ファイル作成回路３１０、セルパターン情報ファイル作成回路３２０、リンク情報ファイル作成回路３３０を備えている。図３では、本実施の形態１を説明する上で必要な構成部分以外については記載を省略している。描画データ作成装置３００にとって、通常、必要なその他の構成が含まれることは言うまでもない。例えば、入出力手段等の図示は省略している。
図４は、データの階層構造の一例を示す図である。
設計データ１０では、チップ上に複数のセルが配置され、そして、各セルには、かかるセルを構成するパターンとなる図形が配置されている。そして、描画データ１２では、図４に示すように、描画領域が、チップの層、チップ領域を例えばｙ方向に向かって短冊状に複数の仮想領域に分割したフレームの層、フレーム領域を所定の大きさの領域に分割したブロックの層、上述したセルの層、かかるセルを構成するパターンとなる図形の層といった一連の複数の内部構成単位ごとに階層化されている。そして、装置内部データ１４は、さらに、クラスタの層を内部構成単位として有している。図４では、階層数が多い装置内部データ１４を一例として記載している。
設計データ１０では、チップ上に複数のセルが配置され、そして、各セルには、かかるセルを構成するパターンとなる図形が配置されている。そして、描画データ１２では、図４に示すように、描画領域が、チップの層、チップ領域を例えばｙ方向に向かって短冊状に複数の仮想領域に分割したフレームの層、フレーム領域を所定の大きさの領域に分割したブロックの層、上述したセルの層、かかるセルを構成するパターンとなる図形の層といった一連の複数の内部構成単位ごとに階層化されている。そして、装置内部データ１４は、さらに、クラスタの層を内部構成単位として有している。図４では、階層数が多い装置内部データ１４を一例として記載している。
半導体集積回路を製造するにあたって、まず、半導体集積回路のレイアウトが設計され、設計データ１０が生成される。次に、設計データ１０が描画データ作成装置３００により変換され、電子線描画装置の一例である可変成形型ＥＢ描画装置１００において用いられる描画データ１２が生成される。かかる描画データ１２が可変成形型ＥＢ描画装置１００に入力されると、描画データ処理回路１２０において、装置内フォーマットに変換され、装置内部データ１４が生成され、描画装置がマスク等の試料にデータに含まれる図形パターンを電子線で描画することになる。
図５は、セル配置の一例を示す図である。
例えば、チップ内の各フレームに図５に示すようなセルＡ、セルＢ、セルＣ、セルＤ、セルＥ、セルＦが配置されているとする。具体的に言えば、エリア１となるフレーム１の領域には、Ｐ１の位置にセルＡが、Ｐ２の位置にセルＢ、Ｐ３の位置にセルＤが配置されている。各セルがフレームのどの位置に配置されるかについては各セルの基準点の位置により決めればよい。エリア２となるフレーム２の領域には、Ｐ４の位置にセルＢが、Ｐ５の位置にセルＡが配置されている。エリア３となるフレーム３の領域には、Ｐ６の位置にセルＣが、Ｐ７の位置にセルＤが、Ｐ８の位置にセルＡが配置されている。エリア４となるフレーム４の領域には、Ｐ９の位置にセルＤが、Ｐ１０の位置にセルＥが、Ｐ１１の位置にセルＦが配置されている。
例えば、チップ内の各フレームに図５に示すようなセルＡ、セルＢ、セルＣ、セルＤ、セルＥ、セルＦが配置されているとする。具体的に言えば、エリア１となるフレーム１の領域には、Ｐ１の位置にセルＡが、Ｐ２の位置にセルＢ、Ｐ３の位置にセルＤが配置されている。各セルがフレームのどの位置に配置されるかについては各セルの基準点の位置により決めればよい。エリア２となるフレーム２の領域には、Ｐ４の位置にセルＢが、Ｐ５の位置にセルＡが配置されている。エリア３となるフレーム３の領域には、Ｐ６の位置にセルＣが、Ｐ７の位置にセルＤが、Ｐ８の位置にセルＡが配置されている。エリア４となるフレーム４の領域には、Ｐ９の位置にセルＤが、Ｐ１０の位置にセルＥが、Ｐ１１の位置にセルＦが配置されている。
Ｓ（ステップ）１０１において、チップ領域分割工程として、設計データ１０が描画データ作成装置３００に入力されると、チップ領域分割回路３０２は、１つのチップ領域を複数のチップ領域に分割する。
図６は、チップ領域分割した一例を示す図である。
図６に示すように、元々１つのチップ領域であった領域を複数のチップ領域に分割する。図６では、一例として、新たに分割されたチップ領域１には、エリア１となるフレーム１の領域とエリア２となるフレーム２の領域が含まれる。そして、新たに分割されたチップ領域２には、エリア３となるフレーム３の領域とエリア４となるフレーム４の領域が含まれる。元々１つのチップ領域であった領域を複数のチップ領域に分割することで、１つのチップ領域のデータ量を減らすことができる。その結果、各チップ領域のデータ処理時間を短縮することができる。
図６は、チップ領域分割した一例を示す図である。
図６に示すように、元々１つのチップ領域であった領域を複数のチップ領域に分割する。図６では、一例として、新たに分割されたチップ領域１には、エリア１となるフレーム１の領域とエリア２となるフレーム２の領域が含まれる。そして、新たに分割されたチップ領域２には、エリア３となるフレーム３の領域とエリア４となるフレーム４の領域が含まれる。元々１つのチップ領域であった領域を複数のチップ領域に分割することで、１つのチップ領域のデータ量を減らすことができる。その結果、各チップ領域のデータ処理時間を短縮することができる。
Ｓ１０２において、セル配置情報ファイル作成工程として、元々１つのチップ領域であった領域を複数のチップ領域に分割された後、セル配置情報ファイル作成回路３１０は、設計データ１０に基づいて、分割されたチップ領域ごとにセル配置情報ファイルを作成する。
図７は、実施の形態１におけるセル配置情報ファイルとセルパターン情報ファイルの一例を示す図である。
図７（ａ）に示すように、分割されたチップ領域ごとの各セル配置情報ファイルには、描画する領域を複数の仮想領域に仮想分割した複数のフレーム領域の各フレーム領域ごとに、複数の構成要素パターンであるセルＡ〜Ｆのいずれかを配置するための配置情報が含まれている。セル配置情報は、セルの基準点の位置情報等で示される。ここでは、チップ領域１用のセル配置情報ファイルのファイルヘッダに続き、エリア１ヘッダ、エリア１内に配置されたセル配置情報Ｐ１、セル配置情報Ｐ２、セル配置情報Ｐ３、エリア２ヘッダ、エリア２内に配置されたセル配置情報Ｐ４、セル配置情報Ｐ５が格納（定義、或いは記載）されている。そして、チップ領域２用のセル配置情報ファイルのファイルヘッダに続き、エリア３ヘッダ、エリア３内に配置されたセル配置情報Ｐ６、セル配置情報Ｐ７、セル配置情報Ｐ８、エリア４ヘッダ、エリア４内に配置されたセル配置情報Ｐ９、セル配置情報Ｐ１０、セル配置情報Ｐ１１が格納（定義、或いは記載）されている。図７では、一例として、２つのチップ領域しか記載していないが、さらに多くのチップ領域があっても構わないことは言うまでもない。
図７（ａ）に示すように、分割されたチップ領域ごとの各セル配置情報ファイルには、描画する領域を複数の仮想領域に仮想分割した複数のフレーム領域の各フレーム領域ごとに、複数の構成要素パターンであるセルＡ〜Ｆのいずれかを配置するための配置情報が含まれている。セル配置情報は、セルの基準点の位置情報等で示される。ここでは、チップ領域１用のセル配置情報ファイルのファイルヘッダに続き、エリア１ヘッダ、エリア１内に配置されたセル配置情報Ｐ１、セル配置情報Ｐ２、セル配置情報Ｐ３、エリア２ヘッダ、エリア２内に配置されたセル配置情報Ｐ４、セル配置情報Ｐ５が格納（定義、或いは記載）されている。そして、チップ領域２用のセル配置情報ファイルのファイルヘッダに続き、エリア３ヘッダ、エリア３内に配置されたセル配置情報Ｐ６、セル配置情報Ｐ７、セル配置情報Ｐ８、エリア４ヘッダ、エリア４内に配置されたセル配置情報Ｐ９、セル配置情報Ｐ１０、セル配置情報Ｐ１１が格納（定義、或いは記載）されている。図７では、一例として、２つのチップ領域しか記載していないが、さらに多くのチップ領域があっても構わないことは言うまでもない。
図８は、セル配置情報の一例を示す図である。
各セル配置情報Ｐｎには、セルサイズ（Ｘｎ，Ｙｎ）、セル配置位置（Ｘｎ，Ｙｎ）、リンク情報インデックス（ｋ）が含まれている。かかるデータにより、セル配置情報ファイルでは、各フレームに配置されるセルのサイズ、位置、そして後述するセルパターン情報へとリンクさせるための情報を把握することができる。
各セル配置情報Ｐｎには、セルサイズ（Ｘｎ，Ｙｎ）、セル配置位置（Ｘｎ，Ｙｎ）、リンク情報インデックス（ｋ）が含まれている。かかるデータにより、セル配置情報ファイルでは、各フレームに配置されるセルのサイズ、位置、そして後述するセルパターン情報へとリンクさせるための情報を把握することができる。
Ｓ１０４において、セルパターン情報ファイル作成工程として、設計データ１０が描画データ作成装置３００に入力されると、セルパターン情報ファイル作成回路３２０は、設計データ１０に基づいて、分割されたチップ領域ごとにセルパターン情報ファイルを作成する。
図７（ｂ）に示すように、セルパターン情報ファイルには、複数の構成要素パターンであるセルＡ〜Ｆの各パターン情報が含まれている。ここでは、複数のフレーム領域から参照される共通化できるセルパターンデータについては、コモンデータとして、共通化できないセルパターンデータについては、各チップ内のフレーム領域ごとのローカルデータとしてそれぞれファイルに格納（定義、或いは記載）している。そして、図７（ｂ）に示すように、セルパターン情報ファイル作成回路３２０は、分割されたチップ領域ごとにコモンデータを１つのファイルとして作成する。そして、各チップ領域ごとに閉じた系となるようにセルパターン情報ファイルが作成されている。特に、コモンデータについて、各チップ領域ごとに閉じた系となるようにセルパターン情報ファイルを作成する。
ここで、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のデータ構造は、共通化できるセルがチップ全面に散らばっているわけではなく、一定の領域に固まっていることが多い。よって、かかるデータ構造の特徴を生かして、コモンデータを分割前の元々のチップ領域に対して１つのファイルを作成するようにしないで、分割された複数のチップ領域の各チップ領域ごとに別々のファイルとして作成することで、ファイルサイズを小さくし、１つのファイルに格納（定義、或いは記載）されたセルパターンデータ数を低減することができる。その結果、各セルパターンデータを参照する場合に所望するセルパターンデータへのアクセス時間を短縮することができる。
図７（ｂ）に示すように、セルパターン情報ファイルには、複数の構成要素パターンであるセルＡ〜Ｆの各パターン情報が含まれている。ここでは、複数のフレーム領域から参照される共通化できるセルパターンデータについては、コモンデータとして、共通化できないセルパターンデータについては、各チップ内のフレーム領域ごとのローカルデータとしてそれぞれファイルに格納（定義、或いは記載）している。そして、図７（ｂ）に示すように、セルパターン情報ファイル作成回路３２０は、分割されたチップ領域ごとにコモンデータを１つのファイルとして作成する。そして、各チップ領域ごとに閉じた系となるようにセルパターン情報ファイルが作成されている。特に、コモンデータについて、各チップ領域ごとに閉じた系となるようにセルパターン情報ファイルを作成する。
ここで、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のデータ構造は、共通化できるセルがチップ全面に散らばっているわけではなく、一定の領域に固まっていることが多い。よって、かかるデータ構造の特徴を生かして、コモンデータを分割前の元々のチップ領域に対して１つのファイルを作成するようにしないで、分割された複数のチップ領域の各チップ領域ごとに別々のファイルとして作成することで、ファイルサイズを小さくし、１つのファイルに格納（定義、或いは記載）されたセルパターンデータ数を低減することができる。その結果、各セルパターンデータを参照する場合に所望するセルパターンデータへのアクセス時間を短縮することができる。
ここでは、エリア１とエリア２用のコモンデータとして、セルＡとセルＢのパターンデータを１つのファイル（チップ１用コモンデータファイル）に作成する。そして、エリア３とエリア４用のコモンデータとして、セルＤのパターンデータを１つのファイル（チップ２用コモンデータファイル）に作成する。そして、エリア１用のローカルデータとして、セルＤのパターンデータを１つのファイル（エリア１用ローカルデータファイル）に作成する。また、エリア３用のローカルデータとして、セルＡとセルＣのパターンデータを１つのファイル（エリア３用ローカルデータファイル）に作成する。また、エリア４用のローカルデータとして、セルＥとセルＦのパターンデータを１つのファイル（エリア４用ローカルデータファイル）に作成する。各ファイルは、ファイルヘッダに続き、該当するセルのパターンデータが格納（定義、或いは記載）されている。
Ｓ１０６において、リンク情報ファイル作成工程として、設計データ１０が描画データ作成装置３００に入力されると、リンク情報ファイル作成回路３３０は、設計データ１０に基づいて、リンク情報ファイルを作成する。
図９は、リンク情報ファイルの一例を示す図である。
図９に示すように、リンク情報ファイルには、セル配置情報とセルパターン情報とをリンクさせるリンク情報が含まれる。ここでは、リンク情報ファイルのファイルヘッダに続き、パターンデータ種別ごとに、ファイル識別子、パターンデータアドレスが順に格納（定義、登録、或いは記載）されている。例えば、図７に示すように、セル配置情報Ｐ１には、セルＡが配置される。そこで、図８に示したセル配置情報Ｐ１におけるリンク情報インデックス（ｋ）に、セルＡパターンデータのアドレスへとつながるセルＡパターンデータが格納（定義、登録、或いは記載）されたチップ１用コモンデータファイルの識別子を格納（定義、或いは記載）しておくことにより、チップ１用コモンデータファイルとリンクさせることができる。そして、リンク情報ファイルにおけるファイル識別子に続くパターンデータアドレスにより、セルパターンデータＡとリンクさせることができる。
図９に示すように、リンク情報ファイルには、セル配置情報とセルパターン情報とをリンクさせるリンク情報が含まれる。ここでは、リンク情報ファイルのファイルヘッダに続き、パターンデータ種別ごとに、ファイル識別子、パターンデータアドレスが順に格納（定義、登録、或いは記載）されている。例えば、図７に示すように、セル配置情報Ｐ１には、セルＡが配置される。そこで、図８に示したセル配置情報Ｐ１におけるリンク情報インデックス（ｋ）に、セルＡパターンデータのアドレスへとつながるセルＡパターンデータが格納（定義、登録、或いは記載）されたチップ１用コモンデータファイルの識別子を格納（定義、或いは記載）しておくことにより、チップ１用コモンデータファイルとリンクさせることができる。そして、リンク情報ファイルにおけるファイル識別子に続くパターンデータアドレスにより、セルパターンデータＡとリンクさせることができる。
以上のように、描画データ作成装置３００において、描画データ１２の一部として、各チップ領域ごとのセル配置情報ファイルと、各チップ領域ごとのコモンデータファイルが構成ファイルとなるセルパターン情報ファイルとリンク情報ファイルとを作成することで、データ量を圧縮しながらアクセス時間を短縮可能に効率良くデータを読みに行くことができる描画データ１２を作成することができる。
また、描画装置では、近接効果補正等を行なうにあたって、分割前の元々のチップについて隣り合うチップからの影響を考慮する必要から複数のチップを１つにまとめてセルを特定の領域に振り分けるチップマージ処理を行なうことが一般的である。ここで、チップマージ処理といった配置情報の再構成処理を行なうにあたり、セル配置情報とセルパターン情報とが混在したデータファイルでは、配置情報の再構成処理を行なうことが困難、或いは処理時間が長くなってしまう。しかしながら、本実施の形態のように、セル配置情報ファイルとセルパターン情報ファイルとを別のファイルとして作成することにより、配置情報の再構成を自由に行なうことができ、配置情報の再構成処理を行ない易くすることができる。
Ｓ１０８において、入力工程として、描画データ処理回路１２０は、描画データ作成装置３００において作成された描画データ１２を入力する。ここで、短い数値や識別子といった情報で構成可能なセル配置情報ファイルやリンク情報ファイルと比べ、上述したように、特に、データ量が大きくなるセルパターンデータを分割されたチップ領域ごとに複数回参照されるセルパターンデータについて、図７（ｂ）に示すように、１つのコモンデータファイルとして格納（定義、或いは記載）することによりデータ量の圧縮を図っているため、入力処理（データ転送処理）にかかる時間を大きく短縮することができる。
図１０は、実施の形態１における描画データ処理回路の主要構成を示すブロック図である。
図１１は、図１０に示す描画データ処理回路の動作を説明するためのブロック図である。
図１０において、描画データ処理回路１２０は、基板の一例となる複数の装置内フォーマット変換回路１２４（ａ，ｂ，・・・）を備えている。各装置内フォーマット変換回路１２４内には、それぞれ、メモリ１２６と例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等で構成される複数のデータ変換回路１２５（ａ，ｂ，・・・）が配置されている。各装置内フォーマット変換回路１２４は、バス１２８を介して記憶装置１２２に接続されている。そして、各装置内フォーマット変換回路１２４内でもバス１２９を介してメモリ１２６に接続されている。図１０では、本実施の形態１を説明する上で必要な構成部分以外については記載を省略している。描画データ処理回路１２０にとって、通常、必要なその他の構成が含まれることは言うまでもない。例えば、入出力手段等の図示は省略している。
図１１は、図１０に示す描画データ処理回路の動作を説明するためのブロック図である。
図１０において、描画データ処理回路１２０は、基板の一例となる複数の装置内フォーマット変換回路１２４（ａ，ｂ，・・・）を備えている。各装置内フォーマット変換回路１２４内には、それぞれ、メモリ１２６と例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等で構成される複数のデータ変換回路１２５（ａ，ｂ，・・・）が配置されている。各装置内フォーマット変換回路１２４は、バス１２８を介して記憶装置１２２に接続されている。そして、各装置内フォーマット変換回路１２４内でもバス１２９を介してメモリ１２６に接続されている。図１０では、本実施の形態１を説明する上で必要な構成部分以外については記載を省略している。描画データ処理回路１２０にとって、通常、必要なその他の構成が含まれることは言うまでもない。例えば、入出力手段等の図示は省略している。
Ｓ１１２において、装置内フォーマット変換工程として、各装置内フォーマット変換回路１２４は、描画データ１２を装置内フォーマットに変換して装置内部データ１４を生成する。例えば、クラスタ分割処理やショットデータ作成処理といった処理を行う。１つ１つの処理を直列に順に行なっていたのでは処理時間が膨大なものとなってしまう。本実施の形態では、複数の装置内フォーマット変換回路１２４を備えているので、分散処理にて行なうことができ処理時間を短縮させることができる。例えば、エリアごとに１つの装置内フォーマット変換回路１２４を割り当てて処理を行なえばよい。さらに、本実施の形態では、各装置内フォーマット変換回路１２４内に複数のデータ変換回路１２５が配置されているので、各データ変換回路１２５を用いて並列処理を行なうことができ処理時間を短縮させることができる。例えば、配置情報ごとに１つのデータ変換回路１２５を割り当てて処理を行なえばよい。さらに、各機能が常に稼動しているように順に処理を進めていくパイプライン処理を行なえば、より効率的に短時間で描画データ１２を装置内フォーマットに変換することができ、なお好適である。
以上のように、本実施の形態におけるデータ構成によれば、描画データ作成装置３００において、描画データ１２の一部として、セル配置情報ファイルと、複数のコモンデータファイルが構成ファイルとなるセルパターン情報ファイルとリンク情報ファイルとを作成することで、描画データ処理回路１２０において、アクセス時間を短縮可能に効率良くデータを読みに行くことができる。
実施の形態２．
上述した各実施の形態では、セル配置情報ファイルとセルパターン情報ファイルとをリンクさせる場合に、リンク情報ファイルという別のファイルに格納（定義、登録、或いは記載）された情報を用いていたが、実施の形態２では、リンク情報ファイルという別のファイルを用いない場合について説明する。可変成形型ＥＢ描画装置１００の装置構成は、実施の形態１と同様で構わないため説明を省略する。描画データ作成装置３００の装置構成は、図３の構成の内、リンク情報ファイル作成回路３３０を省略できる点以外は、実施の形態１と同様で構わないため説明を省略する。また、図１において、電子線描画データの作成方法は、リンク情報ファイル作成工程（Ｓ１０６）を省略できる点以外は、実施の形態１と同様である。
上述した各実施の形態では、セル配置情報ファイルとセルパターン情報ファイルとをリンクさせる場合に、リンク情報ファイルという別のファイルに格納（定義、登録、或いは記載）された情報を用いていたが、実施の形態２では、リンク情報ファイルという別のファイルを用いない場合について説明する。可変成形型ＥＢ描画装置１００の装置構成は、実施の形態１と同様で構わないため説明を省略する。描画データ作成装置３００の装置構成は、図３の構成の内、リンク情報ファイル作成回路３３０を省略できる点以外は、実施の形態１と同様で構わないため説明を省略する。また、図１において、電子線描画データの作成方法は、リンク情報ファイル作成工程（Ｓ１０６）を省略できる点以外は、実施の形態１と同様である。
まず、図１におけるＳ１０１において、チップ領域分割工程として、設計データ１０が描画データ作成装置３００に入力されると、チップ領域分割回路３０２は、１つのチップ領域を複数のチップ領域に分割する。
そして、図１におけるＳ１０２において、セル配置情報ファイル作成工程として、設計データ１０が描画データ作成装置３００に入力されると、セル配置情報ファイル作成回路３１０は、設計データ１０に基づいて、セル配置情報ファイルを作成する。
そして、図１におけるＳ１０２において、セル配置情報ファイル作成工程として、設計データ１０が描画データ作成装置３００に入力されると、セル配置情報ファイル作成回路３１０は、設計データ１０に基づいて、セル配置情報ファイルを作成する。
図１２は、実施の形態２におけるセル配置情報ファイルとセルパターン情報ファイルの一例を示す図である。
図１２（ａ）に示すように、分割された各チップ領域のセル配置情報ファイルには、描画する領域を複数の仮想領域に仮想分割した前記複数のフレーム領域の各フレーム領域ごとに、複数の構成要素パターンであるセルＡ〜Ｆのいずれかを配置するための配置情報が含まれている。ここでは、各セル配置情報に参照するコモンデータファイルの識別子（ＩＤ）が格納（定義、或いは記載）されている。その他は、図７（ａ）と同様であるため説明を省略する。
図１２（ａ）に示すように、分割された各チップ領域のセル配置情報ファイルには、描画する領域を複数の仮想領域に仮想分割した前記複数のフレーム領域の各フレーム領域ごとに、複数の構成要素パターンであるセルＡ〜Ｆのいずれかを配置するための配置情報が含まれている。ここでは、各セル配置情報に参照するコモンデータファイルの識別子（ＩＤ）が格納（定義、或いは記載）されている。その他は、図７（ａ）と同様であるため説明を省略する。
図１３は、セル配置情報の一例を示す図である。
各セル配置情報Ｐｎには、セルサイズ（Ｘｎ，Ｙｎ）、セル配置位置（Ｘｎ，Ｙｎ）、セルパターンデータアドレスが含まれている。かかるデータにより、セル配置情報ファイルでは、各フレームに配置されるセルのサイズ、位置を把握することができる。そして、識別されたコモンデータファイル内でのセルパターンデータアドレスを把握することができる。
各セル配置情報Ｐｎには、セルサイズ（Ｘｎ，Ｙｎ）、セル配置位置（Ｘｎ，Ｙｎ）、セルパターンデータアドレスが含まれている。かかるデータにより、セル配置情報ファイルでは、各フレームに配置されるセルのサイズ、位置を把握することができる。そして、識別されたコモンデータファイル内でのセルパターンデータアドレスを把握することができる。
Ｓ１０４において、セルパターン情報ファイル作成工程として、設計データ１０が描画データ作成装置３００に入力されると、セルパターン情報ファイル作成回路３２０は、設計データ１０に基づいて、セルパターン情報ファイルを作成する。
図１２（ｂ）に示すセルパターン情報ファイルは、図７（ｂ）と同様であるため説明を省略する。実施の形態２でも、実施の形態１と同様、分割された各チップ領域ごとにコモンデータを１つのファイルとして作成することで、ファイルサイズを小さくし、１つのファイルに格納（定義、或いは記載）されたセルパターンデータ数を低減することができる。その結果、各セルパターンデータを参照する場合に所望するセルパターンデータへのアクセス時間を短縮することができる。
図１２（ｂ）に示すセルパターン情報ファイルは、図７（ｂ）と同様であるため説明を省略する。実施の形態２でも、実施の形態１と同様、分割された各チップ領域ごとにコモンデータを１つのファイルとして作成することで、ファイルサイズを小さくし、１つのファイルに格納（定義、或いは記載）されたセルパターンデータ数を低減することができる。その結果、各セルパターンデータを参照する場合に所望するセルパターンデータへのアクセス時間を短縮することができる。
かかる構成により、各セル配置情報に格納（定義、或いは記載）されたコモンデータファイル識別子（ＩＤ）により、所望するコモンデータファイルとリンクさせることができる。そして、セル配置情報におけるパターンデータアドレスにより、所望するセルパターンデータとリンクさせることができる。例えば、図１２に示すように、セル配置情報Ｐ１には、セルＡが配置される。そこで、図１２（ａ）に示したセル配置情報Ｐ１におけるコモンデータファイル識別子（ＩＤ１）により、チップ１用コモンデータファイルとリンクさせることができる。そして、セル配置情報Ｐ１におけるパターンデータアドレスにより、セルパターンデータＡとリンクさせることができる。
以上のように、描画データ作成装置３００において、リンク情報ファイルを作成しない場合でも、描画データ１２の一部として、チップ領域ごとのセル配置情報ファイルとコモンデータファイルが構成ファイルとなるセルパターン情報ファイルを作成することで、データ量を圧縮しながらアクセス時間を短縮可能に効率良くデータを読みに行くことができる描画データ１２を作成することができる。
実施の形態３．
図１４は、実施の形態３における電子線描画データの作成方法と電子線描画データの変換方法との要部工程を示すフローチャート図である。
図１４に示すように、設計データ１０を描画データ作成装置にて変換して描画データ１２を作成する。そして、作成された描画データ１２を電子線描画装置内に入力して装置内部データ１４に変換する。図１４において、電子線描画データの作成方法は、上述した各実施の形態と同様で構わないため説明を省略する。そして、電子線描画データの変換方法は、入力工程（Ｓ１０８）と、データ記憶工程（１）（Ｓ１６０２）と、データ記憶工程（２）（Ｓ１６０４）と、装置内フォーマット変換工程（Ｓ１１２）という一連の工程を実施する。
可変成形型ＥＢ描画装置１００や描画データ作成装置３００の装置構成は、実施の形態１と同様で構わないため説明を省略する。また、図１４におけるＳ１０１〜Ｓ１０８までは、各実施の形態と同様であるため説明を省略する。
図１４は、実施の形態３における電子線描画データの作成方法と電子線描画データの変換方法との要部工程を示すフローチャート図である。
図１４に示すように、設計データ１０を描画データ作成装置にて変換して描画データ１２を作成する。そして、作成された描画データ１２を電子線描画装置内に入力して装置内部データ１４に変換する。図１４において、電子線描画データの作成方法は、上述した各実施の形態と同様で構わないため説明を省略する。そして、電子線描画データの変換方法は、入力工程（Ｓ１０８）と、データ記憶工程（１）（Ｓ１６０２）と、データ記憶工程（２）（Ｓ１６０４）と、装置内フォーマット変換工程（Ｓ１１２）という一連の工程を実施する。
可変成形型ＥＢ描画装置１００や描画データ作成装置３００の装置構成は、実施の形態１と同様で構わないため説明を省略する。また、図１４におけるＳ１０１〜Ｓ１０８までは、各実施の形態と同様であるため説明を省略する。
図１５は、チップ１領域における装置内フォーマット変換工程を説明するための図である。
ここで、本実施の形態３では、エリア１，２における装置内フォーマット変換を１つのノード、エリア３，４における装置内フォーマット変換を１つのノードとして処理する。例えば、エリア１，２では、同じ装置内フォーマット変換回路１２４で処理する。
Ｓ１６０２において、データ記憶工程（１）として、入力工程（Ｓ１０８）で入力された描画データ１２を１つの基板となる装置内フォーマット変換回路１２４とバス１２８を介して接続された磁気ディスク装置等の記憶装置１２２に記憶する。
Ｓ１６０４において、データ記憶工程（２）として、記憶装置１２２に記憶された描画データ１２の各ファイルのうち、各ノードに必要なコモンデータファイルを装置内フォーマット変換回路１２４内に配置されたメモリ１２６に一端、記憶（コピー）する。図１５では、エリア１，２における装置内フォーマット変換に必要なセルＡとセルＢのパターンデータを格納（定義、登録、或いは記載）したファイル（チップ１用コモンデータファイル）をメモリ１２６に記憶（コピー）する。
そして、Ｓ１１２において、装置内フォーマット変換工程として、各装置内フォーマット変換回路１２４は、描画データ１２を装置内フォーマットに変換して装置内部データ１４を生成する。例えば、クラスタ分割処理やショットデータ作成処理といった処理を行う。ここで、各装置内フォーマット変換回路１２４、或いは各装置内フォーマット変換回路１２４内のデータ変換回路１２５は、コモンデータを参照する場合には、記憶装置１２２にわざわざ読みに行かず、メモリ１２６に一端、記憶（コピー）されたコモンデータを読み出して使用する。
ここで、本実施の形態３では、エリア１，２における装置内フォーマット変換を１つのノード、エリア３，４における装置内フォーマット変換を１つのノードとして処理する。例えば、エリア１，２では、同じ装置内フォーマット変換回路１２４で処理する。
Ｓ１６０２において、データ記憶工程（１）として、入力工程（Ｓ１０８）で入力された描画データ１２を１つの基板となる装置内フォーマット変換回路１２４とバス１２８を介して接続された磁気ディスク装置等の記憶装置１２２に記憶する。
Ｓ１６０４において、データ記憶工程（２）として、記憶装置１２２に記憶された描画データ１２の各ファイルのうち、各ノードに必要なコモンデータファイルを装置内フォーマット変換回路１２４内に配置されたメモリ１２６に一端、記憶（コピー）する。図１５では、エリア１，２における装置内フォーマット変換に必要なセルＡとセルＢのパターンデータを格納（定義、登録、或いは記載）したファイル（チップ１用コモンデータファイル）をメモリ１２６に記憶（コピー）する。
そして、Ｓ１１２において、装置内フォーマット変換工程として、各装置内フォーマット変換回路１２４は、描画データ１２を装置内フォーマットに変換して装置内部データ１４を生成する。例えば、クラスタ分割処理やショットデータ作成処理といった処理を行う。ここで、各装置内フォーマット変換回路１２４、或いは各装置内フォーマット変換回路１２４内のデータ変換回路１２５は、コモンデータを参照する場合には、記憶装置１２２にわざわざ読みに行かず、メモリ１２６に一端、記憶（コピー）されたコモンデータを読み出して使用する。
図１５に示すように、エリア１，２のデータ処理を行なう場合に、１つの基板となる装置内フォーマット変換回路１２４とバス１２８を介して接続された磁気ディスク装置等の記憶装置１２２からその都度データを入力するよりも、同じ基板内でバス１２９を介して回路接続されたメモリ１２６から入力するほうが、読み出すまでにかかるアクセス時間を短縮することができる。例えば、図１５では、エリア１の領域のデータ処理を行う場合、装置内フォーマット変換回路１２４内の各データ変換回路１２５は、メモリ１２６に記憶（コピー）されたコモンデータファイルから各セルパターンデータを読み出して装置内フォーマットに変換する。同様に、エリア２の領域のデータ処理を行う場合、装置内フォーマット変換回路１２４は、既にメモリ１２６に記憶（コピー）されたコモンデータファイルを再利用して各セルパターンデータを読み出して装置内フォーマットに変換する。言い換えれば、エリア１，２のデータ処理を行なう場合に、チップ１用コモンデータファイルの記憶（コピー）回数を１度だけにして再利用する。バス１２８を介して接続された磁気ディスク装置等の記憶装置１２２から読み出す回数を１度だけにして記憶（コピー）回数を減らすことで処理速度を向上させることができる。そして、セルＤのパターンデータについては記憶装置１２２に記憶されたエリア１用ローカルデータファイルからパターンデータを読み出して装置内フォーマットに変換する。
図１６は、チップ２領域における装置内フォーマット変換工程を説明するための図である。
図１６では、エリア３，４の領域のデータ処理を行う場合、装置内フォーマット変換回路１２４は、コモンデータとして、セルＤのパターンデータを格納（定義、登録、或いは記載）したファイル（チップ２用コモンデータファイル）をメモリ１２６に記憶（コピー）する。そして、装置内フォーマット変換回路１２４内の各データ変換回路１２５は、セルＤのパターンデータについてはメモリ１２６に記憶（コピー）されたコモンデータファイルからセルパターンデータを読み出して装置内フォーマットに変換する。そして、セルＡとセルＣのパターンデータについては記憶装置１２２に記憶されたエリア３用ローカルデータファイルからパターンデータを読み出して装置内フォーマットに変換する。同様に、エリア４の領域のデータ処理を行う場合、装置内フォーマット変換回路１２４は、既にメモリ１２６に記憶（コピー）されたコモンデータファイルからセルＤのパターンデータを読み出して再利用し装置内フォーマットに変換する。そして、セルＥとセルＦのパターンデータについては記憶装置１２２に記憶されたエリア４用ローカルデータファイルから各セルパターンデータを読み出して装置内フォーマットに変換する。
図１６では、エリア３，４の領域のデータ処理を行う場合、装置内フォーマット変換回路１２４は、コモンデータとして、セルＤのパターンデータを格納（定義、登録、或いは記載）したファイル（チップ２用コモンデータファイル）をメモリ１２６に記憶（コピー）する。そして、装置内フォーマット変換回路１２４内の各データ変換回路１２５は、セルＤのパターンデータについてはメモリ１２６に記憶（コピー）されたコモンデータファイルからセルパターンデータを読み出して装置内フォーマットに変換する。そして、セルＡとセルＣのパターンデータについては記憶装置１２２に記憶されたエリア３用ローカルデータファイルからパターンデータを読み出して装置内フォーマットに変換する。同様に、エリア４の領域のデータ処理を行う場合、装置内フォーマット変換回路１２４は、既にメモリ１２６に記憶（コピー）されたコモンデータファイルからセルＤのパターンデータを読み出して再利用し装置内フォーマットに変換する。そして、セルＥとセルＦのパターンデータについては記憶装置１２２に記憶されたエリア４用ローカルデータファイルから各セルパターンデータを読み出して装置内フォーマットに変換する。
ここで、１つ１つの処理を直列に順に行なっていたのでは処理時間が膨大なものとなってしまう。本実施の形態でも、上述した各実施の形態と同様、例えば、エリアごとに１つの装置内フォーマット変換回路１２４を割り当てて処理を行なえばよい。さらに、本実施の形態でも、上述した各実施の形態と同様、各装置内フォーマット変換回路１２４内に複数のデータ変換回路１２５が配置されているので、各データ変換回路１２５を用いて並列処理を行なうことができ処理時間を短縮させることができる。例えば、配置情報ごとに１つのデータ変換回路１２５を割り当てて処理を行なえばよい。さらに、各機能が常に稼動しているように順に処理を進めていくパイプライン処理を行なえば、より効率的に短時間で描画データ１２を装置内フォーマットに変換することができ、なお好適である。
以上のように、各エリアのデータ処理を行なう場合に、コモンデータについては、メモリ１２６から読み出し、ローカルデータについては、磁気ディスク装置等の記憶装置１２２から読み出す。コモンデータについては、データサイズが大きくなる場合が多いため、１つの基板となる装置内フォーマット変換回路１２４とバス１２８を介して接続された磁気ディスク装置等の記憶装置１２２からその都度データを入力するよりも、同じ基板内でバス１２９を介して回路接続されたメモリ１２６から入力するほうが、アクセス時間を短縮することができる。一方、ローカルデータについては、データサイズが小さくなる場合が多いため、記憶装置１２２から読み出しても処理時間はあまり変わらない。また、ローカルデータについては、磁気ディスク装置等の記憶装置１２２から読み出すことで、メモリ１２６容量が不足して、必要なコモンデータをコピーできなくなるといった事態を防止することができる。
そして、本実施の形態における電子線描画データの変換方法によれば、分割された各チップ領域という限られた一定の領域で閉じた参照するためのパターンデータファイルを作成することで、他の領域が処理している間、参照できなくなるファイルが存在しないようにすることができる。また、各チップ領域内のフレーム領域で、メモリ１２６へ記憶（コピー）するコモンデータファイルを共有化することで記憶（コピー）回数を減らし、処理時間の短縮化を図ることができる。
そして、本実施の形態における電子線描画データの変換方法によれば、分割された各チップ領域という限られた一定の領域で閉じた参照するためのパターンデータファイルを作成することで、他の領域が処理している間、参照できなくなるファイルが存在しないようにすることができる。また、各チップ領域内のフレーム領域で、メモリ１２６へ記憶（コピー）するコモンデータファイルを共有化することで記憶（コピー）回数を減らし、処理時間の短縮化を図ることができる。
実施の形態４．
実施の形態３では、メモリ１２６へコモンデータファイルを記憶（コピー）していたが、これに限るものではなく、実施の形態４では、メモリ１２６の代わりに高速アクセス磁気ディスク装置から読み出す。可変成形型ＥＢ描画装置１００や描画データ作成装置３００の装置構成は、以下の点を除いて実施の形態１と同様で構わないため異なっている箇所以外の説明を省略する。電子線描画データの作成方法と電子線描画データの変換方法との要部工程は、図１４と同様で構わないため必要な箇所を除いて説明を省略する。
実施の形態３では、メモリ１２６へコモンデータファイルを記憶（コピー）していたが、これに限るものではなく、実施の形態４では、メモリ１２６の代わりに高速アクセス磁気ディスク装置から読み出す。可変成形型ＥＢ描画装置１００や描画データ作成装置３００の装置構成は、以下の点を除いて実施の形態１と同様で構わないため異なっている箇所以外の説明を省略する。電子線描画データの作成方法と電子線描画データの変換方法との要部工程は、図１４と同様で構わないため必要な箇所を除いて説明を省略する。
図１７は、実施の形態４における描画データ処理回路の主要構成を示すブロック図である。
図１７において、描画データ処理回路１２０は、基板の一例となる複数の装置内フォーマット変換回路１２４（ａ，ｂ，・・・）を備えている。各装置内フォーマット変換回路１２４内には、それぞれ、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等で構成される複数のデータ変換回路１２５（ａ，ｂ，・・・）がバス１２９を介して配置されている。各装置内フォーマット変換回路１２４は、バス１２８を介して通常のハードディスク装置等の記憶装置１２２と、高速アクセス磁気ディスク装置１２３に接続されている。図１７では、図１０と同様、本実施の形態４を説明する上で必要な構成部分以外については記載を省略している。描画データ処理回路１２０にとって、通常、必要なその他の構成が含まれることは言うまでもない。例えば、入出力手段等の図示は省略している。
図１７において、描画データ処理回路１２０は、基板の一例となる複数の装置内フォーマット変換回路１２４（ａ，ｂ，・・・）を備えている。各装置内フォーマット変換回路１２４内には、それぞれ、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等で構成される複数のデータ変換回路１２５（ａ，ｂ，・・・）がバス１２９を介して配置されている。各装置内フォーマット変換回路１２４は、バス１２８を介して通常のハードディスク装置等の記憶装置１２２と、高速アクセス磁気ディスク装置１２３に接続されている。図１７では、図１０と同様、本実施の形態４を説明する上で必要な構成部分以外については記載を省略している。描画データ処理回路１２０にとって、通常、必要なその他の構成が含まれることは言うまでもない。例えば、入出力手段等の図示は省略している。
図１８は、チップ１領域内のエリア１，２における装置内フォーマット変換工程を説明するための図である。
Ｓ１６０２において、データ記憶工程（１）として、入力工程（Ｓ１０８）で入力された描画データ１２を１つの基板となる装置内フォーマット変換回路１２４とバス１２８を介して接続された磁気ディスク装置等の記憶装置１２２に記憶する。
Ｓ１６０４において、データ記憶工程（２）として、記憶装置１２２に記憶された描画データ１２の各ファイルのうち、必要なコモンデータファイルを高速アクセス磁気ディスク装置１２３に記憶（コピー）する。
そして、Ｓ１１２において、装置内フォーマット変換工程として、各装置内フォーマット変換回路１２４は、描画データ１２を装置内フォーマットに変換して装置内部データ１４を生成する。例えば、クラスタ分割処理やショットデータ作成処理といった処理を行う。ここで、各装置内フォーマット変換回路１２４、或いは各装置内フォーマット変換回路１２４内のデータ変換回路１２５は、コモンデータを参照する場合には、記憶装置１２２にわざわざ読みに行かず、高速アクセス磁気ディスク装置１２３に記憶（コピー）されたコモンデータを読み出して使用する。
Ｓ１６０２において、データ記憶工程（１）として、入力工程（Ｓ１０８）で入力された描画データ１２を１つの基板となる装置内フォーマット変換回路１２４とバス１２８を介して接続された磁気ディスク装置等の記憶装置１２２に記憶する。
Ｓ１６０４において、データ記憶工程（２）として、記憶装置１２２に記憶された描画データ１２の各ファイルのうち、必要なコモンデータファイルを高速アクセス磁気ディスク装置１２３に記憶（コピー）する。
そして、Ｓ１１２において、装置内フォーマット変換工程として、各装置内フォーマット変換回路１２４は、描画データ１２を装置内フォーマットに変換して装置内部データ１４を生成する。例えば、クラスタ分割処理やショットデータ作成処理といった処理を行う。ここで、各装置内フォーマット変換回路１２４、或いは各装置内フォーマット変換回路１２４内のデータ変換回路１２５は、コモンデータを参照する場合には、記憶装置１２２にわざわざ読みに行かず、高速アクセス磁気ディスク装置１２３に記憶（コピー）されたコモンデータを読み出して使用する。
図１８に示すように、各エリアのデータ処理を行なう場合に、１つの基板となる装置内フォーマット変換回路１２４とバス１２８を介して接続された磁気ディスク装置等の記憶装置１２２からその都度データを入力するよりも、高速アクセス磁気ディスク装置１２３から入力するほうが、読み出すまでにかかるアクセス時間を短縮することができる。例えば、図１８では、エリア１の領域のデータ処理を行う場合、装置内フォーマット変換回路１２４（ここでは、１２４ａ）は、コモンデータとして、セルＡとセルＢのパターンデータを格納（定義、登録、或いは記載）したファイル（チップ１用コモンデータファイル）を高速アクセス磁気ディスク装置１２３に記憶（コピー）する。そして、装置内フォーマット変換回路１２４内の各データ変換回路１２５は、高速アクセス磁気ディスク装置１２３に記憶（コピー）されたコモンデータファイルから各セルパターンデータを読み出して装置内フォーマットに変換する。同様に、エリア２の領域のデータ処理を行う場合、装置内フォーマット変換回路１２４内の各データ変換回路１２５は、高速アクセス磁気ディスク装置１２３に記憶（コピー）されたコモンデータファイルから各セルパターンデータを読み出して装置内フォーマットに変換する。エリア３，４のデータ処理を行なう場合については、エリア１，２のデータ処理を行なう場合と同様に進めれば良いので説明を省略する。
以上のように、各装置内フォーマット変換回路１２４は、バス１２８を介して高速アクセス磁気ディスク装置１２３に接続されることで、各エリアのデータ処理をそれぞれ独立したノードで処理する場合、例えば、装置内フォーマット変換回路１２４ごとにエリアを分けて処理する場合でも、装置内フォーマット変換回路１２４内に配置されるメモリ１２６と異なり高速アクセス磁気ディスク装置１２３を共有ディスクとして各ノードからアクセスすることが可能となる。
実施の形態５．
実施の形態５では、上述した各実施の形態にて説明した分割された各チップ領域ごとにセルパターンデータファイルのうちのコモンデータファイルを閉じた系に構成する場合に、隣接するエリアのセル配置情報とセルパターンデータを含めて閉じる構成について説明する。
図１９は、実施の形態５におけるセル配置情報ファイルとセルパターン情報ファイルの一例を示す図である。
図１９（ａ）に示すように、分割されたチップ領域ごとの各セル配置情報ファイルには、描画する領域を複数の仮想領域に仮想分割した複数のフレーム領域の各フレーム領域ごとに、複数の構成要素パターンであるセルＡ〜Ｆのいずれかを配置するための配置情報が含まれている。セル配置情報は、セルの基準点の位置情報等で示される。ここでは、チップ領域１用のセル配置情報ファイルのファイルヘッダに続き、エリア１ヘッダ、エリア１内に配置されたセル配置情報Ｐ１、セル配置情報Ｐ２、セル配置情報Ｐ３、エリア２ヘッダ、エリア２内に配置されたセル配置情報Ｐ４、セル配置情報Ｐ５、エリア３ヘッダ、エリア３内に配置されたセル配置情報Ｐ６、セル配置情報Ｐ７、セル配置情報Ｐ８が格納（定義、或いは記載）されている。そして、チップ領域２用のセル配置情報ファイルのファイルヘッダに続き、エリア２ヘッダ、エリア２内に配置されたセル配置情報Ｐ４、セル配置情報Ｐ５、エリア３ヘッダ、エリア３内に配置されたセル配置情報Ｐ６、セル配置情報Ｐ７、セル配置情報Ｐ８、エリア４ヘッダ、エリア４内に配置されたセル配置情報Ｐ９、セル配置情報Ｐ１０、セル配置情報Ｐ１１が格納（定義、或いは記載）されている。図１９では、一例として、２つのチップ領域しか記載していないが、図７と同様、さらに多くのチップ領域があっても構わないことは言うまでもない。
また、各セル配置情報Ｐｎの内容も図８と同様で構わないため説明を省略する。また、リンク情報ファイルの内容も図９と同様で構わないため説明を省略する。
実施の形態５では、上述した各実施の形態にて説明した分割された各チップ領域ごとにセルパターンデータファイルのうちのコモンデータファイルを閉じた系に構成する場合に、隣接するエリアのセル配置情報とセルパターンデータを含めて閉じる構成について説明する。
図１９は、実施の形態５におけるセル配置情報ファイルとセルパターン情報ファイルの一例を示す図である。
図１９（ａ）に示すように、分割されたチップ領域ごとの各セル配置情報ファイルには、描画する領域を複数の仮想領域に仮想分割した複数のフレーム領域の各フレーム領域ごとに、複数の構成要素パターンであるセルＡ〜Ｆのいずれかを配置するための配置情報が含まれている。セル配置情報は、セルの基準点の位置情報等で示される。ここでは、チップ領域１用のセル配置情報ファイルのファイルヘッダに続き、エリア１ヘッダ、エリア１内に配置されたセル配置情報Ｐ１、セル配置情報Ｐ２、セル配置情報Ｐ３、エリア２ヘッダ、エリア２内に配置されたセル配置情報Ｐ４、セル配置情報Ｐ５、エリア３ヘッダ、エリア３内に配置されたセル配置情報Ｐ６、セル配置情報Ｐ７、セル配置情報Ｐ８が格納（定義、或いは記載）されている。そして、チップ領域２用のセル配置情報ファイルのファイルヘッダに続き、エリア２ヘッダ、エリア２内に配置されたセル配置情報Ｐ４、セル配置情報Ｐ５、エリア３ヘッダ、エリア３内に配置されたセル配置情報Ｐ６、セル配置情報Ｐ７、セル配置情報Ｐ８、エリア４ヘッダ、エリア４内に配置されたセル配置情報Ｐ９、セル配置情報Ｐ１０、セル配置情報Ｐ１１が格納（定義、或いは記載）されている。図１９では、一例として、２つのチップ領域しか記載していないが、図７と同様、さらに多くのチップ領域があっても構わないことは言うまでもない。
また、各セル配置情報Ｐｎの内容も図８と同様で構わないため説明を省略する。また、リンク情報ファイルの内容も図９と同様で構わないため説明を省略する。
Ｓ１０４において、セルパターン情報ファイル作成工程として、設計データ１０が描画データ作成装置３００に入力されると、セルパターン情報ファイル作成回路３２０は、設計データ１０に基づいて、セルパターン情報ファイルを作成する。
図１９（ｂ）に示すように、セルパターン情報ファイルには、複数の構成要素パターンであるセルＡ〜Ｆの各パターン情報が含まれている。ここでは、分割された各チップ領域内の複数のフレームから参照される共通化できるセルパターンデータについては、コモンデータとして、共通化できないセルパターンデータについては、チップ内のフレーム領域ごとのローカルデータとしてそれぞれファイルに格納（定義、或いは記載）している。そして、図１９（ｂ）に示すように、セルパターン情報ファイル作成回路３２０は、コモンデータを分割された各チップ領域ごとに１つのファイルとして作成する。図７（ｂ）とは、チップ２用のコモンデータとして、格納（定義、登録、或いは記載）されていたセルＤのパターンデータを、チップ１用のコモンデータに追加して格納（定義、登録、或いは記載）した点、チップ１用のコモンデータとして、格納（定義、登録、或いは記載）されていたセルＡのパターンデータを、チップ２用のコモンデータに追加して格納（定義、登録、或いは記載）した点が異なっている。さらに、チップ１用のコモンデータとして、格納（定義、登録、或いは記載）されていたセルＢのパターンデータを、エリア２用のローカルデータとして追加した点が異なっている。また、セルＣのセルパターンデータをエリア３用のローカルデータとした点が異なっている。
図１９（ｂ）に示すように、セルパターン情報ファイルには、複数の構成要素パターンであるセルＡ〜Ｆの各パターン情報が含まれている。ここでは、分割された各チップ領域内の複数のフレームから参照される共通化できるセルパターンデータについては、コモンデータとして、共通化できないセルパターンデータについては、チップ内のフレーム領域ごとのローカルデータとしてそれぞれファイルに格納（定義、或いは記載）している。そして、図１９（ｂ）に示すように、セルパターン情報ファイル作成回路３２０は、コモンデータを分割された各チップ領域ごとに１つのファイルとして作成する。図７（ｂ）とは、チップ２用のコモンデータとして、格納（定義、登録、或いは記載）されていたセルＤのパターンデータを、チップ１用のコモンデータに追加して格納（定義、登録、或いは記載）した点、チップ１用のコモンデータとして、格納（定義、登録、或いは記載）されていたセルＡのパターンデータを、チップ２用のコモンデータに追加して格納（定義、登録、或いは記載）した点が異なっている。さらに、チップ１用のコモンデータとして、格納（定義、登録、或いは記載）されていたセルＢのパターンデータを、エリア２用のローカルデータとして追加した点が異なっている。また、セルＣのセルパターンデータをエリア３用のローカルデータとした点が異なっている。
エリア１とエリア２とでチップ領域１を構成する場合、エリア１より前のエリアは存在しないので、エリア２と隣接するエリア３のセル配置情報とセルパターンデータのうちのコモンデータもチップ１用の閉じた系の中に格納（定義、登録、或いは記載）する。そして、チップ領域１に含めたセル配置情報Ｐ６に対応するセルＣのセルパターンデータは、エリア３用のローカルデータから参照する。チップ領域１に含めたセル配置情報Ｐ７に対応するセルＤのセルパターンデータは、チップ１用のコモンデータから参照する。チップ領域１に含めたセル配置情報Ｐ８に対応するセルＡのセルパターンデータは、チップ１用のコモンデータから参照する。
同様に、エリア３とエリア４とでチップ領域２を構成する場合、エリア４より後のエリアは存在しないので、エリア３と隣接するエリア２のセル配置情報とセルパターンデータのうちのコモンデータもチップ２用の閉じた系の中に格納（定義、登録、或いは記載）する。もしもエリア４より後のエリアが存在する場合には、エリア４と隣接するエリア５のセル配置情報とセルパターンデータのうちのコモンデータもチップ２用の閉じた系の中に格納（定義、登録、或いは記載）する。そして、チップ領域２に含めたセル配置情報Ｐ４に対応するセルＢのセルパターンデータは、エリア２用のローカルデータから参照する。チップ領域２に含めたセル配置情報Ｐ５に対応するセルＡのセルパターンデータは、チップ２用のコモンデータから参照する。
以上のように、分割された各チップ領域の前後１つのチップ領域内の隣接するエリアのセルパターンデータを余分に持つことで、近接効果補正を考慮して前後のエリアのデータを参照し、自己のデータ変換に対して図形形状を補正することができる。
同様に、エリア３とエリア４とでチップ領域２を構成する場合、エリア４より後のエリアは存在しないので、エリア３と隣接するエリア２のセル配置情報とセルパターンデータのうちのコモンデータもチップ２用の閉じた系の中に格納（定義、登録、或いは記載）する。もしもエリア４より後のエリアが存在する場合には、エリア４と隣接するエリア５のセル配置情報とセルパターンデータのうちのコモンデータもチップ２用の閉じた系の中に格納（定義、登録、或いは記載）する。そして、チップ領域２に含めたセル配置情報Ｐ４に対応するセルＢのセルパターンデータは、エリア２用のローカルデータから参照する。チップ領域２に含めたセル配置情報Ｐ５に対応するセルＡのセルパターンデータは、チップ２用のコモンデータから参照する。
以上のように、分割された各チップ領域の前後１つのチップ領域内の隣接するエリアのセルパターンデータを余分に持つことで、近接効果補正を考慮して前後のエリアのデータを参照し、自己のデータ変換に対して図形形状を補正することができる。
以上の説明において、「〜回路」或いは「〜工程」と記載したものの処理内容或いは動作内容は、コンピュータで動作可能なプログラムにより構成することができる。或いは、ソフトウェアとなるプログラムだけではなく、ハードウェアとソフトウェアとの組合せにより実施させても構わない。或いは、ファームウェアとの組合せでも構わない。また、プログラムにより構成される場合、プログラムは、磁気ディスク装置、磁気テープ装置、ＦＤ、或いはＲＯＭ（リードオンリメモリ）等の記録媒体に記録される。
図２０は、プログラムにより構成する場合のハードウェア構成の一例を示すブロック図である。
コンピュータとなるＣＰＵ５０は、バス７４を介して、ＲＡＭ（ランダムアクセスメモリ）５２、ＲＯＭ５４、磁気ディスク（ＨＤ）装置６２、キーボード（Ｋ／Ｂ）５６、マウス５８、外部インターフェース（Ｉ／Ｆ）６０、モニタ６４、プリンタ６６、ＦＤ６８、ＤＶＤ７０、ＣＤ７２に接続されている。ここで、ＲＡＭ（ランダムアクセスメモリ）５２、ＲＯＭ５４、磁気ディスク（ＨＤ）装置６２、ＦＤ６８、ＤＶＤ７０、ＣＤ７２は、記憶装置の一例である。キーボード（Ｋ／Ｂ）５６、マウス５８、外部インターフェース（Ｉ／Ｆ）６０、ＦＤ６８、ＤＶＤ７０、ＣＤ７２は、入力手段の一例である。外部インターフェース（Ｉ／Ｆ）６０、モニタ６４、プリンタ６６、ＦＤ６８、ＤＶＤ７０、ＣＤ７２は、出力手段の一例である。
コンピュータとなるＣＰＵ５０は、バス７４を介して、ＲＡＭ（ランダムアクセスメモリ）５２、ＲＯＭ５４、磁気ディスク（ＨＤ）装置６２、キーボード（Ｋ／Ｂ）５６、マウス５８、外部インターフェース（Ｉ／Ｆ）６０、モニタ６４、プリンタ６６、ＦＤ６８、ＤＶＤ７０、ＣＤ７２に接続されている。ここで、ＲＡＭ（ランダムアクセスメモリ）５２、ＲＯＭ５４、磁気ディスク（ＨＤ）装置６２、ＦＤ６８、ＤＶＤ７０、ＣＤ７２は、記憶装置の一例である。キーボード（Ｋ／Ｂ）５６、マウス５８、外部インターフェース（Ｉ／Ｆ）６０、ＦＤ６８、ＤＶＤ７０、ＣＤ７２は、入力手段の一例である。外部インターフェース（Ｉ／Ｆ）６０、モニタ６４、プリンタ６６、ＦＤ６８、ＤＶＤ７０、ＣＤ７２は、出力手段の一例である。
また、例えば、装置内フォーマット変換回路１２４は、データ変換回路１２５として作用する複数のＣＰＵ５０とメモリ１２６として作用するＲＡＭ５２をバス７４で接続して構成した回路基板としても好適である。
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、各実施の形態では、内部構成要素として、セル情報を中心として記載したが、これに限るものではなく、別の階層データを中心にデータ構成しても構わない。また、各実施の形態では、描画データ作成装置３００が、可変成形型ＥＢ描画装置１００の外部にあるが、可変成形型ＥＢ描画装置１００の内部、特に、制御部１６０内にあっても構わない。
また、作成するファイルサイズに制限があるために、コモンデータファイルのサイズの上限を制限する必要がある場合、同一のセルパターンデータの配置数が多いセルパターンデータを優先してコモンデータファイルに格納（定義、或いは記載）することが望ましい。例えば、コモンデータファイルを記憶する磁気ディスク等の記憶装置のメモリ容量を超える場合などである。そして、溢れたセルパターンデータは、別のコモンデータファイルを作成して別の磁気ディスク等の記憶装置に記憶させてもよいし、各エリアごとのローカルデータファイルとして作成してもよい。そして、さらに望ましくは、１つのコモンデータファイルを各装置内フォーマット変換回路１２４内のメモリ１２６のメモリ容量内に収めるサイズで作成することが望ましい。メモリ１２６のメモリ容量内に収めることで、実施の形態３のようにメモリに一端コピーしてから処理することができる。
また、装置構成や制御手法等、本発明の説明に直接必要しない部分等については記載を省略したが、必要とされる装置構成や制御手法を適宜選択して用いることができる。例えば、可変成形型ＥＢ描画装置１００を制御する制御部構成については、記載を省略したが、必要とされる制御部構成を適宜選択して用いることは言うまでもない。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての荷電粒子線描画データの作成方法、荷電粒子線描画データの変換方法、及びそれらの装置は、本発明の範囲に包含される。
１０ 設計データ
１２ 描画データ
１４ 装置内部データ
５０ ＣＰＵ
５２ ＲＡＭ
５４ ＲＯＭ
５６ Ｋ／Ｂ
５８ マウス
６０ Ｉ／Ｆ
６２ ＨＤ装置
６４ モニタ
６６ プリンタ
６８ ＦＤ
７０ ＤＶＤ
７２ ＣＤ
７４ バス
１００ 可変成形型ＥＢ描画装置
１０１，４４０ 試料
１０２ 電子鏡筒
１０５ ＸＹステージ
１１０ 制御回路
１２０ 描画データ処理回路
１２２ 記憶装置
１２３ 高速アクセス磁気ディスク装置
１２４ 装置内フォーマット変換回路
１２５ データ変換回路
１２６ メモリ
１２８，１２９ バス
１５０ 描画部
１６０ 制御部
２００ 電子ビーム
２０１ 電子銃
２０２ 照明レンズ
２０３，４１０ 第１のアパーチャ
２０６，４２０ 第２のアパーチャ
２０４ 投影レンズ
２０５，２０８ 偏向器
２０７ 対物レンズ
２０９ ファラデーカップ
３００ 描画データ作成装置
３１０ セル配置情報ファイル作成回路
３２０ セルパターン情報ファイル作成回路
３３０ リンク情報ファイル作成回路
４１１ 開口
４２１ 可変成形開口
４３０ 荷電粒子ソース
４４２ 電子線
１２ 描画データ
１４ 装置内部データ
５０ ＣＰＵ
５２ ＲＡＭ
５４ ＲＯＭ
５６ Ｋ／Ｂ
５８ マウス
６０ Ｉ／Ｆ
６２ ＨＤ装置
６４ モニタ
６６ プリンタ
６８ ＦＤ
７０ ＤＶＤ
７２ ＣＤ
７４ バス
１００ 可変成形型ＥＢ描画装置
１０１，４４０ 試料
１０２ 電子鏡筒
１０５ ＸＹステージ
１１０ 制御回路
１２０ 描画データ処理回路
１２２ 記憶装置
１２３ 高速アクセス磁気ディスク装置
１２４ 装置内フォーマット変換回路
１２５ データ変換回路
１２６ メモリ
１２８，１２９ バス
１５０ 描画部
１６０ 制御部
２００ 電子ビーム
２０１ 電子銃
２０２ 照明レンズ
２０３，４１０ 第１のアパーチャ
２０６，４２０ 第２のアパーチャ
２０４ 投影レンズ
２０５，２０８ 偏向器
２０７ 対物レンズ
２０９ ファラデーカップ
３００ 描画データ作成装置
３１０ セル配置情報ファイル作成回路
３２０ セルパターン情報ファイル作成回路
３３０ リンク情報ファイル作成回路
４１１ 開口
４２１ 可変成形開口
４３０ 荷電粒子ソース
４４２ 電子線
Claims (4)
- 回路の設計データから荷電粒子線を用いて描画するための描画データを作成する荷電粒子線描画データの作成方法において、
前記設計データに基づいて、描画する第１のチップ領域を複数の第２のチップ領域に分割するチップ領域分割工程と、
分割された前記複数の第２のチップ領域の各第２のチップ領域を複数の仮想領域に仮想分割し、仮想分割された前記複数の仮想領域の各仮想領域ごとに複数の構成要素パターンのいずれかのパターンを配置するための配置情報を含む配置情報ファイルを前記描画データの一部として作成する配置情報ファイル作成工程と、
前記設計データに基づいて、前記複数の構成要素パターンの各パターン情報を含むパターン情報ファイルを前記描画データの一部として作成するパターン情報ファイル作成工程と、
を備え、
前記パターン情報ファイル作成工程において、前記複数の第２のチップ領域の各第２のチップ領域ごとに、各第２のチップ領域内の複数の仮想領域から参照されるパターン情報を１つのパターン情報ファイルとして作成することを特徴とする荷電粒子線描画データの作成方法。 - 前記パターン情報ファイル作成工程において、前記複数の第２のチップ領域の各第２のチップ領域ごとに前記パターン情報ファイルを作成する場合に、隣接する第２のチップ領域内の隣接する仮想領域から参照されるパターン情報を前記パターン情報ファイルに含めることを特徴とする請求項１記載の荷電粒子線描画データの作成方法。
- 前記パターン情報ファイル作成工程において、前記複数の第２のチップ領域の各第２のチップ領域ごとに前記パターン情報ファイルを作成する場合に、当該第２のチップ領域用のパターン情報ファイルの１つとして、隣接する第２のチップ領域内の隣接する仮想領域から参照されるパターン情報を前記パターン情報ファイルとは別のファイルとして作成することを特徴とする請求項１記載の荷電粒子線描画データの作成方法。
- 前記パターン情報ファイル作成工程において、前記複数の第２のチップ領域の各第２のチップ領域ごとに、複数の仮想領域から参照されるパターン情報と１つの仮想領域から参照されるパターン情報とを別々のファイルとして作成することを特徴とする請求項１〜３いずれか記載の荷電粒子線描画データの作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005317891A JP4778777B2 (ja) | 2005-11-01 | 2005-11-01 | 荷電粒子線描画データの作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005317891A JP4778777B2 (ja) | 2005-11-01 | 2005-11-01 | 荷電粒子線描画データの作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007128933A JP2007128933A (ja) | 2007-05-24 |
| JP4778777B2 true JP4778777B2 (ja) | 2011-09-21 |
Family
ID=38151350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005317891A Expired - Fee Related JP4778777B2 (ja) | 2005-11-01 | 2005-11-01 | 荷電粒子線描画データの作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4778777B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4778776B2 (ja) * | 2005-11-01 | 2011-09-21 | 株式会社ニューフレアテクノロジー | 荷電粒子線描画データの作成方法 |
| JP5068515B2 (ja) * | 2006-11-22 | 2012-11-07 | 株式会社ニューフレアテクノロジー | 描画データの作成方法、描画データの変換方法及び荷電粒子線描画方法 |
| JP5063320B2 (ja) | 2007-12-11 | 2012-10-31 | 株式会社ニューフレアテクノロジー | 描画装置及び描画データの変換方法 |
| JP5216347B2 (ja) * | 2008-02-04 | 2013-06-19 | 株式会社ニューフレアテクノロジー | 描画装置及び描画データの変換方法 |
| JP5200571B2 (ja) * | 2008-02-18 | 2013-06-05 | 富士通セミコンダクター株式会社 | 半導体装置及びフォトマスクの製造方法 |
| JP2009271830A (ja) * | 2008-05-09 | 2009-11-19 | Nuflare Technology Inc | 描画データ分散処理方法およびマスク描画装置 |
| JP6690216B2 (ja) * | 2015-12-10 | 2020-04-28 | 株式会社ニューフレアテクノロジー | データ処理方法、データ処理プログラム、荷電粒子ビーム描画方法、及び荷電粒子ビーム描画装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04122049A (ja) * | 1990-09-12 | 1992-04-22 | Mitsubishi Electric Corp | Ｌｓｉのマスク作画用データ作成システム |
| JPH0529202A (ja) * | 1991-07-23 | 1993-02-05 | Hitachi Ltd | 電子線描画データ作成装置、及び電子線描画システム |
| JPH07191199A (ja) * | 1993-12-27 | 1995-07-28 | Fujitsu Ltd | 荷電粒子ビーム露光システム及び露光方法 |
| JPH10154754A (ja) * | 1996-11-21 | 1998-06-09 | Fujitsu Ltd | 半導体装置のレイアウトコンパクション方法 |
| JP3999301B2 (ja) * | 1997-03-07 | 2007-10-31 | 富士通株式会社 | 露光データ作成方法 |
| JP3022381B2 (ja) * | 1997-03-14 | 2000-03-21 | 日本電気株式会社 | 集積回路パターンデータ処理方法 |
| JP2000156342A (ja) * | 1998-06-30 | 2000-06-06 | Toshiba Corp | 電子線描画システムおよびその制御方法 |
| JP3116914B2 (ja) * | 1998-08-12 | 2000-12-11 | 日本電気株式会社 | 荷電粒子線露光装置および直描用マスク並びに描画方法 |
| JP3562975B2 (ja) * | 1998-09-29 | 2004-09-08 | 株式会社東芝 | 集積回路設計方法及び集積回路設計装置 |
| JP3734650B2 (ja) * | 1999-08-24 | 2006-01-11 | 富士通株式会社 | マスクデータファイル作成方法及び装置並びに記録媒体 |
| WO2001041198A1 (fr) * | 1999-11-30 | 2001-06-07 | Hitachi, Ltd | Dispositif a circuit integre a semi-conducteurs et procede de fabrication de ce dernier |
| JP2003017388A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | ブロックマスク製造方法、ブロックマスク、および、露光装置 |
| JP4989158B2 (ja) * | 2005-09-07 | 2012-08-01 | 株式会社ニューフレアテクノロジー | 荷電粒子線描画データの作成方法及び荷電粒子線描画データの変換方法 |
| JP4778776B2 (ja) * | 2005-11-01 | 2011-09-21 | 株式会社ニューフレアテクノロジー | 荷電粒子線描画データの作成方法 |
-
2005
- 2005-11-01 JP JP2005317891A patent/JP4778777B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007128933A (ja) | 2007-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4989158B2 (ja) | 荷電粒子線描画データの作成方法及び荷電粒子線描画データの変換方法 | |
| JP5001563B2 (ja) | 荷電粒子線描画データの作成方法 | |
| US7926007B2 (en) | Writing apparatus, writing data conversion method, and computer-readable recording medium storing program using Huffman tree for converting writing data in lithographic process | |
| JP4778777B2 (ja) | 荷電粒子線描画データの作成方法 | |
| US7698682B2 (en) | Writing error verification method of pattern writing apparatus and generation apparatus of writing error verification data for pattern writing apparatus | |
| JP4751353B2 (ja) | データ検証方法及び荷電粒子ビーム描画装置 | |
| JPH11274036A (ja) | 荷電ビーム描画装置 | |
| JP2016184605A (ja) | 荷電粒子ビーム描画装置及び描画データ作成方法 | |
| JP4778776B2 (ja) | 荷電粒子線描画データの作成方法 | |
| US8076656B2 (en) | Writing apparatus and writing data conversion method | |
| JP4695942B2 (ja) | データの検証方法 | |
| JP4828460B2 (ja) | 描画データ作成方法及び描画データファイルを格納した記憶媒体 | |
| JP5305601B2 (ja) | 描画装置内の演算処理装置の割当て方法 | |
| JP5403603B2 (ja) | 描画装置の描画エラー検証方法及び描画装置の描画エラー検証用データの作成装置 | |
| JP5148233B2 (ja) | 描画装置及び描画方法 | |
| JP5068515B2 (ja) | 描画データの作成方法、描画データの変換方法及び荷電粒子線描画方法 | |
| JP5232429B2 (ja) | 描画装置及び描画方法 | |
| JP5314937B2 (ja) | 描画装置及び描画用データの処理方法 | |
| JP5586343B2 (ja) | 荷電粒子ビーム描画装置及び荷電粒子ビーム描画方法 | |
| JP2010067808A (ja) | 描画装置、描画データの変換方法及び描画方法 | |
| JP5068549B2 (ja) | 描画データの作成方法及びレイアウトデータファイルの作成方法 | |
| JP2009088313A (ja) | 荷電粒子ビーム描画装置及び描画データの検証方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081007 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110328 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110426 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110607 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110628 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110704 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4778777 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140708 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |