WO2015033490A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2015033490A1
WO2015033490A1 PCT/JP2014/002206 JP2014002206W WO2015033490A1 WO 2015033490 A1 WO2015033490 A1 WO 2015033490A1 JP 2014002206 W JP2014002206 W JP 2014002206W WO 2015033490 A1 WO2015033490 A1 WO 2015033490A1
Authority
WO
WIPO (PCT)
Prior art keywords
fins
fin
standard cell
semiconductor device
active
Prior art date
Application number
PCT/JP2014/002206
Other languages
English (en)
French (fr)
Inventor
新保　宏幸
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN201480048967.5A priority Critical patent/CN105531813B/zh
Priority to JP2015535286A priority patent/JP6281572B2/ja
Priority to CN201811065102.6A priority patent/CN108922887B/zh
Publication of WO2015033490A1 publication Critical patent/WO2015033490A1/ja
Priority to US15/059,974 priority patent/US9871040B2/en
Priority to US15/835,133 priority patent/US10242985B2/en
Priority to US16/245,164 priority patent/US10651175B2/en
Priority to US16/842,599 priority patent/US11114437B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor integrated circuit formed by layout design using a standard cell system.
  • a standard cell method is known as a method of forming a semiconductor integrated circuit on a semiconductor substrate.
  • a basic unit having a specific logic function for example, an inverter, a latch, a flip-flop, a full adder, etc.
  • a standard scale LSI (Large Scale Integration) chip is designed by connecting the standard logic cells using metal wiring.
  • FIG. 11 is a diagram for explaining the structure of the fin-type transistor.
  • the source and drain of a fin-type transistor have a three-dimensional structure called a raised fin.
  • the gate of the fin type transistor is arranged orthogonal to the fin so as to enclose the fin.
  • Patent Document 1 discloses a technique in which a standard is formed using a fin-type transistor.
  • the characteristics of the fin-type transistor are more influenced by the distance between adjacent transistors than the conventional two-dimensional CMOS transistor. Specifically, in addition to the fluctuation of current characteristics due to the conventional OSE (OD-Spacing-Effect), for example, the fluctuation of current characteristics due to physical stress or the distance between fins standing upright with respect to the Si surface Variations in capacitance characteristics occur.
  • OSE OD-Spacing-Effect
  • the position of the fin in the standard cell varies depending on the logic and driving force that make up the standard cell. Therefore, when standard cells including fin-type transistors are arranged side by side so as to be adjacent to each other in the left-right direction, the interval between two fins arranged across the adjacent boundary may differ depending on the type of adjacent cells. As a result, the characteristics of the fin-type transistor vary, and as a result, the characteristics of the semiconductor device including the standard cell vary.
  • the standard cells are not adjacent to the left and right (for example, in the case of standard cells arranged on the right and left sides of a circuit block), there may be no fins adjacent to the left and right end fins in the standard cell. The spacing between them can be virtually infinite.
  • the present disclosure suppresses variation in characteristics (for example, current characteristics and capacity characteristics) due to the types of standard cells adjacent to the left and right in a semiconductor device including standard cells including fin-type transistors.
  • An object of the present invention is to improve the performance of the semiconductor device.
  • the first standard cell in the semiconductor device having the first and second standard cells that are arranged adjacent to each other in the first direction and each include a fin-type transistor, includes the first standard cell.
  • a plurality of first fins extending in one direction and arranged side by side in a second direction orthogonal to the first direction along a boundary with the second standard cell;
  • the cell extends in the first direction, and in the second direction, a plurality of second cells arranged side by side at positions corresponding to the first fins along the boundary with the first standard cell.
  • Including two fins, and at least one of the plurality of second fins is a dummy fin that does not contribute to a logic function.
  • the first fins and the second fins adjacent to each other across the boundary between the first standard cell and the second standard cell are arranged side by side at corresponding positions. Any one of the plurality of second fins arranged is a dummy fin. Accordingly, regardless of the types of the first and second standard cells, the first fins of the first standard cell and the second fins of the second standard cells adjacent to each other across the cell boundary. The distance is determined uniquely. As a result, variations in characteristics of the semiconductor device due to the types of adjacent standard cells can be suppressed.
  • the standard cell in a semiconductor device having a standard cell including a fin-type transistor, the standard cell extends in a first direction, and extends along one end of the standard cell in the first direction.
  • a plurality of first active fins arranged side by side in a second direction orthogonal to the first direction, and extending in the first direction and along the other end of the standard cell in the first direction
  • a plurality of second active fins arranged side by side in the second direction, and having two conductivity type regions arranged adjacent to each other in the second direction.
  • a non-active structure in which no active fin is disposed between the plurality of first active fins and the plurality of second active fins. There are fin region, the other conductivity type region, the active fins are arranged in the same position in the second direction and the inactive fin region.
  • the plurality of first active fins and the plurality of second active fins are arranged in the second direction along both ends in the first direction of the standard cell. That is, active fins are preferentially arranged at positions along both ends in the first direction of the standard cell.
  • an inactive fin region (a region where fins can be arranged and where no active fins are arranged) is formed inside active fins arranged along both ends. Yes.
  • an inactive fin region is generated in one conductivity type region due to, for example, the type of standard cell and the capability (for example, drive capability) of each transistor in the standard cell (for example, one conductivity type Active fins are preferentially arranged along both ends in the first direction of one conductivity type region even when the total size of the transistor in the type region is smaller than the total size of the transistor in the other conductivity type region).
  • the capability for example, drive capability
  • Active fins are preferentially arranged along both ends in the first direction of one conductivity type region even when the total size of the transistor in the type region is smaller than the total size of the transistor in the other conductivity type region.
  • the active fins are preferentially disposed along both ends in the first direction in both conductive type regions. Is preferably arranged.
  • the standard cell in a semiconductor device having a standard cell including a fin-type transistor, the standard cell extends in a first direction and is arranged in a second direction orthogonal to the first direction in a logic function region.
  • a plurality of active fins arranged, and extending between the logic function area and one end of the standard cell in the first direction in the first direction, and in the second direction, the active fins It includes a plurality of first dummy fins arranged side by side at positions corresponding to the fins.
  • the first dummy fin exists on one end side in the first direction of the standard cell as viewed from each active fin, the one adjacent to the standard cell on one end side.
  • the distance between each active fin and the adjacent fin is uniquely determined.
  • the distance between the fin along the adjacent boundary in one standard cell and the fin along the adjacent boundary in the other standard cell across the boundary is unique regardless of the type of the standard cell. Therefore, it is possible to suppress variations in characteristics due to the types of adjacent standard cells. As a result, the performance of the semiconductor device including the standard cell can be improved.
  • FIG. 3 is a plan view showing a layout configuration example in which a plurality of standard cells used in the semiconductor device according to the first embodiment are arranged adjacent to each other.
  • FIG. 3 is a plan view showing an example of a layout configuration of a standard cell according to Embodiment 1.
  • FIG. 6 is a plan view illustrating another example of the layout configuration of the standard cell according to the first embodiment.
  • FIG. 6 is a plan view illustrating another example of the layout configuration of the standard cell according to the first embodiment.
  • FIG. 10 is a plan view showing an example of a layout configuration of a standard cell according to Embodiment 2.
  • FIG. 10 is a plan view showing an example of a layout configuration of a standard cell according to Embodiment 3.
  • the semiconductor integrated circuit device includes a plurality of standard cells, and at least some of the plurality of standard cells use fin-type transistors.
  • duplication description with respect to substantially the same structure may be abbreviate
  • a transistor that contributes to the logic function of the standard cell is referred to as an “active transistor”, and a transistor that does not contribute to the logic function of the standard cell is referred to as an “inactive transistor”.
  • the fins constituting the “active transistor” are referred to as “active fins”, and the fins other than the “active fins” are referred to as “dummy fins”. That is, the “dummy fin” refers to a fin constituting an “inactive transistor” or a fin not constituting a transistor.
  • FIG. 1 is a plan view showing a layout configuration example in which a plurality of standard cells used in the semiconductor device according to the first embodiment are arranged adjacent to each other. Specifically, five standard cells 10, 20A, 20B, 20C, and 30 each including a fin-type transistor are arranged adjacent to each other in the horizontal direction of the drawing (X direction) as the first direction.
  • a fin type transistor is constituted by a fin and a gate formed thereon.
  • the local wiring is formed in contact with the upper layer of the fin or gate in a portion overlapping with the fin or gate in plan view, and is electrically connected.
  • the metal wiring is located in an upper layer of the local wiring, and is connected to the local wiring through a contact.
  • the fins are hatched for easy viewing. However, hatching is omitted for the portion located under the gate.
  • the local wiring and the metal wiring are also hatched of different types, and the portion where the metal wiring and the local wiring are connected by a contact is shown in black. The same applies to other plan views.
  • the maximum number of fins that can be arranged (drawn) (fins in the vertical direction of the drawing) in the vertical direction (Y direction) of the standard cells 10, 20A, 20B, 20C, and 30 as the second direction ) Is six. The same applies to other plan views.
  • the standard cells 10, 20A, 20B, 20C, and 30 are all 2-input NAND cells, but the present invention is not limited to this, and other cells ( Inverter cells, AND cells, OR cells, NOR cells, composite cells, flip-flops, and the like). The same applies to other embodiments.
  • the standard cell 10 extends from one end portion to the other end portion in the horizontal direction of the drawing, and a plurality of active fins 11a, 11b, 11c, 12a arranged side by side in the vertical direction of the drawing. , 12b, 12c (first fin). That is, the active fins 11a, 11b, 11c, 12a, 12b, and 12c are arranged side by side in the vertical direction of the drawing along the boundary with the standard cell 20A.
  • the gate wirings G11 and G12 extend in the vertical direction of the drawing, and two in the horizontal direction of the drawing so as to be orthogonal to the active fins 11a, 11b, 11c, 12a, 12b, and 12c in the respective intermediate portions. They are arranged side by side.
  • An input wiring e11 is connected to the gate wiring G11, and an input signal A1 is given through the input wiring e11.
  • an input wiring e12 is connected to the gate wiring G12, and an input signal B1 is given through the input wiring e12.
  • the output wiring e13 from which the output signal Y1 is output is connected to the active fins 11a, 11b, and 11c between the gate wirings G11 and G12. Further, both end portions of the active fins 11a, 11b, and 11c in the horizontal direction of the drawing are connected to a power supply line (for example, a power source) V1 via connection wirings e14 and e15 extending in the vertical direction of the drawing, respectively.
  • the output wiring e13 is connected to one end of the active fins 12a, 12b, 12c in the horizontal direction of the drawing.
  • the other ends of the active fins 12a, 12b, 12c in the horizontal direction of the drawing are connected to a power supply line (for example, ground) V2 via a connection wiring e16 extending in the vertical direction of the drawing.
  • the standard cell 20A (second standard cell) includes NAND cells arranged in the logic function area AR23.
  • the logic function region refers to a region where active transistors (active fins) that realize a logic function are arranged, such as a NAND cell.
  • the configuration of the NAND cell is similar to that of the standard cell 10, and the number of active fins on the upper side in the vertical direction of the drawing is different. Specifically, FIG. 1 has three active fins 11a, 11b, and 11c, whereas FIG. 2 has two active fins 11a and 11b.
  • the standard cell 20A extends in the horizontal direction of the drawing, and the active fins 11a, 11b, 11c, 12a, and the like of the standard cell 10 are provided between the logic function area AR23 and one end (for example, the left end) in the horizontal direction of the drawing (area AR21). 12b and 12c are arranged side by side in the vertical direction of the drawing (for example, so that the positions in the vertical direction of the drawing when both standard cells 10 and 20A are arranged adjacent to each other are substantially the same). A plurality of dummy fins 21a, 21b, 21c, 22a, 22b, 22c (second fins) are included.
  • the dummy fins 21 a, 21 b, 21 c, 22 a, 22 b, 22 c are arranged side by side in the drawing vertical direction along the boundary with the standard cell 10.
  • the position in the longitudinal direction of the drawing is substantially the same, including that in which the position in the longitudinal direction of the drawing is slightly shifted due to a design or manufacturing error.
  • the standard cell 20A extends in the horizontal direction in the drawing between the logic function area AR23 and the other end (for example, the right end) in the horizontal direction of the drawing (area AR22), and includes a plurality of dummy cells arranged side by side in the vertical direction of the drawing.
  • the fins 23a, 23b, 23c, 24a, 24b, and 24c are included. That is, the dummy fins 23a, 23b, 23c, 24a, 24b, and 24c are arranged side by side in the drawing vertical direction along the boundary with the standard cell 20B.
  • the standard cell 20B includes NAND cells arranged in the logic function area AR23.
  • the configuration of the NAND cell is similar to that of the standard cell 20A, and the number of active fins on both the upper and lower sides in the vertical direction of the drawing is different. Specifically, in FIG. 2, there are two upper active fins 11a and 11b, whereas in FIG. 3, there is one active fin 11a. Further, FIG. 2 is different in that there are three lower active fins 12a, 12b, and 12c, whereas FIG. 3 has one active fin 12c.
  • the standard cell 20B extends in the area AR21 in the horizontal direction of the drawing, and includes a plurality of dummy fins 21a, 21b, 21c, 22a, 22b, and 22c arranged side by side in the vertical direction of the drawing.
  • the AR 22 includes a plurality of dummy fins 23a, 23b, 23c, 24a, 24b, and 24c that extend in the horizontal direction of the drawing and are arranged side by side in the vertical direction of the drawing.
  • the active fins 11c of the logic function area AR23 are omitted. Therefore, both the dummy fins 23c of the standard cell 20A and the dummy fins 21c of the standard cell 20B adjacent to the left and right across the boundary between the standard cells 20A and 20B are located inside the cell (logic function area AR23) in the horizontal direction of the drawing. There are no active fins. In such a case, the dummy fins 23c of the standard cell 20A and the dummy fins 21c of the standard cell 20B may be omitted.
  • the standard cell is generally designed before the entire layout of the circuit, and the designed cell is appropriately arranged at the time of the entire layout. Therefore, there is a case where the type of the adjacent cell is not known at the time of designing the standard cell. Therefore, as shown in FIG. 1, in the standard cells 20A, 20B, and 20C, the maximum number of dummy fins that can be arranged (drawn) in advance may be arranged side by side in the vertical direction of the drawing. This increases the convenience of design. In the standard cells 20A and 20B, an example is shown in which dummy fins having the maximum number of fins that can be arranged (drawn) are arranged in the vertical direction of the drawing.
  • the fins arranged in the areas AR21 and AR22 are all dummy fins.
  • the present invention is not limited to this.
  • some of the fins arranged in the areas AR21 and AR22 may be active fins.
  • the standard cell 20C includes a NAND cell arranged in the logic function area AR23.
  • the active fins 12b and 12c constituting the NAND cell extend from one end of the standard cell 20C to the other end (from the area AR21 to the area AR22 via the logic function area AR23) in the horizontal direction of the drawing. Yes.
  • the gate wiring G13 is arranged so as to extend in the vertical direction of the drawing at the boundary between the area AR21 and the logic function area AR23.
  • the gate line G14 is arranged so as to extend in the vertical direction of the drawing at the boundary between the area AR22 and the logic function area AR23. That is, four gate wirings G11, G12, G13, and G14 are orthogonal to the active fins 12b and 12c.
  • An input wiring e11 is connected to the gate wirings G11 and G13, and an input signal A1 is given through the input wiring e11.
  • an input wiring e12 is connected to the gate wirings G12 and G14, and an input signal B1 is given through the input wiring e12.
  • connection wiring e17 extending in the vertical direction of the drawing.
  • the connection wiring e17 is connected to the ends of the active fins 12b and 12c on the area AR21 side via a connection wiring e18 extending in the horizontal direction of the drawing and a connection wiring e19 extending in the vertical direction of the drawing in the area AR21.
  • the connection wiring e17 is connected to the end portions of the active fins 12b and 12c on the area AR22 side via a connection wiring e18 extending in the horizontal direction of the drawing and a connection wiring e20 extending in the vertical direction of the drawing within the area AR22.
  • the intermediate part of the gate wiring G13 and the gate wiring G11 in the active fins 12a, 12b, and 12c is connected to the power supply line V2 by the connection wiring e16 extending in the vertical direction of the drawing.
  • the standard cell 20C extends in the horizontal direction of the drawing within the area AR21, and extends in the horizontal direction of the drawing within the plurality of dummy fins 21a, 21b, 21c, 22a arranged side by side in the vertical direction of the drawing and the area AR22. And includes a plurality of dummy fins 23a, 23b, 23c, 24a arranged side by side in the vertical direction of the drawing. That is, in the standard cell 20C, compared to the standard cells 20A and 20B, the dummy fins 22b and 22c are omitted from the area AR21, and one end portion of the active fins 12b and 12c extends to the omitted portion. Similarly, the dummy fins 24b and 24c are omitted from the area AR22, and the other end portions of the active fins 12b and 12c extend to the omitted portions.
  • a standard cell 30 extends from one end to the other end in the horizontal direction of the drawing, and a plurality of active fins 31a, 31b, 31c, 32a, 32b, arranged in the vertical direction of the drawing. 32c is included. That is, the active fins 31a, 31b, 31c, 32a, 32b, and 32c are arranged side by side in the vertical direction of the drawing along the boundary with the standard cell 20C.
  • the positions in the vertical direction of the drawing of the fins arranged along the boundary of the standard cell are arranged to correspond to each other.
  • the distance between adjacent fins across the boundary of the standard cell is uniquely determined regardless of the type of the adjacent standard cell.
  • variation in characteristics due to the types of adjacent standard cells can be suppressed, and the performance of a semiconductor device including the standard cells can be improved.
  • it is possible to reduce the amount of margin added to the capacitance characteristics and current characteristics of each circuit of the semiconductor device it is possible to suppress an increase in cost.
  • FIG. 5 is a plan view showing an example of the layout of the standard cell according to the second embodiment.
  • AR45 and AR46 indicate logic function areas, and NAND cells constituted by fin-type transistors are arranged.
  • the logic function area AR45 indicates, for example, a first conductivity type (for example, p-type) conductivity type area
  • the logic function area AR46 indicates, for example, a second conductivity type (for example, n-type) conductivity different from the first conductivity type.
  • the mold area is shown.
  • the standard cell 40 is assumed to be rectangular, and the size of each active transistor of the second conductivity type used for the logic function region AR46 is larger than the size of each active transistor of the first conductivity type used for the logic function region AR45. It is assumed that the one is larger.
  • the logic function area AR45 has an inactive fin area in which fins can be arranged but no active fins are arranged.
  • AR47 indicates inactive fin regions, and there are 12 in FIG. In FIG. 5, for example, the generation of the inactive fin region is not limited to the above case.
  • the inactive fin region may be generated depending on the type of logic constituting the standard cell. For example, even when the size of each active transistor of the first conductivity type is equal to the size of each active transistor of the second conductivity type in the logic function region AR46, if the number of transistors used in each region is different, the active fins An inactive fin region that does not exist is generated. In addition, an inactive fin region may occur due to the number of fins used by each active transistor.
  • the standard cell 40 extends from the left end to the left side in the middle of the cell in the horizontal direction of the drawing, and a plurality of active fins 41 a, 41 b, 41 arranged in the vertical direction of the drawing along the left end of the standard cell 40.
  • 41c first active fin
  • a plurality of active fins extending from the right end portion to the right side in the middle of the cell in the horizontal direction of the drawing and arranged side by side along the right end of the standard cell 40 in the vertical direction of the drawing
  • fins 43a, 43b, 43c second active fins.
  • the plurality of active fins 41a, 41b, and 41c and the plurality of active fins 43a, 43b, and 43c correspond to the positions in the drawing vertical direction (for example, the positions in the drawing vertical direction are substantially the same). Arranged).
  • the position in the longitudinal direction of the drawing is substantially the same, including that in which the position in the longitudinal direction of the drawing is slightly shifted due to a design or manufacturing error or the like, and the same applies in the following description.
  • the standard cell 40 includes a plurality of active fins 42a, 42b, and 42c that extend from one end to the other end in the horizontal direction of the drawing in the logic function area AR46, and are arranged side by side in the vertical direction of the drawing. It is out.
  • the gate wirings G41 to G48 extend in the vertical direction of the drawing and are arranged at a predetermined pitch in the horizontal direction of the drawing.
  • the gate wirings G41 and G42 are orthogonal to the active fins 41a, 41b, and 41c in the intermediate portions in the horizontal direction of the drawings, and are orthogonal to the active fins 42a, 42b, and 42c in the portions near the left end.
  • the gate wirings G43 to G46 do not have orthogonal fins in the inactive fin areas AR47, AR47,..., And in the logic function area AR46, are orthogonal to the respective intermediate portions in the horizontal direction of the active fins 42a, 42b, 42c. ing.
  • the gate wirings G47 and G48 are orthogonal to each other at the intermediate portions of the active fins 43a, 43b and 43c in the lateral direction of the drawing, and are orthogonal to the portions near the right end portions of the active fins 42a, 42b and 42c.
  • An input wiring e41 extending in the horizontal direction of the drawing is connected to the gate wirings G41 to G44, and an input signal A4 is given through the input wiring e41.
  • an input wiring e42 extending in the horizontal direction of the drawing is connected to the gate wirings G45 to G48, and an input signal B4 is given through the input wiring e42.
  • the output wiring e43 that outputs the output signal Y4 is connected to the active fins 41a, 41b, and 41c between the gate wirings G41 and G42. Further, both end portions of the active fins 41a, 41b, 41c in the horizontal direction of the drawing are connected to the power supply line V1 via connection wirings e44a, e44b extending in the vertical direction of the drawing, respectively. Similarly, the output wiring e43 is connected to the active fins 43a, 43b, and 43c between the gate wirings G47 and G48.
  • both ends of the active fins 43a, 43b, 43c in the horizontal direction of the drawing are connected to the power supply line V1 via connection wirings e45a, e45b extending in the vertical direction of the drawing, respectively.
  • the output wiring e13 is connected to the active fins 42a, 42b, and 42c via the connection wirings e46a and e46b extending in the vertical direction of the drawing between the gate wirings G45 and G46 and between the gate wirings G47 and G48.
  • connection wirings e47a, e47b extending in the vertical direction of the drawing respectively.
  • the connection wirings e47a and e47b are connected to connection wirings e51a and e51b extending in the vertical direction of the drawing via a connection wiring e48 extending in the horizontal direction of the drawing, a connection wiring e49 extending in the vertical direction of the drawing, and a connection wiring e50 extending in the horizontal direction of the drawing.
  • connection wirings e51a and e51b are connected to the left ends of the active fins 42a, 42b, and 42c and an intermediate portion between the gate wiring G41 and an intermediate portion between the gate wiring G42 and the gate wiring G43, respectively.
  • the intermediate portion between the gate wiring G41 and the gate wiring G42 and the intermediate portion between the gate wiring G43 and the gate wiring G44 are respectively connected to the power supply line V2 by connection wirings e52a and e52b extending in the vertical direction of the drawing. It is connected to the.
  • active fins are preferentially arranged at positions along both ends in the horizontal direction of the standard cell 40 in the drawing. ing.
  • active fins are arranged at positions along both ends of the standard cell 40 in the horizontal direction of the drawing.
  • dummy fins that do not contribute to the logic function of the standard cell may be inserted into the areas AR47, AR47,.
  • a diode fin constituting a diode element for example, an antenna diode
  • a capacitive fin constituting a capacitive element for example, an off transistor fin constituting an off transistor (inactive transistor), or the like may be inserted.
  • the three active fins 42a, 42b, and 42c have been described as extending between the both ends of the standard cell 40 in the horizontal direction of the drawing. There may be one active fin extending. In this case, the remaining two active fins are preferably preferentially arranged at positions along the left and right ends of the standard cell 40. Moreover, each active fin extended over the both ends of the standard cell 40 does not need to be continuous in the whole area
  • FIG. 6 is a plan view showing an example of the layout of a standard cell according to the third embodiment.
  • AR53 represents a logic function area, and NAND cells composed of fin-type transistors are arranged.
  • the configuration of the NAND cell is similar to that of the standard cell 20A.
  • the standard cell 50 extends in the horizontal direction of the drawing, and between the logic function area AR53 and one end (left end) in the horizontal direction of the drawing (area AR51), the active fins 11a, 11b, 12a, 12b, 12c includes a plurality of dummy fins 51a, 51b, 52a, 52b, 52c (first dummy fins) arranged side by side in the vertical direction of the drawing.
  • the standard cell 50 extends in the horizontal direction of the drawing, and between the logic function area AR53 and the other end (right end) in the horizontal direction of the drawing (area AR52), the active fins 11a, 11b, It includes a plurality of dummy fins 53a, 53b, 54a, 54b, 54c (second dummy fins) arranged side by side in the vertical direction of the drawing at positions corresponding to 12a, 12b, 12c.
  • the plurality of dummy fins 51a, 51b, 52a, 52b, 52c and the plurality of dummy fins 51a, 51b, 52a, 52b, 52c and the active fins 11a, 11b, 12a, 12b, 12c are arranged to be substantially the same in the vertical direction of the drawing.
  • Dummy fins 53a, 53b, 54a, 54b, 54c are arranged.
  • the position in the longitudinal direction of the drawing is substantially the same, including that in which the position in the longitudinal direction of the drawing is slightly shifted due to a design or manufacturing error.
  • each active fin cell there are dummy fins on both sides of each active fin cell in the horizontal direction of the drawing, so regardless of the type of cell (for example, standard cell) placed adjacent to this standard cell, the presence or absence of the cell Regardless, the distance between each active fin and the adjacent fin (dummy fin) is uniquely determined. Thereby, it is possible to suppress variations in the characteristics of the active transistors in the logic function region regardless of the types of adjacent cells, and it is possible to improve the performance of the semiconductor device including the standard cell according to this aspect.
  • the type of cell for example, standard cell
  • the active fins in the logical function area AR53 are all continuous in the horizontal direction of the drawing, but a part thereof may be cut off.
  • the standard cell 50 may include a plurality of active transistors having different numbers of fins.
  • the dummy fins in the areas AR51 and AR52 are preferably arranged side by side at positions corresponding to the active fins of all the active transistors.
  • dummy fins are arranged in the areas AR51 and AR52, but dummy fins may be arranged only in one area (one of the areas AR51 and AR52), for example.
  • dummy fins are preferably arranged in the areas AR51 and AR52 on both sides of the cell like the standard cell 50.
  • Embodiments 1 to 3 have been described as examples of the technology disclosed in the present application.
  • the technology in the present disclosure is not limited to this, and can also be applied to embodiments in which changes, replacements, additions, omissions, and the like have been made as appropriate.
  • other embodiments will be exemplified.
  • FIG. 7 to 10 are plan views showing other layout configuration examples of the standard cell according to the present disclosure.
  • the standard cell 50A shown in FIG. 7 is different from the standard cell 50 shown in FIG. 6 in that dummy fins 52a, 52b, and 52c in the area AR51 and dummy fins 54a, 54b, and 54c in the area AR52 are used as diode fins constituting an antenna diode. It has changed.
  • the dummy fins 52a, 52b, and 52c (diode fins) in the area AR51 are connected to the connection wiring e63 extending in the vertical direction of the drawing and connected to the input wiring e11 via the connection wiring e61 extending in the horizontal direction of the drawing.
  • the dummy fins 54a, 54b, 54c (diode fins) in the region AR52 are connected to a connection wiring e64 extending in the vertical direction of the drawing and connected to the input wiring e12 via a connection wiring e62 extending in the horizontal direction of the drawing.
  • an antenna diode can be connected to the input terminal of the NAND cell without increasing the circuit area from the standard cell 50.
  • the antenna diode may be connected to a place other than the input terminal of the NAND cell. For example, you may connect with the input terminal of an adjacent standard cell, and when there are other input terminals in a standard cell, you may connect with the input terminal.
  • the standard cell 20D in FIG. 8 shows an example in which the dummy fins 22a, 22b, and 22c in the area AR21 of the standard cell 20A in FIG. 2 and the dummy fins 24a, 24b, and 24c in the area AR22 are diode fins constituting an antenna diode. Yes.
  • the antenna diode can be connected to the input terminal of the NAND cell without increasing the circuit area from the standard cell 20A.
  • the standard cell 50B in FIG. 9 is different from the standard cell 50 in FIG. 6 in that the dummy fins 51a, 51b, 52a, 52b, and 52c in the area AR51 are changed to diode fins constituting an antenna diode, and the dummy in the area AR52 is used.
  • the fins 53a, 53b, 54a, 54b, and 54c are changed to dummy fins 61a, 61b, 62a, 62b, and 62c (capacitive fins) constituting the capacitive elements 61 and 62.
  • the dummy fins 51a and 51b in the area AR51 are connected to the connection wiring e66 extending in the vertical direction of the drawing, and the input wiring e12 is connected via the connection wiring e65 extending in the horizontal direction of the drawing and the connection wiring e64 extending in the vertical direction of the drawing. It is connected to the.
  • the dummy fins 52a, 52b, and 52c in the area AR51 are connected to a connection wiring e63 that extends in the vertical direction of the drawing, and are connected to an input wiring e11 through a connection wiring e61 that extends in the horizontal direction of the drawing.
  • the capacitive element 61 includes dummy fins 61a and 61b and a gate wiring G61.
  • the gate wiring G61 extends in the vertical direction of the drawing, and is arranged so as to be orthogonal to the dummy fins 61a and 61b at the respective intermediate portions.
  • the gate wiring G61 is connected to the power supply line V2 via a connection wiring e65 extending in the horizontal direction of the drawing and a connection wiring e66 extending in the vertical direction of the drawing.
  • both end portions of the dummy fins 61a and 61b in the horizontal direction of the drawing are connected to the power supply line V1 via connection wirings e68 and e69 extending in the vertical direction of the drawing, respectively.
  • the capacitive element 62 includes dummy fins 62a, 62b, 62c and a gate wiring G62.
  • the gate wiring G62 extends in the vertical direction of the drawing, and is arranged so as to be orthogonal to the dummy fins 62a, 62b, and 62c at the respective intermediate portions.
  • the gate line G62 is connected to the power supply line V1 via a connection line e67 extending in the horizontal direction of the drawing and the connection line e68.
  • both end portions of the dummy fins 62a, 62b, and 62c in the horizontal direction of the drawing are connected to the power supply line V2 via the connection wiring e70 and the connection wiring e66 that extend in the vertical direction of the drawing, respectively.
  • the off transistor 71 includes dummy fins 71a and 71b (off transistor fins) and a gate wiring G71.
  • the dummy fins 71a and 71b extend in the horizontal direction of the drawing, and are arranged side by side in the vertical direction of the drawing so as to correspond to the active fins 11a and 11b.
  • the gate wiring G71 is connected to a connection wiring e71a extending in the horizontal direction of the drawing, and both ends of the dummy fins 71a and 71b and the connection wiring e71a in the horizontal direction of the drawing are connected to power by connection wirings e71b and e71c extending in the vertical direction of the drawing, respectively. Connected to line V1.
  • the off transistor 72 includes dummy fins 72a, 72b, 72c (off transistor fins) and a gate wiring G72.
  • the dummy fins 72a, 72b, 72c extend in the horizontal direction of the drawing and are arranged side by side in the vertical direction of the drawing so as to correspond to the active fins 12a, 12b, 12c.
  • the gate wiring G72 is connected to a connection wiring e72a extending in the drawing horizontal direction, and both ends of the dummy fins 72a, 72b, 72c and the connection wiring e72a in the drawing horizontal direction are connected by connection wirings e72b, e72c extending in the drawing vertical direction. Each is connected to a power supply line V2.
  • At least one of the dummy fins may be changed to an off-transistor fin that constitutes an off-transistor, as in FIG.
  • the present disclosure can provide a semiconductor device in which variation in characteristics (for example, current characteristics and capacity characteristics) due to the types of standard cells adjacent to the left and right is suppressed, and thus, for example, a semiconductor mounted in various electronic devices This is useful for improving the performance of the apparatus.
  • variation in characteristics for example, current characteristics and capacity characteristics
  • Standard cell 20A, 20B, 20C, 20D Standard cells (first standard cell, second standard cell) 40, 50, 50A, 50B, 50C Standard cells 11a, 11b, 11c, 12a, 12b, 12c Active fin (first fin) 21a, 21b, 21c, 22a, 22b, 22c, 23a, 23b, 23c, 24a, 24b, 24c Dummy fins (first fin, second fin) 31a, 31b, 31c, 32a, 32b, 32c Active fin (first fin) 41a, 41b, 41c Active fin (first active fin) 43a, 43b, 43c Active fin (second active fin) 51a, 51b, 52a, 52b, 52c Dummy fin (first dummy fin) 53a, 53b, 54a, 54b, 54c Dummy fin (second dummy fin) 61, 62 Capacitor 61a, 61b, 62a, 62b, 62c Dummy fin (capacitor fin) 71

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　半導体装置は、Ｘ方向において隣接して配置された２つのスタンダードセル（１０，２０Ａ）を含む。スタンダードセル（１０）は、Ｘ方向に延び、スタンダードセル（２０Ａ）との境界に沿ってＹ方向に並べて配置された複数の第１のフィン（１１ａ～１１ｃ，１２ａ～１２ｃ）を含む。スタンダードセル（２０）は、Ｘ方向に延び、スタンダードセル（１０）との境界に沿ってＹ方向に並べて配置された複数の第２のフィン（２１ａ～２１ｃ，２２ａ～２２ｃ）を含み、第２のフィン（２１ａ～２１ｃ，２２ａ～２２ｃ）はダミーフィンを含む。

Description

半導体装置
　本発明は、半導体装置に関し、特に、スタンダードセル方式を用いたレイアウト設計により形成された半導体集積回路に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ、ラッチ、フリップフロップ、全加算器など）を標準論理セルとして予め用意しておき、半導体基板上に複数の標準論理セルを配置してそれらの標準論理セルの間を、金属配線を用いて接続することによってＬＳＩ（Large Scale Integration）チップを設計する方式のことである。
　図１１はフィン型トランジスタの構造を説明するための図である。フィン型トランジスタのソースおよびドレインは、従来の二次元構造のＣＭＯＳ（Complementary Metal-Oxide Semiconductor）と異なり、隆起したフィンと呼ばれる立体構造を持つ。フィン型トランジスタのゲートは、このフィンを包むようにフィンと直交して配置される。トランジスタをこのような構造にすることにより、従来は単一の平面だけで制御していたチャネル領域の制御において、ゲートとフィンとが接する３つの面で制御できるようになる。これにより、チャネルの制御性が大幅に改善するため、フィン型トランジスタを搭載した半導体集積回路において、リーク電力削減、オン電流の向上、および動作電圧の低減などの性能が向上する。
　特許文献１には、フィン型トランジスタを使用してスタンダードを形成した技術が開示されている。
米国特許第８２５８５７７号明細書
　一方で、フィン型トランジスタの特性は、従来の二次元構造のＣＭＯＳトランジスタ以上に、隣接するトランジスタとの距離による影響を受ける。具体的には、従来のＯＳＥ（OD-Spacing-Effect)による電流特性の変動に加えて、例えば、物理的な応力、あるいはＳｉ面に対して直立するフィン同士の間隔によって、電流特性の変動および容量特性の変動が発生する。
　また、スタンダードセルにおけるフィンの位置は、スタンダードセルを構成する論理や駆動力によって様々である。したがって、フィン型トランジスタを含むスタンダードセルが左右方向に隣接するように並べて配置されたとき、その隣接境界を挟んで配置された２つのフィンの間隔が隣接するセルの種類によって異なる場合がある。これにより、フィン型トランジスタの特性がばらつきを有し、結果として上記のスタンダードセルを備えた半導体装置の特性がばらつきを有することになる。
　また、スタンダードセルが左右に隣接しないとき（例えば、回路ブロックの右辺、左辺に並ぶスタンダードセルの場合等）に、スタンダードセル内の左右端部のフィンと隣接するフィンが存在しない場合があり、フィン同士の間隔が実質的に無限大となることもある。
　このようなフィン同士の間隔の変動を考慮して設計を行うには、あらかじめ各回路（各トランジスタ）の容量特性や電流特性に一定のマージンを加えて設計を行うことが考えられるが、これによりスタンダードセルを備えた半導体装置の性能の劣化やコストアップが発生するという課題があった。
　上記問題に鑑み、本開示は、フィン型トランジスタを含むスタンダードセルを備えた半導体装置において、左右に隣接するスタンダードセルの種類による特性（例えば、電流特性や容量特性等）の変動のばらつきを抑制して、半導体装置の性能を向上させることを目的とする。
　本開示の第１態様では、第１方向において隣接して配置され、かつそれぞれがフィン型トランジスタを含む第１および第２のスタンダードセルを有する半導体装置において、前記第１のスタンダードセルは、前記第１方向に延びており、かつ前記第２のスタンダードセルとの境界に沿って、前記第１方向と直交する第２方向に並べて配置された複数の第１のフィンを含み、前記第２のスタンダードセルは、前記第１方向に延びており、かつ前記第２方向において、前記第１のスタンダードセルとの境界に沿って、前記各第１のフィンと対応する位置に並べて配置された複数の第２のフィンを含み、前記複数の第２のフィンのうちの少なくともいずれか１個は、論理機能に寄与しないダミーフィンであることを特徴とする。
　この第１態様によると、第１のスタンダードセルと第２のスタンダードセルとの境界を挟んで隣接する各第１のフィンと各第２のフィンとが対応する位置に並べて配置されている。この配置された複数の第２のフィンのうちのいずれか１個はダミーフィンである。これにより、第１および第２のスタンダードセルの種類によらず、第１のスタンダードセルの各第１のフィンと、セル境界を挟んで隣接する第２のスタンダードセルの各第２のフィンとの距離が一意に定まる。これにより、隣接するスタンダードセルの種類に起因する半導体装置の特性のばらつきを抑制することができる。
　本開示の第２態様では、フィン型トランジスタを含むスタンダードセルを有する半導体装置において、前記スタンダードセルは、第１方向に延びており、かつ前記スタンダードセルの前記第１方向における一方の端に沿って、前記第１方向と直交する第２方向に並べて配置された複数の第１のアクティブフィンと、前記第１方向に延びており、かつ前記スタンダードセルの前記第１方向における他方の端に沿って、前記第２方向に並べて配置された複数の第２のアクティブフィンとを含んでおり、前記第２方向において、隣接して配置された２つの導電型領域を有し、一方の導電型領域において、前記複数の第１のアクティブフィンと、前記複数の第２のアクティブフィンとの間において、アクティブフィンが配置されていない非アクティブフィン領域が存在し、他方の導電型領域において、前記非アクティブフィン領域と前記第２方向において同一位置にアクティブフィンが配置されている。
　この第２態様によると、スタンダードセルの第１方向における両端に沿って、複数の第１のアクティブフィンおよび複数の第２のアクティブフィンがそれぞれ第２方向に並べて配置されている。すなわち、スタンダードセルの第１方向における両端に沿う位置に、優先的にアクティブフィンが配置されている。一方で、一方の導電型領域において、両端沿いに配置されたアクティブフィンの内側に非アクティブフィン領域（フィンの配置が可能な領域であり、かつアクティブフィンが配置されていない領域）が形成されている。換言すると、例えばスタンダードセルの種類やスタンダードセル内の各トランジスタの能力（例えばドライブ能力）等に起因して、一方の導電型領域に非アクティブフィン領域が発生するような場合（例えば、一方の導電型領域におけるトランジスタのトータルのサイズが他方の導電型領域におけるトランジスタのトータルのサイズよりも小さい場合）においても、一方の導電型領域の第１方向における両端沿いに優先的にアクティブフィンが配置される。これにより、このような構成のスタンダードセルを第１方向に複数隣接して配置した際に、各第１のアクティブフィンおよび各第２のアクティブフィンのそれぞれについて、スタンダードセルの境界を挟んで隣接するフィン間の距離が、隣接するスタンダードセルの種類によらず一意に定まる。これにより、隣接するスタンダードセルの種類に起因する特性のばらつきを抑制することができ、そのスタンダードセルを備える半導体装置の性能を向上させることができる。このとき、例えば、一方の導電型領域に加えて、他方の導電型領域にも非アクティブフィン領域がある場合においても、両方の導電型領域において、第１方向における両端沿いに優先的にアクティブフィンが配置されるのが好ましい。
　本開示の第３態様では、フィン型トランジスタを含むスタンダードセルを有する半導体装置において、前記スタンダードセルは、論理機能領域において、第１方向に延び、かつ前記第１方向と直交する第２方向に並べて配置された複数のアクティブフィンと、前記論理機能領域と前記スタンダードセルの前記第１方向における一方の端との間において、前記第１方向に延びており、かつ前記第２方向において、前記各アクティブフィンと対応する位置に並べて配置された複数の第１のダミーフィンとを含むことを特徴とする。
　この第３態様によると、各アクティブフィンからみて、スタンダードセルの第１方向における一方の端側には第１のダミーフィンが存在するため、一方の端側において、上記のスタンダードセルと隣接して配置されるセル（例えばスタンダードセル）の種類やセルの有無によらず、各アクティブフィンと隣接するフィン（例えば第１のダミーフィン）との距離は一意に定まる。これにより、隣接するセルの種類によらず、論理機能領域のアクティブトランジスタの特性のばらつきを抑制することができ、本態様に係るスタンダードセルを備える半導体装置の性能を向上させることができる。
　２つの隣接するスタンダードセルにおいて、一方のスタンダードセルにおける隣接境界沿いのフィンと、その境界を挟んで隣接する他方のスタンダードセルにおける隣接境界沿いのフィンとの距離がスタンダードセルの種類によらず一意に定まるため、隣接するスタンダードセルの種類に起因する特性のばらつきを抑制することができる。これにより、上記のスタンダードセルを備える半導体装置の性能を向上させることができる。
実施形態１に係る半導体装置に用いるスタンダードセルが複数個隣接して配置されたレイアウト構成例を示す平面図である。 実施形態１に係るスタンダードセルのレイアウト構成の一例を示す平面図である。 実施形態１に係るスタンダードセルのレイアウト構成の他の例を示す平面図である。 実施形態１に係るスタンダードセルのレイアウト構成の他の例を示す平面図である。 実施形態２に係るスタンダードセルのレイアウト構成の一例を示す平面図である。 実施形態３に係るスタンダードセルのレイアウト構成の一例を示す平面図である。 スタンダードセルのその他のレイアウト構成例を示す平面図である。 スタンダードセルのその他のレイアウト構成例を示す平面図である。 スタンダードセルのその他のレイアウト構成例を示す平面図である。 スタンダードセルのその他のレイアウト構成例を示す平面図である。 フィン型トランジスタの構造を説明するための図である。
　以下、本開示に係る実施の形態について図面を参照して詳細に説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、フィン型トランジスタを用いているものとする。なお、実質的に同一の構成に対する重複説明を省略する場合がある。
　また、本明細書では、スタンダードセルの論理機能に寄与するトランジスタのことを「アクティブトランジスタ」といい、スタンダードセルの論理機能に寄与しないトランジスタのことを「非アクティブトランジスタ」という。そして、「アクティブトランジスタ」を構成するフィンのことを「アクティブフィン」といい、「アクティブフィン」以外のフィンのことを「ダミーフィン」という。すなわち、「ダミーフィン」は、「非アクティブトランジスタ」を構成するフィン、または、トランジスタを構成しないフィンのことをいう。
　［実施形態１］
　図１は実施形態１に係る半導体装置に用いるスタンダードセルが複数個隣接して配置されたレイアウト構成例を示す平面図である。具体的には、それぞれにフィン型トランジスタを含む５個のスタンダードセル１０，２０Ａ，２０Ｂ，２０Ｃ，３０が、第１方向としての図面横方向（Ｘ方向）において隣接して配置されている。図１および他の平面図では、フィンとその上に形成されたゲートとによって、フィン型トランジスタが構成されている。ローカル配線は、平面視でフィンまたはゲートと重なる部分において、フィンまたはゲートの上層に接して形成されており、電気的に接続されている。メタル配線はローカル配線の上層に位置しており、コンタクトを介してローカル配線と接続されている。なお、図１では図の見やすさのために、フィンにハッチを付している。ただし、ゲートの下に位置する部分についてはハッチを省いている。また、ローカル配線およびメタル配線にも種類が異なるハッチを付しており、メタル配線とローカル配線とがコンタクトで接続された部分を黒く塗りつぶして示している。他の平面図においても同様である。
　ここで、図１において、各スタンダードセル１０，２０Ａ，２０Ｂ，２０Ｃ，３０の第２方向としての図面縦方向（Ｙ方向）において、配置（描画）可能な最大のフィン枚数（図面縦方向におけるフィンの数）は６枚であるものとする。他の平面図においても同様である。
　また、本態様では、説明の便宜上、スタンダードセル１０，２０Ａ，２０Ｂ，２０Ｃ，３０がすべて２入力ＮＡＮＤセルである例について示しているが、これに限られるものではなく、それぞれに他のセル（インバータセル、ＡＮＤセル，ＯＲセル，ＮＯＲセル，複合セル、フリップフロップ等）であってもよい。他の実施形態においても同様である。
　スタンダードセル１０（第１のスタンダードセル）は、図面横方向において、一方の端部から他方の端部まで延びており、図面縦方向に並べて配置された複数のアクティブフィン１１ａ，１１ｂ，１１ｃ，１２ａ，１２ｂ，１２ｃ（第１のフィン）を含んでいる。すなわち、アクティブフィン１１ａ，１１ｂ，１１ｃ，１２ａ，１２ｂ，１２ｃは、スタンダードセル２０Ａとの境界に沿って図面縦方向に並べて配置されている。
　スタンダードセル１０において、ゲート配線Ｇ１１，Ｇ１２は、図面縦方向に延びており、アクティブフィン１１ａ，１１ｂ，１１ｃ，１２ａ，１２ｂ，１２ｃとそれぞれの中間部分において直交するように、図面横方向に２本並べて配置されている。ゲート配線Ｇ１１には、入力配線ｅ１１が接続されており、この入力配線ｅ１１を介して入力信号Ａ１が与えられる。同様に、ゲート配線Ｇ１２には、入力配線ｅ１２が接続されており、この入力配線ｅ１２を介して入力信号Ｂ１が与えられる。
　スタンダードセル１０において、出力信号Ｙ１が出力される出力配線ｅ１３は、ゲート配線Ｇ１１，Ｇ１２の間において、アクティブフィン１１ａ，１１ｂ，１１ｃと接続されている。また、アクティブフィン１１ａ，１１ｂ，１１ｃの図面横方向の両端部は、それぞれ図面縦方向に延びる接続配線ｅ１４，ｅ１５を介して電源線（例えば電源）Ｖ１に接続されている。また、出力配線ｅ１３は、アクティブフィン１２ａ，１２ｂ，１２ｃの図面横方向の一端部と接続されている。アクティブフィン１２ａ，１２ｂ，１２ｃの図面横方向の他端部は、図面縦方向に延びる接続配線ｅ１６を介して電源線（例えばグランド）Ｖ２に接続されている。
　図２に示すように、スタンダードセル２０Ａ（第２のスタンダードセル）は、論理機能領域ＡＲ２３に配置されたＮＡＮＤセルを含んでいる。論理機能領域とは、例えばＮＡＮＤセルのように論理機能を実現するアクティブトランジスタ（アクティブフィン）が配置される領域を指すものとする。ＮＡＮＤセルの構成は、スタンダードセル１０と類似構成であり、図面縦方向の上側におけるアクティブフィンの数が異なっている。具体的には、図１ではアクティブフィン１１ａ，１１ｂ，１１ｃが３本であるのに対し、図２ではアクティブフィン１１ａ，１１ｂが２本である点が異なる。
　スタンダードセル２０Ａは、図面横方向に延びており、論理機能領域ＡＲ２３と図面横方向の一端（例えば左端）との間（領域ＡＲ２１）において、スタンダードセル１０のアクティブフィン１１ａ，１１ｂ，１１ｃ，１２ａ，１２ｂ，１２ｃと対応するように、（例えば、両スタンダードセル１０，２０Ａが隣接して配置されたときの図面縦方向における位置が実質的に同じになるように）、図面縦方向に並べて配置された複数のダミーフィン２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ（第２のフィン）を含んでいる。すなわち、ダミーフィン２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃは、スタンダードセル１０との境界に沿って図面縦方向に並べて配置されている。ここで、図面縦方向における位置が実質的に同じとは、設計や製造の誤差等により図面縦方向の位置が多少ずれたものを含むものとする。
　また、スタンダードセル２０Ａは、論理機能領域ＡＲ２３と図面横方向の他端（例えば右端）との間（領域ＡＲ２２）において、図面横方向に延びており、図面縦方向に並べて配置された複数のダミーフィン２３ａ，２３ｂ，２３ｃ，２４ａ，２４ｂ，２４ｃを含んでいる。すなわち、ダミーフィン２３ａ，２３ｂ，２３ｃ，２４ａ，２４ｂ，２４ｃは、スタンダードセル２０Ｂとの境界に沿って図面縦方向に並べて配置されている。
　図３に示すように、スタンダードセル２０Ｂは、論理機能領域ＡＲ２３に配置されたＮＡＮＤセルを含んでいる。ＮＡＮＤセルの構成は、スタンダードセル２０Ａと類似構成であり、図面縦方向の上下両側のアクティブフィンの数が異なっている。具体的には、図２では上側のアクティブフィン１１ａ，１１ｂが２本であるのに対し、図３ではアクティブフィン１１ａが１本である点が異なる。また、図２では下側のアクティブフィン１２ａ，１２ｂ，１２ｃが３本であるのに対し、図３ではアクティブフィン１２ｃが１本である点が異なる。
　スタンダードセル２０Ｂは、スタンダードセル２０Ａと同様に、領域ＡＲ２１において、図面横方向に延びており、図面縦方向に並べて配置された複数のダミーフィン２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃと、領域ＡＲ２２において、図面横方向に延びており、図面縦方向に並べて配置された複数のダミーフィン２３ａ，２３ｂ，２３ｃ，２４ａ，２４ｂ，２４ｃとを含んでいる。
　ここで、スタンダードセル２０Ａ，２０Ｂにおいて、上述のとおり、論理機能領域ＡＲ２３のアクティブフィン１１ｃが省かれている。したがって、スタンダードセル２０Ａ，２０Ｂの境界を挟んで左右に隣接するスタンダードセル２０Ａのダミーフィン２３ｃおよびスタンダードセル２０Ｂのダミーフィン２１ｃは、両方とも図面横方向において、セルの内側（論理機能領域ＡＲ２３）にアクティブフィンが存在しない。このような場合、スタンダードセル２０Ａのダミーフィン２３ｃおよびスタンダードセル２０Ｂのダミーフィン２１ｃは省いてもかまわない。
　一方で、一般的にスタンダードセルは回路の全体レイアウト前に設計され、その設計されたセルを全体レイアウト時に適宜配置するため、隣接するセルの種類はスタンダードセルを設計した時点ではわからない場合もある。そのため、図１に示すように、スタンダードセル２０Ａ，２０Ｂ，２０Ｃにおいて、あらかじめ配置（描画）可能な最大のフィン枚数のダミーフィンを図面縦方向に並べて配置してもよい。これにより、設計の利便性が高まる。なお、スタンダードセル２０Ａ，２０Ｂでは、配置（描画）可能な最大のフィン枚数のダミーフィンを図面縦方向に並べて配置した例を示している。
　なお、スタンダードセル２０Ａ，２０Ｂにおいて、領域ＡＲ２１，ＡＲ２２に配置されたフィンはすべてダミーフィンであるものとしたが、これに限定されない。例えば、図４に示すスタンダードセル２０Ｃのように領域ＡＲ２１，ＡＲ２２に配置されるフィンの一部がアクティブフィンであってもよい。
　図４に示すように、スタンダードセル２０Ｃは、論理機能領域ＡＲ２３に配置されたＮＡＮＤセルを含んでいる。また、ＮＡＮＤセルを構成するアクティブフィン１２ｂ，１２ｃは、図面横方向において、スタンダードセル２０Ｃの一方の端部から他方の端部まで（領域ＡＲ２１から論理機能領域ＡＲ２３を介して領域ＡＲ２２まで）延びている。
　スタンダードセル２０Ｃにおいて、ゲート配線Ｇ１３は、領域ＡＲ２１と論理機能領域ＡＲ２３との境界において、図面縦方向に延びるように配置されている。ゲート配線Ｇ１４は、領域ＡＲ２２と論理機能領域ＡＲ２３との境界において、図面縦方向に延びるように配置されている。すなわち、アクティブフィン１２ｂ，１２ｃには、４本のゲート配線Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４が直交している。ゲート配線Ｇ１１，Ｇ１３には、入力配線ｅ１１が接続されており、この入力配線ｅ１１を介して入力信号Ａ１が与えられる。同様に、ゲート配線Ｇ１２，Ｇ１４には、入力配線ｅ１２が接続されており、この入力配線ｅ１２を介して入力信号Ｂ１が与えられる。
　スタンダードセル２０Ｃにおいて、アクティブフィン１２ａ，１２ｂ，１２ｃにおけるゲート配線Ｇ１１とゲート配線Ｇ１２との中間部分は、図面縦方向に延びる接続配線ｅ１７によって接続されている。接続配線ｅ１７は、図面横方向に延びる接続配線ｅ１８および領域ＡＲ２１内において図面縦方向に延びる接続配線ｅ１９を介して、領域ＡＲ２１側のアクティブフィン１２ｂ，１２ｃの端部と接続されている。さらに、接続配線ｅ１７は、図面横方向に延びる接続配線ｅ１８および領域ＡＲ２２内において図面縦方向に延びる接続配線ｅ２０を介して、領域ＡＲ２２側のアクティブフィン１２ｂ，１２ｃの端部と接続されている。そして、アクティブフィン１２ａ，１２ｂ，１２ｃにおけるゲート配線Ｇ１３とゲート配線Ｇ１１との中間部分は、図面縦方向に延びる接続配線ｅ１６によって電源線Ｖ２に接続されている。
　スタンダードセル２０Ｃは、領域ＡＲ２１内において、図面横方向に延びており、図面縦方向に並べて配置された複数のダミーフィン２１ａ，２１ｂ，２１ｃ，２２ａと、領域ＡＲ２２内において、図面横方向に延びており、図面縦方向に並べて配置された複数のダミーフィン２３ａ，２３ｂ，２３ｃ，２４ａとを含んでいる。すなわち、スタンダードセル２０Ｃでは、スタンダードセル２０Ａ，２０Ｂと比較すると、領域ＡＲ２１からダミーフィン２２ｂ，２２ｃが省かれており、その省かれた部分にアクティブフィン１２ｂ，１２ｃの一端部が延びている。同様に、領域ＡＲ２２からダミーフィン２４ｂ，２４ｃが省かれており、その省かれた部分にアクティブフィン１２ｂ，１２ｃの他端部が延びている。
　図１において、スタンダードセル３０は、図面横方向において、一方の端部から他方の端部まで延びており、図面縦方向に並べて配置された複数のアクティブフィン３１ａ，３１ｂ，３１ｃ，３２ａ，３２ｂ，３２ｃを含んでいる。すなわち、アクティブフィン３１ａ，３１ｂ，３１ｃ，３２ａ，３２ｂ，３２ｃは、スタンダードセル２０Ｃとの境界に沿って図面縦方向に並べて配置されている。
　以上のように、本実施形態によると、図面横方向に隣接するスタンダードセルにおいて、スタンダードセルの境界に沿って配置されたフィンの図面縦方向における位置が、それぞれ対応するように配置される。結果として、スタンダードセルの境界を挟んで隣接するフィン間の距離が、隣接するスタンダードセルの種類によらず一意に定まる。これにより、隣接するスタンダードセルの種類に起因する特性のばらつきを抑制することができ、そのスタンダードセルを備える半導体装置の性能を向上させることができる。さらに、半導体装置の各回路の容量特性や電流特性に対して付与するマージン量を削減することが可能になるため、コストアップを抑制することができる。
　［実施形態２］
　図５は実施形態２に係るスタンダードセルのレイアウトの一例を示す平面図である。
　図５において、ＡＲ４５，ＡＲ４６は論理機能領域を示し、フィン型トランジスタによって構成されたＮＡＮＤセルが配置されている。論理機能領域ＡＲ４５は、例えば第１導電型（例えばｐ型）の導電型領域を示しており、論理機能領域ＡＲ４６は、例えば第１導電型とは異なる第２導電型（例えばｎ型）の導電型領域を示している。本態様では、スタンダードセル４０は矩形型であるものとし、論理機能領域ＡＲ４５に用いる第１導電型の各アクティブトランジスタのサイズより、論理機能領域ＡＲ４６に用いる第２導電型の各アクティブトランジスタのサイズの方が大きいものとする。すなわち、論理機能領域ＡＲ４５には、フィンの配置は可能ではあるが、アクティブフィンが配置されていない非アクティブフィン領域があるものとする。ＡＲ４７は、非アクティブフィン領域を示しており、図５では１２箇所ある。なお、図５では例えば非アクティブフィン領域の発生は、上記の場合に限定されない。例えば、非アクティブフィン領域がスタンダードセルを構成する論理の種類によって生じる場合もある。例えば、第１導電型の各アクティブトランジスタのサイズと、論理機能領域ＡＲ４６における第２導電型の各アクティブトランジスタのサイズとが等しい場合においても、各領域に用いるトランジスタ数が異なる場合には、アクティブフィンが存在しない非アクティブフィン領域が生じる。また、各アクティブトランジスタの使用するフィン数に起因して非アクティブフィン領域が生じる場合もある。
　スタンダードセル４０は、図面横方向において、左端部からセルの中間における左寄りの位置まで延びており、スタンダードセル４０の左端に沿って、図面縦方向に並べて配置された複数のアクティブフィン４１ａ，４１ｂ，４１ｃ（第１のアクティブフィン）と、図面横方向において、右端部からセルの中間における右寄りの位置まで延びており、スタンダードセル４０の右端に沿って、図面縦方向に並べて配置された複数のアクティブフィン４３ａ，４３ｂ，４３ｃ（第２のアクティブフィン）とを含んでいる。ここで、複数のアクティブフィン４１ａ，４１ｂ，４１ｃと、複数のアクティブフィン４３ａ，４３ｂ，４３ｃとは、図面縦方向における位置が対応するように（例えば、図面縦方向における位置が実質的に同じになるように）配置されている。ここで、図面縦方向における位置が実質的に同じとは、設計や製造の誤差等により図面縦方向の位置が多少ずれたものを含むものとし、以下の説明において同様とする。
　また、スタンダードセル４０は、論理機能領域ＡＲ４６において、図面横方向に一方の端部から他方の端部まで延びており、図面縦方向に並べて配置された複数のアクティブフィン４２ａ，４２ｂ，４２ｃを含んでいる。
　スタンダードセル４０において、ゲート配線Ｇ４１～Ｇ４８は、図面縦方向に延びており、図面横方向に所定のピッチで配置されている。ゲート配線Ｇ４１，Ｇ４２は、アクティブフィン４１ａ，４１ｂ，４１ｃとそれぞれの図面横方向における中間部分において直交しており、アクティブフィン４２ａ，４２ｂ，４２ｃのそれぞれと左端部寄りの部分において直交している。ゲート配線Ｇ４３～Ｇ４６は、非アクティブフィン領域ＡＲ４７，ＡＲ４７，…内には直交するフィンがなく、論理機能領域ＡＲ４６において、アクティブフィン４２ａ，４２ｂ，４２ｃの図面横方向における中間部分においてそれぞれと直交している。ゲート配線Ｇ４７，Ｇ４８は、アクティブフィン４３ａ，４３ｂ，４３ｃの図面横方向における中間部分においてそれぞれと直交しており、アクティブフィン４２ａ，４２ｂ，４２ｃの右端部寄りの部分においてそれぞれと直交している。ゲート配線Ｇ４１～Ｇ４４には、図面横方向に延びる入力配線ｅ４１が接続されており、この入力配線ｅ４１を介して入力信号Ａ４が与えられる。同様に、ゲート配線Ｇ４５～Ｇ４８には、図面横方向に延びる入力配線ｅ４２が接続されており、この入力配線ｅ４２を介して入力信号Ｂ４が与えられる。
　スタンダードセル４０において、出力信号Ｙ４が出力される出力配線ｅ４３は、ゲート配線Ｇ４１，Ｇ４２の間において、アクティブフィン４１ａ，４１ｂ，４１ｃと接続されている。また、アクティブフィン４１ａ，４１ｂ，４１ｃの図面横方向の両端部は、それぞれ図面縦方向に延びる接続配線ｅ４４ａ，ｅ４４ｂを介して電源線Ｖ１に接続されている。同様に、出力配線ｅ４３は、ゲート配線Ｇ４７，Ｇ４８の間において、アクティブフィン４３ａ，４３ｂ，４３ｃと接続されている。また、アクティブフィン４３ａ，４３ｂ，４３ｃの図面横方向の両端部は、それぞれ図面縦方向に延びる接続配線ｅ４５ａ，ｅ４５ｂを介して電源線Ｖ１に接続されている。また、出力配線ｅ１３は、ゲート配線Ｇ４５，Ｇ４６の間およびゲート配線Ｇ４７，Ｇ４８の間において、図面縦方向に延びる接続配線ｅ４６ａ，ｅ４６ｂを介してアクティブフィン４２ａ，４２ｂ，４２ｃと接続されている。
　スタンダードセル４０において、アクティブフィン４２ａ，４２ｂ，４２ｃの右端とゲート配線Ｇ４８との中間部分およびゲート配線Ｇ４６とゲート配線Ｇ４７との中間部分は、それぞれ図面縦方向に延びる接続配線ｅ４７ａ，ｅ４７ｂによって接続されている。接続配線ｅ４７ａ，ｅ４７ｂは、図面横方向に延びる接続配線ｅ４８、図面縦方向に延びる接続配線ｅ４９および図面横方向に延びる接続配線ｅ５０を介して、図面縦方向に延びる接続配線ｅ５１ａ，ｅ５１ｂに接続される。接続配線ｅ５１ａ，ｅ５１ｂは、それぞれアクティブフィン４２ａ，４２ｂ，４２ｃの左端とゲート配線Ｇ４１との中間部分およびゲート配線Ｇ４２とゲート配線Ｇ４３との中間部分と接続されている。そして、アクティブフィン４２ａ，４２ｂ，４２ｃにおけるゲート配線Ｇ４１とゲート配線Ｇ４２との中間部分およびゲート配線Ｇ４３とゲート配線Ｇ４４との中間部分は、それぞれ図面縦方向に延びる接続配線ｅ５２ａ，ｅ５２ｂによって電源線Ｖ２に接続されている。
　以上のように、本態様では、論理機能領域ＡＲ４５において、非アクティブフィン領域ＡＲ４７，ＡＲ４７，…が生じる際に、スタンダードセル４０の図面横方向の両端に沿う位置に優先的にアクティブフィンを配置している。同様に、論理機能領域ＡＲ４６において、スタンダードセル４０の図面横方向の両端に沿う位置にアクティブフィンが配置されている。スタンダードセルをこのような構成にすることにより、スタンダードセルを図面横方向に複数隣接して配置した際に、スタンダードセルの境界を挟んで隣接するフィン間の距離が、隣接するスタンダードセルの種類によらず一意に定まる。これにより、隣接するスタンダードセルの種類に起因する特性のばらつきを抑制することができ、そのスタンダードセルを備える半導体装置の性能を向上させることができる。
　なお、実施形態２では、非アクティブフィン領域ＡＲ４７，ＡＲ４７，…にはフィンが存在しない例について説明したが、これに限定されない。例えば、スタンダードセルの論理機能に寄与しないダミーフィン（図示しない）を領域ＡＲ４７，ＡＲ４７，…に挿入してもよい。さらに、そのダミーフィンとして、例えばダイオード素子（例えばアンテナダイオード）を構成するダイオードフィン、容量素子を構成する容量フィン、オフトランジスタ（非アクティブトランジスタ）を構成するオフトランジスタフィン等を挿入してもよい。
　また、論理機能領域ＡＲ４６において、３本のアクティブフィン４２ａ，４２ｂ，４２ｃが、すべて図面横方向にスタンダードセル４０の両端部間で延びているものとして説明したが、スタンダードセル４０の両端部間にわたって延びるアクティブフィンが１本であってもよい。この場合、残りの２本のアクティブフィンについては、スタンダードセル４０の左右端に沿う位置に優先的に配置するのが好ましい。また、スタンダードセル４０の両端部間にわたって延びる各アクティブフィンは、全領域で連続している必要はなく、その途中で一部が切除されていてもよい。
　［実施形態３］
　図６は実施形態３に係るスタンダードセルのレイアウトの一例を示す平面図である。
　図６において、ＡＲ５３は論理機能領域を示し、フィン型トランジスタによって構成されたＮＡＮＤセルが配置されている。ＮＡＮＤセルの構成は、スタンダードセル２０Ａと類似構成である。
　スタンダードセル５０は、図面横方向に延びており、論理機能領域ＡＲ５３と図面横方向の一端（左端）との間（領域ＡＲ５１）において、ＮＡＮＤセルを構成するアクティブフィン１１ａ，１１ｂ，１２ａ，１２ｂ，１２ｃと対応する位置に、図面縦方向に並べて配置された複数のダミーフィン５１ａ，５１ｂ，５２ａ，５２ｂ，５２ｃ（第１のダミーフィン）を含んでいる。同様に、スタンダードセル５０は、図面横方向に延びており、論理機能領域ＡＲ５３と図面横方向の他端（右端）との間（領域ＡＲ５２）において、ＮＡＮＤセルを構成するアクティブフィン１１ａ，１１ｂ，１２ａ，１２ｂ，１２ｃと対応する位置に図面縦方向に並べて配置された複数のダミーフィン５３ａ，５３ｂ，５４ａ，５４ｂ，５４ｃ（第２のダミーフィン）を含んでいる。具体的には、例えば、アクティブフィン１１ａ，１１ｂ，１２ａ，１２ｂ，１２ｃと図面縦方向における位置が実質的に同じになるように、複数のダミーフィン５１ａ，５１ｂ，５２ａ，５２ｂ，５２ｃおよび複数のダミーフィン５３ａ，５３ｂ，５４ａ，５４ｂ，５４ｃが配置されている。ここで、図面縦方向における位置が実質的に同じとは、設計や製造の誤差等により図面縦方向の位置が多少ずれたものを含むものとする。
　これにより、図面横方向において、各アクティブフィンのセル両端側にそれぞれダミーフィンが存在するため、このスタンダードセルと隣接して配置されるセル（例えばスタンダードセル）の種類によらず、またセルの有無によらず、各アクティブフィンと隣接するフィン（ダミーフィン）との距離は一意に定まる。これにより、隣接するセルの種類によらず、論理機能領域のアクティブトランジスタの特性のばらつきを抑制することができ、本態様に係るスタンダードセルを備える半導体装置の性能を向上させることができる。
　なお、本態様では、論理機能領域ＡＲ５３におけるアクティブフィンは、すべて図面横方向で連続しているものとしたが、その一部が切除されていてもよい。また、スタンダードセル５０がフィン枚数の異なる複数のアクティブトランジスタを含んでいてもよい。この場合、領域ＡＲ５１，ＡＲ５２のダミーフィンは、すべてのアクティブトランジスタのアクティブフィンと対応する位置に並べて配置されるのが好ましい。
　なお、図６では領域ＡＲ５１，ＡＲ５２にダミーフィンを配置するものとしたが、例えば片側の領域（領域ＡＲ５１，ＡＲ５２のいずれか一方）のみにおいてダミーフィンを配置してもよい。ただし、例えばクロックの供給や分周等に寄与するクロックセル等の精度が必要なスタンダードセルにおいては、スタンダードセル５０のようにセル両側の領域ＡＲ５１，ＡＲ５２において、ダミーフィンを配置するのが好ましい。
　［その他の実施形態］
　以上、本出願において開示する技術の例示として、実施形態１～３を説明した。しかしながら本開示における技術はこれに限定されず、適宜、変更、置き換え、付加、省略などを行った実施形態にも適用可能である。以下、その他の実施形態を例示する。
　図７～図１０は本開示に係るスタンダードセルのその他のレイアウト構成例を示す平面図である。
　図７のスタンダードセル５０Ａは、図６とのスタンダードセル５０に対して、領域ＡＲ５１のダミーフィン５２ａ，５２ｂ，５２ｃおよび領域ＡＲ５２のダミーフィン５４ａ，５４ｂ，５４ｃを、アンテナダイオードを構成するダイオードフィンに変更している。
　具体的には、領域ＡＲ５１のダミーフィン５２ａ，５２ｂ，５２ｃ（ダイオードフィン）は、図面縦方向に延びる接続配線ｅ６３に接続され、図面横方向に延びる接続配線ｅ６１を介して入力配線ｅ１１に接続されている。また、領域ＡＲ５２のダミーフィン５４ａ，５４ｂ，５４ｃ（ダイオードフィン）は、図面縦方向に延びる接続配線ｅ６４に接続され、図面横方向に延びる接続配線ｅ６２を介して入力配線ｅ１２に接続されている。
　これにより、スタンダードセル５０から回路面積を増加させることなく、ＮＡＮＤセルの入力端子にアンテナダイオードを接続することができる。なお、アンテナダイオードは、ＮＡＮＤセルの入力端子以外の場所に接続してもかまわない。例えば、隣接するスタンダードセルの入力端子と接続してもよいし、スタンダードセル内に他の入力端子がある場合には、その入力端子と接続してもよい。
　また、図２～図４のスタンダードセル２０Ａ，２０Ｂ，２０Ｃにおいて、ダミーフィンのうちの少なくともいずれか１個をアンテナダイオードに変更してもよい。図８のスタンダードセル２０Ｄは、図２のスタンダードセル２０Ａの領域ＡＲ２１のダミーフィン２２ａ，２２ｂ，２２ｃおよび領域ＡＲ２２のダミーフィン２４ａ，２４ｂ，２４ｃがアンテナダイオードを構成するダイオードフィンである例を示している。
　これにより、図７のスタンダードセル５０Ａと同様に、スタンダードセル２０Ａから回路面積を増加させることなく、ＮＡＮＤセルの入力端子にアンテナダイオードを接続することができる。
　図９のスタンダードセル５０Ｂは、図６のスタンダードセル５０に対して、領域ＡＲ５１のダミーフィン５１ａ，５１ｂ，５２ａ，５２ｂ，５２ｃを、アンテナダイオードを構成するダイオードフィンに変更し、かつ領域ＡＲ５２のダミーフィン５３ａ，５３ｂ，５４ａ，５４ｂ，５４ｃを、容量素子６１，６２を構成するダミーフィン６１ａ，６１ｂ，６２ａ，６２ｂ，６２ｃ（容量フィン）に変更している。
　具体的には、領域ＡＲ５１のダミーフィン５１ａ，５１ｂは、図面縦方向に延びる接続配線ｅ６６に接続され、図面横方向に延びる接続配線ｅ６５および図面縦方向に延びる接続配線ｅ６４を介して入力配線ｅ１２に接続されている。領域ＡＲ５１のダミーフィン５２ａ，５２ｂ，５２ｃは、図面縦方向に延びる接続配線ｅ６３に接続され、図面横方向に延びる接続配線ｅ６１を介して入力配線ｅ１１に接続されている。
　図９において、容量素子６１は、ダミーフィン６１ａ，６１ｂとゲート配線Ｇ６１とを含んでいる。ゲート配線Ｇ６１は、図面縦方向に延びており、ダミーフィン６１ａ，６１ｂとそれぞれの中間部分において直交するように配置されている。また、ゲート配線Ｇ６１は、図面横方向に延びる接続配線ｅ６５および図面縦方向に延びる接続配線ｅ６６を介して電源線Ｖ２に接続されている。また、ダミーフィン６１ａ，６１ｂの図面横方向の両端部は、それぞれ図面縦方向に延びる接続配線ｅ６８，ｅ６９を介して電源線Ｖ１に接続されている。
　同様に、容量素子６２は、ダミーフィン６２ａ，６２ｂ，６２ｃとゲート配線Ｇ６２とを含んでいる。ゲート配線Ｇ６２は、図面縦方向に延びており、ダミーフィン６２ａ，６２ｂ，６２ｃとそれぞれの中間部分において直交するように配置されている。ゲート配線Ｇ６２は、図面横方向に延びる接続配線ｅ６７および上記の接続配線ｅ６８を介して電源線Ｖ１に接続されている。また、ダミーフィン６２ａ，６２ｂ，６２ｃの図面横方向の両端部は、図面縦方向に延びる接続配線ｅ７０および上記の接続配線ｅ６６を介して、それぞれ電源線Ｖ２に接続されている。
　このような構成とすることにより、スタンダードセル５０に容量素子を追加する際の回路面積の増加を抑制することができる。なお、図２～図４のスタンダードセル２０Ａ，２０Ｂ，２０Ｃにおいて、図９と同様に、ダミーフィンのうちの少なくともいずれか１個を、容量素子を構成する容量フィンに変更してもよい。
　図１０のスタンダードセル５０Ｃは、図６のスタンダードセル５０に対して、領域ＡＲ５１，ＡＲ５２にオフトランジスタ７１，７２，７１，７２を配置した例を示している。
　スタンダードセル５０Ｃにおいて、オフトランジスタ７１は、ダミーフィン７１ａ，７１ｂ（オフトランジスタフィン）とゲート配線Ｇ７１とを含んでいる。ダミーフィン７１ａ，７１ｂは図面横方向に延びており、アクティブフィン１１ａ，１１ｂと対応するように図面縦方向に並べて配置されている。ゲート配線Ｇ７１は、図面横方向に延びる接続配線ｅ７１ａに接続されており、ダミーフィン７１ａ，７１ｂおよび接続配線ｅ７１ａの図面横方向の両端部は、図面縦方向に延びる接続配線ｅ７１ｂ，ｅ７１ｃによってそれぞれ電源線Ｖ１に接続されている。オフトランジスタ７２は、ダミーフィン７２ａ，７２ｂ，７２ｃ（オフトランジスタフィン）とゲート配線Ｇ７２とを含んでいる。ダミーフィン７２ａ，７２ｂ，７２ｃは図面横方向に延びており、アクティブフィン１２ａ，１２ｂ，１２ｃと対応するように図面縦方向に並べて配置されている。ゲート配線Ｇ７２は、図面横方向に延びる接続配線ｅ７２ａに接続されており、ダミーフィン７２ａ，７２ｂ，７２ｃおよび接続配線ｅ７２ａの図面横方向の両端部は、図面縦方向に延びる接続配線ｅ７２ｂ，ｅ７２ｃによってそれぞれ電源線Ｖ２に接続されている。
　このような構成とすることにより、スタンダードセル５０にオフトランジスタを追加する場合においても、回路面積の増加を抑制することができる。なお、図２～図４のスタンダードセル２０Ａ，２０Ｂ，２０Ｃにおいて、図１０と同様に、ダミーフィンのうちの少なくともいずれか１個を、オフトランジスタを構成するオフトランジスタフィンに変更してもよい。
　本開示では、左右に隣接するスタンダードセルの種類による特性（例えば、電流特性や容量特性等）の変動のばらつきを抑制した半導体装置を提供することができるため、例えば各種電子機器に搭載される半導体装置の性能向上等に有用である。
　１０，３０　スタンダードセル（第１のスタンダードセル）
 ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ　スタンダードセル（第１のスタンダードセル、第２のスタンダードセル）
　４０，５０，５０Ａ，５０Ｂ，５０Ｃ　スタンダードセル
　１１ａ，１１ｂ，１１ｃ，１２ａ，１２ｂ，１２ｃ　アクティブフィン（第１のフィン）
　２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ，２３ａ，２３ｂ，２３ｃ，２４ａ，２４ｂ，２４ｃ　ダミーフィン（第１のフィン、第２のフィン）
　３１ａ，３１ｂ，３１ｃ，３２ａ，３２ｂ，３２ｃ　アクティブフィン（第１のフィン）
　４１ａ，４１ｂ，４１ｃ　アクティブフィン（第１のアクティブフィン）
　４３ａ，４３ｂ，４３ｃ　アクティブフィン（第２のアクティブフィン）
　５１ａ，５１ｂ，５２ａ，５２ｂ，５２ｃ　ダミーフィン（第１のダミーフィン）
　５３ａ，５３ｂ，５４ａ，５４ｂ，５４ｃ　ダミーフィン（第２のダミーフィン）
　６１，６２　容量素子
　６１ａ，６１ｂ，６２ａ，６２ｂ，６２ｃ　ダミーフィン（容量フィン）
　７１，７２　オフトランジスタ
　７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃ　ダミーフィン（オフトランジスタフィン）
　ＡＲ４５，ＡＲ４６　論理機能領域（導電型領域）
　ＡＲ４７　非アクティブフィン領域
　ＡＲ５３　論理機能領域
 

Claims (14)

  1. 　第１方向において隣接して配置され、かつそれぞれがフィン型トランジスタを含む第１および第２のスタンダードセルを有する半導体装置であって、
    　前記第１のスタンダードセルは、前記第１方向に延びており、かつ前記第２のスタンダードセルとの境界に沿って、前記第１方向と直交する第２方向に並べて配置された複数の第１のフィンを含み、
    　前記第２のスタンダードセルは、前記第１方向に延びており、かつ前記第２方向において、前記第１のスタンダードセルとの境界に沿って、前記各第１のフィンと対応する位置に並べて配置された複数の第２のフィンを含み、
    　前記複数の第２のフィンのうちの少なくともいずれか１個は、論理機能に寄与しないダミーフィンである
    ことを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記複数の第２のフィンは、すべて、前記ダミーフィンである
    ことを特徴とする半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記ダミーフィンのうちの少なくとも１個は、アンテナダイオードを構成するダイオードフィンである
    ことを特徴とする半導体装置。
  4. 　請求項３記載の半導体装置において、
    　前記アンテナダイオードの入力端子は、前記第１および第２のスタンダードセルの論理機能に寄与するアクティブトランジスタのうちの少なくともいずれか１個の入力端子と接続されている
    ことを特徴とする半導体装置。
  5. 　請求項１記載の半導体装置において、
    　前記ダミーフィンのうちの少なくとも１個は、容量素子を構成する容量フィンである
    ことを特徴とする半導体装置。
  6. 　請求項１記載の半導体装置において、
    　前記ダミーフィンのうちの少なくとも１個は、オフトランジスタを構成するオフトランジスタフィンである
    ことを特徴とする半導体装置。
  7. 　フィン型トランジスタを含むスタンダードセルを有する半導体装置であって、
    　前記スタンダードセルは、
    　第１方向に延びており、かつ前記スタンダードセルの前記第１方向における一方の端に沿って、前記第１方向と直交する第２方向に並べて配置された複数の第１のアクティブフィンと、
    　前記第１方向に延びており、かつ前記スタンダードセルの前記第１方向における他方の端に沿って、前記第２方向に並べて配置された複数の第２のアクティブフィンとを含んでおり、
    　前記第２方向において隣接して配置された２つの導電型領域を有し、一方の導電型領域において、前記複数の第１のアクティブフィンと、前記複数の第２のアクティブフィンとの間において、アクティブフィンが配置されていない非アクティブフィン領域が存在し、
    　他方の導電型領域において、前記非アクティブフィン領域と前記第２方向において同一位置にアクティブフィンが配置されている
    ことを特徴とする半導体装置。
  8. 　請求項７記載の半導体装置において、
    　前記非アクティブフィン領域に、論理機能に寄与しないダミーフィンが設けられている
    ことを特徴とする半導体装置。
  9. 　フィン型トランジスタを含むスタンダードセルを有する半導体装置であって、
    　前記スタンダードセルは、
    　論理機能領域において、第１方向に延び、かつ前記第１方向と直交する第２方向に並べて配置された複数のアクティブフィンと、
    　前記論理機能領域と前記スタンダードセルの前記第１方向における一方の端との間において、前記第１方向に延びており、かつ前記第２方向において、前記各アクティブフィンと対応する位置に並べて配置された複数の第１のダミーフィンとを含む
    ことを特徴とする半導体装置。
  10. 　請求項９記載の半導体装置において、
    　前記論理機能領域と前記スタンダードセルの前記第１方向における他方の端との間において、前記第１方向に延びており、かつ前記第２方向において、前記各アクティブフィンと対応する位置に並べて配置された複数の第２のダミーフィンを含む
    ことを特徴とする半導体装置。
  11. 　請求項９記載の半導体装置において、
    　前記複数の第１のダミーフィンのうちの少なくとも１個は、アンテナダイオードを構成するダイオードフィンである
    ことを特徴とする半導体装置。
  12. 　請求項１１記載の半導体装置において、
    　前記アンテナダイオードの入力端子は、前記スタンダードセルの論理機能に寄与するアクティブトランジスタのうちの少なくともいずれか１個の入力端子と接続されている
    ことを特徴とする半導体装置。
  13. 　請求項９記載の半導体装置において、
    　前記複数の第１のダミーフィンのうちの少なくとも１個は、容量素子を構成する容量フィンである
    ことを特徴とする半導体装置。
  14. 　請求項９記載の半導体装置において、
    　前記複数の第１のダミーフィンのうちの少なくとも１個は、オフトランジスタを構成するオフトランジスタフィンである
    ことを特徴とする半導体装置。
     
PCT/JP2014/002206 2013-09-04 2014-04-18 半導体装置 WO2015033490A1 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
CN201480048967.5A CN105531813B (zh) 2013-09-04 2014-04-18 半导体装置
JP2015535286A JP6281572B2 (ja) 2013-09-04 2014-04-18 半導体装置
CN201811065102.6A CN108922887B (zh) 2013-09-04 2014-04-18 半导体装置
US15/059,974 US9871040B2 (en) 2013-09-04 2016-03-03 Semiconductor device comprising a standard cell
US15/835,133 US10242985B2 (en) 2013-09-04 2017-12-07 Semiconductor device comprising a standard cell and a non-active transistor
US16/245,164 US10651175B2 (en) 2013-09-04 2019-01-10 Semiconductor device comprising a standard cell including a non-active fin area
US16/842,599 US11114437B2 (en) 2013-09-04 2020-04-07 Semiconductor device comprising first and second standard cells arranged adjacent to each other

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013183350 2013-09-04
JP2013-183350 2013-09-04

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/059,974 Continuation US9871040B2 (en) 2013-09-04 2016-03-03 Semiconductor device comprising a standard cell

Publications (1)

Publication Number Publication Date
WO2015033490A1 true WO2015033490A1 (ja) 2015-03-12

Family

ID=52627994

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/002206 WO2015033490A1 (ja) 2013-09-04 2014-04-18 半導体装置

Country Status (4)

Country Link
US (4) US9871040B2 (ja)
JP (4) JP6281572B2 (ja)
CN (2) CN108922887B (ja)
WO (1) WO2015033490A1 (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016181537A (ja) * 2015-03-23 2016-10-13 ルネサスエレクトロニクス株式会社 半導体装置
CN106057794A (zh) * 2015-04-09 2016-10-26 三星电子株式会社 制造半导体装置的方法和通过该方法制造的半导体装置
CN106601732A (zh) * 2016-12-21 2017-04-26 台湾积体电路制造股份有限公司 鳍式场效晶体管的元件格结构
WO2018025580A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体集積回路装置
WO2018042986A1 (ja) * 2016-08-29 2018-03-08 株式会社ソシオネクスト 半導体集積回路装置
KR20180092308A (ko) * 2016-05-03 2018-08-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 및 그 제조 방법
WO2018150913A1 (ja) * 2017-02-16 2018-08-23 株式会社ソシオネクスト 半導体集積回路装置
US20190074297A1 (en) * 2016-05-06 2019-03-07 Socionext Inc. Semiconductor integrated circuit device
WO2019043888A1 (ja) * 2017-08-31 2019-03-07 株式会社ソシオネクスト 半導体集積回路装置
JP2019083348A (ja) * 2019-03-04 2019-05-30 ルネサスエレクトロニクス株式会社 半導体装置
JP2019519110A (ja) * 2016-06-22 2019-07-04 クアルコム，インコーポレイテッド フィンカウントに基づく拡散のための標準セルアーキテクチャ
US10566329B2 (en) 2015-09-11 2020-02-18 Renesas Electronics Corporation Semiconductor device having data signal path of meandering shape via a plurality of wirings
WO2020170715A1 (ja) * 2019-02-18 2020-08-27 株式会社ソシオネクスト 半導体集積回路装置
USRE49545E1 (en) 2015-04-09 2023-06-06 Samsung Electronics Co., Ltd. Semiconductor device including polygon-shaped standard cell

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6281572B2 (ja) * 2013-09-04 2018-02-21 株式会社ソシオネクスト 半導体装置
US9460259B2 (en) * 2014-08-22 2016-10-04 Samsung Electronics Co., Ltd. Methods of generating integrated circuit layout using standard cell library
US9793211B2 (en) * 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
US10163882B2 (en) * 2015-12-16 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and layout thereof
KR102421730B1 (ko) * 2016-04-05 2022-07-18 삼성전자주식회사 레이아웃 방법 및 반도체 소자
WO2018003634A1 (ja) * 2016-07-01 2018-01-04 株式会社ソシオネクスト 半導体集積回路装置
TWI699781B (zh) * 2016-12-28 2020-07-21 聯華電子股份有限公司 靜態隨機存取記憶元件
US10354947B2 (en) * 2017-02-06 2019-07-16 Samsung Electronics Co., Ltd. Integrated circuit including standard cell
JP2018164055A (ja) * 2017-03-27 2018-10-18 ルネサスエレクトロニクス株式会社 半導体装置
JP6925953B2 (ja) * 2017-12-22 2021-08-25 ルネサスエレクトロニクス株式会社 半導体装置
US10756114B2 (en) * 2017-12-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor circuit with metal structure and manufacturing method
KR102495913B1 (ko) 2018-08-10 2023-02-03 삼성전자 주식회사 다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
WO2020065905A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体集積回路装置
US10727224B1 (en) * 2019-04-10 2020-07-28 Nxp Usa, Inc. Decoupling capacitors using regularity finFET structures and methods for making same
US11094695B2 (en) * 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008059440A2 (en) * 2006-11-14 2008-05-22 Nxp B.V. Double patterning for lithography to increase feature spatial density
JP2009218499A (ja) * 2008-03-12 2009-09-24 Sony Corp 半導体装置
JP2010016258A (ja) * 2008-07-04 2010-01-21 Panasonic Corp 半導体集積回路装置
JP2010040630A (ja) * 2008-08-01 2010-02-18 Toshiba Corp 半導体装置
WO2011077664A1 (ja) * 2009-12-25 2011-06-30 パナソニック株式会社 半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09289251A (ja) * 1996-04-23 1997-11-04 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト構造およびその検証方法
JP2003229575A (ja) 2002-02-04 2003-08-15 Hitachi Ltd 集積半導体装置及びその製造方法
KR100702552B1 (ko) 2003-12-22 2007-04-04 인터내셔널 비지네스 머신즈 코포레이션 이중 게이트 ＦｉｎＦＥＴ 디자인을 위한 자동화 레이어생성 방법 및 장치
JP2007141971A (ja) * 2005-11-15 2007-06-07 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法
US9009641B2 (en) * 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
EP2041780B1 (en) * 2006-07-11 2012-02-01 Nxp B.V. Semiconductor devices and methods of manufacture thereof
US8178905B2 (en) * 2007-01-12 2012-05-15 Panasonic Corporation Layout structure of semiconductor device
US7812373B2 (en) * 2007-02-12 2010-10-12 Infineon Technologies Ag MuGFET array layout
US7888736B2 (en) * 2007-08-29 2011-02-15 International Business Machines Corporation MUGFET with optimized fill structures
JP5230251B2 (ja) 2008-04-25 2013-07-10 パナソニック株式会社 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造
US20100127333A1 (en) * 2008-11-21 2010-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. novel layout architecture for performance enhancement
US8258577B2 (en) 2009-06-04 2012-09-04 International Business Machines Corporation CMOS inverter device with fin structures
US8258572B2 (en) * 2009-12-07 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with FinFETs having multiple fins
US8860107B2 (en) * 2010-06-03 2014-10-14 International Business Machines Corporation FinFET-compatible metal-insulator-metal capacitor
US8848423B2 (en) * 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
CN104303263B (zh) 2012-01-13 2016-12-14 特拉创新公司 具有线形翅片场效应结构的电路
US8735993B2 (en) * 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US9647066B2 (en) * 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US8723268B2 (en) * 2012-06-13 2014-05-13 Synopsys, Inc. N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch
KR101937851B1 (ko) * 2012-06-27 2019-04-10 삼성전자 주식회사 반도체 집적 회로, 그 설계 방법 및 제조방법
US8841185B2 (en) * 2012-08-13 2014-09-23 International Business Machines Corporation High density bulk fin capacitor
US9576978B2 (en) * 2012-10-09 2017-02-21 Samsung Electronics Co., Ltd. Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same
US9337318B2 (en) * 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US9064725B2 (en) * 2012-12-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with embedded MOS varactor and method of making same
US8847324B2 (en) * 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
CN108630607B (zh) * 2013-08-23 2022-04-26 株式会社索思未来 半导体集成电路装置
JP6281572B2 (ja) * 2013-09-04 2018-02-21 株式会社ソシオネクスト 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008059440A2 (en) * 2006-11-14 2008-05-22 Nxp B.V. Double patterning for lithography to increase feature spatial density
JP2009218499A (ja) * 2008-03-12 2009-09-24 Sony Corp 半導体装置
JP2010016258A (ja) * 2008-07-04 2010-01-21 Panasonic Corp 半導体集積回路装置
JP2010040630A (ja) * 2008-08-01 2010-02-18 Toshiba Corp 半導体装置
WO2011077664A1 (ja) * 2009-12-25 2011-06-30 パナソニック株式会社 半導体装置

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016181537A (ja) * 2015-03-23 2016-10-13 ルネサスエレクトロニクス株式会社 半導体装置
USRE49545E1 (en) 2015-04-09 2023-06-06 Samsung Electronics Co., Ltd. Semiconductor device including polygon-shaped standard cell
CN106057794B (zh) * 2015-04-09 2021-12-14 三星电子株式会社 制造半导体装置的方法和通过该方法制造的半导体装置
US11043428B2 (en) 2015-04-09 2021-06-22 Samsung Electronics Co., Ltd. Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same
CN106057794A (zh) * 2015-04-09 2016-10-26 三星电子株式会社 制造半导体装置的方法和通过该方法制造的半导体装置
US10566329B2 (en) 2015-09-11 2020-02-18 Renesas Electronics Corporation Semiconductor device having data signal path of meandering shape via a plurality of wirings
US10950594B2 (en) 2016-05-03 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and method of fabricating the same
KR20180092308A (ko) * 2016-05-03 2018-08-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 및 그 제조 방법
US10163880B2 (en) 2016-05-03 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of fabricating the same
KR102023282B1 (ko) * 2016-05-03 2019-09-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 및 그 제조 방법
US10325900B2 (en) 2016-05-03 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit and method of fabricating the same
US10847542B2 (en) * 2016-05-06 2020-11-24 Socionext Inc. Semiconductor integrated circuit device
US20190074297A1 (en) * 2016-05-06 2019-03-07 Socionext Inc. Semiconductor integrated circuit device
JP2019519110A (ja) * 2016-06-22 2019-07-04 クアルコム，インコーポレイテッド フィンカウントに基づく拡散のための標準セルアーキテクチャ
WO2018025580A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体集積回路装置
US11764224B2 (en) 2016-08-01 2023-09-19 Socionext Inc. Semiconductor integrated circuit device
US10879270B2 (en) 2016-08-01 2020-12-29 Socionext Inc. Semiconductor integrated circuit device
JPWO2018025580A1 (ja) * 2016-08-01 2019-05-30 株式会社ソシオネクスト 半導体集積回路装置
US11450688B2 (en) 2016-08-01 2022-09-20 Socionext Inc. Semiconductor integrated circuit device
US10840263B2 (en) 2016-08-29 2020-11-17 Socionext Inc. Semiconductor integrated circuit device
JPWO2018042986A1 (ja) * 2016-08-29 2019-06-27 株式会社ソシオネクスト 半導体集積回路装置
US11784188B2 (en) 2016-08-29 2023-10-10 Socionext Inc. Semiconductor integrated circuit device
WO2018042986A1 (ja) * 2016-08-29 2018-03-08 株式会社ソシオネクスト 半導体集積回路装置
US11387256B2 (en) 2016-08-29 2022-07-12 Socionext Inc. Semiconductor integrated circuit device
CN106601732B (zh) * 2016-12-21 2022-07-12 台湾积体电路制造股份有限公司 元件格布局结构与形成元件格的方法
CN106601732A (zh) * 2016-12-21 2017-04-26 台湾积体电路制造股份有限公司 鳍式场效晶体管的元件格结构
US10777579B2 (en) 2017-02-16 2020-09-15 Socionext Inc. Semiconductor integrated circuit device
WO2018150913A1 (ja) * 2017-02-16 2018-08-23 株式会社ソシオネクスト 半導体集積回路装置
JPWO2018150913A1 (ja) * 2017-02-16 2019-12-12 株式会社ソシオネクスト 半導体集積回路装置
JP7041361B2 (ja) 2017-02-16 2022-03-24 株式会社ソシオネクスト 半導体集積回路装置
CN111033720A (zh) * 2017-08-31 2020-04-17 株式会社索思未来 半导体集成电路装置
US11063035B2 (en) 2017-08-31 2021-07-13 Socionext Inc. Semiconductor integrated circuit device
JPWO2019043888A1 (ja) * 2017-08-31 2020-10-01 株式会社ソシオネクスト 半導体集積回路装置
CN111033720B (zh) * 2017-08-31 2023-02-21 株式会社索思未来 半导体集成电路装置
WO2019043888A1 (ja) * 2017-08-31 2019-03-07 株式会社ソシオネクスト 半導体集積回路装置
WO2020170715A1 (ja) * 2019-02-18 2020-08-27 株式会社ソシオネクスト 半導体集積回路装置
JP7364928B2 (ja) 2019-02-18 2023-10-19 株式会社ソシオネクスト 半導体集積回路装置
JP2019083348A (ja) * 2019-03-04 2019-05-30 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP6807004B2 (ja) 2021-01-06
JP2018064126A (ja) 2018-04-19
US10242985B2 (en) 2019-03-26
CN105531813A (zh) 2016-04-27
JP6281572B2 (ja) 2018-02-21
JPWO2015033490A1 (ja) 2017-03-02
US9871040B2 (en) 2018-01-16
JP6579205B2 (ja) 2019-09-25
JP2019201228A (ja) 2019-11-21
US10651175B2 (en) 2020-05-12
US20180097004A1 (en) 2018-04-05
US11114437B2 (en) 2021-09-07
US20190148380A1 (en) 2019-05-16
CN108922887A (zh) 2018-11-30
JP2021036624A (ja) 2021-03-04
US20160190138A1 (en) 2016-06-30
JP6989809B2 (ja) 2022-01-12
CN108922887B (zh) 2022-12-09
CN105531813B (zh) 2018-10-12
US20200235099A1 (en) 2020-07-23

Similar Documents

Publication Publication Date Title
JP6579205B2 (ja) 半導体装置
US10290653B2 (en) Integrated circuit layout structure
CN108630607B (zh) 半导体集成电路装置
JP6597871B2 (ja) 半導体集積回路
KR101547390B1 (ko) 케스케이드 ｍｏｓ 트랜지스터를 포함하는 반도체 장치
JP5896682B2 (ja) 半導体集積回路装置
CN114556563A (zh) 半导体集成电路装置
CN110326099B (zh) 半导体集成电路装置
WO2020095765A1 (ja) 半導体集積回路装置
JP5956964B2 (ja) 半導体装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201480048967.5

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14841671

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015535286

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14841671

Country of ref document: EP

Kind code of ref document: A1