KR102023282B1 - 집적 회로 및 그 제조 방법 - Google Patents

집적 회로 및 그 제조 방법 Download PDF

Info

Publication number
KR102023282B1
KR102023282B1 KR1020180092022A KR20180092022A KR102023282B1 KR 102023282 B1 KR102023282 B1 KR 102023282B1 KR 1020180092022 A KR1020180092022 A KR 1020180092022A KR 20180092022 A KR20180092022 A KR 20180092022A KR 102023282 B1 KR102023282 B1 KR 102023282B1
Authority
KR
South Korea
Prior art keywords
gate electrode
dummy gate
cell
region
active region
Prior art date
Application number
KR1020180092022A
Other languages
English (en)
Other versions
KR20180092308A (ko
Inventor
청 테 린
후이 종 주앙
팅 웨이 치앙
핀 다이 수에
리 춘 티엔
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20180092308A publication Critical patent/KR20180092308A/ko
Application granted granted Critical
Publication of KR102023282B1 publication Critical patent/KR102023282B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Architecture (AREA)
  • Ceramic Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

레이아웃은 복수의 셀을 포함하고, 해당 셀을 가로질러 적어도 하나의 더미 게이트 전극이 연속적으로 연장된다. 더미 게이트 전극은 전기적으로 전도성이므로, 더미 게이트 전극은 셀들을 상호 연결하는 데 사용될 수 있다. 즉, 일부 신호들은 1-금속선 또는 2-금속선을 통하기보다는 더미 게이트 전극을 통해 이동될 수 있다. 그러므로, 셀을 상호 연결하기 위한 1-금속선 및/또는 2-금속선의 양을 줄일 수 있다.

Description

집적 회로 및 그 제조 방법{INTEGRATED CIRCUIT AND METHOD OF FABRICATING THE SAME}
반도체 집적 회로(IC) 산업은 기하급수적 성장을 경험하고 있다. IC 재료와 설계의 기술적 발전으로, 각 세대가 이전 세대보다 더 작고 복잡한 회로를 갖는 여러 세대의 IC가 생산되어 왔다.
초고밀도 집적(VLSI) 기술의 경향은 더 좁은 배선 라인과 더 작은 접촉부로 귀결되었다. 또한, 집적 회로 설계는 더 복잡해지고 더 집적화되고 있다. 성능 향상을 위해 더 많은 소자들이 집적 회로 내에 압축되고 있다.
본 발명의 과제는, 집적 회로 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면,
집적 회로로서,
제1 셀;
제2 셀;
적어도 하나의 더미 게이트 전극
을 포함하며,
상기 제1 셀은,
적어도 하나의 제1 활성 영역;
상기 제1 활성 영역을 가로지르는 적어도 하나의 제1 게이트 전극
을 포함하고,
상기 제2 셀은,
적어도 하나의 제2 활성 영역;
상기 제2 활성 영역을 가로지르는 적어도 하나의 제2 게이트 전극
을 포함하며,
상기 제1 게이트 전극과 제2 게이트 전극은 단부 대 단부 방식으로 배열되고,
상기 적어도 하나의 더미 게이트 전극은 상기 제1 활성 영역과 제2 활성 영역의 엣지 상에 부분적으로 존재하며, 상기 더미 게이트 전극은 적어도 상기 제1 활성 영역과 상기 제2 활성 영역 사이에서 연속적인 것인 집적 회로가 제공된다.
본 발명의 다른 실시예에 따르면,
집적 회로로서,
적어도 하나의 제1 활성 영역;
상기 제1 활성 영역을 가로지르는 적어도 하나의 제1 게이트 전극;
적어도 하나의 제2 활성 영역;
상기 제2 활성 영역을 가로지르되, 상기 제1 게이트 전극과 접속되지 않는 적어도 하나의 제2 게이트 전극;
상기 제1 활성 영역과 제2 활성 영역의 엣지 상에 부분적으로 존재하는 적어도 하나의 제1 더미 게이트 전극
을 포함하며,
상기 제1 더미 게이트 전극의 길이는 상기 제1 게이트 전극의 길이보다 긴 것인 집적 회로가 제공된다.
본 발명의 또 다른 실시예에 따르면,
프로세서를 이용하여 집적 회로 레이아웃을 구성하는 방법으로서,
상기 프로세서를 이용하여, 셀 라이브러리로부터 복수의 셀을 선택하는 단계;
상기 프로세서를 이용하여, 상기 셀을 상기 집적 회로 레이아웃 상에 배치하는 단계로서, 상기 셀의 배치를 통해 상기 집적 회로 레이아웃 상에 적어도 하나의 연속 PODE(poly on OD edge)를 형성하고, 해당 연속 PODE가 셀들 사이의 적어도 하나의 공통 경계를 가로질러 연장되는 것인 단계;
상기 집적 회로 레이아웃을 기초로 집적 회로의 제조를 위한 명령의 조합을 발생시키는 단계;
비-일시적 장치 판독 가능 저장 매체 내에 상기 명령의 조합을 저장하는 단계
를 포함하는 집적 회로 레이아웃 구성 방법이 제공된다.
본 발명의 여러 측면들은 첨부 도면을 함께 판독 시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 본 개시 내용의 일부 실시예에 따른 셀 레이아웃의 상면도이다.
도 2는 본 개시 내용의 일부 실시예에 따른 레이아웃의 상면도이다.
도 3은 본 개시 내용의 일부 실시예에 따른 인버터의 계통도이다.
도 4는 본 개시 내용의 일부 실시예에 따른 레이아웃의 상면도이다.
도 5a 내지 도 5c는 본 개시 내용의 다른 실시예에 따른 셀 레이아웃의 상면도이다.
도 6은 본 개시 내용의 일부 실시예에 따른 레이아웃이다.
도 7은 본 개시 내용의 일부 실시예에 따라 집적 회로 레이아웃을 구성하는 방법의 흐름도이다.
도 8은 본 개시 내용의 일부 실시예에 따라 전술한 레이아웃의 실시예 중 하나 이상을 형성하는 처리 시스템이다.
다음의 개시 내용은 제시된 주제 대상의 다양한 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 예일 뿐이고, 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상의 제1 특징부의 형성은 제1 특징부 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 특징부 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있는 실시예도 또한 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함 및 명료성을 위한 것으로, 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래", "하위", "하부", "위", "상위", "상부" 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 (90도 회전 또는 다른 배향으로) 달리 배향될 수 있으며, 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
본 개시 내용의 일부 실시예에 따른 셀 레이아웃의 상면도인 도 1을 참조한다. 셀(100)은 반도체 기판 상에 제공된다. 셀(100)은 상부 엣지(212), 바닥 엣지(214) 및 대향하는 측면 엣지(216, 218)들을 포함하는 셀 경계를 가진다. 셀 높이(H)는 상부 엣지(212)와 바닥 엣지(214) 사이에 형성된다. 셀 폭(W)은 대향하는 측면 엣지(216, 218)들 사이에 형성된다.
셀(100)은 제1 트랜지스터 영역(112)과 제2 트랜지스터 영역(114)을 포함하는데, 제1 트랜지스터 영역(112)은 제2 트랜지스터 영역(114)에 이웃하게 수직으로 배치된다. 공통 경계선(215)이 제1 트랜지스터 영역(112)과 제2 트랜지스터 영역(114)을 분리시킨다. 셀(100)의 제1 트랜지스터 영역(112)은 P-채널 금속 산화물 반도체(PMOS) 트랜지스터를 형성하도록 배치될 수 있으며, PMOS 영역(112)으로서 간주될 수 있다. 셀(100)의 제2 트랜지스터 영역(114)은 N-채널 금속 산화물 반도체(NMOS) 트랜지스터를 형성하도록 배치될 수 있으며, NMOS 영역(114)으로서 간주될 수 있다.
PMOS 영역(112) 내에는 복수의 P-형 활성 영역(120a-120d)이 제공되고, NMOS 영역(114) 내에는 복수의 N-형 활성 영역(124a-124d)이 제공된다. 일부 실시예에서, P-형 활성 영역(120a-120d) 및 N-형 활성 영역(124a-124d)과 같은 활성 영역은 여기서 또한 OD(oxide-dimensioned region)로도 지칭된다. 도 1에서, P-형 활성 영역(120a-120d)은 상부 엣지(212)에 대해 실질적으로 수직하고, 실질적으로 등간격으로 이격되어 있다. N-형 활성 영역(124a-124d)은 바닥 엣지(214)에 대해 실질적으로 수직하고, 실질적으로 등간격으로 이격되어 있다. 일부 실시예에서, P-형 활성 영역(120a-120d) 및 N-형 활성 영역(124a-124d)은 핀(fin) 형상이고, P-형 활성 영역(120a-120d)과 N-형 활성 영역(124a-124d)은 서로 실질적으로 평행하며, PMOS 영역(112)과 NMOS 영역(114) 내에 엇갈려 배치된다.
반도체 기판 위로는 게이트 전극(150a-150d)과 더미 게이트 전극(130a-130c)이 제공된다. 도 1에서, 게이트 전극(150a-150d)과 더미 게이트 전극(130a-130c)은 서로 실질적으로 평행하며, 상부 엣지(212), 공통 경계선(215) 및 바닥 엣지(214)에 대해 실질적으로 평행하다. 게이트 전극(150a-150d)과 더미 게이트 전극(130a-130c)은 폴리실리콘이나 또는 금속, 금속 합금, 및 금속 실리사이드와 같은 다른 전기 전도성 재료로 형성된다. 더미 게이트 전극(130a-130c)은 임의의 트랜지스터로의 게이트로서 작용하지 않도록 구성된다. 일부 실시예에서, 게이트 전극(150a-150d) 및 더미 게이트 전극(130a-130c)과 같은 게이트 전극 및 더미 게이트 전극은 여기서 PO로도 또한 지칭된다. 일부 실시예에서, 더미 게이트 전극(130a-130c)은 여기서 PODE(poly on OD edge)로도 또한 지칭된다.
게이트 전극(150a, 150b)은 PMOS 영역(112) 내에 제공된다. 게이트 전극(150a)은 P-형 활성 영역(120a, 120c)을 가로질러 P-형 활성 영역(120b)의 엣지 상에 부분적으로 제공되는데, 여기서 게이트 전극(150a)은 P-형 활성 영역(120b)에 대한 더미 게이트 전극으로서 간주된다. 게이트 전극(150b)은 P-형 활성 영역(120b, 120d)을 가로질러 P-형 활성 영역(120c)의 엣지 상에 부분적으로 제공되는데, 여기서 게이트 전극(150b)은 P-형 활성 영역(120c)에 대한 더미 게이트 전극으로서 간주된다. 게이트 전극(150c, 150d)은 NMOS 영역(114) 내에 제공된다. 게이트 전극(150c)은 N-형 활성 영역(124a, 124c)을 가로질러 N-형 활성 영역(124b)의 엣지 상에 부분적으로 제공되는데, 여기서 게이트 전극(150c)은 N-형 활성 영역(124b)에 대한 더미 게이트 전극으로서 간주된다. 게이트 전극(150d)은 N-형 활성 영역(124b, 124d)을 가로질러 N-형 활성 영역(124c)의 엣지 상에 부분적으로 제공되는데, 여기서 게이트 전극(150d)은 N-형 활성 영역(124c)에 대한 더미 게이트 전극으로서 간주된다.
셀(100)은 게이트 전극(150a-150d)을 개별 종료시키기 위한 절단 폴리실리콘(CPO) 패턴과 같은 복수의 절단 패턴(160a-160d)을 더 포함한다. 절단 패턴(160a-160d)은 각각 게이트 전극(150a-150d)이 제거된 절단부 또는 패턴 영역을 나타낸다. 일부 실시예에서, 게이트 전극(150a-150d) 중 적어도 하나의 길이는 절단 패턴(160a-160d)의 존재에 기인하여 더미 게이트 전극(130a-130c) 중 적어도 하나의 길이보다 짧다.
일부 실시예에서, 게이트 전극(150a-150d)은 셀(100) 내에서 엇갈림 배열된다. 도 1에 예시된 바와 같이, 게이트 전극(150a, 150c)은 각각 절단 패턴(160a, 160c)에 의해 측면 엣지(218)로부터 이격되는 한편, 측면 엣지(216)로부터 연장되며, 게이트 전극(150b, 150d)은 각각 절단 패턴(160b, 160d)에 의해 측면 엣지(216)로부터 이격되는 한편, 측면 엣지(218)로부터 연장된다.
일부 실시예에서, 더미 게이트 전극(130a)은 상부 엣지(212) 상에 존재하고, 더미 게이트 전극(130b)은 공통 경계선(215) 상에 존재하며, 더미 게이트 전극(130c)은 바닥 엣지(214) 상에 존재한다. 게이트 전극(150a, 150b)은 더미 게이트 전극(130a, 130b)들 사이에 존재하는데, 게이트 전극(150a)은 더미 게이트 전극(130a)과 게이트 전극(150b) 사이에 존재하고, 게이트 전극(150b)은 게이트 전극(150a)과 더미 게이트 전극(130b) 사이에 존재한다. 게이트 전극(150c, 150d)은 더미 게이트 전극(130b, 130c)들 사이에 존재하는데, 게이트 전극(150c)은 더미 게이트 전극(130b)과 게이트 전극(150d) 사이에 존재하고, 게이트 전극(150d)은 게이트 전극(150c)과 더미 게이트 전극(130c) 사이에 존재한다.
일부 실시예에서, P-형 활성 영역(120a-120d)은 PMOS 영역(112) 내에 엇갈림 배열되고, N-형 활성 영역(124a-124d)은 NMOS 영역(114) 내에 엇갈림 배열된다. 도 1에 예시된 바와 같이, P-형 활성 영역(120a, 120c)은 더미 게이트 전극(130b)으로부터 이격되는 한편, 더미 게이트 전극(130a) 아래에 부분적으로 존재한다. P-형 활성 영역(120b, 120d)은 더미 게이트 전극(130a)으로부터 이격되는 한편, 더미 게이트 전극(130b) 아래에 부분적으로 존재한다. N-형 활성 영역(124a, 124c)은 더미 게이트 전극(130c)으로부터 이격되는 한편, 더미 게이트 전극(130b) 아래에 부분적으로 존재한다. N-형 활성 영역(124b, 124d)은 더미 게이트 전극(130b)으로부터 이격되는 한편, 더미 게이트 전극(130c) 아래에 부분적으로 존재한다.
본 개시 내용의 일부 실시예에 따른 레이아웃의 상면도인 도 2를 참조한다. 레이아웃은 적어도 일렬로 인접된 복수의 셀(100)을 포함한다. 셀(100)의 셀 높이(H)는 실질적으로 동일한데, 이는 셀(100)이 해당 열에 배치될 수 있게 한다. 더미 게이트 전극(130a-130c)은 실질적으로 해당 열의 종방향을 따라 연장된다. 그러므로, 더미 게이트 전극(130a-130c)의 길이는 셀(100)의 셀 높이(H)에 의해 제한되지 않는다.
일부 실시예에서, 더미 게이트 전극(130a-130c)은 적어도 인접하는 셀(100)들의 대응하는 활성 영역들 사이에서 연속적이다. 도 2에 예시된 바와 같이, 동일한 수평 높이의 인접하는 셀(100)들의 더미 게이트 전극(130a-130c)은 서로 모놀리식으로(monolithically) 접속된다. 예를 들면, 인접하는 셀(100)들의 더미 게이트 전극(130a)은 서로 모놀리식으로 접속되며, 인접하는 셀(100)들의 더미 게이트 전극(130b)은 서로 모놀리식으로 접속되며, 인접하는 셀(100)들의 더미 게이트 전극(130c)은 서로 모놀리식으로 접속된다. 결국, 더미 게이트 전극(130a-130c)은 셀(100)을 가로지르는 연속 도전선으로서 간주될 수 있으며, 더미 게이트 전극(130a-130c)의 길이는 각각 셀(100)의 셀 폭(W)의 합과 같을 수 있다.
도 2에 예시된 바와 같이, 더미 게이트 전극(130a-130c)은 인접하는 셀(100)들의 적어도 하나의 공통 경계를 연속적으로 가로지른다. 절단 패턴(160)은 각각 게이트 전극(150)을 종결시키므로, 더미 게이트 전극(130a-130c) 중 적어도 하나의 길이는 게이트 전극(150) 중 적어도 하나의 길이보다 큰데, 여기서 각각의 게이트 전극(150)의 길이는 대응하는 절단 패턴(160)들 사이의 거리이다.
일부 실시예에서, 더미 게이트 전극(130a-130c)은 적어도 해당 열에 인접된 2개의 인접하는 셀(100)을 가로질러 연장된다. 도 2에 예시된 바와 같이, 절단 패턴(160)은 각각 단부 대 단부로 인접하는 게이트 전극(150)들 사이에 존재하며, 이에 따라 더미 게이트 전극(130a-130c) 중 적어도 하나의 길이는 적어도 단부 대 단부로 인접하는 2개의 게이트 전극(150)의 길이의 합보다 크다.
더미 게이트 전극(130a-130c)은 연속적이면서 전기 전도성을 가지므로, 더미 게이트 전극(130a-130c)은 셀(100)들을 상호 연결시키는 데 사용될 수 있다. 즉, 일부 신호들은 1-금속선 또는 2-금속선을 통하기보다는 더미 게이트 전극(130a-130c)을 통해 이동할 수 있다. 그러므로, 셀(100)을 상호 연결하기 위한 1-금속선 및/또는 2-금속선의 양을 줄일 수 있다. 또한, 인접하는 셀(100)들 사이의 피치(pitch)도 줄일 수 있는데, 이는 셀(100)들을 상호 연결하기 위한 1-금속선 및/또는 2-금속선의 양이 감소되기 때문이다.
본 개시 내용의 일부 실시예에 따른 인버터의 계통도인 도 3을 참조한다. 인버터(300)는 PMOS 트랜지스터(310)와 NMOS 트랜지스터(320)를 포함한다. 인버터(300)의 입력 포트(330)는 PMOS 트랜지스터(310) 및 NMOS 트랜지스터(320)의 게이트 단자에 전기적으로 접속된다. 인버터(300)의 출력 포트(340)는 PMOS 트랜지스터(310) 및 NMOS 트랜지스터(320)의 드레인 단자에 전기적으로 접속된다.
입력 포트(330)가 "0"(예컨대, 그라운드 전압)으로 설정되면, PMOS 트랜지스터(310)는 턴 온(turn on)되고, NMOS 트랜지스터(320)는 턴 오프(turn off)된다. 이러한 상황에서, 전류는 VDD(전압 드레인 드레인)로부터 PMOS 트랜지스터(310)를 통해 출력 포트(340)로 흐른다. 입력 포트(330)가 "1"(예컨대, 작동 전압)로 설정되면, PMOS 트랜지스터(310)는 턴 오프되고, NMOS 트랜지스터(320)는 턴 온된다. 이러한 상황에서, 전류는 출력 포트(340)로부터 NMOS 트랜지스터(320)를 통해 VSS(전압 소스 소스)로 흐른다.
도 4는 본 개시 내용의 일부 실시예에 따른 레이아웃의 상면도이다. 셀(100)의 PMOS 영역(112)은 도 3의 PMOS 트랜지스터(310)와 같은 4개의 PMOS 트랜지스터를 포함한다. P-형 활성 영역(120a-120d) 내에는 소스 영역(121a-121d) 및 드레인 영역(123a-123d)이 각각 존재한다. 인접하는 소스 영역(121a-121d) 및 드레인 영역(123a-123d) 각각은 대응하는 게이트 전극의 대향하는 양측에 존재한다. 이러한 상황에서, 인접하는 소스 영역(121a-121d), 드레인 영역(123a-123d) 및 대응하는 게이트 전극은 각각 PMOS 트랜지스터를 형성한다. 예를 들면, 소스 영역(121a), 드레인 영역(123a) 및 게이트 전극(150a)은 제1 PMOS 트랜지스터를 형성한다. 다른 예로서, 소스 영역(121b), 드레인 영역(123b) 및 게이트 전극(150b)은 제2 PMOS 트랜지스터를 형성한다. 또 다른 예로서, 소스 영역(121c), 드레인 영역(123c) 및 게이트 전극(150a)은 제3 PMOS 트랜지스터를 형성한다. 또 다른 예로서, 소스 영역(121d), 드레인 영역(123d) 및 게이트 전극(150b)은 제4 PMOS 트랜지스터를 형성한다.
셀(100)의 NMOS 영역(114)은 도 3의 NMOS 트랜지스터(320)와 같은 4개의 NMOS 트랜지스터를 포함한다. N-형 활성 영역(1204-124d) 내에는 드레인 영역(125a-125d)과 소스 영역(126a-126d)이 각각 존재한다. 인접하는 드레인 영역(125a-125d)과 소스 영역(126a-126d) 각각은 대응하는 게이트 전극의 대향하는 양측에 존재한다. 이러한 상황에서, 인접하는 드레인 영역(125a-125d), 소스 영역(126a-126d) 및 대응하는 게이트 전극은 각각 NMOS 트랜지스터를 형성한다. 예를 들면, 드레인 영역(125a), 소스 영역(126a) 및 게이트 전극(150c)은 제1 NMOS 트랜지스터를 형성한다. 다른 예로서, 드레인 영역(125b), 소스 영역(126b) 및 게이트 전극(150d)은 제2 NMOS 트랜지스터를 형성한다. 또 다른 예로서, 드레인 영역(125c), 소스 영역(126c) 및 게이트 전극(150c)은 제3 NMOS 트랜지스터를 형성한다. 또 다른 예로서, 드레인 영역(125d), 소스 영역(126d) 및 게이트 전극(150d)은 제4 NMOS 트랜지스터를 형성한다.
VDD 전력 공급선(350)과 VSS 접지선(360)이 예컨대, 2-금속선으로 구현된다. 상하 순서로, VDD 전력 공급선(350)이 전도성 1-비아(382a), 전도성 1-금속선(370a) 및 전도성 0-비아(380a)를 통해 대응하는 PMOS 트랜지스터의 소스 영역(121a-121d) 각각에 접속된다. 유사하게, VSS 접지선(360)이 전도성 1-비아(382b), 전도성 1-금속선(370b) 및 전도성 0-비아(380b)를 통해 대응하는 NMOS 트랜지스터의 소스 영역(126a-126d) 각각에 접속된다. PMOS 트랜지스터의 드레인 영역(123a-123d)은 각각 전도성 0-비아(380c)와 전도성 1-금속선(370c)을 통해 NMOS 트랜지스터의 드레인 영역(125a-125d)에 접속된다.
셀(100)이 2개의 인버터를 형성하도록 구성된 일부 실시예에서, 2개의 인버터의 출력 포트는 각각 적어도 2개의 출력 금속선(도시 생략) 상에 제공된다. 출력 금속선 중 하나는 PMOS 트랜지스터의 드레인 영역(123a, 123c) 및 NMOS 트랜지스터의 드레인 영역(125a, 125c) 각각에 전기적으로 접속되며, 출력 금속선 중 다른 하나는 PMOS 트랜지스터의 드레인 영역(123b, 123d) 및 NMOS 트랜지스터의 드레인 영역(125b, 125d) 각각에 전기적으로 접속된다. 다른 한편으로, 2개의 인버터의 입력 포트는 각각 2개의 입력 금속선(도시 생략) 상에 제공된다. 입력 금속선 중 하나는 게이트 전극(150a, 150c) 각각에 전기적으로 접속되고, 입력 금속선 중 다른 하나는 게이트 전극(150b, 150d) 각각에 전기적으로 접속된다. 결국, 셀(100) 내에 2개의 인버터가 형성될 수 있다.
본 개시 내용의 일부 실시예에 따른 셀 레이아웃의 상면도인 도 5a 내지 도 5c를 참조한다. 도 5a 내지 도 5c와 도 1 사이의 차이점은 P-형 활성 영역(120a-120d), N-형 활성 영역(124a-124d) 및 게이트 전극(150a-150d)의 배열을 포함한다는 점이다. 도 5a를 참조하면, P-형 활성 영역(120b, 120d)은 더미 게이트 전극(130b)으로부터 이격되는 한편, 더미 게이트 전극(130a) 아래에 부분적으로 존재한다. P-형 활성 영역(120a, 120c)은 더미 게이트 전극(130a)으로부터 이격되는 한편, 더미 게이트 전극(130b) 아래에 부분적으로 존재한다. N-형 활성 영역(124b, 124d)은 더미 게이트 전극(130c)으로부터 이격되는 한편, 더미 게이트 전극(130b) 아래에 부분적으로 존재한다. N-형 활성 영역(124a, 124c)은 더미 게이트 전극(130b)으로부터 이격되는 한편, 더미 게이트 전극(130c) 아래에 부분적으로 존재한다. 게이트 전극(150a, 150c)은 각각 절단 패턴(160a, 160c)에 의해 측면 엣지(216)로부터 이격되는 한편, 측면 엣지(218)로부터 연장되며, 게이트 전극(150b, 150d)은 각각 절단 패턴(160b, 160d)에 의해 측면 엣지(218)로부터 이격되면서 측면 엣지(216)로부터 연장된다.
도 5b를 참조하면, P-형 활성 영역(120a, 120b)은 더미 게이트 전극(130b)으로부터 이격되는 한편, 더미 게이트 전극(130a) 아래에 부분적으로 존재한다. P-형 활성 영역(120c, 120d)은 더미 게이트 전극(130a)으로부터 이격되는 한편, 더미 게이트 전극(130b) 아래에 부분적으로 존재한다. N-형 활성 영역(124a, 124b)은 더미 게이트 전극(130c)으로부터 이격되는 한편, 더미 게이트 전극(130b) 아래에 부분적으로 존재한다. N-형 활성 영역(124c, 124d)은 더미 게이트 전극(130b)으로부터 이격되는 한편, 더미 게이트 전극(130c) 아래에 부분적으로 존재한다. 게이트 전극(150a)은 P-형 활성 영역(120c, 120d)을 가로지르지 않고 P-형 활성 영역(120a, 120b)을 가로지른다. 게이트 전극(150b)은 P-형 활성 영역(120a, 120b)을 가로지르지 않고 P-형 활성 영역(120c, 120d)을 가로지른다. 게이트 전극(150c)은 N-형 활성 영역(124c, 124d)을 가로지르지 않고 N-형 활성 영역(124a, 124b)을 가로지른다. 게이트 전극(150d)은 N-형 활성 영역(124a, 124b)을 가로지르지 않고 N-형 활성 영역(124c, 124d)을 가로지른다.
도 5c를 참조하면, P-형 활성 영역(120c, 120d)은 더미 게이트 전극(130b)으로부터 이격되는 한편, 더미 게이트 전극(130a) 아래에 부분적으로 존재한다. P-형 활성 영역(120a, 120b)은 더미 게이트 전극(130a)으로부터 이격되는 한편, 더미 게이트 전극(130b) 아래에 부분적으로 존재한다. N-형 활성 영역(124c, 124d)은 더미 게이트 전극(130c)으로부터 이격되는 한편, 더미 게이트 전극(130b) 아래에 부분적으로 존재한다. N-형 활성 영역(124a, 124b)은 더미 게이트 전극(130b)으로부터 이격되는 한편, 더미 게이트 전극(130c) 아래에 부분적으로 존재한다. 게이트 전극(150a)은 P-형 활성 영역(120a, 120b)을 가로지르지 않고 P-형 활성 영역(120c, 120d)을 가로지른다. 게이트 전극(150b)은 P-형 활성 영역(120c, 120d)을 가로지르지 않고 P-형 활성 영역(120a, 120b)을 가로지른다. 게이트 전극(150c)은 N-형 활성 영역(124a, 124b)을 가로지르지 않고 N-형 활성 영역(124c, 124d)을 가로지른다. 게이트 전극(150d)은 N-형 활성 영역(124c, 124d)을 가로지르지 않고 N-형 활성 영역(124a, 124b)을 가로지른다.
도 6은 본 개시 내용의 일부 실시예에 따른 레이아웃의 상면도이다. 셀(400)은 PMOS 영역(412)과 NMOS 영역(414)을 포함하는데, 여기서 NMOS 영역(414)은 수평으로 PMOS 영역(412)에 이웃하게 배치된다. PMOS 영역(412) 내에는 복수의 P-형 활성 영역(420a-420d)이 존재한다. P-형 활성 영역(420a-420d)은 서로 실질적으로 평행하며, PMOS 영역(412) 내에 엇갈림 배치된다. P-형 활성 영역(420a-420d)은 셀(400)의 상부 엣지(402)에 대해 실질적으로 수직하다.
NMOS 영역(414) 내에는 복수의 N-형 활성 영역(424a-424d)이 존재한다. N-형 활성 영역(424a-424d)은 서로 실질적으로 평행하며, NMOS 영역(414) 내에 엇갈림 배치된다. N-형 활성 영역(424a-424d)도 또한 셀(400)의 상부 엣지(402)에 대해 실질적으로 수직하다.
셀(400)은 복수의 더미 게이트 전극(430a, 430b)과 복수의 게이트 전극(440a, 440b)을 포함한다. 더미 게이트 전극(430a, 430b)은 각각 셀(400)의 상부 엣지(402)와 바닥 엣지(404) 상에 존재한다. 더미 게이트 전극(430a)은 P-형 활성 영역(420a, 420c) 및 N-형 활성 영역(424a, 424c)의 엣지 상에 부분적으로 존재한다. 더미 게이트 전극(430b)은 P-형 활성 영역(420b, 420d) 및 N-형 활성 영역(424b, 424d)의 엣지 상에 부분적으로 존재한다. 게이트 전극(440a, 440b)은 더미 게이트 전극(430a, 430b)들 사이에 배치된다. 게이트 전극(440a, 440b)은 서로 실질적으로 평행하고, 상부 엣지(402)에 대해 실질적으로 평행하다.
셀(400)은 게이트 전극(440a, 440b)을 개별 종료시키기 위한 복수의 절단 패턴(490a, 490b)을 더 포함한다. 게이트 전극(440a)은 절단 패턴(490a)의 존재에 기인하여 N-형 활성 영역(424d)을 가로지르지 않고 P-형 활성 영역(420a, 420c)과 N-형 활성 영역(424a, 424c)을 가로지른다. 게이트 전극(440b)은 절단 패턴(490b)의 존재에 기인하여 P-형 활성 영역(420a)을 가로지르지 않고 N-형 활성 영역(424b, 424d)과 P-형 활성 영역(420b, 420d)을 가로지른다.
일부 실시예에서, 게이트 전극(440a)은 P-형 활성 영역(420b, 420d) 및 N-형 활성 영역(424b)의 엣지 상에 부분적으로 존재하며, 이에 따라 게이트 전극(440a)은 P-형 활성 영역(420b, 420d) 및 N-형 활성 영역(424b) 각각에 대한 더미 게이트 전극으로서 간주된다. 게이트 전극(440b)은 P-형 활성 영역(420c) 및 N-형 활성 영역(424a, 424c)의 엣지 상에 부분적으로 존재하며, 이에 따라 게이트 전극(440b)은 P-형 활성 영역(420c) 및 N-형 활성 영역(424a, 424c) 각각에 대한 더미 게이트 전극으로서 간주된다.
2개의 VDD 전력 공급선(450a, 450b)이 예컨대, 2-금속선으로서 구현된다. VDD 전력 공급선(450a, 450b)은 각각 셀(400)의 대향하는 양측에 배치된다. 2개의 VSS 접지선(460a, 460b)이 예컨대, 2-금속선으로 구현된다. VSS 접지선(460a, 460b)도 또한 셀(400)의 대향하는 양측에 배치된다. 도 6에서, VDD 전력 공급선(450a)은 VSS 접지선(460a)과 셀(400)의 상부 엣지(402) 사이에 마련되며, VDD 전력 공급선(450b)은 셀(400)의 바닥 엣지(404)와 VSS 접지선(460b) 사이에 배치된다.
상하 순서로, VDD 전력 공급선(450a)은 전도성 1-비아(482a), 전도성 1-금속선(470a) 및 전도성 0-비아(480a)를 통해 P-형 활성 영역(420a, 420c) 내의 소스 영역 각각에 접속된다. VDD 전력 공급선(450b)은 전도성 1-비아(482b), 전도성 1-금속선(470b) 및 전도성 0-비아(480b)를 통해 P-형 활성 영역(420b, 420d) 내의 소스 영역 각각에 접속된다. VSS 접지선(460a)은 전도성 1-비아(482c), 전도성 1-금속선(470c) 및 전도성 0-비아(480c)를 통해 N-형 활성 영역(424a, 424c) 내의 소스 영역 각각에 접속된다. VSS 접지선(460b)은 전도성 1-비아(482d), 전도성 1-금속선(470d) 및 전도성 0-비아(480d)를 통해 N-형 활성 영역(424b, 424d) 내의 소스 영역 각각에 접속된다.
P-형 활성 영역(420a-420d) 내의 드레인 영역은 각각 전도성 1-금속선(470e)과 전도성 0-비아(480e)를 통해 N-형 활성 영역(424a-424d) 내의 대응하는 드레인 영역에 접속된다. 결국, P-형 활성 영역(420a) 내의 소스 영역은 VDD 전력 공급선(450a)에 접속되고, P-형 활성 영역(420a) 내의 드레인 영역은 N-형 활성 영역(424a) 내의 드레인 영역에 접속되며, N-형 활성 영역(424a) 내의 소스 영역은 VSS 접지선(460a)에 접속된다. P-형 활성 영역(420c) 내의 소스 영역은 VDD 전력 공급선(450a)에 접속되고, P-형 활성 영역(420c) 내의 드레인 영역은 N-형 활성 영역(424c) 내의 드레인 영역에 접속되며, N-형 활성 영역(424c) 내의 소스 영역은 VSS 접지선(460a)에 접속된다. P-형 활성 영역(420a, 420c)과 N-형 활성 영역(424a, 424c)은 게이트 전극(440a)을 공유하므로, P-형 활성 영역(420a, 420c), N-형 활성 영역(424a, 424c) 및 게이트 전극(440a)을 포함하는 인버터가 제공된다.
유사하게, P-형 활성 영역(420b) 내의 소스 영역은 VDD 전력 공급선(450b)에 접속되고, P-형 활성 영역(420b) 내의 드레인 영역은 N-형 활성 영역(424b) 내의 드레인 영역에 접속되며, N-형 활성 영역(424b) 내의 소스 영역은 VSS 접지선(460b)에 접속된다. P-형 활성 영역(420d) 내의 소스 영역은 VDD 전력 공급선(450b)에 접속되고, P-형 활성 영역(420d) 내의 드레인 영역은 N-형 활성 영역(424d) 내의 드레인 영역에 접속되며, N-형 활성 영역(424d) 내의 소스 영역은 VSS 접지선(460b)에 접속된다. P-형 활성 영역(420b, 420d)과 N-형 활성 영역(424b, 424d)은 게이트 전극(440b)을 공유하므로, P-형 활성 영역(420b, 420d), N-형 활성 영역(424b, 424d) 및 게이트 전극(440b)을 포함하는 인버터가 제공된다.
본 개시 내용의 일부 실시예에 따라 집적 회로 레이아웃을 구성하는 방법의 흐름도인 도 7을 참조한다. 집적 회로의 설계에서, 미리 정해진 기능을 갖는 다양한 셀이 사용되며, 해당 셀의 레이아웃은 예컨대, 적어도 하나의 셀 라이브러리에 저장된다. 상기 방법은 셀 라이브러리로부터 복수의 셀이 선택되는 510 단계에서 시작한다. 셀은 전술한 셀 중 임의의 것일 수 있다. 상기 방법은 집적 회로 레이아웃 상의 1 개소 이상의 소망 위치로 셀을 배치하여 적어도 하나의 열(row)로 인접 배치하는 520 단계로 진행한다. 셀의 더미 게이트 전극 중 적어도 하나는 인접하는 셀의 적어도 하나의 공통 경계를 가로질러 연속한다.
전술한 레이아웃 실시예 중 하나 이상을 형성하는 처리 시스템(600)인 도 8을 참조한다. 처리 시스템(600)은 중앙 처리부, 입출력 회로, 신호 처리 회로 및 휘발성 및/또는 비휘발성의 메모리를 포함할 수 있는 프로세서(602)를 포함한다. 프로세서(602)는 입력 장치(604)로부터 사용자 입력과 같은 입력을 접수한다. 입력 장치(604)는 키보드, 마우스, 태블릿, 접촉 감지면, 스타일러스, 마이크로폰 등 중 하나 이상을 포함할 수 있다. 프로세서(602)는 비-일시적 장치 판독 가능 저장 매체(608)로부터 표준 셀 레이아웃, 셀 라이브러리, 모델 등의 입력도 또한 접수할 수 있다. 비-일시적 장치 판독 가능 저장 매체는 프로세서(602)에 배치되거나, 또는 프로세서(602)로부터 원격 배치되어 프로세서(602)와 비-일시적 장치 판독 가능 저장 매체(608) 간의 통신이 전화망, 인터넷, 근거리망, 원거리망 등의 네트워크를 통해 이루어지도록 할 수 있다. 비-일시적 장치 판독 가능 저장 매체(608)는 하드 디스크, 자기 디스크, 광 저장부, 비-휘발성 메모리 저장부 등 중 하나 이상을 포함할 수 있다. 비-일시적 장치 판독 가능 저장 매체(608) 내에는 해당 비-일시적 장치 판독 가능 저장 매체(608) 상에 저장되는 데이터 및 명령을 구성하기 위한 데이터베이스 소프트웨어가 포함될 수 있다. 처리 시스템(600)은, 디스플레이 장치, 스피커 등 중 하나 이상으로서, 사용자에게 정보를 제공하기 위한 출력 장치(606)를 포함할 수 있다. 전술한 바와 같이, 프로세서(602)는 집적 회로용 레이아웃을 생성한다. 레이아웃은 비-일시적 장치 판독 가능 저장 매체(608) 내에 저장될 수 있다. 근거리에서 또는 네트워크를 통해, 직접 또는 프로세서(602)와 같은 중간 프로세서를 통해 포토마스크 생성기(610)와 같은 하나 이상의 집적 회로 제조 장치가 비-일시적 장치 판독 가능한 저장 매체(608)와 통신할 수 있다. 일부 실시예에서, 포토마스크 생성기(610)는 비-일시적 장치 판독 가능 저장 매체(608) 내에 저장된 레이아웃과 일치되도록 집적 회로의 제조에 사용되는 하나 이상의 포토마스크를 생성한다.
일부 실시예에서, 셀을 가로질러 적어도 하나의 더미 게이트 전극이 연속적으로 연장된다. 더미 게이트 전극은 전기적으로 전도성을 가지므로, 더미 게이트 전극은 셀들을 상호 연결하는 데 사용될 수 있다. 즉, 일부 신호들은 1-금속선 또는 2-금속선을 통하기보다는 더미 게이트 전극을 통해 이동될 수 있다. 그러므로, 셀들을 상호 연결하기 위한 1-금속선 및/또는 2-금속선의 양을 줄일 수 있다.
본 개시 내용의 일부 실시예에 따르면, 집적 회로는 제1 셀과 제2 셀을 포함한다. 상기 제1 셀은 적어도 하나의 제1 활성 영역과 해당 제1 활성 영역을 가로지르는 적어도 하나의 제1 게이트 전극을 포함한다. 상기 제2 셀은 적어도 하나의 제2 활성 영역과 해당 제2 활성 영역을 가로지르는 적어도 하나의 제2 게이트 전극을 포함한다. 상기 제1 게이트 전극과 제2 게이트 전극은 단부 대 단부 방식으로 배치된다. 집적 회로는 상기 제1 활성 영역 및 제2 활성 영역의 엣지 상에 부분적으로 존재하는 적어도 하나의 더미 게이트 전극을 더 포함한다. 상기 더미 게이트 전극은 적어도 상기 제1 활성 영역과 상기 제2 활성 영역 사이에서 연속적이다.
본 개시 내용의 일부 실시예에 따르면, 집적 회로는 적어도 하나의 제1 활성 영역과, 해당 제1 활성 영역을 가로지르는 적어도 하나의 제1 게이트 전극과, 적어도 하나의 제2 활성 영역과, 해당 제2 활성 영역을 가로지르는 적어도 하나의 제2 게이트 전극을 포함하는데, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 접속되지 않는다. 집적 회로는 상기 제1 활성 영역 및 제2 활성 영역의 엣지 상에 부분적으로 존재하는 적어도 하나의 제1 더미 게이트 전극을 더 포함하며, 상기 제1 더미 게이트 전극의 길이는 상기 제1 게이트 전극의 길이보다 길다.
일부 실시예에 따르면, 프로세서를 이용하여 집적 회로 레이아웃을 구성하는 방법은, 상기 프로세서를 이용하여, 셀 라이브러리로부터 복수의 셀을 선택하는 단계; 상기 프로세서를 이용하여, 상기 셀을 상기 집적 회로 레이아웃 상에 배치하는 단계로서, 상기 셀의 배치를 통해 상기 집적 회로 레이아웃 상에 적어도 하나의 연속 PODE(poly on OD edge)를 형성하고, 해당 연속 PODE가 셀들 사이의 적어도 하나의 공통 경계를 가로질러 연장되도록, 배치하는 단계; 상기 집적 회로 레이아웃을 기초로 집적 회로를 제조하기 위한 명령의 조합을 발생시키는 단계; 비-일시적 장치 판독 가능 저장 매체 내에 상기 명령의 조합을 저장하는 단계를 포함한다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 집적 회로로서,
    제1 셀;
    제2 셀;
    적어도 하나의 제1 더미 게이트 전극; 및
    제2 더미 게이트 전극
    을 포함하며,
    상기 제1 셀은,
    적어도 하나의 제1 활성 영역; 및
    상기 제1 활성 영역을 가로지르는 적어도 하나의 제1 게이트 전극
    을 포함하고,
    상기 제2 셀은,
    적어도 하나의 제2 활성 영역; 및
    상기 제2 활성 영역을 가로지르는 적어도 하나의 제2 게이트 전극
    을 포함하며,
    상기 제1 게이트 전극과 제2 게이트 전극은 단부 대 단부 방식으로 배열되고,
    상기 적어도 하나의 제1 더미 게이트 전극은 상기 제1 활성 영역과 제2 활성 영역의 엣지 상에 부분적으로 존재하며, 상기 제1 더미 게이트 전극은 적어도 상기 제1 활성 영역과 상기 제2 활성 영역 사이에서 연속적이고,
    상기 제1 더미 게이트 전극은 상기 제1 셀 및 상기 제2 셀을 가로질러 연장되고, 상기 제1 셀 및 상기 제2 셀은 상기 제1 더미 게이트 전극에 의해 상호 연결되고, 상기 제1 더미 게이트 전극을 통해 신호가 흐르며,
    상기 제2 더미 게이트 전극은 상기 제1 셀 및 상기 제2 셀을 가로질러 공통 경계선 상에 존재하며, 상기 제1 셀 및 상기 제2 셀은 NMOS 영역, PMOS 영역, 상기 NMOS 영역과 상기 PMOS 영역을 분리시키는 상기 공통 경계선을 각각 포함하는 것인, 집적 회로.
  2. 제1항에 있어서, 상기 제1 셀은 엇갈림 배치된 복수의 제1 활성 영역을 내부에 포함하는 것인 집적 회로.
  3. 제1항에 있어서, 상기 제1 셀은 엇갈림 배치된 복수의 제1 게이트 전극을 내부에 포함하는 것인 집적 회로.
  4. 제1항에 있어서, 상기 제1 더미 게이트 전극 및 상기 제2 더미 게이트 전극 중 적어도 하나는 전기적으로 전도성인 것인 집적 회로.
  5. 제1항에 있어서, 상기 제1 셀과 상기 제2 셀은 적어도 하나의 열(row)로 인접하며, 상기 제1 더미 게이트 전극 및 상기 제2 더미 게이트 전극 중 적어도 하나는 상기 열의 종방향을 따라 연장되는 것인 집적 회로.
  6. 제1항에 있어서, 상기 제1 더미 게이트 전극 및 상기 제2 더미 게이트 전극 중 적어도 하나는 적어도 상기 제1 셀과 상기 제2 셀을 가로질러 연장되는 것인 집적 회로.
  7. 제1항에 있어서, 상기 제1 더미 게이트 전극 및 상기 제2 더미 게이트 전극 중 적어도 하나의 길이는 상기 제1 게이트 전극의 길이보다 긴 것인 집적 회로.
  8. 집적 회로로서,
    적어도 하나의 제1 활성 영역;
    상기 제1 활성 영역을 가로지르는 적어도 하나의 제1 게이트 전극;
    적어도 하나의 제2 활성 영역;
    상기 제2 활성 영역을 가로지르되, 상기 제1 게이트 전극과 접속되지 않는 적어도 하나의 제2 게이트 전극;
    상기 제1 활성 영역과 제2 활성 영역의 엣지 상에 부분적으로 존재하는 적어도 하나의 제1 더미 게이트 전극; 및
    제2 더미 게이트 전극
    을 포함하며,
    상기 제1 더미 게이트 전극의 길이는 상기 제1 게이트 전극의 길이보다 길고, 상기 제1 더미 게이트 전극은 적어도 서로 다른 셀들 내의 상기 제1 활성 영역과 상기 제2 활성 영역 사이에서 연속적이고,
    상기 제1 더미 게이트 전극은 상기 서로 다른 셀들을 가로질러 연장되고, 상기 서로 다른 셀들은 상기 제1 더미 게이트 전극에 의해 상호 연결되고, 상기 제1 더미 게이트 전극을 통해 신호가 흐르며,
    상기 제2 더미 게이트 전극은 상기 서로 다른 셀들을 가로질러 공통 경계선 상에 존재하며, 상기 서로 다른 셀들은 NMOS 영역, PMOS 영역, 상기 NMOS 영역과 상기 PMOS 영역을 분리시키는 상기 공통 경계선을 각각 포함하는 것인 집적 회로.
  9. 제8항에 있어서,
    적어도 하나의 제3 활성 영역
    을 더 포함하며, 상기 제1 게이트 전극은 상기 제3 활성 영역의 엣지 상에 부분적으로 존재하는 것인 집적 회로.
  10. 프로세서를 이용하여 집적 회로 레이아웃을 구성하는 방법으로서,
    상기 프로세서를 이용하여, 셀 라이브러리로부터 복수의 셀을 선택하는 단계;
    상기 프로세서를 이용하여, 상기 셀을 상기 집적 회로 레이아웃 상에 배치하는 단계로서, 상기 셀의 배치를 통해 상기 집적 회로 레이아웃 상에 적어도 하나의 제1 연속 PODE(poly on OD edge)를 형성하고, 해당 제1 연속 PODE는 셀들 사이의 적어도 하나의 공통 경계를 가로질러 연장되는 것인 단계;
    상기 집적 회로 레이아웃을 기초로 집적 회로의 제조를 위한 명령의 조합을 발생시키는 단계;
    비-일시적 장치 판독 가능 저장 매체 내에 상기 명령의 조합을 저장하는 단계
    를 포함하고,
    상기 제1 연속 PODE는 적어도 서로 다른 셀들 내의 활성 영역들 사이에서 연속적이고,
    상기 제1 연속 PODE는 상기 서로 다른 셀들을 가로질러 연장되고, 상기 서로 다른 셀들은 상기 제1 연속 PODE에 의해 상호 연결되고, 상기 제1 연속 PODE를 통해 신호가 흐르며,
    상기 서로 다른 셀들은 NMOS 영역, PMOS 영역, 상기 NMOS 영역과 상기 PMOS 영역을 분리시키는 공통 경계선을 각각 포함하고,
    상기 집적 회로는 상기 서로 다른 셀들을 가로질러 상기 공통 경계선 상에 존재하는 제2 연속 PODE를 더 포함하는 것인 집적 회로 레이아웃 구성 방법.
KR1020180092022A 2016-05-03 2018-08-07 집적 회로 및 그 제조 방법 KR102023282B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/145,354 US10163880B2 (en) 2016-05-03 2016-05-03 Integrated circuit and method of fabricating the same
US15/145,354 2016-05-03

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020160139016A Division KR20170124940A (ko) 2016-05-03 2016-10-25 집적 회로 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20180092308A KR20180092308A (ko) 2018-08-17
KR102023282B1 true KR102023282B1 (ko) 2019-09-19

Family

ID=60119111

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020160139016A KR20170124940A (ko) 2016-05-03 2016-10-25 집적 회로 및 그 제조 방법
KR1020180092022A KR102023282B1 (ko) 2016-05-03 2018-08-07 집적 회로 및 그 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020160139016A KR20170124940A (ko) 2016-05-03 2016-10-25 집적 회로 및 그 제조 방법

Country Status (5)

Country Link
US (3) US10163880B2 (ko)
KR (2) KR20170124940A (ko)
CN (1) CN107342282B (ko)
DE (1) DE102016114613B4 (ko)
TW (1) TWI601256B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163880B2 (en) 2016-05-03 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of fabricating the same
US10565341B2 (en) * 2017-05-15 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Constrained cell placement
US10417369B2 (en) 2017-05-26 2019-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, corresponding mask and method for generating layout of same
US11152348B2 (en) * 2017-11-28 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with mixed row heights
US10741540B2 (en) * 2018-06-29 2020-08-11 Taiwan Semiconductor Manufacutring Company, Ltd. Integrated circuit layout method and device
US10878158B2 (en) 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including cell region having more similar cell densities in different height rows, and method and system for generating layout diagram of same
US10769342B2 (en) * 2018-10-31 2020-09-08 Taiwan Semiconductor Manufacturing Company Ltd. Pin access hybrid cell height design
US11107805B2 (en) 2019-04-15 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
DE102020109522A1 (de) * 2019-04-15 2020-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierter schaltkreis

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070200182A1 (en) * 2006-02-24 2007-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array structure with strapping cells
WO2015033490A1 (ja) * 2013-09-04 2015-03-12 パナソニック株式会社 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5018475B2 (ja) 2005-02-23 2012-09-05 富士通セミコンダクター株式会社 半導体回路装置及びその半導体回路装置の製造方法
US8324668B2 (en) 2009-12-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for isolating devices in integrated circuits
JP5596335B2 (ja) 2009-12-24 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
US9041115B2 (en) 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
US8723268B2 (en) 2012-06-13 2014-05-13 Synopsys, Inc. N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch
KR101953240B1 (ko) 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
CN103715133B (zh) * 2012-09-29 2016-01-06 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
US9012287B2 (en) 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US9123565B2 (en) 2012-12-31 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Masks formed based on integrated circuit layout design having standard cell that includes extended active region
US8921179B2 (en) * 2013-02-13 2014-12-30 Globalfoundries Inc. Edge and strap cell design for SRAM array
US8937358B2 (en) 2013-02-27 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Channel doping extension beyond cell boundaries
US8847284B2 (en) 2013-02-27 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with standard cells
US9053283B2 (en) 2013-03-12 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in finFET standard cells using filters
CN104134657B (zh) * 2013-05-02 2018-01-26 台湾积体电路制造股份有限公司 单元高度为标称最小间距的非整数倍的标准单元
US9245887B2 (en) 2013-07-31 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and layout of an integrated circuit
KR102293185B1 (ko) * 2015-04-21 2021-08-24 삼성전자주식회사 콘택 플러그들을 갖는 반도체 소자 및 그 형성 방법
KR102314778B1 (ko) * 2015-08-21 2021-10-21 삼성전자주식회사 반도체 소자
US10163880B2 (en) 2016-05-03 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070200182A1 (en) * 2006-02-24 2007-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array structure with strapping cells
WO2015033490A1 (ja) * 2013-09-04 2015-03-12 パナソニック株式会社 半導体装置

Also Published As

Publication number Publication date
CN107342282A (zh) 2017-11-10
US20190279975A1 (en) 2019-09-12
US20170323877A1 (en) 2017-11-09
US10325900B2 (en) 2019-06-18
DE102016114613B4 (de) 2021-05-20
CN107342282B (zh) 2020-03-03
DE102016114613A1 (de) 2017-11-09
US20180337167A1 (en) 2018-11-22
TW201810588A (zh) 2018-03-16
US10163880B2 (en) 2018-12-25
US10950594B2 (en) 2021-03-16
KR20170124940A (ko) 2017-11-13
KR20180092308A (ko) 2018-08-17
TWI601256B (zh) 2017-10-01

Similar Documents

Publication Publication Date Title
KR102023282B1 (ko) 집적 회로 및 그 제조 방법
US10490545B2 (en) Semiconductor device
TWI507907B (zh) 半導體裝置及其設計方法
US11631661B2 (en) Integrated circuit having angled conductive feature
US10777505B2 (en) Method of fabricating integrated circuit having staggered conductive features
US9158877B2 (en) Standard cell metal structure directly over polysilicon structure
KR102401577B1 (ko) 집적 회로 및 표준 셀 라이브러리
US20140109033A1 (en) Integrated circuit layout
CN107851613A (zh) 用于连接使用栅极切割分开的栅极区的器件和方法
US11239228B2 (en) Integrated circuit layout and method of configuring the same
TW201738790A (zh) 積體電路、形成積體電路的方法以及設計積體電路的系統
CN104134657A (zh) 单元高度为标称最小间距的非整数倍的标准单元
TW202349251A (zh) 積體電路系統及積體電路的設計方法
US20240128164A1 (en) Integrated circuit including through-silicon via and method of designing the integrated circuit
US20240128257A1 (en) Integrated circuit including standard cells and method of designing the same
US20240169137A1 (en) Integrated circuit including standard cells and method of designing the same
US10164002B2 (en) Semiconductor device and layout method
JP2018082071A (ja) 半導体装置及びそのレイアウト設計方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right