DE102016114613B4 - Integrierter Schaltkreis und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Integrierter Schaltkreis mit:einer ersten Zelle (100) mit einem ersten Transistorbereich (112) und einem zweiten Transistorbereich (114), die Folgendes aufweist:mindestens einen ersten aktiven Bereich (120) undmindestens eine erste Gate-Elektrode (150), die den ersten aktiven Bereich (120) durchquert;einer zweiten Zelle (100) mit einem ersten Transistorbereich (112) und einem zweiten Transistorbereich (114), die Folgendes aufweist:mindestens einen zweiten aktiven Bereich (120) undmindestens eine zweite Gate-Elektrode (150), die den zweiten aktiven Bereich (120) durchquert, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode so angeordnet sind, dass ihre Enden einander gegenüberliegen; undmindestens einer Dummy-Gate-Elektrode (130), die teilweise auf Rändern des ersten aktiven Bereichs (120) und des zweiten aktiven Bereichs (120) angeordnet ist, wobei die Dummy-Gate-Elektrode (130) zumindest zwischen dem ersten aktiven Bereich (120) und dem zweiten aktiven Bereich (120) durchgehend ist, um die erste und die zweite Zelle elektrisch zu verbinden.

Description

  • Hintergrund der Erfindung
  • Die IC-Branche (IC: integrierter Halbleiter-Schaltkreis) hat ein rasches Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Entwürfen haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat.
  • Der Trend in der VLSI-Technologie (VLSI: very large scale integration; Höchstintegration) hat zu dichteren Verbindungsleitungen und kleineren Kontakten geführt. Darüber hinaus werden Entwürfe für integrierte Schaltkreise komplexer und dichter. Es werden mehr Bauelemente in integrierte Schaltkreise gepackt, um die Leistung zu verbessern. US 2014 / 0 183 647 A1 beschreibt eine Transistorzelle mit einem ersten Transistorbereich und einem zweiten Transistorbereich. In jedem Transistorbereich befindet sich ein aktiver Bereich, der jeweils von Elektroden gequert wird. Ein Dummy-Gate-Streifen befindet sich jeweils am Rand der Zelle.
    US 2011 / 0 157 965 A1 beschreibt eine integrierte Schaltung mit nebeneinander liegenden Zellen, die jeweils aktive Bereiche und Gate-Elektroden aufweisen. Eine Dummy-Elektrode verläuft quer über alle Bereiche.
    Weiterer Stand der Technik ist in der US 2015 / 0 035 070 A1 beschrieben. Die Erfindung sieht einen integrierten Schaltkreis gemäß Anspruch 1 oder 8 und ein Verfahren gemäß Anspruch 19 vor. Ausgestaltungen sind in den Unteransprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist eine Draufsicht eines Zellen-Layouts gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 2 ist eine Draufsicht eines Layouts gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 3 ist ein Schaltplan eines Inverters gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 4 ist eine Draufsicht eines Layouts gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • Die 5A bis 5C sind Draufsichten von Zellen-Layouts gemäß anderen Ausführungsformen der vorliegenden Erfindung.
    • 6 ist ein Layout gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 7 ist ein Ablaufdiagramm eines Verfahrens zum Konfigurieren eines Layouts eines integrierten Schaltkreises gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 8 zeigt ein Verarbeitungssystem zum Erzeugen eines oder mehrerer der vorgenannten Layout-Ausführungsformen, gemäß einigen Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands zur Verfügung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Kommen wir nun zu 1, die eine Draufsicht eines Zellen-Layouts gemäß einigen Ausführungsformen der vorliegenden Erfindung ist. Eine Zelle 100 ist auf einem Halbleitersubstrat angeordnet. Die Zelle 100 hat eine Zellengrenze mit einem oberen Rand 212, einem unteren Rand 214 und gegenüberliegenden Seitenrändern 216 und 218. Eine Zellenhöhe H ist zwischen dem oberen Rand 212 und dem unteren Rand 214 definiert. Eine Zellenbreite W ist zwischen den gegenüberliegenden Seitenrändern 216 und 218 definiert.
  • Die Zelle 100 weist einen ersten Transistorbereich 112 und einen zweiten Transistorbereich 114 auf, wobei der erste Transistorbereich 112 vertikal neben dem zweiten Transistorbereich 114 angeordnet ist. Eine gemeinsame Grenzlinie 215 trennt den ersten Transistorbereich 112 und den zweiten Transistorbereich 114. Der erste Transistorbereich 112 der Zelle 100 kann so angeordnet werden, dass PMOS-Transistoren (PMOS: p-channel metal-oxide semiconductor; p-Kanal-Metall-Oxid-Halbleiter) entstehen, und kann als ein PMOS-Bereich 112 angesehen werden. Der zweite Transistorbereich 114 der Zelle 100 kann so angeordnet werden, dass NMOS-Transistoren (NMOS: n-channel metal-oxide semiconductor; n-Kanal-Metall-Oxid-Halbleiter) entstehen, und kann als ein NMOS-Bereich 114 angesehen werden.
  • In dem PMOS-Bereich 112 befindet sich eine Vielzahl von aktiven p-Bereichen 120a bis 120d, und in dem NMOS-Bereich 114 befindet sich eine Vielzahl von aktiven n-Bereichen 124a bis 124d. Bei einigen Ausführungsformen wird ein aktiver Bereich, wie etwa die aktiven p-Bereiche 120a bis 120d und die aktiven n-Bereiche 124a bis 124d, hier auch als OD-Bereich (oxide-dimensioned region; Oxid-dimensionierter Bereich) bezeichnet. In 1 sind die aktiven p-Bereiche 120a bis 120d im Wesentlichen senkrecht zu dem oberen Rand 212 und haben im Wesentlichen gleichgroße Abstände. Die aktiven n-Bereiche 124a bis 124d sind im Wesentlichen senkrecht zu dem unteren Rand 214 und haben im Wesentlichen gleichgroße Abstände. Bei einigen Ausführungsformen sind die aktiven p-Bereiche 120a bis 120d und die aktiven n-Bereiche 124a bis 124d finnenförmig, und die aktiven p-Bereiche 120a bis 120d und die aktiven n-Bereiche 124a bis 124d sind in dem PMOS-Bereich 112 und dem NMOS-Bereich 114 im Wesentlichen parallel zueinander und sind versetzt.
  • Über dem Halbleitersubstrat sind Gate-Elektroden 150a bis 150d und Dummy-Gate-Elektroden 130a bis 130c angeordnet. In 1 sind die Gate-Elektroden 150a bis 150d und die Dummy-Gate-Elektroden 130a bis 130c im Wesentlichen parallel zueinander und im Wesentlichen parallel zu dem oberen Rand 212, der gemeinsamen Grenzlinie 215 und dem unteren Rand 214. Die Gate-Elektroden 150a bis 150d und die Dummy-Gate-Elektroden 130a bis 130c bestehen aus Polysilicium oder anderen elektrisch leitenden Materialien, wie etwa Metallen, Metalllegierungen und Metallsiliciden. Die Dummy-Gate-Elektroden 130a bis 130c sind so angeordnet, dass sie nicht als ein Gate für einen Transistor fungieren. Bei einigen Ausführungsformen werden Gate-Elektroden und Dummy-Gate-Elektroden, wie etwa die Gate-Elektroden 150a bis 150d und die Dummy-Gate-Elektroden 130a bis 1300, hier auch als PO bezeichnet. Bei einigen Ausführungsformen werden die Dummy-Gate-Elektroden 130a bis 130c hier auch als PODE (Polysilicium auf einem OD-Rand) bezeichnet.
  • Die Gate-Elektroden 150a und 150b sind in dem PMOS-Bereich 112 angeordnet. Die Gate-Elektrode 150a durchquert die aktiven p-Bereiche 120a und 120c und befindet sich teilweise auf einem Rand des aktiven p-Bereichs 120b, in dem die Gate-Elektrode 150a als eine Dummy-Gate-Elektrode für den aktiven p-Bereich 120b angesehen wird. Die Gate-Elektrode 150b durchquert die aktiven p-Bereiche 120b und 120d und befindet sich teilweise auf einem Rand des aktiven p-Bereichs 120c, in dem die Gate-Elektrode 150b als eine Dummy-Gate-Elektrode für den aktiven p-Bereich 120c angesehen wird. Die Gate-Elektroden 150c und 150d befinden sich in dem NMOS-Bereich 114. Die Gate-Elektrode 150c durchquert die aktiven n-Bereiche 124a und 124c und befindet sich teilweise auf einem Rand des aktiven n-Bereichs 124b, in dem die Gate-Elektrode 150c als eine Dummy-Gate-Elektrode für den aktiven n-Bereich 124b angesehen wird. Die Gate-Elektrode 150d durchquert die aktiven n-Bereiche 124b und 124d und befindet sich teilweise auf einem Rand des aktiven n-Bereichs 124c, in dem die Gate-Elektrode 150d als eine Dummy-Gate-Elektrode für den aktiven n-Bereich 124c angesehen wird.
  • Die Zelle 100 weist weiterhin eine Vielzahl von Schneidstrukturen 160a bis 160d, wie etwa CPO-Strukturen (CPO: cut polysilicium; geschnittenes Polysilicium), zum jeweiligen Abschließen der Gate-Elektroden 150a bis 150d auf. Die Schneidstrukturen 160a bis 160d stellen jeweils geschnittene Teile oder Strukturierungsbereiche dar, in denen die Gate-Elektroden 150a bis 150d entfernt werden. Bei einigen Ausführungsformen ist die Länge mindestens einer der Gate-Elektroden 150a bis 150d wegen des Vorhandenseins der Schneidstrukturen 160a bis 160d kleiner als die Länge mindestens einer der Dummy-Gate-Elektroden 130a bis 130c.
  • Bei einigen Ausführungsformen sind die Gate-Elektroden 150a bis 150d in der Zelle 100 versetzt. Wie in 1 gezeigt ist, erstrecken sich die Gate-Elektroden 150a und 150c von dem Seitenrand 216 aus, während sie von dem Seitenrand 218 jeweils durch die Schneidstrukturen 160a und 160c beabstandet sind, und die Gate-Elektroden 150b und 150d erstrecken sich von dem Seitenrand 218 aus, während sie von dem Seitenrand 216 jeweils durch die Schneidstrukturen 160b und 160d beabstandet sind.
  • Bei einigen Ausführungsformen ist die Dummy-Gate-Elektrode 130a auf dem Seitenrand 212 angeordnet, die Dummy-Gate-Elektrode 130b ist auf der gemeinsamen Grenzlinie 215 angeordnet, und die Dummy-Gate-Elektrode 130c ist auf dem unteren Rand 214 angeordnet. Die Gate-Elektroden 150a und 150b sind zwischen den Dummy-Gate-Elektroden 130a und 130b angeordnet, wobei die Gate-Elektrode 150a zwischen der Dummy-Gate-Elektrode 130a und der Gate-Elektrode 150b angeordnet ist und die Gate-Elektrode 150b zwischen der Gate-Elektrode 150a und der Dummy-Gate-Elektrode 130b angeordnet ist. Die Gate-Elektroden 150c und 150d sind zwischen den Dummy-Gate-Elektroden 130b und 130c angeordnet, wobei die Gate-Elektrode 150c zwischen der Dummy-Gate-Elektrode 130b und der Gate-Elektrode 150d angeordnet ist und die Gate-Elektrode 150d zwischen der Gate-Elektrode 150c und der Dummy-Gate-Elektrode 130c angeordnet ist.
  • Bei einigen Ausführungsformen sind die aktiven p-Bereiche 120a bis 120d in dem PMOS-Bereich 112 versetzt, und die aktiven n-Bereiche 124a bis 124d sind in dem NMOS-Bereich 114 versetzt. Wie in 1 gezeigt ist, befinden sich die aktiven p-Bereiche 120a und 120c teilweise unter der Dummy-Gate-Elektrode 130a, während sie von der Dummy-Gate-Elektrode 130b beabstandet sind. Die aktiven p-Bereiche 120b und 120d befinden sich teilweise unter der Dummy-Gate-Elektrode 130b, während sie von der Dummy-Gate-Elektrode 130a beabstandet sind. Die aktiven n-Bereiche 124a und 124c befinden sich teilweise unter der Dummy-Gate-Elektrode 130b, während sie von der Dummy-Gate-Elektrode 130c beabstandet sind. Die aktiven n-Bereiche 124b und 124d befinden sich teilweise unter der Dummy-Gate-Elektrode 130c, während sie von der Dummy-Gate-Elektrode 130b beabstandet sind.
  • Kommen wir nun zu 2, die eine Draufsicht eines Layouts gemäß einigen Ausführungsformen der vorliegenden Erfindung ist. Das Layout umfasst eine Vielzahl von Zellen 100, die in mindestens einer Reihe aneinander gereiht sind. Die Zellenhöhe H der Zellen 100 ist im Wesentlichen gleich groß, sodass die Zellen 100 in der Reihe angeordnet werden können. Die Dummy-Gate-Elektroden 130a bis 130c verlaufen im Wesentlichen entlang der Längsrichtung der Reihe. Daher sind die Längen der Dummy-Gate-Elektroden 130a bis 130c nicht durch die Zellenhöhen H der Zellen 100 beschränkt.
  • Bei einigen Ausführungsformen sind die Dummy-Gate-Elektroden 130a bis 130c zumindest zwischen entsprechenden aktiven Bereichen von benachbarten Zellen 100 durchgehend. Wie in 2 gezeigt ist, sind die Dummy-Gate-Elektroden 130a bis 130c von benachbarten Zellen 100 auf dem gleichen horizontalen Niveau monolithisch miteinander verbunden. Zum Beispiel sind die Dummy-Gate-Elektroden 130a von benachbarten Zellen 100 monolithisch miteinander verbunden, die Dummy-Gate-Elektroden 130b von benachbarten Zellen 100 sind monolithisch miteinander verbunden, und die Dummy-Gate-Elektroden 130c von benachbarten Zellen 100 sind monolithisch miteinander verbunden. Daher können die Dummy-Gate-Elektroden 130a bis 130c als durchgehende leitende Leitungen über die Zellen 100 hinweg angesehen werden, und die Längen der Dummy-Gate-Elektroden 130a bis 130c können so groß wie die Summe aus den einzelnen Zellenbreiten W der Zellen 100 sein.
  • Wie in 2 gezeigt ist, sind die Dummy-Gate-Elektroden 130a bis 130c durchgehend über mindestens eine gemeinsame Grenze von benachbarten Zellen 100 hinweg. Da die Schneidstrukturen 160 jeweils die Gate-Elektroden 150 abschließen, ist die Länge mindestens einer der Dummy-Gate-Elektroden 130a bis 130c größer als die Länge mindestens einer der Gate-Elektroden 150, wobei die Länge jeder Gate-Elektrode 150 der Abstand zwischen den entsprechenden Schneidstrukturen 160 ist.
  • Bei einigen Ausführungsformen erstrecken sich die Dummy-Gate-Elektroden 130a bis 130c mindestens über zwei benachbarte Zellen 100, die in der Reihe aneinander angrenzen. Wie in 2 gezeigt ist, befinden sich die Schneidstrukturen 160 jeweils zwischen Gate-Elektroden 150, deren Enden benachbart sind, und daher ist die Länge mindestens einer der Dummy-Gate-Elektroden 130a bis 130c größer als mindestens die Summe aus den Längen von zwei Gate-Elektroden 150, deren Enden benachbart sind.
  • Da die Dummy-Gate-Elektroden 130a bis 130c durchgehend und elektrisch leitend sind, können sie zum Verbinden der Zellen 100 verwendet werden. Das heißt, einige Signale können über die Dummy-Gate-Elektroden 130a bis 130c statt über eine Metall-eins-Leitung oder eine Metall-zwei-Leitung übertragen werden. Daher kann die Menge von Metall-eins-Leitungen und/oder Metall-zwei-Leitungen zum Verbinden der Zellen 100 verringert werden. Darüber hinaus kann auch der Abstand zwischen benachbarten Zellen 100 verringert werden, da die Menge von Metall-eins-Leitungen und/oder Metall-zwei-Leitungen zum Verbinden der Zellen 100 verringert wird.
  • Kommen wir nun zu 3, die ein Schaltplan eines Inverters gemäß einigen Ausführungsformen der vorliegenden Erfindung ist. Ein Inverter 300 weist einen PMOS-Transistor 310 und einen NMOS-Transistor 320 auf. Ein Eingangsanschluss 330 des Inverters 300 ist mit Gate-Anschlüssen des PMOS-Transistors 310 und des NMOS-Transistors 320 elektrisch verbunden. Ein Ausgangsanschluss 340 des Inverters 300 ist mit Drain-Anschlüssen des PMOS-Transistors 310 und des NMOS-Transistors 320 elektrisch verbunden.
  • Wenn der Eingangsanschluss 330 auf 0 (zum Beispiel Erdspannung) gesetzt wird, wird der PMOS-Transistor 310 eingeschaltet und der NMOS-Transistor 320 wird ausgeschaltet. In dieser Situation fließt Strom von VDD (voltage drain drain; Spannung Drain-Drain) durch den PMOS-Transistor 310 zu dem Ausgangsanschluss 340. Wenn der Eingangsanschluss 330 auf 1 (zum Beispiel Betriebsspannung) gesetzt wird, wird der PMOS-Transistor 310 ausgeschaltet und der NMOS-Transistor 320 wird eingeschaltet. In dieser Situation fließt Strom von dem Ausgangsanschluss 340 durch den NMOS-Transistor 320 zu VSS (voltage source source; Spannung Source-Source).
  • 4 ist eine Draufsicht eines Layouts gemäß einigen Ausführungsformen der vorliegenden Erfindung. Der PMOS-Bereich 112 der Zelle 100 weist vier PMOS-Transistoren auf, wie etwa die PMOS-Transistoren 310 von 3. In den aktiven p-Bereichen 120a bis 120d befinden sich jeweils Source-Bereiche 121a bis 121d und Drain-Bereiche 123a bis 123d. Benachbarte Source-Bereiche 121a bis 121d und Drain-Bereiche 123a bis 123d befinden sich jeweils auf gegenüberliegenden Seiten einer entsprechenden Gate-Elektrode. In dieser Situation bilden die benachbarten Source-Bereiche 121a bis 121d, die Drain-Bereiche 123a bis 123d und eine entsprechende Gate-Elektrode jeweils einen PMOS-Transistor. Zum Beispiel bilden der Source-Bereich 121a, der Drain-Bereich 123a und die Gate-Elektrode 150a einen ersten PMOS-Transistor. Bei einem anderen Beispiel bilden der Source-Bereich 121b, der Drain-Bereich 123b und die Gate-Elektrode 150b einen zweiten PMOS-Transistor. Bei einem noch weiteren Beispiel bilden der Source-Bereich 121c, der Drain-Bereich 123c und die Gate-Elektrode 150a einen dritten PMOS-Transistor. Bei einem noch weiteren Beispiel bilden der Source-Bereich 121d, der Drain-Bereich 123d und die Gate-Elektrode 150b einen vierten PMOS-Transistor.
  • Der NMOS-Bereich 114 der Zelle 100 weist vier NMOS-Transistoren auf, wie etwa die NMOS-Transistoren 320 von 3. In den aktiven n-Bereichen 124a bis 124d befinden sich jeweils Drain-Bereiche 125a bis 125d und Source-Bereiche 126a bis 126d. Benachbarte Drain-Bereiche 125a bis 125d und Source-Bereiche 126a bis 126d befinden sich jeweils auf gegenüberliegenden Seiten einer entsprechenden Gate-Elektrode. In dieser Situation bilden die benachbarten Drain-Bereiche 125a bis 125d, die Source-Bereiche 126a bis 126d und eine entsprechende Gate-Elektrode jeweils einen NMOS-Transistor. Zum Beispiel bilden der Drain-Bereich 125a, der Source-Bereich 125a und die Gate-Elektrode 150c einen ersten NMOS-Transistor. Bei einem anderen Beispiel bilden der Drain-Bereich 125b, der Source-Bereich 126b und die Gate-Elektrode 150d einen zweiten NMOS-Transistor. Bei einem noch weiteren Beispiel bilden der Drain-Bereich 125c, der Source-Bereich 126c und die Gate-Elektrode 150c einen dritten NMOS-Transistor. Bei einem noch weiteren Beispiel bilden der Drain-Bereich 125d, der Source-Bereich 126d und die Gate-Elektrode 150d einen vierten NMOS-Transistor.
  • Eine VDD-Stromversorgungsleitung 350 und eine VSS-Erdleitung 360 sind zum Beispiel in Metall-zwei-Leitungen implementiert. In einer Abwärtsabfolge ist die VDD-Stromversorgungsleitung 350 über leitende Durchkontaktierungs-Einsen 382a, leitende Metall-eins-Leitungen 370a und leitende Durchkontaktierungs-Nullen 380a mit den einzelnen Source-Bereichen 121a bis 121d der entsprechenden PMOS-Transistoren verbunden. Gleichermaßen ist die VSS-Erdleitung 360 über leitende Durchkontaktierungs-Einsen 382b, leitende Metall-eins-Leitungen 370b und leitende Durchkontaktierungs-Nullen 380b mit den einzelnen Source-Bereichen 126a bis 126d der entsprechenden NMOS-Transistoren verbunden. Die Drain-Bereiche 123a bis 123d der PMOS-Transistoren sind jeweils über leitende Durchkontaktierungs-Nullen 380c und leitende Metall-eins-Leitungen 370c mit den Drain-Bereichen 125a bis 125d der NMOS-Transistoren verbunden.
  • Bei einigen Ausführungsformen, bei denen die Zelle 100 so angeordnet ist, dass zwei Inverter entstehen, befinden sich Ausgangsanschlüsse der beiden Inverter jeweils an mindestens zwei Ausgangsmetallleitungen (nicht dargestellt). Eine der Ausgangsmetallleitungen ist jeweils mit den Drain-Bereichen 123a und 123c der PMOS-Transistoren und den Drain-Bereichen 125a und 125c der NMOS-Transistoren elektrisch verbunden, und die andere der Ausgangsmetallleitungen ist jeweils mit den Drain-Bereichen 123b und 123d der PMOS-Transistoren und den Drain-Bereichen 125b und 125d der NMOS-Transistoren elektrisch verbunden. Andererseits befinden sich Eingangsanschlüsse der beiden Inverter jeweils an zwei Eingangsmetallleitungen (nicht dargestellt). Eine der Eingangsmetallleitungen ist jeweils mit den Gate-Elektroden 150a und 150c elektrisch verbunden, und die andere der Eingangsmetallleitungen ist jeweils mit den Gate-Elektroden 150b und 150d elektrisch verbunden. Dadurch können die beiden Inverter in der Zelle 100 hergestellt werden.
  • Kommen wir nun zu den 5A bis 5C, die Draufsichten von Zellen-Layouts gemäß einigen Ausführungsformen der vorliegenden Erfindung sind. Der Unterschied zwischen den 5A bis 5C und 1 besteht in der Anordnung der aktiven p-Bereiche 120a bis 120d, der aktiven n-Bereiche 124a bis 124d und der Gate-Elektroden 150a bis 150d. In 5A sind die aktiven p-Bereiche 120b und 120d teilweise unter der Dummy-Gate-Elektrode 130a angeordnet, während sie von der Dummy-Gate-Elektrode 130b beabstandet sind. Die aktiven p-Bereiche 120a und 120c sind teilweise unter der Dummy-Gate-Elektrode 130b angeordnet, während sie von der Dummy-Gate-Elektrode 130a beabstandet sind. Die aktiven n-Bereiche 124b und 124d sind teilweise unter der Dummy-Gate-Elektrode 130b angeordnet, während sie von der Dummy-Gate-Elektrode 130c beabstandet sind. Die aktiven n-Bereiche 124a und 124c sind teilweise unter der Dummy-Gate-Elektrode 130c angeordnet, während sie von der Dummy-Gate-Elektrode 130b beabstandet sind. Die Gate-Elektroden 150a und 150c erstrecken sich von dem Seitenrand 218 aus, während sie von dem Seitenrand 216 jeweils durch die Schneidstrukturen 160a und 160c beabstandet sind, und die Gate-Elektroden 150b und 150d erstrecken sich von dem Seitenrand 216 aus, während sie von dem Seitenrand 218 jeweils durch die Schneidstrukturen 160b und 160d beabstandet sind.
  • In 5B sind die aktiven p-Bereiche 120a und 120b teilweise unter der Dummy-Gate-Elektrode 130a angeordnet, während sie von der Dummy-Gate-Elektrode 130b beabstandet sind. Die aktiven p-Bereiche 120c und 120d sind teilweise unter der Dummy-Gate-Elektrode 130b angeordnet, während sie von der Dummy-Gate-Elektrode 130a beabstandet sind. Die aktiven n-Bereiche 124a und 124b sind teilweise unter der Dummy-Gate-Elektrode 130b angeordnet, während sie von der Dummy-Gate-Elektrode 130c beabstandet sind. Die aktiven n-Bereiche 124c und 124d sind teilweise unter der Dummy-Gate-Elektrode 130c angeordnet, während sie von der Dummy-Gate-Elektrode 130b beabstandet sind. Die Gate-Elektrode 150a durchquert die aktiven p-Bereiche 120a und 120b, jedoch nicht die aktiven p-Bereiche 120c und 120d. Die Gate-Elektrode 150b durchquert die aktiven p-Bereiche 120c und 120d, jedoch nicht die aktiven p-Bereiche 120a und 120b. Die Gate-Elektrode 150c durchquert die aktiven n-Bereiche 124a und 124b, jedoch nicht die aktiven n-Bereiche 124c und 124d. Die Gate-Elektrode 150d durchquert die aktiven n-Bereiche 124c und 124d, jedoch nicht die aktiven n-Bereiche 124a und 124b.
  • In 5C sind die aktiven p-Bereiche 120c und 120d teilweise unter der Dummy-Gate-Elektrode 130a angeordnet, während sie von der Dummy-Gate-Elektrode 130b beabstandet sind. Die aktiven p-Bereiche 120a und 120b sind teilweise unter der Dummy-Gate-Elektrode 130b angeordnet, während sie von der Dummy-Gate-Elektrode 130a beabstandet sind. Die aktiven n-Bereiche 124c und 124d sind teilweise unter der Dummy-Gate-Elektrode 130b angeordnet, während sie von der Dummy-Gate-Elektrode 130c beabstandet sind. Die aktiven n-Bereiche 124a und 124b sind teilweise unter der Dummy-Gate-Elektrode 130c angeordnet, während sie von der Dummy-Gate-Elektrode 130b beabstandet sind. Die Gate-Elektrode 150a durchquert die aktiven p-Bereiche 120c und 120d, jedoch nicht die aktiven p-Bereiche 120a und 120b. Die Gate-Elektrode 150b durchquert die aktiven p-Bereiche 120a und 120b, jedoch nicht die aktiven p-Bereiche 120c und 120d. Die Gate-Elektrode 150c durchquert die aktiven n-Bereiche 124c und 124d, jedoch nicht die aktiven n-Bereiche 124a und 124b. Die Gate-Elektrode 150d durchquert die aktiven n-Bereiche 124a und 124b, jedoch nicht die aktiven n-Bereiche 124c und 124d.
  • 6 ist eine Draufsicht eines Layouts gemäß einigen Ausführungsformen der vorliegenden Erfindung. Eine Zelle 400 weist einen PMOS-Bereich 412 und einen NMOS-Bereich 414 auf, wobei der NMOS-Bereich 414 horizontal neben dem PMOS-Bereich 412 angeordnet ist. In dem PMOS-Bereich 412 befindet sich eine Vielzahl von aktiven p-Bereichen 420a bis 420d. Die aktiven p-Bereiche 420a bis 420d sind in dem PMOS-Bereich 412 im Wesentlichen parallel zueinander und sind versetzt. Die aktiven p-Bereiche 420a bis 420d sind im Wesentlichen senkrecht zu dem oberen Rand 402 der Zelle 400.
  • In dem NMOS-Bereich 414 befindet sich eine Vielzahl von aktiven n-Bereichen 424a bis 424d. Die aktiven n-Bereiche 424a bis 424d sind in dem NMOS-Bereich 414 im Wesentlichen parallel zueinander und sind versetzt. Die aktiven n-Bereiche 424a bis 424d sind ebenfalls im Wesentlichen senkrecht zu dem oberen Rand 402 der Zelle 400.
  • Die Zelle 400 weist eine Vielzahl von Dummy-Gate-Elektroden 430a und 430b und eine Vielzahl von Gate-Elektroden 440a und 440b auf. Die Dummy-Gate-Elektroden 430a und 430b sind jeweils auf dem oberen Rand 402 und dem unteren Rand 404 der Zelle 400 angeordnet. Die Dummy-Gate-Elektrode 430a befindet sich teilweise auf den Rändern der aktiven p-Bereiche 420a und 420c und der aktiven n-Bereiche 424a und 424c. Die Dummy-Gate-Elektrode 430b befindet sich teilweise auf den Rändern der aktiven p-Bereiche 420b und 420d und der aktiven n-Bereiche 424b und 424d. Die Gate-Elektroden 440a und 440b sind zwischen den Dummy-Gate-Elektroden 430a und 430b angeordnet. Die Gate-Elektroden 440a und 440b sind im Wesentlichen parallel zueinander und im Wesentlichen parallel zu dem oberen Rand 402.
  • Die Zelle 400 weist weiterhin eine Vielzahl von Schneidstrukturen 490a und 490b zum jeweiligen Abschließen der Gate-Elektroden 440a und 440b auf. Die Gate-Elektrode 440a durchquert die aktiven p-Bereiche 420a und 420c und die aktiven n-Bereiche 424a und 424c, jedoch nicht den aktiven n-Bereich 424d, da die Schneidstruktur 490a vorhanden ist. Die Gate-Elektrode 440b durchquert die aktiven n-Bereiche 424b und 424d und die aktiven p-Bereiche 420b und 420d, jedoch nicht den aktiven p-Bereich 420a, da die Schneidstruktur 490b vorhanden ist.
  • Bei einigen Ausführungsformen befindet sich die Gate-Elektrode 440a teilweise auf den Rändern der aktiven p-Bereiche 420b und 420d und des aktiven n-Bereichs 424b, und daher wird die Gate-Elektrode 440a als eine Dummy-Gate-Elektrode jeweils für die aktiven p-Bereiche 420b und 420d und den aktiven n-Bereich 424b angesehen. Die Gate-Elektrode 440b befindet sich teilweise auf den Rändern des aktiven p-Bereichs 420c und der aktiven n-Bereiche 424a und 424c, und daher wird die Gate-Elektrode 440b als eine Dummy-Gate-Elektrode jeweils für den aktiven p-Bereich 420c und die aktiven n-Bereiche 424a und 424c angesehen.
  • Zwei VDD-Stromversorgungsleitungen 450a und 450b sind zum Beispiel in Metall-zwei-Leitungen implementiert. Die VDD-Stromversorgungsleitungen 450a und 450b sind jeweils auf gegenüberliegenden Seiten der Zelle 400 angeordnet. Zwei VSS-Erdleitungen 460a und 460b sind zum Beispiel in Metall-zwei-Leitungen implementiert. Die VSS-Erdleitungen 460a und 460b sind ebenfalls jeweils auf gegenüberliegenden Seiten der Zelle 400 angeordnet. In 6 ist die VDD-Stromversorgungsleitung 450a zwischen der VSS-Erdleitung 460a und dem oberen Rand 402 der Zelle 400 angeordnet, und die VDD-Stromversorgungsleitung 450b ist zwischen dem unteren Rand 404 der Zelle 400 und der VSS-Erdleitung 460b angeordnet.
  • In einer Abwärtsabfolge ist die VDD-Stromversorgungsleitung 450a über leitende Durchkontaktierungs-Einsen 482a, leitende Metall-eins-Leitungen 470a und leitende Durchkontaktierungs-Nullen 480a mit den einzelnen Source-Bereichen in den aktiven p-Bereichen 420a und 420c verbunden. Die VDD-Stromversorgungsleitung 450b ist über leitende Durchkontaktierungs-Einsen 482b, leitende Metall-eins-Leitungen 470b und leitende Durchkontaktierungs-Nullen 480b mit den einzelnen Source-Bereichen in den aktiven p-Bereichen 420b und 420d verbunden. Die VSS-Erdleitung 460a ist über leitende Durchkontaktierungs-Einsen 482c, leitende Metall-eins-Leitungen 470c und leitende Durchkontaktierungs-Nullen 480c mit den einzelnen Source-Bereichen in den aktiven n-Bereichen 424a und 424c verbunden. Die VSS-Erdleitung 460b ist über leitende Durchkontaktierungs-Einsen 482d, leitende Metall-eins-Leitungen 470d und leitende Durchkontaktierungs-Nullen 480d mit den einzelnen Source-Bereichen in den aktiven n-Bereichen 424b und 424d verbunden.
  • Die Drain-Bereiche in den aktiven p-Bereichen 420a bis 420d sind jeweils über leitende Metall-eins-Leitungen 470e und leitende Durchkontaktierungs-Nullen 480e mit den entsprechenden Drain-Bereichen in den aktiven n-Bereichen 424a bis 424d verbunden. Daher ist der Source-Bereich in dem aktiven p-Bereich 420a mit der VDD-Stromversorgungsleitung 450a verbunden, der Drain-Bereich in dem aktiven p-Bereich 420a ist mit dem Drain-Bereich in dem aktiven n-Bereich 424a verbunden, und der Source-Bereich in dem aktiven n-Bereich 424a ist mit der VSS-Erdleitung 460a verbunden. Der Source-Bereich in dem aktiven p-Bereich 420c ist mit der VDD-Stromversorgungsleitung 450a verbunden, der Drain-Bereich in dem aktiven p-Bereich 420c ist mit dem Drain-Bereich in dem aktiven n-Bereich 424c verbunden, und der Source-Bereich in dem aktiven n-Bereich 424c ist mit der VSS-Erdleitung 460a verbunden. Die aktiven p-Bereiche 420a und 420c und die aktiven n-Bereiche 424a und 424c verwenden die Gate-Elektrode 440a gemeinsam, sodass ein Inverter mit den aktiven p-Bereichen 420a und 420c, den aktiven n-Bereichen 424a und 424c und der Gate-Elektrode 440a bereitgestellt wird.
  • Gleichermaßen ist der Source-Bereich in dem aktiven p-Bereich 420b mit der VDD-Stromversorgungsleitung 450b verbunden, der Drain-Bereich in dem aktiven p-Bereich 420b ist mit dem Drain-Bereich in dem aktiven n-Bereich 424b verbunden, und der Source-Bereich in dem aktiven n-Bereich 424b ist mit der VSS-Erdleitung 460b verbunden. Der Source-Bereich in dem aktiven p-Bereich 420d ist mit der VDD-Stromversorgungsleitung 450b verbunden, der Drain-Bereich in dem aktiven p-Bereich 420d ist mit dem Drain-Bereich in dem aktiven n-Bereich 424d verbunden, und der Source-Bereich in dem aktiven n-Bereich 424d ist mit der VSS-Erdleitung 460b verbunden. Die aktiven p-Bereiche 420b und 420d und die aktiven n-Bereiche 424b und 424d verwenden die Gate-Elektrode 440b gemeinsam, sodass ein Inverter mit den aktiven p-Bereichen 420b und 420d, den aktiven n-Bereichen 424b und 424d und der Gate-Elektrode 440b bereitgestellt wird.
  • Kommen wir nun zu 7, die ein Ablaufdiagramm eines Verfahrens zum Konfigurieren eines Layouts eines integrierten Schaltkreises gemäß einigen Ausführungsformen der vorliegenden Erfindung ist. In dem Entwurf eines integrierten Schaltkreises werden verschiedene Zellen mit festgelegten Funktionen verwendet, und die Layouts der Zellen werden zum Beispiel in mindestens einer Zellenbibliothek gespeichert. Das Verfahren beginnt mit dem Schritt 510, in dem eine Vielzahl von Zellen aus der Zellenbibliothek ausgewählt wird. Die Zellen können die vorstehend beschriebenen Zellen sein. Das Verfahren geht dann zu dem Schritt 520 weiter, in dem die Zellen an einer oder mehreren gewünschten Positionen auf dem Layout des integrierten Schaltkreises platziert werden und in mindestens einer Reihe aneinander gereiht werden. Mindestens eine der Dummy-Gate-Elektroden der Zellen ist über mindestens eine gemeinsame Grenze zwischen benachbarten Zellen hinweg durchgehend.
  • Kommen wir nun zu 8, die ein Verarbeitungssystem 600 zum Erzeugen einer oder mehrerer der vorstehend beschriebenen Layout-Ausführungsformen zeigt. Das Verarbeitungssystem 600 weist einen Prozessor 602 auf, der eine zentrale Verarbeitungseinheit, eine Eingabe-/Ausgabe-Schaltung, eine Signalverarbeitungsschaltung und ein flüchtiger und/oder ein nichtflüchtiger Speicher sein kann. Der Prozessor 602 empfängt eine Eingabe, wie etwa einer Nutzer-Eingabe, von einem Eingabegerät 604. Das Eingabegerät 604 kann eine oder mehrere Komponenten aus der Gruppe Tastatur, Maus, Tablet, kontaktempfindliche Fläche, Eingabestift, Mikrofon und dergleichen umfassen. Der Prozessor 602 kann auch eine Eingabe, wie etwa normale Zellen-Layouts, Zellenbibliotheken, Modelle und dergleichen, von einem nichtflüchtigen maschinenlesbaren Speichermedium 608 empfangen. Das nichtflüchtige maschinenlesbare Speichermedium 608 kann sich in der Nähe des Prozessors 602 oder von diesem entfernt befinden, wobei die Kommunikation zwischen dem Prozessor 602 und dem nichtflüchtigen maschinenlesbaren Speichermedium 608 über ein Netzwerk erfolgt, wie etwa ein Telefon-Netzwerk, das Internet, ein lokales Netzwerk, ein Weitverkehrsnetzwerk oder dergleichen. Das nichtflüchtige maschinenlesbare Speichermedium 608 kann eine oder mehrere Komponenten aus der Gruppe Festplatte, Magnetspeicher, optischer Speicher, nichtflüchtiger Speicher und dergleichen umfassen. Das nichtflüchtige maschinenlesbare Speichermedium 608 kann auch eine Datenbank-Software zum Strukturieren von Daten und Befehlen sein, die in dem nichtflüchtigen maschinenlesbaren Speichermedium 608 gespeichert sind. Das Verarbeitungssystem 600 kann ein Ausgabegerät 606 aufweisen, wie etwa eine oder mehrere Komponenten aus der Gruppe Anzeigegerät, Lautsprecher und dergleichen, zum Ausgeben von Informationen an einen Nutzer. Wie vorstehend dargelegt worden ist, erzeugt der Prozessor 602 ein Layout für einen integrierten Schaltkreis. Das Layout kann in dem nichtflüchtigen maschinenlesbaren Speichermedium 608 gespeichert werden. Eine oder mehrere Vorrichtungen zur Herstellung von integrierten Schaltkreisen, wie etwa ein Fotomaskengenerator 610, können mit dem nichtflüchtigen maschinenlesbaren Speichermedium 608 kommunizieren, entweder lokal oder über ein Netzwerk, entweder direkt oder über einen Zwischenprozessor, wie etwa den Prozessor 602. Bei einigen Ausführungsformen erzeugt der Fotomaskengenerator 610 eine oder mehrere Fotomasken zur Verwendung bei der Herstellung des integrierten Schaltkreises gemäß einem Layout, das in dem nichtflüchtigen maschinenlesbaren Speichermedium 608 gespeichert ist.
  • Bei einigen Ausführungsformen erstreckt sich mindestens eine Dummy-Gate-Elektrode durchgehend über die Zellen hinweg. Da die Dummy-Gate-Elektrode elektrisch leitend ist, kann sie zum Verbinden der Zellen verwendet werden. Das heißt, einige Signale können über die Dummy-Gate-Elektroden statt über eine Metall-eins-Leitung oder eine Metall-zwei-Leitung übertragen werden. Daher kann die Menge von Metall-eins-Leitungen und/oder Metall-zwei-Leitungen zum Verbinden der Zellen verringert werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein integrierter Schaltkreis eine erste Zelle und ein zweite Zelle auf. Die erste Zelle weist mindestens einen ersten aktiven Bereich und mindestens eine erste Gate-Elektrode auf, die den ersten aktiven Bereich durchquert. Die zweite Zelle weist mindestens einen zweiten aktiven Bereich und mindestens eine zweite Gate-Elektrode auf, die den zweiten aktiven Bereich durchquert. Die Enden der ersten Gate-Elektrode und der zweiten Gate-Elektrode sind einander zugewandt. Der integrierte Schaltkreis weist weiterhin mindestens eine Dummy-Gate-Elektrode auf, die teilweise auf Rändern des ersten aktiven Bereichs und des zweiten aktiven Bereichs angeordnet ist. Die Dummy-Gate-Elektrode ist zumindest zwischen dem ersten aktiven Bereich und dem zweiten aktiven Bereich durchgehend.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein integrierter Schaltkreis Folgendes auf: mindestens einen ersten aktiven Bereich; mindestens eine erste Gate-Elektrode, die den ersten aktiven Bereich durchquert; mindestens einen zweiten aktiven Bereich; und mindestens eine zweite Gate-Elektrode, die den zweiten aktiven Bereich durchquert, wobei die zweite Gate-Elektrode von der ersten Gate-Elektrode getrennt ist. Der integrierte Schaltkreis weist weiterhin mindestens eine erste Dummy-Gate-Elektrode auf, die teilweise auf Rändern des ersten aktiven Bereichs und des zweiten aktiven Bereichs angeordnet ist, wobei eine Länge der ersten Dummy-Gate-Elektrode größer als eine Länge der ersten Gate-Elektrode ist.
  • Gemäß einigen Ausführungsformen weist ein Verfahren zum Konfigurieren eines Layouts eines integrierten Schaltkreises unter Verwendung eines Prozessors die folgenden Schritte auf: Auswählen einer Vielzahl von Zellen aus einer Zellenbibliothek unter Verwendung des Prozessors; Platzieren der Zellen auf dem Layout des integrierten Schaltkreises unter Verwendung des Prozessors, wobei durch das Platzieren der Zellen mindestens ein durchgehendes PODE (Polysilicium auf einem OD-Rand) auf dem Layout des integrierten Schaltkreises entsteht und sich das durchgehende PODE über mindestens eine gemeinsame Grenze zwischen den Zellen hinweg erstreckt; Erzeugen eines Befehlssatzes zum Herstellen eines integrierten Schaltkreises auf Grund des Layouts des integrierten Schaltkreises; und Speichern des Befehlssatzes in einem nichtflüchtigen maschinenlesbaren Speichermedium.

Claims (20)

  1. Integrierter Schaltkreis mit: einer ersten Zelle (100) mit einem ersten Transistorbereich (112) und einem zweiten Transistorbereich (114), die Folgendes aufweist: mindestens einen ersten aktiven Bereich (120) und mindestens eine erste Gate-Elektrode (150), die den ersten aktiven Bereich (120) durchquert; einer zweiten Zelle (100) mit einem ersten Transistorbereich (112) und einem zweiten Transistorbereich (114), die Folgendes aufweist: mindestens einen zweiten aktiven Bereich (120) und mindestens eine zweite Gate-Elektrode (150), die den zweiten aktiven Bereich (120) durchquert, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode so angeordnet sind, dass ihre Enden einander gegenüberliegen; und mindestens einer Dummy-Gate-Elektrode (130), die teilweise auf Rändern des ersten aktiven Bereichs (120) und des zweiten aktiven Bereichs (120) angeordnet ist, wobei die Dummy-Gate-Elektrode (130) zumindest zwischen dem ersten aktiven Bereich (120) und dem zweiten aktiven Bereich (120) durchgehend ist, um die erste und die zweite Zelle elektrisch zu verbinden.
  2. Integrierter Schaltkreis nach Anspruch 1, wobei die erste Zelle eine Vielzahl der ersten aktiven Bereiche (120) hat, die darin versetzt sind.
  3. Integrierter Schaltkreis nach Anspruch 1 oder 2, wobei die erste Zelle eine Vielzahl der ersten Gate-Elektroden (150) hat, die darin versetzt sind.
  4. Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, wobei die Dummy-Gate-Elektrode (130) elektrisch leitend ist.
  5. Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, wobei die erste Zelle (100) und die zweite Zelle (100) in mindestens einer Reihe aneinander gereiht sind und die Dummy-Gate-Elektrode (130) im Wesentlichen entlang einer Längsrichtung der Reihe verläuft.
  6. Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, wobei sich die Dummy-Gate-Elektrode (130) über zumindest die erste Zelle (100) und die zweite Zelle (100) hinweg erstreckt.
  7. Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, wobei eine Länge der Dummy-Gate-Elektrode (130) größer als eine Länge der ersten Gate-Elektrode (150) ist.
  8. Integrierter Schaltkreis mit einer Zelle (100), die einen ersten Transistorbereich (112) und einen zweiten Transistorbereich (114) aufweist, wobei die Zelle (100) eine Zellenhöhe (H) und eine Zellenbreite (W) aufweist und die Transistorbereiche (112,114) in Richtung der Zellenhöhe (H) übereinander angeordnet sind, wobei der erste Transistorbereich (112) umfasst: mindestens einen ersten aktiven Bereich (120b); mindestens eine erste Gate-Elektrode (150b), die den ersten aktiven Bereich (120b) durchquert; und wobei der zweite Transistorbereich (114) umfasst: mindestens einen zweiten aktiven Bereich (124a); mindestens eine zweite Gate-Elektrode (150c), die den zweiten aktiven Bereich (124c) durchquert, wobei die zweite Gate-Elektrode (150c) von der ersten Gate-Elektrode(150b) getrennt und in Richtung der Zellenbreite versetzt ist; und mindestens einer ersten Dummy-Gate-Elektrode (130b), die teilweise auf Rändern des ersten aktiven Bereichs (120b) und des zweiten aktiven Bereichs (124c) angeordnet ist, wobei eine Länge der ersten Dummy-Gate-Elektrode (130b) größer als eine Länge der ersten Gate-Elektrode (150b) ist.
  9. Integrierter Schaltkreis nach Anspruch 8, wobei die Länge der ersten Dummy-Gate-Elektrode (130b) größer als eine Länge der zweiten Gate-Elektrode (150c) ist.
  10. Integrierter Schaltkreis nach Anspruch 8 oder 9, wobei die Länge der ersten Dummy-Gate-Elektrode (130b) größer als eine Summe aus der Länge der ersten Gate-Elektrode (150b) und einer Länge der zweiten Gate-Elektrode (150c) ist.
  11. Integrierter Schaltkreis nach Anspruch 8, 9 oder 10, der weiterhin Folgendes aufweist: mindestens einen dritten aktiven Bereich (120c) in dem ersten Transistorbereich (112), wobei die erste Gate-Elektrode (150b) teilweise auf einem Rand des dritten aktiven Bereichs (120c) angeordnet ist.
  12. Integrierter Schaltkreis nach Anspruch 11, der weiterhin Folgendes aufweist: mindestens eine dritte Gate-Elektrode (150a), die den dritten aktiven Bereich (120c) durchquert.
  13. Integrierter Schaltkreis nach Anspruch 12, wobei die dritte Gate-Elektrode (150a) teilweise auf einem anderen Rand des ersten aktiven Bereichs (120b) angeordnet ist.
  14. Integrierter Schaltkreis nach Anspruch 12 oder 13, wobei die erste Gate-Elektrode (150b) und die dritte Gate-Elektrode (150a) versetzt sind.
  15. Integrierter Schaltkreis nach Anspruch 12, 13 oder 14, der weiterhin Folgendes aufweist: eine zweite Dummy-Gate-Elektrode (130a), die teilweise auf einem anderen Rand des dritten aktiven Bereichs (120c) angeordnet ist, wobei eine Länge der zweiten Dummy-Gate-Elektrode (130a) größer als eine Länge der dritten Gate-Elektrode (150a) ist.
  16. Integrierter Schaltkreis nach Anspruch 15, der weiterhin Folgendes aufweist: mindestens einen vierten aktiven Bereich in einer benachbarten Zelle; und mindestens eine vierte Gate-Elektrode in der benachbarten Zelle, die den vierten aktiven Bereich durchquert, wobei die dritte Gate-Elektrode (150a) und die vierte Gate-Elektrode so angeordnet sind, dass ihre Enden einander gegenüberliegen, die zweite Dummy-Gate-Elektrode (130a) außerdem teilweise auf einem Rand des vierten aktiven Bereichs angeordnet ist und die zweite Dummy-Gate-Elektrode (130a) zumindest zwischen dem dritten aktiven Bereich (120c) und dem vierten aktiven Bereich durchgehend ist.
  17. Integrierter Schaltkreis nach einem der Ansprüche 8 bis 16, wobei die erste Gate-Elektrode (150b) eine Vielzahl der ersten aktiven Bereiche (120b, 120d) durchquert.
  18. Integrierter Schaltkreis nach einem der Ansprüche 8 bis 17, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode so angeordnet sind, dass ihre Enden einander gegenüberliegen.
  19. Verfahren zum Konfigurieren eines Layouts eines integrierten Schaltkreises nach einem der vorangehenden Ansprüche unter Verwendung eines Prozessors, mit den folgenden Schritten: Auswählen einer Vielzahl von Zellen aus einer Zellenbibliothek unter Verwendung des Prozessors; Platzieren der Zellen auf dem Layout des integrierten Schaltkreises unter Verwendung des Prozessors, wobei durch das Platzieren der Zellen mindestens ein durchgehendes PODE (Polysilicium auf einem OD-Rand) auf dem Layout des integrierten Schaltkreises entsteht und sich das durchgehende PODE über mindestens eine gemeinsame Grenze zwischen den Zellen hinweg erstreckt; Erzeugen eines Befehlssatzes zum Herstellen eines integrierten Schaltkreises auf Grund des Layouts des integrierten Schaltkreises; und Speichern des Befehlssatzes in einem nichtflüchtigen maschinenlesbaren Speichermedium.
  20. Verfahren nach Anspruch 19, wobei das Platzieren das Aneinanderreihen der Zellen in mindestens einer Reihe umfasst.
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