DE102021112652A1 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

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Kam-Tou SIO
Jiann-Tyng Tzeng
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Abstract

Eine Halbleitervorrichtung weist eine erste aktive Region auf, die auf einer ersten Seite eines Substrats angeordnet ist, die sich entlang einer ersten lateralen Richtung erstreckt. Die Halbleitervorrichtung weist eine zweite aktive Region auf, die auf der ersten Seite angeordnet ist, die sich entlang der ersten lateralen Richtung erstreckt. Die erste aktive Region hat einen ersten Leitfähigkeitstyp, und die zweite aktive Region hat einen zweiten Leitfähigkeitstyp, der dem ersten Leitfähigkeitstyp entgegengesetzt ist. Die Halbleitervorrichtung weist eine erste Interconnect-Struktur auf, die auf einer zweiten Seite des Substrats gegenüber der ersten Seite ausgebildet ist, die aufweist: einen ersten Abschnitt, der sich entlang der ersten lateralen Richtung erstreckt und vertikal unter der ersten aktiven Region angeordnet ist; und einen zweiten Abschnitt, der sich entlang einer zweiten lateralen Richtung erstreckt. Die erste laterale Richtung verläuft senkrecht zu der ersten lateralen Richtung.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/142,034 , eingereicht am 27. Januar 2021, mit dem Titel „SYSTEMS AND METHODS FOR LAYOUT DESIGNS HAVING A BACK SIDE SIGNAL LINE“, die hiermit durch Bezugnahme in vollem Umfang und für alle Zwecke in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (das heißt die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (das heißt die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Verkleinerung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt. Eine solche Verkleinerung hat auch die Komplexität der IC-Strukturen (zum Beispiel dreidimensionale Transistoren) und der Verarbeitung erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung nötig. Zum Beispiel werden die Vorrichtungsleistung (wie zum Beispiel die Verschlechterung der Vorrichtungsleistung aufgrund verschiedener Defekte) und die Herstellungskosten von Feldeffekttransistoren zu einer größeren Herausforderung, wenn die Vorrichtungen immer kleiner werden. Obgleich die Verfahren zur Bewältigung einer solchen Herausforderung allgemein zweckmäßig waren, waren sie nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 veranschaulicht gemäß einigen Ausführungsformen eine perspektivische Ansicht einer nicht-planaren Transistorvorrichtung, die rückseitige Stromleitungen und Signalleitungen enthält.
    • 2 veranschaulicht gemäß einigen Ausführungsformen ein Layout-Design einer Halbleitervorrichtung, die rückseitige Stromleitungen und Signalleitungen enthält.
    • 3A, 3B und 3C veranschaulichen verschiedene Ausführungsformen des Layouts einer rückseitigen Signalleitung gemäß einigen Ausführungsformen.
    • 4 veranschaulicht ein Schaltbild eines beispielhaften AOI-Logikschaltkreises gemäß einigen Ausführungsformen.
    • 5A, 5B und 5C veranschaulichen verschiedene Layout-Ebenen einer Zelle, die dem beispielhaften AOI-Logikschaltkreis von 4 entspricht, gemäß einigen Ausführungsformen.
    • 6A, 6B und 6C veranschaulichen verschiedene Layout-Ebenen einer anderen Zelle, die dem beispielhaften AOI-Logikschaltkreis von 4 entspricht, gemäß einigen Ausführungsformen.
    • 7 veranschaulicht eine Layout-Ebene einer Zelle, die einem beispielhaften OAI-Logikschaltkreis entspricht, gemäß einigen Ausführungsformen.
    • 8 veranschaulicht eine Layout-Ebene einer anderen Zelle, die der beispielhaften OAI-Logikschaltkreis entspricht, gemäß einigen Ausführungsformen.
    • 9 veranschaulicht ein Schaltbild eines beispielhaften SDF-Schaltkreises gemäß einigen Ausführungsformen.
    • 10A, 10B, 10C und 10D veranschaulichen verschiedene Layout-Ebenen einer Zelle, die dem beispielhaften SDF-Schaltkreis von 9 entspricht, gemäß einigen Ausführungsformen.
    • 11 veranschaulicht eine Layout-Ebene einer Zelle, die einem beispielhaften Inverterschaltkreis entspricht, gemäß einigen Ausführungsformen.
    • 12 veranschaulicht ein Layout-Design einer Halbleitervorrichtung, die mehrere rückseitige Metallisierungsschichten enthält, gemäß einigen Ausführungsformen.
    • 13 veranschaulicht eine Querschnittsansicht einer Referenz-Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 14 veranschaulicht ein Flussdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 15 veranschaulicht ein Blockdiagramm eines Systems zum Erstellen eines IC-Layout-Designs gemäß einigen Ausführungsformen.
    • 16 veranschaulicht ein Blockdiagramm eines IC-Herstellungssystems und eines damit verbundenen IC-Herstellungsflusses gemäß einigen Ausführungsformen.
    • 17 veranschaulicht ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung einer nicht-planaren Transistorvorrichtung gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Beim Halbleiter-IC-Design werden üblicherweise Standardzellenmethodologien für den Entwurf von Halbleitervorrichtungen auf einem Chip (oder Wafer) verwendet. Standardzellenmethodologien verwenden Standardzellen als abstrakte Darstellungen bestimmter Funktionen, um Millionen oder Milliarden von Vorrichtungen auf einem einzelnen Chip zu integrieren. Im Zuge der weiteren Verkleinerung von ICs werden immer mehr Vorrichtungen auf einem einzelnen Chip integriert. Dieser Prozess der Verkleinerung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt.
  • In modernen Halbleitervorrichtungsfertigungsprozessen kann jede Zelle eine bestimmte Anzahl von Halbleitervorrichtungen, wie zum Beispiel Feldeffekttransistoren („FETs“), aufweisen. Nicht-planare Transistorvorrichtungsarchitekturen, wie zum Beispiel Transistoren auf Finnenbasis (in der Regel als „FinFETs“ bezeichnet), können eine höhere Vorrichtungsdichte und eine höhere Leistung als planare Transistoren bieten. Einige höherentwickelte nicht-planare Transistorvorrichtungsarchitekturen, wie zum Beispiel Nanolagen-Transistoren (oder Nanodraht-Transistoren), können die Leistung im Vergleich zu FinFETs weiter steigern. Im Vergleich zum FinFET, bei dem der Kanal teilweise von einer Gate-Struktur umgeben ist (zum Beispiel überbrückt wird), enthält der Nanolagen-Transistor im Allgemeinen eine Gate-Struktur, die sich um den gesamten Umfang einer oder mehrerer Nanolagen herum legen kann, um den Kanalstromfluss besser zu steuern. Bei einem FinFET und einem Nanolagen-Transistor mit ähnlichen Abmessungen kann zum Beispiel der Nanolagen-Transistor einen größeren Treiberstrom (Ion) und einen kleineren Subschwellen-Leckstrom (Ioff) usw. aufweisen. Ein solcher Transistor, der eine Gate-Struktur hat, die sich um seinen Kanal herum legt, wird in der Regel als ein Gate-All-Around-Transistor (GAA-Transistor) oder GAA-FET bezeichnet.
  • Bei einer solchen Gate-Struktur, die den Kanal umgibt, können mindestens einige der Interconnect-Strukturen, die in der Regel auf einer Vorderseite des Chips in der FinFET-Konfiguration gebildet werden, auf einer Rückseite des Chips gebildet werden, was die Fläche (zum Beispiel die Zellenhöhe) einer entsprechenden Zelle weiter reduzieren kann. Bei den existierenden Technologien erstrecken sich diese Interconnect-Strukturen jedoch in der Regel entlang einer eindimensionalen Richtung und fungieren ausschließlich als Stromschienen (mitunter auch als Stromnetze oder Stromleitungen bezeichnet). Dies kann möglicherweise die Flexibilität und Skalierbarkeit des Layout-Designs eines integrierten Schaltkreises, der die GAA-Transistorarchitektur verwendet, einschränken.
  • Die vorliegende Offenbarung stellt verschiedene Ausführungsformen einer Halbleitervorrichtung (oder eines integrierten Schaltkreises) bereit, die durch eine Anzahl von Standardzellen dargestellt (oder auf der Grundlage einer Anzahl von Standardzellen gebildet) werden können. Jede der Zellen, wie im vorliegenden Text offenbart, weist eine Anzahl von GAA-Transistoren auf, obgleich es sich versteht, dass jede beliebige von verschiedenen anderen Transistorarchitekturen, die das Bilden von Interconnect-Strukturen auf der Rückseite erlauben, in jeder der Zellen enthalten sein kann. Zum Beispiel kann die Zelle eine Anzahl von Transistoren aufweisen, die in einer Komplementären-Feldeffekttransistor-Konfiguration (Complementary Field-Effect Transistor, CFET-Konfiguration) ausgebildet sind, wo zwei aktive Regionen in jeweils unterschiedlichen Leitungstypen (zum Beispiel n-Typ und p-Typ) auf zwei vertikal ausgerichteten Ebenen angeordnet sind.
  • Gemäß verschiedenen Ausführungsformen können einige der Zellen eine oder mehrere rückseitige Interconnect-Strukturen aufweisen, die sich in mehr als einer Richtung erstrecken dürfen. Solche rückseitigen Interconnect-Strukturen können so konfiguriert sein, dass sie nicht nur Stromversorgungsspannungen (zum Beispiel VDD, VSS), sondern auch Signale übertragen. Wie im vorliegenden Text offenbart, kann eine rückseitige Interconnect-Struktur, die dafür konfiguriert ist, ein anderes Signal als eine Stromversorgungsspannung zu transportieren und sich in mehr als einer Richtung erstrecken darf, mitunter als „mehrdimensionale (MD) Signalleitung“ bezeichnet werden. Zum Beispiel können einige der Zellen, die eine relativ kurze Zellenhöhe aufweisen, eine oder mehrere dieser MD-Signalleitungen aufweisen. Andere rückseitige Interconnect-Strukturen können weiterhin dafür konfiguriert sein, Versorgungsspannungen zu transportieren. Man kann es solchen rückseitigen Interconnect-Strukturen, die zum Transportieren der Stromversorgungsspannungen konfiguriert sind, gestatten, sich in einer einzigen Richtung zu erstrecken. Wie im vorliegenden Text offenbart, kann eine rückseitige Interconnect-Struktur, die dafür konfiguriert ist, eine Stromversorgungsspannung zu transportieren, und die sich nicht in mehr als einer einzelnen Richtung erstrecken darf, mitunter als „eindimensionale (single-dimensional, SD) Stromleitung“ bezeichnet werden. Zum Beispiel können einige der Zellen, die eine relativ große Zellenhöhe aufweisen, eine oder mehrere dieser SD-Signalleitungen aufweisen. Mit den offenbarten MD-Signalleitungen kann die Flexibilität beim Entwurf eines integrierten Schaltkreises deutlich erhöht werden, und somit kann die Skalierbarkeit des integrierten Schaltkreises noch stärker erweitert werden.
  • 1 veranschaulicht eine perspektivische Ansicht einer beispielhaften GAA-FET-Vorrichtung 100, die eine oder mehrere mehrdimensionale (MD) Signalleitungen und eine oder mehrere eindimensionale (SD) Leistungsleitungen enthält, gemäß verschiedenen Ausführungsformen. Es ist zu beachten, dass die in 1 gezeigte GAA-FET-Vorrichtung 100 auf dem Kopf steht, so dass die MD-Signalleitung und die SD-Leistungsleitung auf der Oberseite eines gebildeten GAA-Transistors angeordnet sind. Zum Beispiel weist die GAA-FET-Vorrichtung 100 eine Anzahl von Halbleiterschichten (zum Beispiel Nanolagen, Nanodrähte oder andere Nanostrukturen) 102 auf, die vertikal voneinander getrennt sind und gemeinsam als ein Kanal (Leitungskanal) der GAA-FET-Vorrichtung 100 fungieren können. Der Kanal kann sich entlang einer ersten Richtung (zum Beispiel der X-Achse) erstrecken. Die GAA-FET-Vorrichtung 100 weist eine (zum Beispiel metallische) Gate-Struktur 104 auf, die sich um jede der Halbleiterschichten 102 (zum Beispiel um einen Umfang jeder der Halbleiterschichten 102) herum legt. Die Gate-Struktur 104 kann sich in einer zweiten Richtung senkrecht zu der ersten Richtung (zum Beispiel der Y-Achse) erstrecken. Die GAA-FET-Vorrichtung 100 weist Source/Drain-Strukturen auf, die auf gegenüberliegenden Seiten der Gate-Struktur 104 (entlang der Erstreckungsrichtung des Kanals) angeordnet sind; eine solcher Source/Drain-Strukturen 106 ist zum Beispiel in 1 gezeigt. Das GAA-FET-Vorrichtung 100 weist ein Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) 108 über der Source/Drain-Struktur 106 auf, wenn 1 auf den Kopf gedreht wird.
  • Über der Rückseite der GAA-FET-Vorrichtung 100 (zum Beispiel der Oberseite von 1) sind eine SD-Stromleitung 110 und eine MD-Signalleitung 112 gezeigt. Die SD-Stromleitung 110 kann sich entlang der X-Achse erstrecken. Die MD-Signalleitung 112 kann mehrere Abschnitte aufweisen, von denen sich einer oder mehrere entlang der X-Achse erstrecken können, und von denen sich einer oder mehrere entlang der Y-Achse erstrecken können. Wie im Folgenden erörtert (und gezeigt) wird, kann die SD-Stromleitung 110, die dafür konfiguriert ist, eine Stromversorgungsspannung (zum Beispiel VDD, VSS) zu transportieren, über eine oder mehrere rückseitige Durchkontaktierungsstrukturen elektrisch mit einer oder mehreren Source/Drain-Strukturen gekoppelt werden. Eine solche Stromversorgungsspannung wird mitunter als ein Stromsignal bezeichnet. Die MD-Signalleitung 112, die dafür konfiguriert ist, ein anderes Signal als die Stromversorgungsspannung zu transportieren, kann über eine oder mehrere rückseitige Durchkontaktierungsstrukturen elektrisch mit einer oder mehreren Source/Drain-Strukturen gekoppelt werden. Ein solches Signal, das nicht die Stromversorgungsspannung ist, wird mitunter als ein Nicht-Stromsignal bezeichnet.
  • Die in 1 gezeigte GAA-FET-Vorrichtung wurde vereinfacht, und es versteht sich daher, dass ein oder mehrere Merkmale einer vollständigen GAA-FET-Vorrichtung in 1 möglicherweise nicht gezeigt sind. Zum Beispiel sind die andere Source/Drain-Struktur, die von der Source/Drain-Struktur 110 aus gesehen der Gate-Struktur 104 gegenüber liegt, und die ILD, die über einer solchen Source/Drain-Struktur angeordnet ist, ein Gate-Abstandshalter zwischen der Gate-Struktur 104 und der Source/Drain-Struktur 106, ein innerer Abstandshalter zwischen der Source/Drain-Struktur 106 und jeder Halbleiterschicht 102, und die rückseitigen Durchkontaktierungsstrukturen, die die MD-Signalleitungen/SD-Stromleitungen verbinden, in 1 nicht gezeigt. Des Weiteren versteht es sich, dass die räumlichen Konfigurationen zwischen der SD-Stromleitung 110, der MD-Signalleitung 112 und anderen Strukturen der GAA-FET-Vorrichtung 100, die in 1 gezeigt sind, nur Veranschaulichungszwecken dienen und nicht darauf beschränkt werden dürfen.
  • 2 veranschaulicht ein beispielhaftes Layout-Design 200 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Das Layout-Design 200 kann verwendet werden, um mindestens einen Abschnitt einer Halbleitervorrichtung (zum Beispiel einen integrierten Schaltkreis mit einer Anzahl von Schaltkreisen, die miteinander wirkverbunden sind) zu fertigen. Es sind jedoch nicht alle der veranschaulichten Komponenten erforderlich, und einige Ausführungsformen der vorliegenden Offenbarung können zusätzliche Komponenten aufweisen, die in 2 nicht gezeigt sind. Es können Variationen in der Anordnung und Art der Komponenten vorgenommen werden, ohne den Schutzumfang der vorliegenden Offenbarung, wie er im vorliegenden Text dargelegt ist, zu verlassen. Es können zusätzliche, andere oder weniger Komponenten enthalten sein.
  • Die Halbleitervorrichtung, die dem Layoutdesign 200 entspricht, kann auf der Grundlage des Bildens einer Anzahl von Transistormerkmalen/-strukturen (zum Beispiel Kanalstrukturen, Source-Strukturen, Drain-Strukturen) entlang einer oder mehrerer aktiver Regionen auf der Vorderseite eines Substrats gefertigt werden. Obgleich das Layout-Design 200 in 2 eine Anzahl von Strukturformen aufweist, um jeweils eine Anzahl von Merkmalen/Strukturen auf der Rückseite eines Substrats zu bilden, versteht es sich, dass das Layout-Design 200 auch eine Anzahl von Strukturformen aufweisen kann, um jeweils eine Anzahl von Merkmalen/Strukturen auf der Vorderseite des Substrats zu bilden, was im Folgenden besprochen wird. Es ist anzumerken, dass das Layout-Design 200 von seiner Rückseite aus betrachtet wird, weshalb sich in 2 die Strukturformen zum Bilden der rückseitigen Merkmale/Strukturen auf den Strukturformen zum Bilden der vorderseitigen Merkmale/Strukturen befinden.
  • Das Layout-Design 200 weist eine Anzahl von Zellenreihen 201 und 203 auf, die in Bezug auf einen Raum, ein Gitter oder einen Grundriss für das Design eines integrierten Schaltkreises angeordnet (zum Beispiel ausgelegt) sind. Ein solcher Grundriss kann in einigen Ausführungsformen einem Substrat entsprechen, auf dem die Halbleitervorrichtung gefertigt wird. Die Zellenreihen des Layout-Designs 200 können mindestens zwei jeweils unterschiedliche Reihenhöhen, Zellenhöhen oder Höhen haben. Wie gezeigt, können die Zellenreihen 201 eine erste Reihenhöhe aufweisen, und die Zellenreihen 203 können eine zweite Reihenhöhe aufweisen, wobei die erste Reihenhöhe größer als die zweite Reihenhöhe ist. Als ein nicht-einschränkendes Beispiel kann die erste Reihenhöhe zwischen etwa 10 Nanometern (nm) und etwa 85 nm liegen, und die zweite Reihenhöhe kann zwischen etwa 10 nm und etwa 40 nm liegen. Im Folgenden können die Zellenreihen 201 und die Zellenreihen 203 mitunter als hohe Zellenreihen (Tall Cell, TC-Reihen) bzw. kurze Zellenreihen (Short Cell, SC-Reihen) bezeichnet werden. Die Reihenhöhe kann der Zellenhöhe einer darin zu platzierenden Zelle (mitunter als eine Standardzelle bezeichnet) entsprechen. In dem veranschaulichten Beispiel von 2 sind die Zellenreihen 201 und 203 abwechselnd zueinander angeordnet, aber es versteht es sich, dass die Zellenreihen mit unterschiedlichen Reihenhöhen auch in jeder beliebigen von verschiedenen anderen Konfigurationen angeordnet werden können (zum Beispiel 2 SC-Reihen, die an 1TC-Reihe grenzen), ohne dass der Schutzumfang der vorliegenden Offenbarung verlassen wird.
  • Jede der TC/SC-Reihen weist eine Anzahl von Aktivregionsstrukturformen auf, die sich entlang der X-Achse erstrecken. Als ein nicht-einschränkendes Beispiel weist die TC-Reihe 201 Aktivregionsstrukturformen 202 und 204 auf, und die SC-Reihe 203 weist Aktivregionsstrukturformen 206 und 208 auf. Die Aktivregionsstrukturformen 202, 204, 206 und 208 sind jeweils dafür konfiguriert, eine aktive Region über dem Substrat bilden, die im Folgenden „aktive Region 202“, „aktive Region 204“, „aktive Region 206“ bzw. „aktive Region 208“ genannt wird. Die aktiven Regionen 202 bis 208 werden in einigen Ausführungsformen über der Vorderseite des Substrats gebildet.
  • Die aktiven Regionen in jeder Zellenreihe können mit entgegengesetzten Leitungstypen charakterisiert werden. Zum Beispiel kann in der TC-Reihe 201 die aktive Region 202 mit einem ersten Leitungstyp (zum Beispiel n-Typ) charakterisiert werden, und die aktive Region 204 kann mit einem zweiten Leitungstyp (zum Beispiel p-Typ) charakterisiert werden; und in der SC-Reihe 203 kann die aktive Region 206 mit einem ersten Leitungstyp (zum Beispiel p-Typ) charakterisiert werden, und die aktive Region 208 kann mit einem zweiten Leitungstyp (zum Beispiel n-Typ) charakterisiert werden.
  • In einem nicht-einschränkenden Beispiel, in dem das Layout-Design 200 zum Bilden von GAA-FETs verwendet wird, kann die aktive Region 202 eine oder mehrere Nanolagen aufweisen, die über dem Substrat übereinander gestapelt sind, um eine Anzahl von n-Transistoren zu bilden; die aktive Region 204 kann eine oder mehrere Nanolagen aufweisen, die über dem Substrat übereinander gestapelt sind, um eine Anzahl von p-Transistoren zu bilden; die aktive Region 206 kann eine oder mehrere Nanolagen aufweisen, die über dem Substrat übereinander gestapelt sind, um eine Anzahl von p-Transistoren zu bilden; und die aktive Region 208 kann eine oder mehrere Nanolagen aufweisen, die über dem Substrat übereinander gestapelt sind, um eine Anzahl von n-Transistoren zu bilden.
  • In einer Ausführungsform kann die Zellenhöhe einer Breite entlang der Y-Achse einer darin enthaltenen aktiven Region entsprechen. Zum Beispiel können die SC-Reihe und die TC-Reihe jeweils eine Anzahl aktiver Regionen aufweisen, wobei die aktiven Regionen der TC-Reihe eine größere Breite haben als die aktiven Regionen der SC-Reihe. In einer anderen Ausführungsform kann die Zellenhöhe der Anzahl der darin angeordneten untersten Interconnect-Strukturen, zum Beispiel Mo-Leiterbahnen (wie weiter unten noch erläutert wird), entsprechen. Zum Beispiel können die SC-Reihe und die TC-Reihe jeweils eine Anzahl von Mo-Leiterbahnen aufweisen, wobei die Anzahl der Mo-Leiterbahnen der TC-Reihe größer ist als die Anzahl der Mo-Leiterbahnen der SC-Reihe. In einer weiteren Ausführungsform kann die Zellenhöhe der Anzahl der darin enthaltenen aktiven Regionen entsprechen. Zum Beispiel kann die SC-Reihe die geringere Anzahl aktiver Regionen aufweisen, während die TC-Reihe die größere Anzahl aktiver Regionen aufweisen kann.
  • Gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung kann jede der TC-Reihen eine Anzahl erster Strukturformen aufweisen, die sich entlang der X-Achse erstrecken, um erste Interconnect-Strukturen auf der Rückseite zu bilden; jede der SC-Reihen kann eine Anzahl zweiter Strukturformen aufweisen, um zweite Interconnect-Strukturen auf der Rückseite zu bilden, von denen jede als ein Pad ausgebildet ist, das an eine der ersten Interconnect-Strukturformen in der TC-Reihe grenzt; und jede der SC-Reihen kann des Weiteren eine Anzahl dritter Strukturformen aufweisen, um dritte Interconnect-Strukturen auf der Rückseite zu bilden. Einige der dritten Interconnect-Strukturformen können mehrere Abschnitte haben, von denen sich einige entlang der X-Achse erstrecken und einige entlang der Y-Achse erstrecken.
  • Als ein veranschaulichendes Beispiel in 2 weist die TC-Reihe 201 Interconnect-Strukturformen 210 und 212 auf, die sich entlang der X-Achse erstrecken. In einigen Ausführungsformen können sich die Interconnect-Strukturformen 210 und 212 fast vollständig über den Grundriss des Layout-Designs 200 hinweg erstrecken. Insofern können die Interconnect-Strukturformen 210 und 212 vollständig die aktiven Regionen (Strukturformen) 202 bzw. 204 überlappen. Die SC-Reihe 203 umfasst die Interconnect-Strukturformen 214 und 216, die als ein Pad oder Segment ausgebildet sind, sowie eine Interconnect-Strukturform 218, die einige Abschnitte, die sich entlang der X-Achse erstrecken, und einen Abschnitt, der sich entlang der Y-Achse erstreckt, aufweist. In einigen Ausführungsformen erstrecken sich die Interconnect-Strukturformen 214 und 216 möglicherweise nicht vollständig über den Grundriss des Layout-Designs hinweg. Insbesondere können die Interconnect-Strukturformen 214 und 216 an eine der sich vollständig erstreckenden Interconnect-Strukturformen 210 und 212 in einer benachbarten TC-Reihe grenzen. In einigen Ausführungsformen braucht sich die Interconnect-Strukturform 218 nicht vollständig über den Grundriss des Layout-Designs hinweg zu erstrecken. Insofern können die Interconnect-Strukturformen 214 und 216 teilweise die aktiven Regionen (Strukturen) 206 bzw. 208 überlappen, und die Interconnect-Strukturform 218 kann teilweise beide aktive Regionen (Strukturen) 206 und 208 überlappen. Insbesondere kann die Interconnect-Strukturform 218 drei Abschnitte 218A, 218B und 218C aufweisen, die in 3A besser zu sehen sind.
  • In 3A erstreckt sich der Abschnitt 218A entlang der X-Achse mit einer gewissen Distanz (zum Beispiel weniger als die Breite des Grundrisses entlang der X-Achse). Der Abschnitt 218C erstreckt sich entlang der X-Achse mit einer gewissen Distanz (zum Beispiel weniger als die Breite des Grundrisses entlang der X-Achse) und ist seitlich vom Abschnitt 218A entlang der X-Achse verschoben. In einigen Ausführungsformen können die Abschnitte 218A und 218C die aktiven Regionen 206 bzw. 208 überlappen. Der Abschnitt 218B, der zwei Enden aufweist, die jeweils mit den Abschnitten 218A und 218C verbunden sind, erstreckt sich entlang der Y-Achse. Insofern kann jeder der Abschnitte 218A und 218C zusammen mit dem Abschnitt 218B ein L-förmiges Profil bilden. Indem er sich entlang einer anderen Richtung als der Erstreckungsrichtung der aktiven Regionen 206 und 208 erstreckt, kann der Abschnitt 218B die aktiven Regionen 206 und 208 durch eine Anzahl von Durchkontaktierungsstrukturen 219 (wie weiter unten noch besprochen wird) miteinander verbinden.
  • 3B und 3C zeigen jeweils andere Ausführungsformen der Interconnect-Strukturform 218. In 3B erstreckt sich die Interconnect-Strukturform 218 entlang der Y-Achse, um einen Abschnitt der aktiven Region 206 und einen Abschnitt der aktiven Region 208 zu überlappen, wodurch die aktiven Regionen 206 und 208 über eine Anzahl von Durchkontaktierungsstrukturen 219 (wie weiter unten noch besprochen wird) miteinander gekoppelt werden. In 3C erstreckt sich die Interconnect-Strukturform 218 entlang einer Richtung zwischen der X-Achse und der Y-Achse, um einen Abschnitt der aktiven Region 206 und einen Abschnitt der aktiven Region 208 zu überlappen, wodurch die aktiven Regionen 206 und 208 über eine Anzahl von Durchkontaktierungsstrukturen 219 (wie weiter unten noch besprochen wird) miteinander gekoppelt werden. In einer solchen Ausführungsform kann die Interconnect-Strukturform 218 in Bezug auf einen Rand entweder der aktiven Region 206 oder 208 geneigt sein.
  • Wir kehren zu 2 zurück. Die Interconnect-Strukturformen 210 und 212 sind jeweils dafür konfiguriert, einen ersten Typ der offenbarten SD-Stromleitung über der Rückseite des Substrats zu bilden (im Folgenden „SD-Stromleitung 210“ bzw. „SD-Stromleitung 212“); die Interconnect-Strukturformen 214 und 216 sind jeweils dafür konfiguriert, einen zweiten Typ der offenbarten SD-Stromleitung über der Rückseite des Substrats zu bilden (im Folgenden „SD-Stromleitung 214“ bzw. „SD-Stromleitung 216“); und die Interconnect-Strukturform 218 ist dafür konfiguriert, einen Typ der offenbarten MD-Signalleitung über der Rückseite des Substrats zu bilden (im Folgenden „MD-Signalleitung 218“).
  • Jede der SD-Stromleitungen und MD-Signalleitungen kann (zum Beispiel elektrisch) über eine Durchkontaktierungsstruktur mit einer aktiven Region gekoppelt werden, wie oben erwähnt. Wie in 2 gezeigt, kann das Layout-Design 200 eine Anzahl von Strukturen 219 aufweisen, die zum Bilden solcher Durchkontaktierungsstrukturen (im Folgenden „Durchkontaktierungsstruktur 219“) konfiguriert sind. In einigen Ausführungsformen wird die Durchkontaktierungsstruktur 219 auf der Rückseite des Substrats gebildet, um jede der SD-Stromleitungen und MD-Signalleitungen elektrisch mit einem oder mehreren Abschnitten einer entsprechenden aktiven Region zu koppeln.
  • Zum Beispiel kann die SD-Stromleitung 210 elektrisch über eine Anzahl von Durchkontaktierungsstrukturen 219, zum Beispiel 219-1, mit der aktiven Region 202 gekoppelt werden; die SD-Stromleitung 212 kann elektrisch über eine Anzahl von Durchkontaktierungsstrukturen 219, zum Beispiel 219-2, mit der aktiven Region 204 gekoppelt werden; die SD-Stromleitung 214 kann elektrisch über eine Anzahl von Durchkontaktierungsstrukturen 219, zum Beispiel 219-3, mit der aktiven Region 206 gekoppelt werden; die SD-Stromleitung 216 kann elektrisch über eine Anzahl von Durchkontaktierungsstrukturen 219, zum Beispiel 219-4, mit der aktiven Region 208 gekoppelt werden; und die MD-Signalleitung 218 kann jeweils elektrisch über eine Anzahl von Durchkontaktierungsstrukturen, zum Beispiel 219-5 und 219-6, mit den aktiven Regionen 206 bzw. 208 gekoppelt werden.
  • Der Layout-Design 200 kann eine Anzahl von Zellen aufweisen, die über einer oder mehreren der Zellenreihen angeordnet sind. Zum Beispiel weist das Layout-Design 200 in 2 die Zellen 220, 230, 240, 250, 260, 270, 280 und 290 auf. Die Zelle 220 ist über einer einzelne Zellenreihe (zum Beispiel einer SC-Reihe 203) angeordnet; die Zelle 230 ist über einer einzelne Zellenreihe (zum Beispiel einer SC-Reihe 203) angeordnet; die Zelle 240 ist über einer einzelne Zellenreihe (zum Beispiel einer SC-Reihe 210) angeordnet; die Zelle 250 ist über drei Zellenreihen (zum Beispiel zwei TC-Reihen 201 und einer SC-Reihe 203) angeordnet; die Zelle 260 ist über zwei Zellenreihen (zum Beispiel einer TC-Reihe 201 und einer SC-Reihe 203) angeordnet; die Zelle 270 ist über einer einzelne Zellenreihe (zum Beispiel einer SC-Reihe 203) angeordnet; die Zelle 280 ist über einer einzelne Zellenreihe (zum Beispiel einer SC-Reihe 203) angeordnet; und die Zelle 290 ist über einer einzelne Zellenreihe (zum Beispiel einer TC-Reihe 201) angeordnet.
  • Jede Zelle kann einem Schaltkreis entsprechen (zum Beispiel einem Logikgatter oder einem Logikschaltkreis). Zum Beispiel kann die Zelle 220 einem einstufigen Inverter entsprechen; die Zelle 230 kann einem mehrstufigen NAND-Gatter entsprechen; die Zelle 240 kann einem mehrstufigen Inverter entsprechen; die Zelle 250 kann einem weiteren mehrstufigen Inverter entsprechen; die Zelle 260 kann einem Flipflop-Schaltkreis entsprechen; die Zelle 270 kann einem AND-OR-Invert-Logikschaltkreis (AOI-Logikschaltkreis) entsprechen; die Zelle 280 kann einem OR-AND-Invert-Logikschaltkreis (OAI-Logikschaltkreis) entsprechen; und die Zelle 290 kann einem anderen AND-OR-Invert-Logikschaltkreis (AOI-Logikschaltkreis) entsprechen.
  • Jede der Zellen kann mindestens einem Layout entsprechen, das eine Anzahl von Strukturformen aufweist, die eine oder mehrere der aktiven Regionen in der entsprechenden Zellenreihe überlappen. Einige der Strukturformen können dafür konfiguriert sein, Merkmale/Strukturen auf der Vorderseite des Substrats zu bilden (im vorliegenden Text „vorderseitige Strukturformen“), während einige der Strukturformen dafür konfiguriert sein können, Merkmale/Strukturen auf der Rückseite des Substrats zu bilden (im vorliegenden Text „rückseitige Strukturformen“). Das Layout jeder Zelle, die einen Abschnitt der Grundrisses des Layout-Designs 200 einnimmt, kann somit einen Abschnitt eines oder mehrerer der in 2 gezeigten Strukturformen aufweisen.
  • In den folgenden Ausführungen sind die Zelle 260 (die einem Flipflop-Schaltkreis entspricht, der über einer einzelnen SC-Reihe und einer einzelnen TC-Reihe platziert ist), die Zelle 270 (die einem AOI-Logikschaltkreis entspricht, der über einer einzelnen SC-Reihe platziert ist) und die Zelle 290 (die einem AOI-Logikschaltkreis entspricht, der über einer einzelnen TC-Reihe platziert ist) als repräsentative Beispiele ausgewählt, um sowohl ihre jeweiligen vorderseitigen als auch rückseitigen Strukturformen zu veranschaulichen, während die Zelle 250 (die einem mehrstufigen Inverter entspricht) und die Zelle 280 (die einem OAI-Logikschaltkreis entspricht, der über einer einzelnen SC-Reihe platziert ist) als repräsentatives Beispiel zur Veranschaulichung ihrer jeweiligen rückseitige Strukturformen ausgewählt sind.
  • In 4 ist ein Schaltplan eines beispielhaften Schaltkreises 400 gezeigt. Der Schaltkreis 400 weist einen AND-OR-Invert-Logikschaltkreis (AOI-Logikschaltkreis) auf. Der AOI-Logikschaltkreis ist allgemein aus der Kombination einer oder mehrerer AND-Gatter, gefolgt von einem NOR-Gatter, aufgebaut. Wie in 4 gezeigt, hat der Schaltkreis 400 vier Eingänge: A1, A2, B1 und B2; und einen Ausgang ZN, der dafür konfiguriert ist, die folgende Boolesche Funktion auszuführen: (A1 Λ A2) V (B1 Λ B2). Um die Funktion auszuführen, kann der Schaltkreis 400 acht Transistoren 402, 404, 406, 408, 410, 412, 414 und 416 aufweisen, die elektrisch miteinander und zwischen den Stromversorgungsspannungen VDD und VDD gekoppelt sind. Die Transistoren 402 bis 408 können jeweils als ein p-Transistor implementiert sein; und die Transistoren 410 bis 416 können jeweils als ein n-Transistor implementiert sein. Es versteht sich jedoch, dass jeder der Transistoren 402 bis 416 auch als einer von verschiedenen anderen Leitungstypen von Transistoren implementiert werden kann.
  • 5A-5B und 5C veranschaulichen ein Layout-Design 500 einer Zelle, die dem AOI-Logikschaltkreis 400 (4) entspricht, der über der SC-Reihe (der kurzen Zellenreihe) 203 zu platzieren ist, zum Beispiel der Zelle 270 von 2. 6A-6B und 6C veranschaulichen ein Layout-Design 600 einer Zelle, die dem AOI-Logikschaltkreis 400 (4) entspricht, der über der TC-Reihe (der langen Zellenreihe) 201 zu platzieren ist, zum Beispiel der Zelle 290 von 2.
  • Das Layout-Design 500 der 5A-C zeigt verschiedene Layout-Ebenen der Zelle 270, von denen zwei Strukturformen zum Bilden von Strukturen/Merkmalen auf der Vorderseite des Substrats aufweisen und von denen eine Strukturformen zum Bilden von Strukturen/Merkmalen auf der Rückseite des Substrats aufweist. In ähnlicher Weise zeigt das Layout-Design 600 der 6A-C verschiedene Layout-Ebenen der Zelle 290, von denen zwei Strukturformen zum Bilden von Strukturen/Merkmalen auf der Vorderseite des Substrats aufweisen und von denen eine Strukturformen zum Bilden von Strukturen/Merkmalen auf der Rückseite des Substrats aufweist. Es ist anzumerken, dass die Layout-Designs 500 und 600, die in den 5A-C und 6A-C gezeigt sind, von oben betrachtet werden, weshalb sich in den 5A-C und 6A-C die Strukturformen zum Bilden der vorderseitigen Merkmale/Strukturen auf der Oberseite der Strukturformen zum Bilden der rückseitigen Merkmale/Strukturen befinden.
  • Wir wenden uns zuerst 5A zu, wo eine erste Layout-Ebene 500A des Layout-Designs 500, die eine Anzahl von Strukturformen zum Bilden einer Anzahl aktiver Regionen und einer Anzahl von Interconnect-Strukturen auf der Vorderseite des Substrats aufweist, gemäß verschiedenen Ausführungsformen gezeigt ist.
  • Wie gezeigt, umfasst die erste Layout-Ebene 500A die aktiven Regionen (Strukturformen) 206 und 208, wobei sich eine Anzahl von Strukturformen 501A, S01B, 501C, 501D, S01E und 501F entlang der Y-Achse erstrecken, so dass sie die aktiven Regionen 206 und 208 kreuzen. Die Strukturformen 501A bis 501F sind dafür konfiguriert, Gate-Strukturen zu bilden, im Folgenden „Gate-Struktur 501A“, „Gate-Struktur 501B“, „Gate-Struktur 501C“, „Gate-Struktur S01D“, „Gate-Struktur S01E“ bzw. „Gate-Struktur 501F“. Die Gate-Struktur 501A kann entlang oder über einer ersten Grenze des Layout-Designs 500 (oder der Zelle) angeordnet sein, und die Gate-Struktur 501F kann entlang oder über einer zweiten Grenze des Layout-Designs 500 (oder der Zelle) angeordnet sein. Die Gate-Strukturen 501A und 501F brauchen keinen elektrischen oder leitfähigen Pfad bereitzustellen und können einen Leckstrom an den Komponenten, zwischen denen sich die Gate-Strukturen 501A und 501F befinden, verhindern oder wenigstens reduzieren/minimieren. Die Gate-Strukturen 501A und 501F können Dummy-Polysilizium-Leitungen aufweisen, die mitunter auch als PODEs bezeichnet werden. Jede der verbleibenden Gate-Strukturen 501B bis 501E, die aus einem oder mehreren leitfähigen Materialien (zum Beispiel einem oder mehreren Polysiliziumarten oder Metallen) gebildet sind, kann über entsprechenden Abschnitten der aktiven Regionen 206 und 208 liegen, um einen oder mehrere der Transistoren 402-416 (in 4 gezeigt) zu definieren. Als ein repräsentatives Beispiel kann die Gate-Struktur 501B ein Gate des Transistors 412 definieren, und die Abschnitte der aktiven Region 208, die auf der linken Seite und der rechten Seite der Gate-Struktur 501B angeordnet sind, können eine Source bzw. einen Drain des Transistors 412 definieren.
  • Die erste Layout-Ebene 500A weist die Strukturformen 502A, 502B, 502C, 502D, 502E, 502F, 502G, 502H, 502I und 502J auf. Die Strukturformen 502A bis 502J können sich jeweils entlang der Y-Richtung erstrecken und dafür konfiguriert sein, eine Source/Drain-Interconnect-Struktur (zum Beispiel MDs) zu bilden, im Folgenden „MD 502A“, „MD 502B“, „MD 502C“, „MD 502D“, „MD 502E“, „MD 502F“, „MD 502G“, „MD 502H“, „MD 502I“ und „MD 502J“. Jede der MDs 502A bis 502J kann elektrisch mit der Source oder dem Drain eines entsprechenden Transistors gekoppelt sein.
  • Die erste Layout-Ebene 500A weist die Strukturformen 503A, 503B, 503C, 503D, 503E, 503F, 503G und 503H auf. Die Strukturformen 503A bis 503H können dafür konfiguriert sein, Durchkontaktierungs-Interconnect-Strukturen (zum Beispiel VDs) zu bilden, im Folgenden „VD 503A“, „VD 503B“, „VD 503C“, „VD 5030“, „VD 503E“, „VD 503F“, „VD 503G“ und „VD 503H“. Jede der VDs 503A bis 503H kann sich entlang einer vertikalen Richtung (zum Beispiel einer Richtung senkrecht zur X-Achse und zur Y-Achse) um eine jeweilige Höhe erstrecken, um eine entsprechende MD elektrisch mit einer Interconnect-Struktur zu koppeln.
  • Die erste Layout-Ebene 500A weist die Strukturformen 504A, 504B, 504C und 504D auf. Die Strukturformen 504A bis 504D können dafür konfiguriert sein, Durchkontaktierungs-Interconnect-Strukturen (zum Beispiel VGs) zu bilden, im Folgenden „VG 504A“, „VG 504B“, „VG 504C“ und „VG 504D“. Jede der VGs 504A bis 504D kann sich entlang einer vertikalen Richtung (zum Beispiel einer Richtung senkrecht zur X-Achse und zur Y-Achse) um eine jeweilige Höhe erstrecken, um eine entsprechende Gate-Struktur elektrisch mit einer Interconnect-Struktur zu koppeln.
  • Die erste Layout-Ebene 500A weist die Strukturformen 505A, 505B, 505C, 505D und 505E auf. Die Strukturformen 505A bis 505E können sich jeweils entlang der X-Achse erstrecken und dafür konfiguriert sein, eine Interconnect-Struktur in einer untersten Metallisierungsschicht über der Vorderseite des Substrats (zum Beispiel einer Mo-Schicht) zu bilden. Die Strukturformen 505A bis 505E werden im vorliegenden Text als „Mo-Leiterbahn 505A“, „Mo-Leiterbahn 505B“, „Mo-Leiterbahn 505C“, „Mo-Leiterbahn 505D“ bzw. „Mo-Leiterbahn 505E“ bezeichnet.
  • In einigen Ausführungsformen kann die Mo-Leiterbahn 505A, die entlang oder über einer dritten Grenze des Layout-Designs (der Zelle) angeordnet ist, dafür konfiguriert sein, eine Stromversorgungsspannung (zum Beispiel VDD) zu transportieren und als eine abschirmende Metallleiterbahn zu fungieren. Die Mo-Leiterbahn 505E, die entlang oder über einer vierten Grenze des Layout-Designs (der Zelle) angeordnet ist, kann dafür konfiguriert sein, eine Versorgungsspannung (zum Beispiel VSS) zu transportieren und als eine abschirmende Metallleiterbahn zu fungieren. Solche abschirmenden Metallleiterbahnen brauchen in einigen Ausführungsformen nicht keiner der aktiven Regionen verbunden zu sein. Um die Transistoren in der in 4 gezeigten Weise zu verbinden, können einige der Mo-Leiterbahnen durch eine oder mehrere Mo-Schnittstrukturformen in mehrere Abschnitte „geschnitten“ werden. Zum Beispiel kann die Mo-Leiterbahn 505B durch die Schnittstrukturformen 506A und 506C in eine Anzahl von Abschnitten geschnitten werden; und die Mo-Leiterbahn 505C kann durch eine Schnittstrukturform 506B in eine Anzahl von Abschnitten geschnitten werden.
  • Wir wenden uns als Nächstes 5B zu, wo eine zweite Layout-Ebene 500B des Layout-Designs 500, die eine Anzahl von Strukturformen zum Bilden einer Anzahl von Interconnect-Strukturen auf der Vorderseite des Substrats aufweist, gemäß verschiedenen Ausführungsformen gezeigt ist. Zu Referenzzwecken sind die Mo-Leiterbahnen 505A bis 505E (5A) in 5B noch einmal gezeigt.
  • Die zweite Layout-Ebene 500B weist die Strukturformen 506A, 506B, 506C, 506D und 506E auf. Die Strukturformen 506A bis 506E können sich jeweils entlang der Y-Achse erstrecken und dafür konfiguriert sein, eine Interconnect-Struktur auf der nächsthöheren Metallisierungsschicht (zum Beispiel einer Mi-Schicht) zu bilden. Die Strukturformen 506A bis 506E werden im vorliegenden Text als eine „M1-Leiterbahn 506A“, „M1-Leiterbahn 506B“, „Mi-Leiterbahn 5o6C““ „M1-Leiterbahn 506D“ bzw. „M1-Leiterbahn 506E“ bezeichnet.
  • Jede der Mi-Leiterbahnen 506A bis 506E kann über eine Durchkontaktierungsstruktur (zum Beispiel Vo) elektrisch mit mindestens einer Mo-Leiterbahn gekoppelt sein, um entweder eines der Eingangssignale A1, A2, B1 und B2 (4) zu empfangen oder das Ausgangssignal ZN (4) bereitzustellen. Zum Beispiel ist die Mi-Leiterbahn 506A über eine Durchkontaktierungsstruktur 507A (im Folgenden „Vo 507A“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 505B gekoppelt, um das Eingangssignal A2 zu empfangen; die Mi-Leiterbahn 506B ist über eine Durchkontaktierungsstruktur 507B (im Folgenden „Vo 507B“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 505C gekoppelt, um das Eingangssignal A1 zu empfangen; die Mi-Leiterbahn 506C ist über eine Durchkontaktierungsstruktur 507C (im Folgenden „Vo 507C“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 505B gekoppelt, um das Ausgangssignal ZN bereitzustellen; die Mi-Leiterbahn 506D ist über eine Durchkontaktierungsstruktur 507D (im Folgenden „Vo 507D“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 505C gekoppelt, um das Eingangssignal B1 zu empfangen; und die Mi-Leiterbahn 506E ist über eine Durchkontaktierungsstruktur 507E (im Folgenden „Vo 507E“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 505B gekoppelt, um das Eingangssignal B2 zu empfangen.
  • Wir wenden uns nun 5C zu, wo eine dritte Layout-Ebene 500C des Layout-Designs 500, die eine Anzahl von Strukturformen zum Bilden einer Anzahl von Interconnect-Strukturen auf der Rückseite des Substrats aufweist, gemäß verschiedenen Ausführungsformen gezeigt ist. Zu Referenzzwecken sind die Gate-Strukturen 501A bis 501F und die auf der Vorderseite (5A) gebildeten aktiven Regionen 206 bis 208 in 5C noch einmal gezeigt.
  • Die dritte Layout-Ebene 500C weist die Strukturformen 508, 510, 512 und 514 auf. Die Strukturformen 508, 510 und 514 können jeweils ein Beispiel für die Interconnect-Strukturform 214 oder 216 sein; und die Strukturform 512 kann ein Beispiel für die Interconnect-Strukturform 218 sein, die in 2 gezeigt ist. Die Strukturformen 508 bis 514 können jeweils dafür konfiguriert sein, eine Interconnect-Struktur an der untersten Metallisierungsschicht über einer Rückseite des Substrats (zum Beispiel einer BMo-Schicht) zu bilden. Die Strukturformen 508 bis 514 werden im vorliegenden Text als „BMo-Leiterbahn 508“, „BMo-Leiterbahn 510“, „BMo-Leiterbahn 512“ bzw. „BMo-Leiterbahn 514“ bezeichnet. In einigen Ausführungsformen können die BMo-Leiterbahnen 508 und 514 jeweils eine erste Stromversorgungsspannung (zum Beispiel VSS) transportieren, und die BMo-Leiterbahn 510 kann eine zweite Stromversorgungsspannung (zum Beispiel VDD) transportieren, während die BMo-Leiterbahn 512 ein anderes Signal als eine der Stromversorgungsspannungen transportieren kann. Die BMo-Leiterbahnen 508, 510 und 514 können jeweils eine Implementierung der SD-Stromleitung 214 oder 216 sein, und die BMo-Leiterbahn 512 kann eine Implementierung der MD-Signalleitung 218 sein, wie in Bezug auf das Layout-Design 200 von 2 besprochen.
  • Die BMo-Leiterbahn 508 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 513A (im Folgenden „BVo 513A“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 208 (zum Beispiel einer Source des Transistors 412 von 4) gekoppelt werden; die BMo-Leiterbahn 510 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 513B (im Folgenden „BVo 513B“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 206 (zum Beispiel jeweiligen Sources der Transistoren 402 und 406 von 4) verbunden werden; und die BMo-Leiterbahn 514 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 513E (im Folgenden „BVo 513E“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 208 (zum Beispiel einer Source des Transistors 416 von 4) verbunden werden. Insofern kann jede der BMo-Leiterbahnen 508, 510 und 514 gemäß dem Design des Schaltkreises entweder VDD oder VSS in den entsprechenden Knoten einspeisen oder anderweitig bereitstellen.
  • Die BMo-Leiterbahn 512 kann einen Abschnitt der aktiven Region 208 (zum Beispiel die jeweiligen Drains der Transistoren 410 und 414, wie in 4 gezeigt) über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 513C (im Folgenden „VB 513C“) gebildet wird, und eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 513D (im Folgenden „VB 513D“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 206 (zum Beispiel den jeweiligen Drains der Transistoren 404 und 408, wie in 4 gezeigt) koppeln. Genauer gesagt, hat die BMo-Leiterbahn 512 drei Abschnitte 512A, 512B und 512C. Der Abschnitt 512A überlappt die aktive Region 208, indem er sich entlang derselben Richtung erstreckt, und die VB 513C ist des Weiteren zwischen der aktiven Region 208 und dem Abschnitt 512A angeordnet; und der Abschnitt 512C überlappt die aktive Region 206, indem er sich entlang derselben Richtung erstreckt, und die VB 513D ist des Weiteren zwischen der aktiven Region 206 und dem Abschnitt 512C angeordnet. Der sich entlang einer anderen Richtung erstreckende Abschnitt 512B kann gemäß dem Design des Schaltkreises die Abschnitte 512A und 512C verbinden, um die entsprechenden (internen) Knoten miteinander zu koppeln.
  • Wir wenden uns nun 6A zu, wo eine erste Layout-Ebene 600A des Layout-Designs 600, die eine Anzahl von Strukturformen zum Bilden einer Anzahl aktiver Regionen und einer Anzahl von Interconnect-Strukturen auf der Vorderseite des Substrats aufweist, gemäß verschiedenen Ausführungsformen gezeigt ist.
  • Wie gezeigt, umfasst die erste Layout-Ebene 600A die aktiven Regionen (Strukturformen) 202 und 204, wobei sich eine Anzahl von Strukturformen 601A, 601B, 601C, 601D, 601E und 601F entlang der Y-Achse erstrecken, so dass sie die aktiven Regionen 202 und 204 kreuzen. Die Strukturformen 601A bis 601F sind dafür konfiguriert, Gate-Strukturen zu bilden, im Folgenden „Gate-Struktur 601A“, „Gate-Struktur 601B“, „Gate-Struktur 601C“, „Gate-Struktur 601D“, „Gate-Struktur 601E“ bzw. „Gate-Struktur 601F“. Die Gate-Struktur 601A kann entlang oder über einer ersten Grenze des Layout-Designs 600 (oder der Zelle) angeordnet sein, und die Gate-Struktur 601F kann entlang oder über einer zweiten Grenze des Layout-Designs 600 (oder der Zelle) angeordnet sein. Die Gate-Strukturen 601A und 601F brauchen keinen elektrischen oder leitfähigen Pfad bereitzustellen und können einen Leckstrom an den Komponenten, zwischen denen sich die Gate-Strukturen 601A und 601F befinden, verhindern oder wenigstens reduzieren/minimieren. Die Gate-Strukturen 601A und 601F können Dummy-Polysilizium-Leitungen aufweisen, die mitunter auch als PODEs bezeichnet werden. Jede der verbleibenden Gate-Strukturen 601B bis 601E, die aus einem oder mehreren leitfähigen Materialien (zum Beispiel einem oder mehreren Polysiliziumarten oder Metallen) gebildet sind, kann über entsprechenden Abschnitten der aktiven Regionen 202 und 204 liegen, um einen oder mehrere der Transistoren 402-416 (in 4 gezeigt) zu definieren. Als ein repräsentatives Beispiel kann die Gate-Struktur 601B ein Gate des Transistors 412 definieren, und die Abschnitte der aktiven Region 204, die auf der linken Seite und der rechten Seite der Gate-Struktur 601B angeordnet sind, können eine Source bzw. einen Drain des Transistors 412 definieren.
  • Die erste Layout-Ebene 600A weist die Strukturformen 602A, 602B, 602C, 602D, 602E, 602F, 602G, 602H, 6021 und 602J auf. Die Strukturformen 602A bis 602J können sich jeweils entlang der Y-Richtung erstrecken und dafür konfiguriert sein, eine Source/Drain-Interconnect-Struktur (zum Beispiel MDs) zu bilden, im Folgenden „MD 602A“, „MD 602B“, „MD 602C“, „MD 602D“, „MD 602E“, „MD 602F“, „MD 602G“, „MD 602H“, „MD 602I“ und „MD 602J“. Jede der MDs 602A bis 602J kann elektrisch mit der Source oder dem Drain eines entsprechenden Transistors gekoppelt sein.
  • Die erste Layout-Ebene 600A weist die Strukturformen 603A, 603B, 603C, 603D, 603E, 603F, 603G und 603H auf. Die Strukturformen 603A bis 603H können dafür konfiguriert sein, Durchkontaktierungs-Interconnect-Strukturen (zum Beispiel VDs) zu bilden, im Folgenden „VD 603A“, „VD 603B“, „VD 603C“, „VD 603D“, „VD 603E“, „VD 603F“, „VD 603G“ und „VD 603H“. Jede der VDs 603A bis 603H kann sich entlang einer vertikalen Richtung (zum Beispiel einer Richtung senkrecht zur X-Achse und zur Y-Achse) um eine jeweilige Höhe erstrecken, um eine entsprechende MD elektrisch mit einer Interconnect-Struktur zu koppeln.
  • Die erste Layout-Ebene 600A weist die Strukturformen 604A, 604B, 604C und 604D auf. Die Strukturformen 604A bis 604D können dafür konfiguriert sein, Durchkontaktierungs-Interconnect-Strukturen (zum Beispiel VGs) zu bilden, im Folgenden „VG 604A“, „VG 604B“, „VG 604C“ und „VG 604D“. Jede der VGs 604A bis 604D kann sich entlang einer vertikalen Richtung (zum Beispiel einer Richtung senkrecht zur X-Achse und zur Y-Achse) um eine jeweilige Höhe erstrecken, um eine entsprechende Gate-Struktur elektrisch mit einer Interconnect-Struktur zu koppeln.
  • Die erste Layout-Ebene 600A weist die Strukturformen 605A, 605B, 605C, 605D, 605E und 605F auf. Die Strukturformen 605A bis 605F können sich jeweils entlang der X-Achse erstrecken und dafür konfiguriert sein, eine Interconnect-Struktur in einer untersten Metallisierungsschicht über der Vorderseite des Substrats (zum Beispiel einer Mo-Schicht) zu bilden. Die Strukturformen 605A bis 605F werden im vorliegenden Text als „Mo-Leiterbahn 605A“, „Mo-Leiterbahn 605B“, „Mo-Leiterbahn 605C“, „Mo-Leiterbahn 605D“, „Mo-Leiterbahn 605E“ bzw. „Mo-Leiterbahn 605F“ bezeichnet.
  • In einigen Ausführungsformen kann die Mo-Leiterbahn 605A, die entlang oder über einer dritten Grenze des Layout-Designs (der Zelle) angeordnet ist, dafür konfiguriert sein, eine Stromversorgungsspannung (zum Beispiel VDD) zu transportieren und als eine abschirmende Metallleiterbahn zu fungieren. Die Mo-Leiterbahn 605F, die entlang oder über einer vierten Grenze des Layout-Designs (der Zelle) angeordnet ist, kann dafür konfiguriert sein, eine Versorgungsspannung (zum Beispiel VSS) zu transportieren und als eine abschirmende Metallleiterbahn zu fungieren. Solche abschirmenden Metallleiterbahnen brauchen in einigen Ausführungsformen nicht keiner der aktiven Regionen verbunden zu sein. Um die Transistoren in der in 4 gezeigten Weise zu verbinden, können einige der Mo-Leiterbahnen durch eine oder mehrere Mo-Schnittstrukturformen in mehrere Abschnitte „geschnitten“ werden. Zum Beispiel können die Mo-Leiterbahnen 605C und 605E jeweils durch Schnittstrukturformen 606A in eine Anzahl von Abschnitten geschnitten werden; die Mo-Leiterbahn 605D kann durch eine Schnittstrukturform 606B in eine Anzahl von Abschnitten geschnitten werden; und die Mo-Leiterbahn 605E kann durch eine Schnittstrukturform 606C in eine Anzahl von Abschnitten geschnitten werden.
  • Wir wenden uns als Nächstes 6B zu, wo eine zweite Layout-Ebene 600B des Layout-Designs 600, die eine Anzahl von Strukturformen zum Bilden einer Anzahl von Interconnect-Strukturen auf der Vorderseite des Substrats aufweist, gemäß verschiedenen Ausführungsformen gezeigt ist. Zu Referenzzwecken sind die Mo-Leiterbahnen 605A bis 605F (6A) in 6B noch einmal gezeigt.
  • Die zweite Layout-Ebene 600B weist die Strukturformen 606A, 606B, 606C, 606D und 606E auf. Die Strukturformen 606A bis 606E können sich jeweils entlang der Y-Achse erstrecken und dafür konfiguriert sein, eine Interconnect-Struktur auf der nächsthöheren Metallisierungsschicht (zum Beispiel einer Mi-Schicht) zu bilden. Die Strukturformen 606A bis 606E werden im vorliegenden Text als eine „M1-Leiterbahn 606A“, „M1-Leiterbahn 6o6B“, „M1-Leiterbahn 606C“, „M1-Leiterbahn 6o6D“ bzw. „M1-Leiterbahn 6o6E“ bezeichnet.
  • Jede der Mi-Leiterbahnen 606A bis 6o6E kann über eine Durchkontaktierungsstruktur (zum Beispiel Vo) elektrisch mit mindestens einer Mo-Leiterbahn gekoppelt sein, um entweder eines der Eingangssignale A1, A2, B1 und B2 (4) zu empfangen oder das Ausgangssignal ZN (4) bereitzustellen. Zum Beispiel ist die M1-Leiterbahn 606A über eine Durchkontaktierungsstruktur 607A (im Folgenden „Vo 607A“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 605C gekoppelt, um das Eingangssignal A2 zu empfangen; die Mi-Leiterbahn 606B ist über eine Durchkontaktierungsstruktur 607B (im Folgenden „Vo 607B“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 605D gekoppelt, um das Eingangssignal A1 zu empfangen; die Mi-Leiterbahn 606C ist über Durchkontaktierungsstrukturformen 607C (im Folgenden „Vo 607C“) bzw. 607D (im Folgenden „Vo 607D“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 605C und einem geschnittenen Abschnitt der Mo-Leiterbahn 605E gekoppelt, um das Ausgangssignal ZN bereitzustellen; die Mi-Leiterbahn 606D ist über eine Durchkontaktierungsstruktur 607E (im Folgenden „Vo 607E“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 605D gekoppelt, um das Eingangssignal B1 zu empfangen; und die Mi-Leiterbahn 606E ist über eine Durchkontaktierungsstruktur 607F (im Folgenden „Vo 607F“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 605B gekoppelt, um das Eingangssignal B2 zu empfangen.
  • Wir wenden uns nun 6C zu, wo eine dritte Layout-Ebene 600C des Layout-Designs 600, die eine Anzahl von Strukturformen zum Bilden einer Anzahl von Interconnect-Strukturen auf der Rückseite des Substrats aufweist, gemäß verschiedenen Ausführungsformen gezeigt ist. Zu Referenzzwecken sind die Gate-Strukturen 601A bis 601F und die auf der Vorderseite (6A) gebildeten aktiven Regionen 202 bis 204 in 6C noch einmal gezeigt.
  • Die dritte Layout-Ebene 600C weist die Strukturformen 608 und 610 auf. Die Strukturformen 608 und 610 können jeweils ein Beispiel für einen Abschnitt der in 2 gezeigten Interconnect-Strukturformen 210 oder 212 sein. Die Strukturformen 608 und 610 können jeweils dafür konfiguriert sein, eine Interconnect-Struktur an der untersten Metallisierungsschicht über einer Rückseite des Substrats (zum Beispiel einer BMo-Schicht) zu bilden. Die Strukturformen 608 bis 610 werden im vorliegenden Text als „BMo-Leiterbahn 608“ bzw. „BMo-Leiterbahn 610“ bezeichnet. In einigen Ausführungsformen kann die BMo-Leiterbahn 608 eine erste Stromversorgungsspannung (zum Beispiel VDD) transportieren, und die BMo-Leiterbahn 610 kann eine zweite Stromversorgungsspannung (zum Beispiel VSS) transportieren. Die BMo-Leiterbahnen 608 und 610 können jeweils eine Implementierung der SD-Stromleitung 210 oder 212 sein, wie in Bezug auf das Layout-Design 200 von 2 besprochen.
  • Die BMo-Leiterbahn 608 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 613A (im Folgenden „VB 613A“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 204 (zum Beispiel jeweiligen Sources der Transistoren 402 und 406 von 4) gekoppelt werden; und die BMo-Leiterbahn 610 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 613B (im Folgenden „VB 513B“) gebildet wird, mit einem Abschnitt der aktiven Region 202 (zum Beispiel einer Source des Transistors 412 von 4) und über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 613C (im Folgenden „VB 613C“) gebildet wird, mit einem Abschnitt der aktiven Region 202 (zum Beispiel einer Source des Transistors 416 von 4) elektrisch gekoppelt werden. Insofern kann jede der BMo-Leiterbahnen 608 und 610 gemäß dem Design des Schaltkreises entweder VDD oder VSS in den entsprechenden Knoten einspeisen oder anderweitig bereitstellen.
  • 7 veranschaulicht ein Layout-Design 700 einer Zelle, die dem OAI-Logikschaltkreis entspricht, der über der SC-Reihe (der kurzen Zellenreihe) 203 zu platzieren ist, zum Beispiel der Zelle 290 von 2. 8 veranschaulicht ein Layout-Design 800 einer Zelle, die dem OAI-Logikschaltkreis entspricht, der über der TC-Reihe (der hohen Zellenreihe) 201 zu platzieren ist. Der OAI-Logikschaltkreis ähnelt dem AOI-Logikschaltkreis, der in Bezug auf 4 besprochen wurde, außer dass die interne Verbindung zwischen den p-Transistoren durch eine interne Verbindung zwischen den n-Transistoren ersetzt wird, was die Strukturformen zum Bilden der vorderseitigen Strukturformen/Merkmale nicht wesentlich ändern muss. So weisen in den 7 und 8 die Layout-Designs 700 und 800 jeweils eine Layout-Ebene auf, die Strukturformen zum Bilden der rückseitigen Interconnect-Strukturen zeigen, während Strukturformen zum Bilden aktiver Regionen und Gate-Strukturen auf der Vorderseite zu Referenzzwecken vorhanden sind.
  • Wir wenden uns zuerst 7 zu. Wenn die aktiven Regionen 206-208 und die Gate-Strukturen 701A bis 701F vorhanden sind, so weist das Layout-Design (die Ebene) 700 die Strukturformen 702, 704, 706 und 708 auf. Die Strukturformen 702, 704 und 708 können jeweils ein Beispiel für die Interconnect-Strukturform 214 oder 216 sein; und die Strukturform 706 kann ein Beispiel für die Interconnect-Strukturform 218 sein, die in 2 gezeigt ist. Die Strukturformen 702 bis 708 können jeweils dafür konfiguriert sein, eine Interconnect-Struktur an der untersten Metallisierungsschicht über einer Rückseite des Substrats (zum Beispiel einer BMo-Schicht) zu bilden. Die Strukturformen 702 bis 708 werden im vorliegenden Text als „BMo-Leiterbahn 702“, „BMo-Leiterbahn 704“, „BMo-Leiterbahn 706“ bzw. „BMo-Leiterbahn 708“ bezeichnet. In einigen Ausführungsformen kann die BMo-Leiterbahn 702 eine erste Stromversorgungsspannung (zum Beispiel VSS) transportieren, und die BMo-Leiterbahnen 704 und 708 können jeweils eine zweite Stromversorgungsspannung (zum Beispiel VDD) transportieren, während die BMo-Leiterbahn 706 ein anderes Signal als eine der Stromversorgungsspannungen transportieren kann. Die BMo-Leiterbahnen 702, 704 und 708 können jeweils eine Implementierung der SD-Stromleitung 214 oder 216 sein, und die BMo-Leiterbahn 706 kann eine Implementierung der MD-Signalleitung 218 sein, wie in Bezug auf das Layout-Design 200 von 2 besprochen.
  • Die BMo-Leiterbahn 702 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 709A (im Folgenden „VB 709A“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 208 gekoppelt werden; die BMo-Leiterbahn 704 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 709B (im Folgenden „VB 709B“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 2o6 gekoppelt werden; und die BMo-Leiterbahn 708 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 709E (im Folgenden „VB 709E“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 206 gekoppelt werden. Insofern kann jede der BMo-Leiterbahnen 702, 704 und 708 gemäß dem Design des Schaltkreises entweder VDD oder VSS in den entsprechenden Knoten einspeisen oder anderweitig bereitstellen.
  • Die BMo-Leiterbahn 706 kann einen Abschnitt der aktiven Region 206 über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 709C (im Folgenden „VB 709D“) gebildet wird, und eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 709D (im Folgenden „VB 709D“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 208 verbinden. Genauer gesagt, hat die BMo-Leiterbahn 706 drei Abschnitte 706A, 706B und 706C. Der Abschnitt 706A überlappt die aktive Region 208, indem er sich entlang derselben Richtung erstreckt, und die VB 709D ist des Weiteren zwischen der aktiven Region 208 und dem Abschnitt 706A angeordnet; und der Abschnitt 706C überlappt die aktive Region 206, indem er sich entlang derselben Richtung erstreckt, und die VB 709C ist des Weiteren zwischen der aktiven Region 206 und dem Abschnitt 706C angeordnet. Der sich entlang einer anderen Richtung erstreckende Abschnitt 706B kann gemäß dem Design des Schaltkreises die Abschnitte 706A und 706C verbinden, um die entsprechenden (internen) Knoten miteinander zu koppeln.
  • Wir wenden uns nun 8 zu. Wenn die aktiven Regionen 202-204 und die Gate-Strukturen 801A bis 801F vorhanden sind, so weist das Layout-Design (die Ebene) 800 die Strukturformen 802 und 804 auf. Die Strukturformen 802 und 804 können jeweils ein Beispiel für einen Abschnitt der in 2 gezeigten Interconnect-Strukturformen 210 oder 212 sein. Die Strukturformen 802 und 804 können jeweils dafür konfiguriert sein, eine Interconnect-Struktur an der untersten Metallisierungsschicht über einer Rückseite des Substrats (zum Beispiel einer BMo-Schicht) zu bilden. Die Strukturformen 802 und 804 werden im vorliegenden Text als „BMo-Leiterbahn 802“ bzw. „BMo-Leiterbahn 804‟ bezeichnet. In einigen Ausführungsformen kann die BMo-Leiterbahn 802 eine erste Stromversorgungsspannung (zum Beispiel VDD) transportieren, und die BMo-Leiterbahn 804 kann eine zweite Stromversorgungsspannung (zum Beispiel VSS) transportieren. Die BMo-Leiterbahnen 802 und 804 können jeweils eine Implementierung der SD-Stromleitung 210 oder 212 sein, wie in Bezug auf das Layout-Design 200 von 2 besprochen.
  • Die BMo-Leiterbahn 802 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 805A (im Folgenden „VB 805A‟) gebildet wird, mit einem Abschnitt der aktiven Region 204 und über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 805C (im Folgenden „VB 805C‟) gebildet wird, mit einem Abschnitt der aktiven Region 204 elektrisch gekoppelt werden; und die BMo-Leiterbahn 804 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 805B (im Folgenden „VB 805B“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 202 gekoppelt werden. Insofern kann jede der BMo-Leiterbahnen 802 und 804 gemäß dem Design des Schaltkreises entweder VDD oder VSS in den entsprechenden Knoten einspeisen oder anderweitig bereitstellen.
  • In 9 ist ein Schaltplan eines beispielhaften Schaltkreises 900 gezeigt. Der Schaltkreis 900 weist einen Scan-D-Flipflop-Schaltkreis oder einen D-Flipflop-Schaltkreis mit einem Scan-Eingang (im Folgenden „SDF“-Schaltkreis) auf. Die SDF-Schaltkreis ist allgemein aus der Kombination einer Anzahl von Transistoren aufgebaut, wie in 9 gezeigt. Der SDF-Schaltkreis weist einen D-Flipflop mit einem Multiplexierer (MUX) auf, der einen Eingang hat, der als ein Funktionseingang „D“ dient, und einen anderen Eingang hat, der als ein „Scan-In-Eingang (SI-Eingang)“ dient. „Scan/Test Enable (SE/TE)“ wird zum Steuern eines Auswahlbits des MUX verwendet. Des Weiteren wird ein Taktsignal über den Eingang „CP“ eingespeist, und der SDF-Schaltkreis hat einen Ausgang „Q“. Um eine Funktion des SDF-Schaltkreises auszuführen (zum Beispiel ein D-Flipflop, der er erlaubt, dass sein Eingangssignal von einer alternativen Quelle kommt), sind die Transistoren elektrisch miteinander und zwischen den Stromversorgungsspannungen VDD und VDD gekoppelt. Wie in 9 gezeigt, können einige der Transistoren als ein p-Transistor implementiert sein, und einige der Transistoren können als ein n-Transistor implementiert sein. Es versteht sich jedoch, dass jeder der Transistoren auch als einer von verschiedenen anderen Leitungstypen von Transistoren implementiert werden kann.
  • 10A, 10B, 10C und 10D veranschaulichen ein Layout-Design 1000 einer Zelle, die dem SDF-Schaltkreis 900 (9) entspricht, der über der SC-Reihe (der kurzen Zellenreihe) 203 und der TC-Reihe (der langen Zellenreihe) 201 zu platzieren ist, zum Beispiel der Zelle 260 von 2. Das Layout-Design 1000 der 10A-D zeigt verschiedene Layout-Ebenen der Zelle 260, von denen drei Strukturformen zum Bilden von Strukturen/Merkmalen auf der Vorderseite des Substrats aufweisen und von denen eine Strukturformen zum Bilden von Strukturen/Merkmalen auf der Rückseite des Substrats aufweist. Es ist anzumerken, dass das Layout-Design 1000, die in den 10A-D gezeigt ist, von oben betrachtet wird, weshalb sich in den 10A-D die Strukturformen zum Bilden der vorderseitigen Merkmale/Strukturen auf der Oberseite der Strukturformen zum Bilden der rückseitigen Merkmale/Strukturen befinden.
  • Wir wenden uns zuerst 10A zu, wo eine erste Layout-Ebene 1000A des Layout-Designs 1000, die eine Anzahl von Strukturformen zum Bilden einer Anzahl aktiver Regionen und einer Anzahl von Interconnect-Strukturen auf der Vorderseite des Substrats aufweist, gemäß verschiedenen Ausführungsformen gezeigt ist.
  • Wie gezeigt, weist die erste Layout-Ebene 1000A die aktiven Regionen (Strukturformen) 202-204 (der hohen Zellenreihe 201) und 206-208 (der kurzen Zellenreihe 203) auf, wobei sich eine Anzahl von Strukturformen 1001A, 1001B, 1001C, 1001D, 1001E, 1001F, 1001G, 1001H, 1001I, 1001J und 1001K entlang der Y-Achse erstreckt, so dass die aktiven Regionen 202 bis 208 gekreuzt werden. Die Strukturformen 1001A bis 1001K sind dafür konfiguriert, Gate-Strukturen zu bilden, im Folgenden „Gate-Struktur 1001A“, „Gate-Struktur 1001B‟, „Gate-Struktur 1001C‟, „Gate-Struktur 1001D‟, „Gate-Struktur 1001E‟, „Gate-Struktur 1001F‟, „Gate-Struktur 1001G‟, „Gate-Struktur 1001H‟, „Gate-Struktur 1001I‟, „Gate-Struktur 1001J‟ bzw. „Gate-Struktur 1001K‟.
  • Die Gate-Struktur 1001A kann entlang oder über einer ersten Grenze des Layout-Designs 1000 (oder der Zelle) angeordnet sein, und die Gate-Struktur 1001K kann entlang oder über einer zweiten Grenze des Layout-Designs 1000 (oder der Zelle) angeordnet sein. Die Gate-Strukturen 1001A und 1001K brauchen keinen elektrischen oder leitfähigen Pfad bereitzustellen und können einen Leckstrom an den Komponenten, zwischen denen sich die Gate-Strukturen 1001A und 1001K befinden, verhindern oder wenigstens reduzieren/minimieren. Die Gate-Strukturen 1001A und 1001K können Dummy-Polysilizium-Leitungen aufweisen, die mitunter auch als PODEs bezeichnet werden. Jede der verbleibenden Gate-Strukturen 1001B bis 1001J, die aus einem oder mehreren leitfähigen Materialien (zum Beispiel einem oder mehreren Polysiliziumarten oder Metallen) gebildet sind, kann über entsprechenden Abschnitten der aktiven Regionen 202 und 208 liegen, um die Transistoren des SDF-Schaltkreises 900 (in 9 gezeigt) zu definieren.
  • Die erste Layout-Ebene 1000A weist eine Anzahl von Strukturformen 1003 auf. Die Strukturformen 1003 können sich jeweils entlang der Y-Richtung erstrecken und dafür konfiguriert sein, eine Source/Drain-Interconnect-Struktur (zum Beispiel MD), im Folgenden „MD 1003“, zu bilden. Jede der MDs kann elektrisch mit der Source oder dem Drain eines entsprechenden Transistors gekoppelt sein, zum Beispiel dem Abschnitt jeder der aktiven Regionen 202 bis 208, über dem keine Gate-Struktur liegt.
  • Die erste Layout-Ebene 1000A weist eine Anzahl von Strukturformen 1005 auf. Die Strukturformen 1005 können jeweils dafür konfiguriert sein, eine Durchkontaktierungs-Interconnect-Struktur (zum Beispiel VD), im Folgenden „VD 1005“, zu bilden. Jede der VDs 1005 kann sich entlang einer vertikalen Richtung (zum Beispiel einer Richtung senkrecht zur X-Achse und zur Y-Achse) um eine jeweilige Höhe erstrecken, um eine entsprechende MD elektrisch mit einer Interconnect-Struktur zu koppeln.
  • Die erste Layout-Ebene 1000A weist eine Anzahl von Strukturformen 1007 auf. Die Strukturformen 1007 können jeweils dafür konfiguriert sein, eine Durchkontaktierungs-Interconnect-Struktur (zum Beispiel VG), im Folgenden „VG 1007“, zu bilden. Jede der VGs 1007 kann sich entlang einer vertikalen Richtung (zum Beispiel einer Richtung senkrecht zur X-Achse und zur Y-Achse) um eine jeweilige Höhe erstrecken, um eine entsprechende Gate-Struktur elektrisch mit einer Interconnect-Struktur zu koppeln.
  • Wir wenden uns als Nächstes 10B zu, wo eine zweite Layout-Ebene 1000B des Layout-Designs 1000, die eine Anzahl von Strukturformen zum Bilden einer Anzahl von Interconnect-Strukturen auf der Vorderseite des Substrats aufweist, gemäß verschiedenen Ausführungsformen gezeigt ist. Zu Referenzzwecken sind die Gate-Strukturen 1001A bis 1001K (10A) in 10B noch einmal gezeigt.
  • Die zweite Layout-Ebene 1000B weist die Strukturformen 1010A, 1010B, 1010C, 1010D, 1010E, 1010F, 1010G, 1010H, 1010I und 1010J auf. Die Strukturformen 1010A bis 1010J können sich jeweils entlang der X-Achse erstrecken und dafür konfiguriert sein, eine Interconnect-Struktur in einer untersten Metallisierungsschicht über der Vorderseite des Substrats (zum Beispiel einer Mo-Schicht) zu bilden. Die Strukturformen 1010A bis 1010J werden im vorliegenden Text jeweils als eine „Mo-Leiterbahn 1010A‟, „Mo-Leiterbahn 1010B‟, „Mo-Leiterbahn 1010C‟, „Mo-Leiterbahn 1010D‟, „Mo-Leiterbahn 1010E'', „Mo-Leiterbahn 1010F'', „Mo-Leiterbahn 1010G‟, „Mo-Leiterbahn 1010H‟, „Mo-Leiterbahn 1010I‟ und „Mo-Leiterbahn 1010J‟ bezeichnet.
  • In einigen Ausführungsformen kann die Mo-Leiterbahn 1010A, die entlang oder über einer dritten Grenze des Layout-Designs (der Zelle) angeordnet ist, dafür konfiguriert sein, eine Stromversorgungsspannung (zum Beispiel VDD) zu transportieren und als eine abschirmende Metallleiterbahn zu fungieren. Die Mo-Leiterbahn 1010J, die entlang oder über einer vierten Grenze des Layout-Designs (der Zelle) angeordnet ist, kann dafür konfiguriert sein, eine Versorgungsspannung (zum Beispiel VSS) zu transportieren und als eine abschirmende Metallleiterbahn zu fungieren. Solche abschirmenden Metallleiterbahnen brauchen in einigen Ausführungsformen nicht keiner der aktiven Regionen verbunden zu sein. Um die Transistoren in der in 9 gezeigten Weise zu verbinden, können einige der Mo-Leiterbahnen durch eine oder mehrere Mo-Schnittstrukturformen, zum Beispiel 1011, in mehrere Abschnitte „geschnitten“ werden.
  • Wir wenden uns als Nächstes 10C zu, wo eine dritte Layout-Ebene 1000C des Layout-Designs 1000, die eine Anzahl von Strukturformen zum Bilden einer Anzahl von Interconnect-Strukturen auf der Vorderseite des Substrats aufweist, gemäß verschiedenen Ausführungsformen gezeigt ist. Zu Referenzzwecken sind die Gate-Strukturen 1001A bis 1001K (10A) in 10C noch einmal gezeigt.
  • Die dritte Layout-Ebene 1000C weist die Strukturformen 1012A, 1012B, 1012C, 1012D, 1012E, 1012F, 1012G, 1012H, 1012I, 1012J und 1012K auf. Die Strukturformen 1012A bis 1012K können sich jeweils entlang der Y-Achse erstrecken und dafür konfiguriert sein, eine Interconnect-Struktur auf der nächsthöheren Metallisierungsschicht (zum Beispiel einer M1-Schicht) zu bilden. Die Strukturformen 1012A bis 1012K werden im vorliegenden Text als eine „M1-Leiterbahn 1012A“, „M1-Leiterbahn 1012B‟, „M1-Leiterbahn 1012C‟, „M1-Leiterbahn 1012D‟, „M1-Leiterbahn 1012E‟, „Mi-Leiterbahn 1012F‟, „M1-Leiterbahn 1012G‟, „Mi-Leiterbahn 1012H‟, „M1-Leiterbahn 1012I‟, „M1-Leiterbahn 1012J‟ bzw. „Mi-Leiterbahn 1012K‟ bezeichnet.
  • Jede der Mi-Leiterbahnen 1012A bis 1012K kann über eine Durchkontaktierungsstruktur (zum Beispiel Vo) elektrisch mit mindestens einer Mo-Leiterbahn gekoppelt sein, um entweder eines der Eingangssignale SI, D, SE und CP (9) zu empfangen oder das Ausgangssignal Q (9) bereitzustellen. Zum Beispiel ist die Mi-Leiterbahn 1012A über eine Durchkontaktierungsstruktur 1013A (im Folgenden „1013A“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 1010C gekoppelt, um das Eingangssignal SI zu empfangen; die Mi-Leiterbahn 1012B ist über eine Durchkontaktierungsstruktur 1013B (im Folgenden „1013B‟) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 1010I gekoppelt, um das Ausgangssignal Q bereitzustellen; die Mi-Leiterbahn 1012D ist über eine Durchkontaktierungsstruktur 1013C (im Folgenden „1013C“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 1010C gekoppelt, um das Eingangssignal D zu empfangen; die Mi-Leiterbahn 1012E ist über eine Durchkontaktierungsstruktur 1013D (im Folgenden „1013D“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 1010E gekoppelt, um das Eingangssignal SE zu empfangen; und die Mi-Leiterbahn 1012K ist über eine Durchkontaktierungsstruktur 1013E (im Folgenden „1013E“) elektrisch mit einem geschnittenen Abschnitt der Mo-Leiterbahn 1010H gekoppelt, um das Eingangssignal CP zu empfangen.
  • Wir wenden uns nun 10D zu, wo eine vierte Layout-Ebene 1000D des Layout-Designs 1000, die eine Anzahl von Strukturformen zum Bilden einer Anzahl von Interconnect-Strukturen auf der Rückseite des Substrats aufweist, gemäß verschiedenen Ausführungsformen gezeigt ist. Zu Referenzzwecken sind die Gate-Strukturen 1001A bis 1001K und die auf der Vorderseite (10A) gebildeten aktiven Regionen 202 bis 208 in 10D noch einmal gezeigt.
  • Die vierte Layout-Ebene 1000D weist die Strukturformen 1014, 1016, 1018, 1020, 1022, 1024, 1026 und 1028 auf. Die Strukturformen 1014, 1018, 1022 und 1024 können jeweils ein Beispiel für die Interconnect-Strukturform 214 oder 216 sein; die Strukturformen 1016 und 1020 können ein Beispiel für die Interconnect-Struktur 218 sein; und die Strukturformen 1026 und 1028 können jeweils ein Beispiel für einen Abschnitt der Interconnect-Strukturform 210 oder 212 sein, die in 2 gezeigt ist. Die Strukturformen 1014 bis 1028 können jeweils dafür konfiguriert sein, eine Interconnect-Struktur an der untersten Metallisierungsschicht über einer Rückseite des Substrats (zum Beispiel einer BMo-Schicht) zu bilden. Die Strukturformen 1014 bis 1028 werden im vorliegenden Text als „BMo-Leiterbahn 1014“, „BMo-Leiterbahn 1016“, „BMo-Leiterbahn 1018‟, „BMo-Leiterbahn 1020‟, „BMo-Leiterbahn 1022‟, „BMo-Leiterbahn 1024‟, „BMo-Leiterbahn 1026‟ bzw. „BMo-Leiterbahn 1028‟ bezeichnet. Die BMo-Leiterbahnen 1022 und 1024 können jeweils an der BMo-Leiterbahn 1026 anliegen, wie in 10D gezeigt. In einigen Ausführungsformen können die BMo-Leiterbahnen 1022, 1024 und 1026 jeweils eine erste Stromversorgungsspannung (zum Beispiel VSS) transportieren, und die BMo-Leiterbahnen 1014, 1018 und 1028 können eine zweite Stromversorgungsspannung (zum Beispiel VDD) transportieren, während die BMo-Leiterbahnen 1016 und 1020 jeweils ein anderes Signal als eine der Stromversorgungsspannungen transportieren können. Die BMo-Leiterbahnen 1014, 1018, 1022, 1024, 1026 und 1028 können jeweils eine Implementierung der SD-Stromleitung 214 oder 216 sein, und die BMo-Leiterbahnen 1016 und 1020 (die sich sogar entlang einer einzelnen Richtung erstrecken) können eine Implementierung der MD-Signalleitung 218 sein, wie in Bezug auf das Layout-Design 200 von 2 besprochen.
  • Die BMo-Leiterbahn 1014 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031A (im Folgenden „VB 1031A“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 206 gekoppelt werden; die BMo-Leiterbahn 1018 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031D (im Folgenden „VB 1031D“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 206 gekoppelt werden; die BMo-Leiterbahn 1022 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031E (im Folgenden „VB 1031E“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 208 gekoppelt werden; die BMo-Leiterbahn 1024 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031H (im Folgenden „VB 1031H“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 208 gekoppelt werden; die BMo-Leiterbahn 1026 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031I (im Folgenden „VB 1031I“) gebildet wird, eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031J (im Folgenden „VB 1031J“) gebildet wird, bzw. eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031K (im Folgenden „VB 1031K“) gebildet wird, elektrisch mit einer Anzahl von Abschnitten der aktiven Region 202 gekoppelt werden; und die BMo-Leiterbahn 1028 kann über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031L (im Folgenden „VB 1031L“) gebildet wird, eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031M (im Folgenden „VB 1031M“) gebildet wird, bzw. eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031N (im Folgenden „VB 1031N“) gebildet wird, elektrisch mit einer Anzahl von Abschnitten der aktiven Region 204 gekoppelt werden. Insofern kann jede der BMo-Leiterbahnen 1014, 1018, 1022, 1024, 1026 und 1028 gemäß dem Design des Schaltkreises entweder VDD oder VSS in den entsprechenden Knoten einspeisen oder anderweitig bereitstellen.
  • Die BMo-Leiterbahn 1016 kann einen Abschnitt der aktiven Region 206 über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031B (im Folgenden „VB 1031B“) gebildet wird, und eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 10310 (im Folgenden „VB 1031C“) gebildet wird, elektrisch mit einem Abschnitt der aktiven Region 206 verbinden. Die BMo-Leiterbahn 1020 kann einen Abschnitt der aktiven Region 208 über eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031F (im Folgenden „VB 1031F“) gebildet wird, und eine rückseitige Durchkontaktierungsstruktur, die durch eine Strukturform 1031G (im Folgenden „VB 1031G“) gebildet wird, elektrisch mit einem anderen Abschnitt der aktiven Region 208 koppeln. Die BMo-Leiterbahnen 1016 und 1020 können gemäß dem Design des Schaltkreises jeweils verschiedene Abschnitte einer aktiven Region koppeln, um die entsprechenden (internen) Knoten miteinander zu koppeln.
  • 11 veranschaulicht ein Layout-Design 1100 einer Zelle, die dem mehrstufigen Inverter entspricht, der über einer einzelnen SC-Reihe 203 und zwei TC-Reihen 201 zu platzieren ist, zum Beispiel der Zelle 250 von 2. Das Layout-Design 1100 weist eine Layout-Ebene auf, die Strukturformen zum Bilden der rückseitigen Interconnect-Strukturen zeigt, während Strukturformen zum Bilden aktiver Regionen und Gate-Strukturen auf der Vorderseite zu Referenzzwecken vorhanden sind.
  • Wie gezeigt, verschmelzen die aktive Region 204 von einer der TC-Reihen 201 (zum Beispiel der oberen TC-Reihe 201) und die aktive Region 206 der SC-Reihe 203 miteinander, um eine erste breitere aktive Region in dem Layout-Design 1100 zu bilden. In ähnlicher Weise verschmelzen die aktive Region 202 der anderen der TC-Reihen 201 (zum Beispiel der unteren TC-Reihe 201) und die aktive Region 208 der SC-Reihe 203 miteinander, um eine zweite breitere aktive Region in dem Layout-Design 1100 zu bilden. Wenn die aktiven Regionen 202, 204 mit den aktiven Regionen 206, 208 verschmolzen sind und die Gate-Strukturen 1101A bis 1101F vorhanden sind, so weist das Layout-Design (die Ebene) 1100 die Strukturformen 1102, 1104, 1106, 1108, 1110, 1112, 1114, 1116, 1118 und 1120 auf. Die Strukturformen 1102 bis 1120 können jeweils dafür konfiguriert sein, eine Interconnect-Struktur an der untersten Metallisierungsschicht über einer Rückseite des Substrats (zum Beispiel einer BMo-Schicht) zu bilden. Die Strukturformen 1102, 1104, 1106, 1108, 1110, 1112, 1114, 1116, 1118 und 1120 werden im vorliegenden Text als „BMo-Leiterbahn 1102“, „BMo-Leiterbahn 1104“, „BMo-Leiterbahn 1106“, „BMo-Leiterbahn 1108‟, „BMo-Leiterbahn 1110‟, „BMo-Leiterbahn 1112‟, „BMo-Leiterbahn 1114‟, „BMo-Leiterbahn 1116‟, „BMo-Leiterbahn 1118‟ bzw. „BMo-Leiterbahn 1120‟ bezeichnet.
  • In einigen Ausführungsformen können die BMo-Leiterbahnen 1102, 1112, 1114, 1116 und 1118 jeweils eine erste Stromversorgungsspannung (zum Beispiel VSS) transportieren, und die BMo-Leiterbahnen 1104, 1006, 1108, 1110 und 1120 können eine zweite Stromversorgungsspannung (zum Beispiel VDD) transportieren. In einigen Ausführungsformen können die BMo-Leiterbahnen 1106, 1108 und 1100 jeweils an die Mo-Leiterbahn 1104 grenzen, und die BMo-Leiterbahnen 1112,1114 und 1116 können jeweils an die Mo-Leiterbahn 1118 grenzen, wie gezeigt. Die BMo-Leiterbahnen 1102 bis 1120 können jeweils eine Implementierung der SD-Stromleitung 210 oder 212 sein, wie in Bezug auf das Layout-Design 200 von 2 besprochen.
  • Die aneinandergrenzenden Abschnitte der BMo-Leiterbahnen 1104 und 1106, 1104 und 1108 sowie 1104 und 1110 können über eine Anzahl rückseitiger Durchkontaktierungsstrukturen, die jeweils durch Strukturformen 1109A (im Folgenden „VB 110gA“), 11o9B (im Folgenden „VB 1109B“) und 11090 (im Folgenden „VB 11090“) gebildet werden, elektrisch mit jeweiligen Abschnitten der verschmolzenen aktiven Regionen 204 und 206 gekoppelt werden. Die aneinandergrenzenden Abschnitte der BMo-Leiterbahnen 1118 und 1112, 1118 und 1114 sowie 1118 und 1116 können über eine Anzahl rückseitiger Durchkontaktierungsstrukturen, die jeweils durch Strukturformen 1109D (im Folgenden „VB 110gD“), 1109E (im Folgenden „VB 1109E“) und 1109F (im Folgenden „VB 110gF“) gebildet werden, elektrisch mit jeweiligen Abschnitten der verschmolzenen aktiven Regionen 208 und 202 gekoppelt werden. Insofern kann jede der BMo-Leiterbahnen 1102 bis 1120 gemäß dem Design des Schaltkreises entweder VDD oder VSS in den entsprechenden Knoten einspeisen oder anderweitig bereitstellen.
  • Obgleich die Layout-Designs, wie oben besprochen, die unterste Metallisierungsschicht (BMo-Schicht) über der Rückseite des Substrats veranschaulichen, versteht es sich, dass jedes der Layout-Designs jede beliebige Anzahl von Metallisierungsschichten aufweisen kann, die über der Rückseite des Substrats angeordnet sind. 12 veranschaulicht ein Layout-Design 1200, das eine Anzahl von Strukturformen zum Bilden rückseitiger Interconnect-Strukturen auf der BMo-Schicht aufweist. Der Layout-Design 1200 kann ein Abschnitt des Layout-Designs 200 (2) sein. Zum Beispiel umfasst das Layout-Design 1200 in 12 eine einzelne SC-Reihe 203, die zwischen zwei TC-Reihen 201 aufgenommen ist, und eine Anzahl von BMo-Leiterbahnen 210 bis 218.
  • Des Weiteren umfasst das Layout-Design 1200 die Strukturformen 1210A, 1210B, 1210C, 1210D, 1210E, 1210F, 1210G, 1210H, 1210I und 1210J. Die Strukturformen 1210A bis 1210J können jeweils dafür konfiguriert sein, eine Interconnect-Struktur auf der nächsthöheren Metallisierungsschicht in Bezug auf die BMo-Schicht (zum Beispiel eine BM1-Schicht) zu bilden. Die Strukturformen 1210A, 1210B, 1210C, 1210D, 1210E, 1210F, 1210G, 1210H, 1210I und 1210J werden im vorliegenden Text als „BM1-Leiterbahn 1210A“, „BMl-Leiterbahn 1210B“, „BM1-Leiterbahn 1210C‟,BM1-Leiterbahn 1210D'', „BM1-Leiterbahn 1210E“, „BM1-Leiterbahn 1210F“, „BM1-Leiterbahn 1210G“, „BM1-Leiterbahn 1210H“, „BM1-Leiterbahn 1210I“ bzw. „BM1-Leiterbahn 1210J“ bezeichnet. In einigen Ausführungsformen können sich die BM1-Leiterbahnen 1210A bis 1210J jeweils entlang einer Richtung (zum Beispiel der Y-Achse) erstrecken, die senkrecht zur Erstreckungsrichtung der BMo-Leiterbahnen verläuft, die dafür konfiguriert sind, die Stromversorgungsspannung zu transportieren, zum Beispiel die BMo-Leiterbahnen 210 und 212. In einigen Ausführungsformen können die BM1-Leiterbahnen 1210A, 1210C, 1210E, 1210G und 1210I jeweils eine erste Stromversorgungsspannung (zum Beispiel VDD) transportieren, und die BM1-Leiterbahnen 1210B, 1210D, 1210F, 1210H und 1210J können eine zweite Stromversorgungsspannung (zum Beispiel VSS) transportieren. Jede der BM1-Leiterbahnen kann über eine oder mehrere rückseitige Durchkontaktierungsstrukturen (zum Beispiel VBo), die durch Strukturformen 1213 (im Folgenden „VBo 1213“) gebildet werden, elektrisch mit einer oder mehreren der BMo-Leiterbahnen verbunden sein.
  • 13 veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung 1300, die die oben beschriebenen Merkmale/Strukturen aufweist. Die Querschnittsansicht von 13 ist entlang der Längsrichtung eines Kanals der Halbleitervorrichtung 1300, die als eine GAA-FET-Vorrichtung implementiert ist, geschnitten. 13 wurde vereinfacht, um relativ räumliche Konfigurationen der oben besprochenen Strukturen zu veranschaulichen, und daher versteht es sich, dass ein oder mehrere Merkmale/Strukturen einer fertigen GAA-FET-Vorrichtung in 13 möglicherweise nicht gezeigt sind.
  • Auf der Vorderseite eines Substrats (die von einer Strichlinie umgeben ist, da sie beim Ausbilden der rückseitigen Interconnect-Strukturen entfernt wurde) weist die Halbleitervorrichtung 1300 eine aktive Region 1302 auf, die Abschnitte, die als Kanäle 1304 ausgebildet sind, und Abschnitte, die als Source/Drain-Strukturformen 1306 ausgebildet sind, aufweist. Der Kanal 1304 weist eine oder mehrere Nanostrukturen (zum Beispiel Nanolagen, Nanodrähte) auf, die in verschiedenen Ausführungsformen vertikal voneinander beabstandet sind. Die Halbleitervorrichtung 1300 weist eine Anzahl von (zum Beispiel metallischen) Gate-Strukturen 1308 auf, von denen sich jede um die Nanostrukturen eines entsprechenden Kanals 1304 herum legt. Über der Source/Drain-Struktur 1306 weist die Halbleitervorrichtung 1300 eine Anzahl von MDs 1310 auf, von denen einige mit darauf gebildeten VDs 1312 gekoppelt sind. Über der Gate-Struktur 1308 weist die Halbleitervorrichtung 1300 eine Anzahl von VGs 1314 auf. Die VD 1312 kann die MD 1310 mit einer ersten Mo-Leiterbahn 1316 koppeln. Die VG 1314 kann die Gate-Struktur 1308 mit einer zweiten Mo-Leiterbahn 1316 koppeln. Über der Mo-Leiterbahn 1316 weist die Halbleitervorrichtung 1300 eine Anzahl von Vos 1318 auf, um die Mo-Leiterbahnen 1316 mit einer Anzahl von Mi-Leiterbahnen 1320 zu koppeln. Auf der Rückseite des Substrats weist die Halbleitervorrichtung 1300 eine Anzahl von VBs 1322 auf, die jeweils die Source/Drain-Struktur 1306 mit einer BMo-Leiterbahn 1324 koppeln können. Des Weiteren weist die Halbleitervorrichtung 1300 über der BMo-Leiterbahn 1324 eine Anzahl von VBos 1326 auf, die jeweils die BMo-Leiterbahn 1324 mit einer BM1-Leiterbahn 1328 koppeln können.
  • 14 ist ein Flussdiagramm eines Verfahrens 1400 zum Bilden oder Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass zusätzliche Operationen vor, während und/oder nach dem in 14 gezeigten Verfahren 1400 durchgeführt werden können. In einigen Ausführungsformen kann das Verfahren 1400 zum Bilden einer Halbleitervorrichtung gemäß verschiedenen im vorliegenden Text offenbarten Layout-Designs verwendet werden.
  • In Operation 1410 des Verfahrens 1400 wird ein Layout-Design einer Halbleitervorrichtung (zum Beispiel das Layout-Design 200 von 2) erstellt. Die Operation 1410 wird durch eine Verarbeitungsvorrichtung (zum Beispiel den Prozessor 1502 von 15) durchgeführt, die dafür konfiguriert ist, Instruktionen zum Erstellen eines Layout-Designs auszuführen. In einem Ansatz wird das Layout-Design durch Platzieren von Layout-Designs einer oder mehrerer Standardzellen durch eine Benutzerschnittstelle erstellt. In einem Ansatz wird das Layout-Design automatisch durch einen Prozessor erstellt, der ein Synthesewerkzeug ausführt, das ein Logikdesign (zum Beispiel Verilog) in einen entsprechendes Layout-Design umwandelt. In einigen Ausführungsformen wird das Layout-Design in einem Graphic Database System-Dateiformat (GDSII-Dateiformat) gerendert.
  • In Operation 1420 des Verfahrens 1400 wird eine Halbleitervorrichtung auf der Grundlage des Layout-Designs hergestellt. In einigen Ausführungsformen umfasst die Operation 1420 des Verfahrens 1400 das Herstellen mindestens einer Maske auf der Grundlage des Layout-Designs und das Herstellen der Halbleitervorrichtung auf der Grundlage der mindestens einen Maske. Eine Anzahl von beispielhaften Herstellungsoperationen der Operation 1420 wird im Folgenden in Bezug auf das Verfahren 1700 von 17 besprochen.
  • 15 ist eine schematische Ansicht eines Systems 1500 zum Entwerfen und Herstellen eines IC-Layout-Designs gemäß einigen Ausführungsformen. Das System 1500 erstellt oder platziert ein oder mehrere IC-Layout-Designs, wie im vorliegenden Text beschrieben. In einigen Ausführungsformen stellt das System 1500 eine oder mehrere Halbleitervorrichtungen auf der Grundlage des einen oder der mehreren IC-Layout-Designs, wie im vorliegenden Text beschrieben. Das System 1500 weist einen Hardware-Prozessor 1502 und ein nicht-transitorisches, computerlesbares Speichermedium 1504 auf, das mit Computerprogrammcode 1506, zum Beispiel einem Satz ausführbarer Instruktionen, codiert ist und diesen zum Beispiel speichert. Das computerlesbare Speichermedium 1504 ist dafür konfiguriert, mit Herstellungsmaschinen zum Produzieren der Halbleitervorrichtung verbunden zu werden. Der Prozessor 1502 ist über einen Bus 1508 elektrisch mit dem computerlesbaren Speichermedium 1504 gekoppelt. Der Prozessor 1502 ist außerdem über den Bus 1508 elektrisch mit einer E/A-Schnittstelle 1510 gekoppelt. Eine Netzwerkschnittstelle 1512 ist ebenfalls über den Bus 1508 elektrisch mit dem Prozessor 1502 verbunden. Die Netzwerkschnittstelle 1512 ist mit einem Netzwerk 1514 verbunden, so dass der Prozessor 1502 und das computerlesbare Speichermedium 1504 in der Lage sind, sich über das Netzwerk 1514 mit externen Elementen zu verbinden. Der Prozessor 1502 ist dafür konfiguriert, den in dem computerlesbaren Speichermedium 1504 codierten Computerprogrammcode 1506 auszuführen, um das System 1500 zu veranlassen, für die vollständige oder teilweise Ausführung der in dem Verfahren 1400 beschriebenen Operationen verwendbar zu sein.
  • In einigen Ausführungsformen ist der Prozessor 1502 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, ein anwendungsspezifischer integrierter Schaltkreis (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einigen Ausführungsformen ist das computerlesbare Speichermedium 1504 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder Halbleitersystem (oder eine solche Vorrichtung oder ein solches Gerät). So enthält beispielsweise das computerlesbare Speichermedium 1504 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine wechselfähige Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Nurlesespeicher (ROM), eine starre magnetische Disk und/oder eine optische Disk. In einigen Ausführungsformen, die mit optischen Disks arbeiten, umfasst das computerlesbare Speichermedium 1504 ein Compact-Disk-Read-Only-Memory (CD-ROM), eine Compact-Disk-Read/Write (CD-R/W) und/oder eine digitale Video-Disk (DVD).
  • In einigen Ausführungsformen speichert das Speichermedium 1504 den Computerprogrammcode 1506, der dafür konfiguriert ist, das System 1500 zu veranlassen, das Verfahren 1400 auszuführen. In einigen Ausführungsformen speichert das Speichermedium 1504 auch Informationen, die für das Ausführen des Verfahrens 1100 benötigt werden, sowie Informationen, die während des Ausführens des Verfahrens 1100 generiert werden, wie zum Beispiel das Layout-Design 1516, die Benutzerschnittstelle 1518, die Fertigungseinheit 1520, und/oder einen Satz ausführbarer Instruktionen, um den Ablauf des Verfahrens 1100 auszuführen.
  • In einigen Ausführungsformen speichert das Speichermedium 1504 Instruktionen (zum Beispiel den Computerprogrammcode 1506) zum Verbinden mit Herstellungsmaschinen. Die Instruktionen (zum Beispiel der Computerprogrammcode 1506) versetzen den Prozessor 1502 in die Lage, Herstellungsinstruktionen zu generieren, die durch die Herstellungsmaschinen gelesen werden können, um das Verfahren 300 während eines Herstellungsprozesses effektiv zu implementieren.
  • Das System 1500 umfasst die E/A-Schnittstelle 1510. Die E/A-Schnittstelle 1510 ist mit externen Schaltungen gekoppelt. In einigen Ausführungsformen umfasst die E/A-Schnittstelle 1510 eine Tastatur, ein Tastenfeld, eine Maus, einen Trackball, ein Trackpad und/oder Cursor-Richtungstasten zum Übermitteln von Informationen und Befehlen an den Prozessor 1502.
  • Das System 1500 umfasst außerdem die Netzwerkschnittstelle 1512, die mit dem Prozessor 1502 gekoppelt ist. Die Netzwerkschnittstelle 1512 ermöglicht es dem System 1500, mit dem Netzwerk 1514 zu kommunizieren, an das ein oder mehrere andere Computersysteme angeschlossen sind. Die Netzwerkschnittstelle 1512 umfasst drahtlose Netzwerkschnittstellen wie zum Beispiel BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA, oder drahtgebundene Netzwerkschnittstellen wie zum Beispiel ETHERNET, USB oder IEEE-13154. In einigen Ausführungsformen wird das Verfahren 1400 in zwei oder mehr Systemen 1500 implementiert, und Informationen wie zum Beispiel das Layout-Design, die Benutzerschnittstelle und die Herstellungseinheit werden zwischen verschiedenen Systemen 1500 durch das Netzwerk 1514 ausgetauscht.
  • Das System 1500 ist dafür konfiguriert, Informationen in Bezug auf ein Layout-Design über die E/A-Schnittstelle 1510 oder die Netzwerkschnittstelle 1512 zu empfangen. Die Informationen werden durch den Bus 1508 an den Prozessor 1502 übertragen, um ein Layout-Design für das Herstellen eines ICs zu bestimmen. Das Layout-Design wird dann in dem computerlesbaren Medium 1504 als das Layout-Design 1516 gespeichert. Das System 1500 ist dafür konfiguriert, Informationen in Bezug auf eine Benutzerschnittstelle über die E/A-Schnittstelle 1510 oder die Netzwerkschnittstelle 1512 zu empfangen. Die Informationen werden auf dem computerlesbaren Medium 1504 als die Benutzeroberfläche 1518 gespeichert. Das System 1500 ist dafür konfiguriert, Informationen in Bezug auf eine Fertigungseinheit über die E/A-Schnittstelle 1510 oder die Netzwerkschnittstelle 1512 zu empfangen. Die Informationen werden auf dem computerlesbaren Medium 1504 als die Fertigungseinheit 1520 gespeichert. In einigen Ausführungsformen enthält die Fertigungseinheit 1520 Fertigungsinformationen, die durch das System 1500 verwendet werden.
  • In einigen Ausführungsformen wird das Verfahren 1400 als eine eigenständige Softwareanwendung zum Ausführen durch einen Prozessor implementiert. In einigen Ausführungsformen wird das Verfahren 1400 als eine Softwareanwendung implementiert, die Teil einer zusätzlichen Softwareanwendung ist. In einigen Ausführungsformen wird das Verfahren 1400 als ein Plug-in zu einer Softwareanwendung implementiert. In einigen Ausführungsformen wird das Verfahren 1400 als eine Softwareanwendung implementiert, die ein Abschnitt eines EDA-Tools ist. In einigen Ausführungsformen wird das Verfahren 1400 als eine Softwareanwendung implementiert, die durch ein EDA-Tool verwendet wird. In einigen Ausführungsformen wird das EDA-Tool verwendet, um ein Layout-Design des integrierten Schaltkreises zu erstellen. In einigen Ausführungsformen wird das Layout-Design auf einem nicht-transitorischen computerlesbaren Medium gespeichert. In einigen Ausführungsformen wird das Layout-Design unter Verwendung eines Tools wie zum Beispiel VIRTUOSO®, das von CADENCE DESIGN SYSTEMS, Inc. zu beziehen ist, oder eines anderen geeigneten Layout-Erstellungstools erstellt. In einigen Ausführungsformen wird das Layout-Design auf der Basis einer Netzliste generiert, die auf der Grundlage des Schaltplan-Designs erstellt wird. In einigen Ausführungsformen wird das Verfahren 1400 durch eine Herstellungsvorrichtung implementiert, um einen integrierten Schaltkreis unter Verwendung eines Satzes Masken herzustellen, die auf der Grundlage eines oder mehrerer durch das System 1500 erstellter Layout-Designs hergestellt werden. In einigen Ausführungsformen weist das System 1500 eine Herstellungsvorrichtung (zum Beispiel das Fertigungswerkzeug 1522) zum Herstellen eines integrierten Schaltkreises unter Verwendung eines Satzes Masken auf, die auf der Grundlage eines oder mehrerer Layout-Designs der vorliegenden Offenbarung hergestellt werden. In einigen Ausführungsformen erstellt das System 1500 von 15 Layout-Designs eines ICs, die kleiner sind als bei anderen Ansätzen. In einigen Ausführungsformen erstellt das System 1500 von 15 Layout-Designs einer Halbleitervorrichtung, die weniger Fläche einnehmen als bei anderen Ansätzen.
  • 16 ist ein Blockschaubild eines Herstellungssystems 1600 für integrierte Schaltkreise (ICs)/Halbleitervorrichtungen und eines damit verbundenen IC-Herstellungsflusses gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung.
  • In 16 umfasst das IC-Fertigungssystem 1600 Entitäten wie zum Beispiel ein Designhaus 1620, ein Maskenhaus 1630 und einen IC-Hersteller/Fertiger („Fab“) 1640, die in den Design-, Entwicklungs- und Herstellungszyklen und/oder bei den Dienstleistungen im Zusammenhang mit der Herstellung einer IC-Vorrichtung (Halbleitervorrichtung) 1660 miteinander interagieren. Die Entitäten in dem System 1600 sind über ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einziges Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netzwerke, wie beispielsweise ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Entität interagiert mit einer oder mehreren der anderen Entitäten und erbringt Dienstleistungen für eine oder mehrere der anderen Entitäten und/oder erhält Dienstleistungen von ihnen. In einigen Ausführungsformen befinden sich zwei oder mehr des Designhauses 1620, des Maskenhauses 1630 und des IC-Fab 1640 im Besitz eines einzigen Unternehmens. In einigen Ausführungsformen existieren zwei oder mehr des Designhauses 1620, des Maskenhauses 1630 und des IC-Fab 1640 in einer gemeinsamen Einrichtung nebeneinander und nutzen gemeinsame Ressourcen.
  • Das Designhaus (oder Designteam) 1620 erstellt ein IC-Design-Layout 1622. Das IC-Design-Layout 1622 enthält verschiedene geometrische Strukturen, die für die IC-Vorrichtung 1660 entworfen wurden. Die geometrischen Strukturen entsprechen Strukturen von Metall-, Oxid- oder Halbleiterschichten, aus denen sich die verschiedenen Komponenten der zu fertigenden IC-Vorrichtung 1660 zusammensetzen. Die verschiedenen Schichten kombinieren sich zu verschiedenen IC-Merkmalen. Zum Beispiel umfasst ein Abschnitt des IC-Design-Layouts 1622 verschiedene IC-Merkmale, wie zum Beispiel eine aktive Region, Gate-Strukturen, Source/Drain-Strukturen, Interconnect-Strukturen und Öffnungen für Bondungs-Pads, die in einem Halbleitersubstrat (wie zum Beispiel einem Silizium-Wafer) gebildet werden sollen, und verschiedene Materialschichten, die auf dem Halbleitersubstrat angeordnet sind. Das Designhaus 1620 implementiert ein geeignetes Designverfahren, um das IC-Design-Layout 1622 zu bilden. Das Designverfahren umfasst eines oder mehrere von einem logischen Design, einem physischen Design, und Platzieren und Routen. Das IC-Design-Layout 1622 wird in einer oder mehreren Dateien präsentiert, die Informationen über die geometrischen Strukturen enthalten. Zum Beispiel kann das IC-Design-Layout 1622 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 1630 umfasst die Datenvorbereitung 532 und die Maskenfertigung 534. Das Maskenhaus 1630 verwendet das IC-Design-Layout 2422 zum Herstellen einer oder mehrerer Masken, die beim Fertigen der verschiedenen Schichten der IC-Vorrichtung 1660 gemäß dem IC-Design-Layout 2422 zu verwenden sind. Das Maskenhaus 1630 führt die Maskendatenvorbereitung 1632 aus, wobei das IC-Design-Layout 1622 in eine repräsentative Datei (Representative Data File, RDF) übersetzt wird. Die Maskendatenvorbereitung 1632 übermittelt die RDF an die Maskenfertigung 1634. Die Maskenfertigung 1634 umfasst einen Maskenschreiber. Ein Maskenschreiber konvertiert die RDF zu einem Bild auf einem Substrat, wie zum Beispiel einer Maske (Retikel) oder einem Halbleiterwafer. Das Design-Layout wird durch die Maskendatenvorbereitung 1632 so verarbeitet, dass es bestimmte Eigenschaften des Maskenschreibers und/oder Anforderungen des IC-Fab 1640 erfüllt. In 16 sind die Maskendatenvorbereitung 1632 und die Maskenfertigung 1634 als getrennte Elemente veranschaulicht. In einigen Ausführungsformen können die Maskendatenvorbereitung 1632 und die Maskenfertigung 1634 zusammen als die Maskendatenvorbereitung bezeichnet werden.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 1632 eine optische Nähekorrektur (Optical Proximity Correction, OPC), die Lithografieoptimierungstechniken zum Kompensieren von Bildfehlern verwendet, wie zum Beispiel solchen, die durch Beugung, Interferenzen, andere Prozesseffekte und dergleichen entstehen. OPC justiert das IC-Design-Layout 1622. In einigen Ausführungsformen enthält die Maskendatenvorbereitung 1632 weitere Auflösungsoptimierungstechniken (Resolution Enhancement Techniques, RET), wie zum Beispiel außeraxiale Beleuchtung, Sub-Auflösungs-Hilfsmerkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen, oder Kombinationen davon. In einigen Ausführungsformen wird auch inverse Lithografie-Technologie (ILT) verwendet, die OPC als ein inverses Bildgabeproblem behandelt.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 1632 einen Maskenregelprüfer (Mask Rule Checker, MRC), der das IC-Designlayout, das Prozesse in der OPC durchlaufen hat, mit einem Satz Maskenerzeugungsregeln überprüft, die bestimmte geometrische und/oder Konnektivitätseinschränkungen enthalten, um ausreichende Margen sicherzustellen, um Schwankungen in Halbleiterherstellungsprozessen zu berücksichtigen, und dergleichen. In einigen Ausführungsformen modifiziert der MRC das IC-Design-Layout, um Einschränkungen während der Maskenfertigung 534 zu kompensieren, die einen Teil der Modifizierungen rückgängig machen können, die durch die OPC vorgenommen wurden, um Maskenerzeugungsregeln einzuhalten.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 1632 eine Lithografieprozessüberprüfung (Lithography Process Checking, LPC), die eine Verarbeitung simuliert, die durch den IC-Fab 1640 implementiert wird, um IC-Vorrichtung 1660 zu fertigen. Die LPC simuliert diese Verarbeitung anhand des IC-Design-Layouts 1622, um eine simulierte hergestellte Vorrichtung zu erzeugen, wie zum Beispiel die IC-Vorrichtung 1660. Die Verarbeitungsparameter in der LPC-Simulation können Parameter, die mit verschiedenen Prozessen des IC-Herstellungszyklus verknüpft sind, Parameter, die mit Werkzeugen verknüpft sind, die zur Herstellung des IC verwendet werden, und/oder andere Aspekte des Herstellungsprozesses enthalten. Die LPC berücksichtigt verschiedene Faktoren, wie zum Beispiel Zwischenbildkontrast, Tiefenschärfe (Depth of Focus, DOF), Maskenfehleroptimierungsfaktor (Mask Error Enhancement Factor, MEEF), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden, nachdem durch die LPC eine simulierte hergestellte Vorrichtung erzeugt wurde, wenn die simulierte Vorrichtung nicht genau genug die Form hat, um Designregeln einzuhalten, OPC und/oder MRC wiederholt, um das IC-Design-Layout 1622 weiter zu verfeinern.
  • Es versteht sich, dass die obige Beschreibung der Maskendatenvorbereitung 1632 zum Zweck der Klarheit vereinfacht wurde. In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1632 zusätzliche Merkmale, wie zum Beispiel eine Logik-Operation (LOP) zum Modifizieren des IC-Design-Layouts gemäß Herstellungsregeln. Außerdem können die Prozesse, die während der Maskendatenvorbereitung 1632 auf das IC-Design-Layout 1622 angewendet werden, in einer Vielzahl verschiedener Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 1632 und während der Maskenfertigung 1634 werden eine Maske oder eine Gruppe von Masken anhand des modifizierten IC-Design-Layouts gefertigt. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Strahl) oder ein Mechanismus aus mehreren E-Strahlen verwendet, um eine Struktur auf einer Maske (Fotomaske oder Retikel) anhand des modifizierten IC-Design-Layouts zu bilden. Die Maske kann in verschiedenen Technologien gebildet werden. In einigen Ausführungsformen wird die Maske unter Verwendung von binärer Technologie gebildet. In einigen Ausführungsformen weist eine Maskenstruktur opake Regionen und transparente Regionen auf. Ein Strahl, wie zum Beispiel ein ultravioletter Strahl (UV-Strahl ), der verwendet wird, um die bildempfindliche Materialschicht (zum Beispiel den Photoresist) zu belichten, die auf einen Wafer aufbeschichtet wurde, wird durch die opake Region blockiert und wird durch die transparenten Regionen durchgelassen. In einem Beispiel umfasst eine binäre Maske ein transparentes Substrat (zum Beispiel Quarzglas) und ein opakes Material (zum Beispiel Chrom), das in den opaken Regionen der Maske aufbeschichtet wird. In einem weiteren Beispiel wird die Maske unter Verwendung einer Phasenverschiebungstechnologie gebildet. In der Phasenverschiebungsmaske (Phase Shift Mask, PSM) sind verschiedene Merkmale in der Struktur, die auf der Maske gebildet wird, dafür konfiguriert, eine korrekte Phasendifferenz zu haben, um Auflösung und Bildgabequalität zu erhöhen. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine alternierende PSM sein. Die eine oder die mehreren Masken, die durch die Maskenfertigung 534 generiert werden, werden in einer Vielzahl verschiedener Prozesse verwendet. Zum Beispiel werden diese eine oder mehreren Masken in einem Ionenimplantierungsprozess, um verschiedene dotierte Regionen in dem Halbleiterwafer zu bilden, in einem Ätzprozess, um verschiedene Ätzregionen in dem Halbleiterwafer zu bilden, und/oder in anderen geeigneten Prozessen verwendet.
  • Der IC-Fab 1640 ist eine IC-Fertigungsentität, die eine oder mehrere Herstellungseinrichtungen für die Fertigung einer Vielzahl verschiedener IC-Produkte umfasst. In einigen Ausführungsformen ist der IC-Fab 1640 eine Halbleitergießerei. Zum Beispiel kann es eine erste Herstellungseinrichtung für die Front-End-Fertigung mehrerer IC-Produkte (zum Beispiel Source/Drain-Strukturen, Gate-Strukturen) geben, während eine zweite Herstellungseinrichtung die Middle-End-Fertigung für das Zusammenschalten der IC-Produkte (zum Beispiel MDs, VDs, VGs) übernehmen kann und eine dritte Herstellungseinrichtung die Back-End-Fertigung für das Zusammenschalten und das Verkapseln der IC-Produkte (zum Beispiel Mo-Leiterbahnen, Mi-Leiterbahnen, BMo-Leiterbahnen, BM1-Leiterbahnen) übernehmen kann, und eine vierte Herstellungseinrichtung kann andere Dienstleistungen für die Gießereientität erbringen.
  • Der IC-Fab 1640 verwendet die eine oder die mehreren Masken, die durch das Maskenhaus 1630 hergestellt wurden, um die IC-Vorrichtung 1660 zu fertigen. Somit verwendet der IC-Fab 1640 mindestens indirekt das IC-Design-Layout 1622 zum Fertigen der IC-Vorrichtung 1660. In einigen Ausführungsformen wird ein Halbleiterwafer 1642 durch den IC-Fab 1640 unter Verwendung der Maske (oder Masken) gefertigt, um die IC-Vorrichtung 1660 zu bilden. Der Halbleiterwafer 1642 weist ein Siliziumsubstrat oder ein anderes zweckmäßiges Substrat auf, auf dem Materialschichten ausgebildet sind. Der Halbleiterwafer umfasst des Weiteren eines oder mehrere von verschiedenen dotierten Regionen, dielektrischen Merkmalen, Interconnect-Verbindungen auf mehreren Ebenen und dergleichen (die in anschließenden Herstellungsschritten gebildet werden).
  • Das System 1600 ist so gezeigt, dass das Designhaus 1620, das Maskenhaus 1630 und der IC-Fab 1640 separate Komponenten oder Entitäten sind. Es versteht sich jedoch, dass eines oder mehrere des Designhauses 1620, des Maskenhauses 1630 oder des IC-Fab 1640 auch Teil derselben Komponente oder Entität sein können.
  • 17 ist ein Flussdiagramm, das ein beispielhaftes Verfahren 1700 zum Fertigen einer Halbleitervorrichtung, welche die offenbarten rückseitigen SD-Stromleitungen und/oder rückseitigen MD-Signalleitungen aufweist, gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht. Das Verfahren 1700 kann Teil der Operation 1420 des Verfahrens 1400 (14) sein. Insofern kann die Halbleitervorrichtung auf der Grundlage mindestens eines Abschnitts des im vorliegenden Text offenbarten Layout-Designs hergestellt werden.
  • Mindestens einige Operationen des Verfahrens 1700 können verwendet werden, um eine Halbleitervorrichtung in einer nicht-planaren Transistorkonfiguration zu bilden. Zum Beispiel kann die Halbleitervorrichtung einen oder mehrere Gate-All-Around-Transistoren (GAA-Transistoren) aufweisen. Es versteht sich jedoch, dass die Transistoren der Halbleitervorrichtung jeweils in einer beliebigen anderen Art von Transistoren, wie zum Beispiel einem CFET, konfiguriert sein können, ohne dass der Schutzumfang der vorliegenden Offenbarung verlassen wird. Es ist anzumerken, dass das Verfahren 1700 lediglich ein Beispiel ist und dass nicht beabsichtigt ist, die vorliegende Offenbarung einzuschränken. Dementsprechend versteht es sich, dass zusätzliche Operationen vor, während und/oder nach dem Verfahren 1700 ausgeführt werden können und dass einige andere Operationen im vorliegenden Text möglicherweise nur kurz beschrieben werden. Die folgenden Erörterungen des Verfahrens 1700 können sich auf eine oder mehrere Komponenten der 1-16 beziehen.
  • In einer kurzen Übersicht beginnt das Verfahren 1700 mit der Operation 1702 des Bereitstellens eines Halbleitersubstrats. Das Verfahren 1700 geht zu Operation 1704 des Bildens einer Anzahl von GAA-Transistoren auf einer Vorderseite des Halbleitersubstrats über. Das Verfahren 1700 geht zu Operation 1706 des Bildens einer Anzahl erster Interconnect-Strukturen auf der Vorderseite über. Das Verfahren 1700 geht zu Operation 1708 des Bildens einer Anzahl zweiter Interconnect-Strukturen auf einer Rückseite des Halbleitersubstrats über. Die zweiten Interconnect-Strukturen können die offenbarten SD-Stromleitungen und MD-Signalleitungen aufweisen.
  • Entsprechend der Operation 1702 kann das Halbleitersubstrat ein Halbleitersubstrat wie zum Beispiel ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (zum Beispiel mit einem Dotanden vom p-Typ oder vom n-Typ) oder undotiert sein kann. Das Substrat kann ein Wafer sein, wie zum Beispiel ein Silizium-Wafer. Allgemein weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann beispielsweise eine vergrabene Oxidschicht (Buried Oxide, BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, in der Regel einem Siliziumsubstrat oder einem Glassubstrat, angeordnet. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats Silizium, Germanium, einen Verbundhalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, oder Kombinationen davon enthalten.
  • Entsprechend der Operation 1704 wird auf der Vorderseite des Halbleitersubstrats eine Anzahl von GAA-Transistoren gebildet. Die GAA-Transistoren können jeweils durch mindestens einige der folgenden Prozessschritte gebildet werden: Bilden einer Finnenstruktur, die von dem Substrat vorsteht, wobei die Finnenstruktur eine Anzahl erster Halbleiter-Nanostrukturen und eine Anzahl zweiter Halbleiter-Nanostrukturen aufweist, die abwechselnd übereinander gestapelt sind; Bilden einer Dummy-Gate-Struktur, die sich über die Finnenstruktur hinweg erstreckt; Bilden von Gate-Abstandshaltern, die entlang gegenüberliegenden Seitenwänden der Dummy-Gate-Struktur angeordnet sind; Aussparen von Abschnitten der Finnenstruktur, über denen keine Dummy-Gate-Struktur (und kein Gate-Abstandshalter) liegt; Ersetzen jeweiliger Endabschnitte jeder zweiten Halbleiter-Nanostruktur durch ein dielektrisches Material, um eine Anzahl innerer Abstandshalter zu bilden; Bilden von Source/Drain-Strukturen in der Finnenstruktur, die auf gegenüberliegenden Seiten der Dummy-Gate-Struktur angeordnet sind; Entfernen der Dummy-Gate-Struktur; Entfernen der verbleibenden zweiten Halbleiter-Nanostrukturen; und Bilden einer aktiven Gate-Struktur (zum Beispiel Metall-Gate-Struktur), die sich um jede der ersten Halbleiter-Nanostrukturen herum legt. In einigen Ausführungsformen können die ersten Halbleiter-Nanostrukturen gemeinsam als ein Kanal des GAA-Transistors bezeichnet werden, und die zweiten Halbleiter-Nanostrukturen, die durch die aktive Gate-Struktur ersetzt werden, können als Opfer-Nanostrukturen bezeichnet werden.
  • Entsprechend der Operation 1706 werden auf der Vorderseite des Halbleitersubstrats die ersten Interconnect-Strukturen gebildet. Die ersten Interconnect-Strukturen können eine Anzahl von Middle-End-of-Line-Interconnect-Strukturen (MEOL-Interconnect-Strukturen) (zum Beispiel MDs, VDs, VGs) und eine Anzahl von Back-End-of-Line-Interconnect-Strukturen (BEOL-Interconnect-Strukturen) (zum Beispiel Mo-Leiterbahnen, Vos, Mi-Leiterbahnen usw.) aufweisen, wie oben beschrieben. In einigen Ausführungsformen können sich die MEOL- und BEOL-Interconnect-Strukturen jeweils in einer einzigen Richtung erstrecken. Zum Beispiel können sich die MDs alle entlang einer ersten lateralen Richtung parallel zu den Gate-Strukturen erstrecken; die Mo-Leiterbahnen können sich alle entlang einer zweiten lateralen Richtung senkrecht zu der ersten lateralen Richtung (parallel zu einer Längsrichtung des Kanals) erstrecken; und die Mi-Leiterbahnen können sich alle entlang der ersten lateralen Richtung erstrecken. Jede der ersten Interconnect-Strukturen, die auf der Vorderseite angeordnet sind, kann ein oder mehrere Metallmaterialien aufweisen, wie zum Beispiel Wolfram (W), Kupfer (Cu), Gold (Au), Kobalt (Co), Ruthenium (Ru) oder Kombinationen davon.
  • Entsprechend der Operation 1708 werden auf der Rückseite des Substrats die zweiten Interconnect-Strukturen gebildet. In einigen Ausführungsformen kann die zweite Interconnect-Struktur als eine Stromleitung (die ein Stromsignal transportiert) oder als eine Signalleitung (die ein Nicht-Stromsignal transportiert) fungieren, wobei sich die Stromleitung entlang der ersten oder der zweiten Richtung erstrecken kann, während man die Signalleitung in mehr als einer Richtung verlaufen lassen kann. Die zweiten Interconnect-Strukturen können durch mindestens einige der folgenden Prozessschritte gebildet werden: Umdrehen des Halbleitersubstrats; Ausdünnen des Halbleitersubstrats von der Rückseite her, bis Unterseiten der Source/Drain-Strukturen (oder Unterseiten von unter den Source/Drain-Strukturen liegenden dielektrischen Schichten, die vor dem epitaxialen Züchten der Source/Drain-Strukturen gebildet werden) freiliegen; Bilden einer Anzahl von Durchkontaktierungsstrukturen (zum Beispiel VBs), die mit jeder der Source/Drain-Strukturen gekoppelt sind; und Bilden der zweiten Interconnect-Strukturen (zum Beispiel verschiedene BMo-Leiterbahnen, wie oben besprochen). Jede der zweiten Interconnect-Strukturen, die auf der Rückseite angeordnet sind, kann ein oder mehrere Metallmaterialien aufweisen, wie zum Beispiel Wolfram (W), Kupfer (Cu), Gold (Au), Kobalt (Co), Ruthenium (Ru) oder Kombinationen davon.
  • In einem Aspekt der vorliegenden Offenbarung wird eine Halbleitervorrichtung offenbart. Die Halbleitervorrichtung weist eine erste aktive Region auf, die auf einer ersten Seite eines Substrats angeordnet ist, die sich entlang einer ersten lateralen Richtung erstreckt. Die Halbleitervorrichtung weist eine zweite aktive Region auf, die auf der ersten Seite angeordnet ist, die sich entlang der ersten lateralen Richtung erstreckt. Die erste aktive Region hat einen ersten Leitfähigkeitstyp, und die zweite aktive Region hat einen zweiten Leitfähigkeitstyp, der dem ersten Leitfähigkeitstyp entgegengesetzt ist. Die Halbleitervorrichtung weist eine erste Interconnect-Struktur auf, die auf einer zweiten Seite des Substrats gegenüber der ersten Seite ausgebildet ist, die aufweist: einen ersten Abschnitt, der sich entlang der ersten lateralen Richtung erstreckt und vertikal unter der ersten aktiven Region angeordnet ist; und einen zweiten Abschnitt, der sich entlang einer zweiten lateralen Richtung erstreckt. Die erste laterale Richtung verläuft senkrecht zu der zweiten lateralen Richtung.
  • In einem anderen Aspekt der vorliegenden Offenbarung wird ein integrierter Schaltkreis offenbart. Der integrierte Schaltkreis weist eine erste Reihe auf, die sich entlang einer ersten Richtung erstreckt und eine erste Höhe entlang einer zweiten Richtung, senkrecht zu der ersten Richtung, aufweist. Die erste Reihe weist eine erste aktive Region auf, die auf einer ersten Seite eines Substrats gebildet ist. Der integrierte Schaltkreis weist eine zweite Reihe auf, die sich entlang der ersten Richtung erstreckt und eine zweite Höhe entlang der zweiten Richtung aufweist. Die zweite Höhe ist größer als die erste Höhe, und die zweite Reihe weist eine zweite aktive Region auf, die auf der ersten Seite des Substrats gebildet ist. Der integrierte Schaltkreis weist eine Signalleitungsstruktur auf, die auf einer zweiten Seite des Substrats gegenüber der ersten Seite gebildet ist. Die Signalleitungsstruktur ist innerhalb der ersten Reihe angeordnet. Der integrierte Schaltkreis weist eine erste Stromleitungsstruktur auf, die auf der zweiten Seite des Substrats gebildet ist. Die erste Stromleitungsstruktur ist innerhalb der zweiten Reihe angeordnet.
  • In einem weiteren Aspekt der vorliegenden Offenbarung wird ein Verfahren zur Herstellung einer Halbleitervorrichtung offenbart. Das Verfahren umfasst das Bilden mehrerer Transistoren auf einer ersten Seite eines Substrats. Das Verfahren umfasst das Koppeln der mehreren Transistoren durch Bilden, auf der ersten Seite, mehrerer erster Interconnect-Strukturen, die sich entweder entlang einer ersten lateralen Richtung oder einer zweiten lateralen Richtung erstrecken, wobei die erste und die zweite laterale Richtung senkrecht zueinander verlaufen. Das Verfahren umfasst das Bilden, auf einer zweiten Seite des Substrats, die der ersten Seite gegenüberliegt, mehrerer dritter Interconnect-Strukturen. Mindestens eine der dritten Interconnect-Strukturen umfasst einen ersten Abschnitt und einen zweiten Abschnitt, die sich entlang der ersten bzw. der zweiten lateralen Richtung erstrecken. Das Verfahren umfasst das Bilden, auf der zweiten Seite, mehrerer Stromschienenstrukturen, die sich entlang der ersten lateralen Richtung erstrecken.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/142034 [0001]

Claims (20)

  1. Halbleitervorrichtung, die umfasst: eine erste aktive Region, die auf einer ersten Seite eines Substrats angeordnet ist, die sich entlang einer ersten lateralen Richtung erstreckt; eine zweite aktive Region, die auf der ersten Seite angeordnet ist, die sich entlang der ersten lateralen Richtung erstreckt, wobei die erste aktive Region einen ersten Leitfähigkeitstyp aufweist und die zweite aktive Region einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist; und eine erste Interconnect-Struktur, die auf einer dem Substrat gegenüberliegenden zweiten Seite des Substrats gebildet ist, die aufweist: einen ersten Abschnitt, der sich entlang der ersten lateralen Richtung erstreckt und vertikal unter der ersten aktiven Region angeordnet ist; und einen zweiten Abschnitt, der sich entlang einer zweiten lateralen Richtung erstreckt, wobei die erste laterale Richtung senkrecht zu der zweiten lateralen Richtung verläuft.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste Interconnect-Struktur dafür konfiguriert ist, ein Nicht-Stromsignal zu transportieren.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei ein erstes Ende des zweiten Abschnitts der ersten Interconnect-Struktur mit dem ersten Abschnitt der ersten Interconnect-Struktur verbunden ist.
  4. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die erste Interconnect-Struktur einen dritten Abschnitt aufweist, der sich entlang der ersten lateralen Richtung erstreckt und vertikal unterhalb der zweiten aktiven Region angeordnet ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei ein zweites Ende des zweiten Abschnitts der ersten Interconnect-Struktur mit dem dritten Abschnitt der ersten Interconnect-Struktur verbunden ist.
  6. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, die des Weiteren umfasst: eine dritte aktive Region, die auf der ersten Seite angeordnet ist, die sich entlang der ersten lateralen Richtung erstreckt, wobei die dritte aktive Region den ersten Leitungstyp aufweist; eine vierte aktive Region, die auf der ersten Seite angeordnet ist, die sich entlang der ersten lateralen Richtung erstreckt, wobei die vierte aktive Region den zweiten Leitungstyp aufweist; mehrere zweite Interconnect-Strukturen, die auf der ersten Seite oberhalb der ersten bis vierten aktiven Regionen gebildet sind, die sich entlang der ersten lateralen Richtung erstrecken; eine dritte Interconnect-Struktur, die auf der zweiten Seite gebildet ist, die sich entlang der ersten lateralen Richtung erstreckt und vertikal unterhalb des dritten aktive Region angeordnet ist; und eine vierte Interconnect-Struktur, die auf der zweiten Seite gebildet ist, die sich entlang der ersten lateralen Richtung erstreckt und vertikal unterhalb des vierten aktive Region angeordnet ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei eine Anzahl einer ersten Teilmenge der dritten Interconnect-Strukturen, die elektrisch mit der ersten und der zweiten aktiven Region gekoppelt sind, geringer ist als eine Anzahl einer zweiten Teilmenge der dritten Interconnect-Strukturen, die elektrisch mit der dritten und der vierten aktiven Region gekoppelt sind.
  8. Halbleitervorrichtung nach Anspruch 6 oder 7, wobei jede der dritten und der vierten Interconnect-Struktur dafür konfiguriert ist, ein Stromsignal zu transportieren.
  9. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, die des Weiteren mehrere vierte Interconnect-Strukturen umfasst, die auf der zweiten Seite gebildet sind, die jeweils vertikal zwischen entweder der ersten oder der zweiten aktiven Region und der zweiten Interconnect-Struktur angeordnet sind.
  10. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei jede der ersten und der zweiten aktiven Region mehrere Nanostrukturen umfasst, die vertikal voneinander getrennt sind.
  11. Integrierter Schaltkreis, der umfasst: eine erste Reihe, die sich entlang einer ersten Richtung erstreckt und eine erste Höhe entlang einer zweiten Richtung senkrecht zu der ersten Richtung aufweist, wobei die erste Reihe eine erste aktive Region aufweist, die auf einer ersten Seite eines Substrats gebildet ist; eine zweite Reihe, die sich entlang der ersten Richtung erstreckt und eine zweite Höhe entlang der zweiten Richtung aufweist, wobei die zweite Höhe größer ist als die erste Höhe, und wobei die zweite Reihe eine zweite aktive Region umfasst, die auf der ersten Seite des Substrats gebildet ist; eine Signalleitungsstruktur, die auf einer zweiten Seite des Substrats gegenüber der ersten Seite gebildet ist, wobei die Signalleitungsstruktur innerhalb der ersten Reihe angeordnet ist; und eine erste Stromleitungsstruktur, die auf der zweiten Seite des Substrats gebildet ist, wobei die erste Stromleitungsstruktur innerhalb der zweiten Reihe angeordnet ist.
  12. Integrierter Schaltkreis nach Anspruch 11, wobei die Signalleitungsstruktur teilweise die erste aktive Region überlappt und die erste Stromleitungsstruktur vollständig die zweite aktive Region überlappt.
  13. Integrierter Schaltkreis nach Anspruch 11 oder 12, wobei die Signalleitungsstruktur einen ersten Abschnitt aufweist, der sich entlang der ersten Richtung erstreckt, und einen zweiten Abschnitt aufweist, der sich entlang der zweiten Richtung erstreckt.
  14. Integrierter Schaltkreis nach Anspruch 13, wobei der erste Abschnitt die erste aktive Region überlappt und der zweite Abschnitt die erste aktive Region nicht überlappt.
  15. Integrierter Schaltkreis nach Anspruch 13 oder 14, wobei jeweilige Enden des ersten und des zweiten Abschnitts so miteinander verbunden sind, dass sie ein L-förmiges Profil bilden.
  16. Integrierter Schaltkreis nach einem der Ansprüche 11 bis 15, der des Weiteren eine zweite Stromleitungsstruktur auf der zweiten Seite des Substrats umfasst, wobei die zweite Stromleitungsstruktur an die erste Stromleitungsstruktur grenzt.
  17. Integrierter Schaltkreis nach einem der Ansprüche 11 bis 16, wobei jede der ersten und der zweiten aktiven Region mehrere Nanostrukturen umfasst, die vertikal voneinander getrennt sind.
  18. Verfahren zur Herstellung einer Halbleitervorrichtung, das umfasst: Bilden mehrerer Transistoren auf einer ersten Seite eines Substrats; Koppeln der mehreren Transistoren durch Bilden, auf der ersten Seite, mehrerer erster Interconnect-Strukturen, die sich entweder entlang einer ersten lateralen Richtung oder einer zweiten lateralen Richtung erstrecken, wobei die erste und die zweite laterale Richtung senkrecht zueinander verlaufen; Bilden, auf einer zweiten Seite des Substrats, die der ersten Seite gegenüber liegt, mehrerer dritter Interconnect-Strukturen, wobei mindestens eine der dritten Interconnect-Strukturen einen ersten Abschnitt und einen zweiten Abschnitt umfasst, die sich entlang der ersten bzw. der zweiten lateralen Richtung erstrecken; und Bilden, auf der zweiten Seite, mehrerer Stromschienenstrukturen, die sich entlang der ersten lateralen Richtung erstrecken.
  19. Verfahren nach Anspruch 18, wobei die mindestens eine dritte Interconnect-Struktur dafür konfiguriert ist, ein Nicht-Stromsignal zu transportieren.
  20. Verfahren nach Anspruch 18 oder 19, wobei jeder der mehreren Transistoren einen Gate-All-Around-Transistor aufweist.
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