KR102468522B1 - 반도체 디바이스 및 이의 제조 방법 - Google Patents

반도체 디바이스 및 이의 제조 방법 Download PDF

Info

Publication number
KR102468522B1
KR102468522B1 KR1020210088497A KR20210088497A KR102468522B1 KR 102468522 B1 KR102468522 B1 KR 102468522B1 KR 1020210088497 A KR1020210088497 A KR 1020210088497A KR 20210088497 A KR20210088497 A KR 20210088497A KR 102468522 B1 KR102468522 B1 KR 102468522B1
Authority
KR
South Korea
Prior art keywords
active region
track
patterns
structures
lateral direction
Prior art date
Application number
KR1020210088497A
Other languages
English (en)
Other versions
KR20220108694A (ko
Inventor
캄-토우 시오
지안-팅 쳉
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220108694A publication Critical patent/KR20220108694A/ko
Application granted granted Critical
Publication of KR102468522B1 publication Critical patent/KR102468522B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 디바이스는 기판의 제1 측면 상에 배치되는 제1 활성 영역 - 제1 활성 영역은 제1 측방향을 따라 연장됨 - 을 포함한다. 반도체 디바이스는 제1 측면 상에 배치되는 제2 활성 영역 - 제2 활성 영역은 제1 측방향을 따라 연장됨 - 을 포함한다. 제1 활성 영역은 제1 전도 유형을 갖고, 제2 활성 영역은 제1 전도 유형과 반대되는 제2 전도 유형을 가진다. 반도체 디바이스는 제1 측면과 반대편에 있는 기판의 제2 측면 상에 형성되는 제1 상호연결 구조체 - 제1 상호연결 구조체는: 상기 제1 측방향을 따라 연장되고 제1 활성 영역 아래에 수직으로 배치되는 제1 부분; 및 제2 측방향을 따라 연장되는 제2 부분을 포함함 - 를 포함한다. 제1 측방향은 제2 측방향에 직각이다.

Description

반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THEREOF}
관련 출원 상호 참조
본 출원은 "SYSTEMS AND METHODS FOR LAYOUT DESIGNS HAVING A BACK SIDE SIGNAL LINE"이라는 명칭으로 2021년 1월 27일에 출원된 미국 가출원 번호 63/142,034의 우선권 및 이익을 주장하며, 이는 모든 목적을 위해 전문이 본 명세서에 참조로 포함된다.
발명의 배경이 되는 기술
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 거쳐왔다. IC 재료들 및 설계에 있어서의 기술적 진보는 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 갖는 각 IC 세대들을 낳았다. IC 진화 과정에서, 기하학적 구조의 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 구성요소(또는 라인))가 감소하면서 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스들의 갯수)는 대체로 증가해왔다. 이러한 축소(scaling down) 공정은 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춰 이점들을 제공한다. 또한, 이러한 축소는 IC 구조들(이를테면, 3차원 트랜지스터들) 및 가공의 복잡성도 증가시켰고, 이러한 진보가 실현되려면, IC 가공 및 제작에 있어서 마찬가지의 발전이 요구된다. 예를 들어, (다양한 결함들과 연관된 디바이스 성능 저하와 같은) 디바이스 성능 및 전계 효과 트랜지스터들의 제조 비용은 디바이스 크기들이 계속해서 감소할 때 더 문제적이게 된다. 이러한 문제를 해결하기 위한 방법들이 대체로 적절했지만, 이것들은 모든 측면에서 완전히 만족스럽지는 않았다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 발명을 실시하기 위한 구체적인 내용으로부터 가장 잘 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시 예들에 따른, 후측면 전력 라인들 및 신호 라인들을 포함하는 비평면형 트랜지스터 디바이스의 사시도를 도시한다.
도 2는 일부 실시 예들에 따른, 후측면 전력 라인들 및 신호 라인들을 포함하는 반도체 디바이스의 레이아웃 설계를 도시한다.
도 3a, 도 3b, 및 도 3c는 일부 실시 예들에 따른, 후측면 신호 라인의 레이아웃의 다양한 실시 예들을 도시한다.
도 4는 일부 실시 예들에 따른, 예시적인 AOI 논리 회로의 회로도를 도시한다.
도 5a, 도 5b, 및 도 5c는 일부 실시 예들에 따른, 도 4의 예시적인 AOI 논리 회로에 대응하는 셀의 다양한 레이아웃 레벨들을 도시한다.
도 6a, 도 6b, 및 도 6c는 일부 실시 예들에 따른, 도 4의 예시적인 AOI 논리 회로에 대응하는 또 다른 셀의 다양한 레이아웃 레벨들을 도시한다.
도 7은 일부 실시 예들에 따른, 예시적인 OAI 논리 회로에 대응하는 셀의 레이아웃 레벨을 도시한다.
도 8은 일부 실시 예들에 따른, 예시적인 OAI 논리 회로에 대응하는 또 다른 셀의 레이아웃 레벨을 도시한다.
도 9는 일부 실시 예들에 따른, 예시적인 SDF 회로의 회로도를 도시한다.
도 10a, 도 10b, 도 10c, 및 도 10d는 일부 실시 예들에 따른, 도 9의 예시적인 SDF 회로에 대응하는 셀의 다양한 레이아웃 레벨들을 도시한다.
도 11은 일부 실시 예들에 따른, 예시적인 인버터 회로에 대응하는 셀의 레이아웃 레벨을 도시한다.
도 12는 일부 실시 예들에 따른, 다수의 후측면 금속화층들을 포함하는 반도체 디바이스의 레이아웃 설계를 도시한다.
도 13은 일부 실시 예들에 따른, 기준 반도체 디바이스의 단면도를 도시한다.
도 14는 일부 실시 예들에 따른, 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
도 15는 일부 실시 예들에 따른, IC 레이아웃 설계를 생성하는 시스템의 블록도를 도시한다.
도 16은 일부 실시 예들에 따른, IC 제조 시스템, 및 이와 연관된 IC 제조 흐름의 블록도를 도시한다.
도 17은 일부 실시 예들에 따른, 비평면형 트랜지스터 디바이스를 만들기 위한 예시적인 방법의 흐름도를 도시한다.
하기의 개시는 제공되는 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예들, 또는 예들을 제공한다. 본 개시를 단순화하기 위해 구성요소들 및 배열들의 구체적인 예들이 아래에서 설명된다. 물론, 이것들은 단지 예들에 불과하고 제한적인 것으로 의도되지 않는다. 예를 들어, 하기하는 설명에서 제2 피처 위의 또는 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시 예들을 포함할 수 있고, 또한 추가 피처들이 제1 과 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않게 될 수 있는 실시 예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화를 목적으로 한 것이며, 반복 자체가 논의되는 다양한 실시 예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
나아가, 본 명세서에서는 도면들에 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하는 데 설명의 용이성을 위해 "~ 밑(beneath)," "~ 아래(below)," "~ 하측의(lower)," "~ 위(above)," 및 "~ 상측의(upper)" 등과 같은 공간 상대적 용어들이 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 이외에, 사용 중에 있거나 동작 중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다르게 배향될 수 있고(90° 또는 다른 배향들로 회전됨), 이에 따라 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 마찬가지로 해석될 수 있다.
반도체 IC 설계에서, 칩(또는 웨이퍼) 상의 반도체 디바이스들의 설계에는 표준 셀 방법론들이 통상적으로 사용된다. 표준 셀 방법론들은 단일 칩 상에 수백만, 또는 수십억 개의 디바이스들을 집적하는 특정 기능들의 추상적인 표현들로서 표준 셀들을 사용한다. IC들이 계속해서 축소됨에 따라, 더욱 더 많은 디바이스들이 단일 칩에 집적된다. 이러한 축소 공정은 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춰 이점들을 제공한다.
당대의 반도체 디바이스 제조 공정들에서, 각 셀은 특정 수의 반도체 디바이스, 이를테면 전계 효과 트랜지스터(field effect transisto; "FET")를 포함할 수 있다. 핀 기반 트랜지스터("FinFET"이라고 통칭됨)들과 같은 비평면형 트랜지스터 디바이스 아키텍처들은 평면형 트랜지스터들에 비해 증가된 디바이스 밀도 및 증가된 성능을 제공할 수 있다. 나노시트(또는 나노와이어) 트랜지스터들과 같은 일부 진보된 비평면형 트랜지스터 디바이스 아키텍처들은 FinFET들에 비해 성능을 더 증가시킬 수 있다. 게이트 구조체에 의해 채널이 부분적으로 감싸지는(예를 들어, 게이트 구조체가 채널에 걸쳐 있는(straddle)) FinFET와 비교할 때, 나노시트 트랜지스터는 일반적으로, 채널 전류 흐름의 개선된 제어를 위해 하나 이상의 나노시트의 전체 둘레를 둘러쌀 수 있는 게이트 구조체를 포함한다. 예를 들어, 유사한 치수들을 갖는 FinFET 및 나노시트 트랜지스터에서, 나노시트 트랜지스터는 더 큰 구동 전류(Ion), 더 작은 역하 누설 전류 (Ioff) 등을 제공할 수 있다. 채널을 둘러싸는 게이트 구조체를 갖는 이러한 트랜지스터는 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터 또는 GAA FET이라고 통칭된다.
채널을 둘러싸는 이러한 게이트 구조체를 고려해 볼 때, FinFET 구성에서 통상적으로 칩의 전측면 상에 형성되는 상호연결 구조체들 중 적어도 일부가 칩의 후측면 상에 형성될 수 있며, 이는 대응하는 셀의 면적(예를 들어, 셀 높이)을 더 감소시킬 수 있다. 그러나, 기존 기술들에서, 이러한 상호연결 구조체들은 통상적으로 1차원 방향을 따라 연장되고 전력 레일들(때때로 전력 그리드들 또는 전력 라인들이라고 지칭됨)로서 배타적으로 기능한다. 이는 GAA 트랜지스터 아키텍처를 채택하는 집적 회로의 레이아웃 설계의 유연성 및 확장성을 잠재적으로 제한할 수 있다.
본 개시는 다수의 표준 셀들에 의해 나타내어질 수 있는(또는 이것들에 기초하여 형성될 수 있는) 반도체 디바이스(또는 집적 회로)의 다양한 실시 예들을 제공한다. 본 명세서에서 개시되는 바와 같은 셀 각각은 다수의 GAA 트랜지스터들을 포함하지만, 상호연결 구조체들이 후측면 상에 형성될 수 있게 하는 임의의 다양한 다른 트랜지스터 아키텍처들이 셀들 각각에 포함될 수 있다는 것이 이해되어야 한다. 예를 들어, 셀은 각각의 상이한 전도 유형들(예를 들어, n형 및 p형)의 두 개의 활성 영역들이 두 수직으로 정렬된 레벨들에 배치되는 상보형 전계 효과 트랜지스터(CFET) 구성으로 형성된 다수의 트랜지스터들을 포함할 수 있다.
다양한 실시 예들에 따르면, 셀들의 일부는 하나 초과의 방향으로 연장되는 것이 허용되는 하나 이상의 후측면 상호연결 구조체를 가질 수 있다. 이러한 후측면 상호연결 구조체들은 전력 공급 전압(예를 들어, VDD, VSS)만이 아니라 신호들을 전달하도록 구성될 수 있다. 본 명세서에서 개시되는 바와 같이, 전력 공급 전압 이외의 신호를 전달하도록 구성되고 하나 초과의 방향으로 연장되는 것이 허용되는 후측면 상호연결 구조체는 때때로 "다차원(multi-dimensional; MD) 신호 라인"이라고 지칭될 수 있다. 예를 들어, 셀들 중 상대적으로 작은 셀 높이를 갖는 일부가 이러한 MD 신호 라인들의 하나 이상을 포함할 수 있다. 다른 후측면 상호연결 구조체들은 여전히 전력 공급 전압을 전달하도록 구성될 수 있다. 전력 공급 전압을 전달하도록 구성된 이러한 후측면 상호연결 구조체들은 하나의 방향으로 연장되도록 허용될 수 있다. 본 명세서에서 개시되는 바와 같이, 전력 공급 전압을 전달하도록 구성되고 하나 초과의 방향으로 연장되는 것이 허용되지 않는 후측면 상호연결 구조체는 때때로 "단차원(single-dimensional; SD) 전력 라인"이라고 지칭될 수 있다. 예를 들어, 셀들 중 상대적으로 큰 셀 높이를 갖는 일부가 이러한 SD 전력 라인들의 하나 이상을 포함할 수 있다. 개시된 MD 신호 라인들을 이용하면, 집적 회로를 설계하는 유연성이 상당히 증가될 수 있고, 이에 따라 집적 회로의 확장성이 더 확장될 수 있다.
도 1은 다양한 실시 예들에 따른, 하나 이상의 다차원(MD) 신호 라인 및 하나 이상의 단차원(SD) 전력 라인을 포함하는 예시적인 GAA FET 디바이스(100)의 사시도를 도시한다. 도 1에 도시된 GAA FET 디바이스(100)는 MD 신호 라인 및 SD 전력 라인이 형성된 GAA 트랜지스터 위에 배치되도록 거꾸로 되어 있다는 점에 유의해야 한다. 예를 들어, GAA FET 디바이스(100)는 서로 수직으로 떨어진 다수의 반도체층들(예를 들어, 나노시트들, 나노와이어들, 또는 이외의 나노구조체들)(102)을 포함하며, 다수의 반도체층들은 집합적으로 GAA FET 디바이스(100)의 (전도) 채널로서 기능할 수 있다. 채널은 제1 방향(예를 들어, X축)을 따라 연장될 수 있다. GAA FET 디바이스(100)는 반도체층들(102) 각각을 둘러싸는(예를 들면, 반도체층들(102) 각각의 둘레를 감싸는) (예를 들어, 금속) 게이트 구조체(104)를 포함한다. 게이트 구조체(104)는 제1 방향(예를 들어, Y축)에 직각인 제2 방향으로 연장될 수 있다. GAA FET 디바이스(100)는 도 1에 도시된 바와 같이, (채널의 연장 방향을 따르는) 게이트 구조체(104)의 양측면들 상에 배치되는 소스/드레인 구조체들, 예를 들어, 이러한 소스/드레인 구조체들(106) 중 하나를 포함한다. GAA FET 디바이스(100)는 도 1을 거꾸로 볼 때, 소스/드레인 구조체(106) 위에 층간 유전체(interlayer dielectric; ILD)(108)를 포함한다.
GAA FET 디바이스(100)의 후측면(예를 들어, 도 1의 상측면) 위에, SD 전력 라인(110) 및 MD 신호 라인(112)이 도시되어 있다. SD 전력 라인(110)은 X축을 따라 연장될 수 있다. MD 신호 라인(112)은 다수의 부분들을 포함할 수 있으며, 다수의 부분들 중 하나 이상은 X축을 따라 연장될 수 있고, 다수의 부분들 중 하나 이상은 Y축을 따라 연장될 수 있다. 아래에서 논의(및 도시)될 바와 같이, 전력 공급 전압(예를 들어, VDD, VSS)을 전달하도록 구성된 SD 전력 라인(110)은 하나 이상의 후측면 비아 구조체를 통해 하나 이상의 소스/드레인 구조체에 전기적으로 결합될 수 있다. 이러한 전력 공급 전압은 때때로 전력 신호라고 지칭된다. 전력 공급 전압 이외의 신호를 전달하도록 구성된 MD 신호 라인(112)은 하나 이상의 후측면 비아 구조체를 통해 하나 이상의 소스/드레인 구조체에 전기적으로 결합될 수 있다. 이러한 전력 공급 전압 이외의 신호는 때때로 비전력 신호라고 지칭된다.
도 1에 도시된 GAA FET 디바이스는 단순화되었고, 이에 따라 완성된 GAA FET 디바이스의 하나 이상의 피처가 도 1에 도시되어 있지 않을 수 있다는 것이 이해되어야 한다. 예를 들어, 소스/드레인 구조체(106)로부터 게이트 구조체(104)의 반대쪽에 있는 다른 소스/드레인 구조체, 및 이러한 소스/드레인 구조체 위에 배치되는 ILD, 게이트 구조체(104)와 소스/드레인 구조체(106) 사이의 게이트 스페이서, 소스/드레인 구조체(106)와 각 반도체층(102) 사이의 내부 스페이서, 및 MD 신호 라인들/SD 전력 라인들을 연결하는 후측면 비아 구조체들은 도 1에 도시되어 있지 않다. 또한, SD 전력 라인(110), MD 신호 라인(112), 및 도 1에 도시된 GAA FET 디바이스(100)의 다른 구조체들 사이의 공간 구성들은 예시 목적들로 제공되고, 이에 제한되지 않아야 한다는 것이 이해되어야 한다.
도 2는 본 개시의 다양한 실시 예들에 따른 예시적인 레이아웃 설계(200)를 도시한다. 레이아웃 설계(200)는 반도체 디바이스(예를 들어, 서로 동작 가능하게 결합되는 다수의 회로들을 갖는 집적 회로)의 적어도 일부분을 제조하는 데 사용될 수 있다. 그러나, 도시된 구성요소들 전부가 요구되는 것은 아니고, 본 개시의 일부 실시 예들은 도 2에 도시되지 않은 추가적인 구성요소들을 포함할 수 있다. 본 명세서에서 제시되는 바와 같은 본 개시의 범위로부터 벗어나지 않고 구성요소의 배열 및 유형의 변경이 이루어질 수 있다. 추가적인, 상이한 또는 더 적은 구성요소들이 포함될 수 있다.
레이아웃 설계(200)에 대응하는 반도체 디바이스는 기판의 전측면 위에 하나 이상의 활성 영역을 따라 다수의 트랜지스터 피처들/구조체들(예를 들어, 채널 구조체들, 소스 구조체들, 드레인 구조체들)을 형성하는 것에 기초하여 제조될 수 있다. 도 2의 레이아웃 설계(200)는 기판의 후측면 상에 다수의 피처들/구조체들을 각각 형성하기 위한 다수의 패턴들을 포함하지만, 이에 따라 레이아웃 설계(200)는 기판의 전측면 상에 다수의 피처들/구조체들을 각각 형성하기 위한 다수의 패턴들을 또한 포함할 수 있으며, 이는 아래에서 논의될 것이다. 레이아웃 설계(200)는 이의 뒤에서 보이고, 이에 따라, 도 2에서, 후측면 피처들/구조체들을 형성하기 위한 패턴들이 전측면 피처들/구조체들을 형성하기 위해 패턴들 위에 있다는 점에 유의한다.
레이아웃 설계(200)는 집적 회로의 설계를 위한 공간, 그리드, 또는 평면에 대해 배열되는(예를 들어, 레이아웃되는) 다수의 셀 로우(cell row)들(201 및 203)을 포함한다. 일부 실시 예들에서, 이러한 평면은 반도체 디바이스가 제조되는 기판에 대응할 수 있다. 레이아웃 설계(200)의 셀 로우들은 각각의 상이한 적어도 두 로우 높이들, 셀 높이들, 또는 높이들을 가질 수 있다. 도시된 바와 같이, 셀 로우들(201)은 제1 로우 높이를 가질 수 있고, 셀 로우들(203)은 제2 로우 높이를 가질 수 있으며, 제1 로우 높이는 제2 로우 높이보다 크다. 비제한적인 예로서, 제1 로우 높이는 약 10 나노미터(nm)와 약 85 nm 사이일 수 있고, 제2 로우 높이는 약 10 nm와 약 40 nm 사이일 수 있다. 이하, 셀 로우들(201) 및 셀 로우들(203)은 때때로 각각, 키 큰 셀(tall cell; TC) 로우들 및 키 작은 셀(short cell; SC) 로우들이라고 지칭될 수 있다. 로우 높이는 내부에 배치될 셀(때때로 표준 셀이라고 지칭됨)의 셀 높이에 대응할 수 있다. 도 2의 도시된 예에서, 셀 로우들(201 및 203)은 서로 교대로 배열되지만, 상이한 로우 높이들을 갖는 셀 로우들이 본 개시의 범위 내에 유지되면서, 임의의 다양한 다른 구성들(예를 들어, 1 TC 로우들에 접해 있는 2 SC 로우)로 배열될 수 있다는 것이 이해되어야 한다.
TC/SC 로우들 각각은 X축을 따라 연장되는 다수의 활성 영역 패턴들을 포함한다. 비제한적인 예로서, TC 로우(201)는 활성 영역 패턴들(202 및 204)을 포함하고, SC 로우(203)는 활성 영역 패턴들(206 및 208)을 포함한다. 활성 영역 패턴들(202, 204, 206, 및 208) 각각은 기판 위에 활성 영역(이하, 각각 "활성 영역(202)," "활성 영역(204)," "활성 영역(206)," 및 "활성 영역(208)")을 형성하도록 구성된다. 일부 실시 예들에서, 활성 영역들(202 내지 208)은 기판의 전측면 위에 형성된다.
각 셀 로우 내의 활성 영역들은 반대의 전도 유형들을 갖는 것을 특징으로 할 수 있다. 예를 들어, TC 로우(201)에서, 활성 영역(202)은 제1 전도 유형(예를 들어, n형)을 갖는 것을 특징으로 할 수 있고, 활성 영역(204)은 제2 전도 유형(예를 들어, p형)을 갖는 것을 특징으로 할 수 있으며; SC 로우(203)에서, 활성 영역(206)은 제1 전도 유형(예를 들어, p형)을 갖는 것을 특징으로 할 수 있고, 활성 영역(208)은 제2 전도 유형(예를 들어, n형)을 갖는 것을 특징으로 할 수 있다.
레이아웃 설계(200)가 GAA FET들을 형성하는 데 사용되는 비제한적인 예에서, 활성 영역(202)은 다수의 n형 트랜지스터들을 형성하도록 기판 위에 서로 위아래로 적층되는 하나 이상의 나노시트를 포함할 수 있고; 활성 영역(204)은 다수의 p형 트랜지스터들을 형성하도록 기판 위에 서로 위아래로 적층되는 하나 이상 나노시트를 포함할 수 있고; 활성 영역(206)은 다수의 p형 트랜지스터들을 형성하도록 기판 위에 서로 위아래로 적층되는 하나 이상 나노시트를 포함할 수 있으며; 활성 영역(208)은 다수의 n형 트랜지스터들을 형성하도록 기판 위에 서로 위아래로 적층되는 하나 이상 나노시트를 포함할 수 있다.
일 실시 예에서, 셀 높이는 내부에 포함되는 활성 영역의 Y축에 따른 폭에 대응할 수 있다. 예를 들어, SC 로우 및 TC 로우는 각각 다수의 활성 영역들을 가질 수 있으며, 이때 TC 로우의 활성 영역들은 SC 로우의 활성 영역들보다 더 넓은 폭을 가진다. 다른 실시 예에서, 셀 높이는 내부에 배치되는 최저 상호연결 구조체들, 예를 들어, (아래에서 논의될 바와 같은) M0 트랙들의 수에 대응할 수 있다. 예를 들어, SC 로우 및 TC 로우는 각각 다수의 M0 트랙들을 가질 수 있으며, 이때 TC 로우의 M0 트랙들의 수는 SC 로우의 M0 트랙들의 수보다 많다. 또 다른 실시 예에서, 셀 높이는 내부에 포함되는 활성 영역들의 수에 대응할 수 있다. 예를 들어, SC 로우는 더 적은 수의 활성 영역을 가질 수 있는 한편, TC 로우는 더 많은 수의 활성 영역을 가질 수 있다.
본 개시의 다양한 실시 예들에 따르면, TC 로우들 각각은 후측면 상에 제1 상호연결 구조체들을 형성하기 위한 X축을 따라 연장되는 다수의 제1 패턴들을 포함할 수 있고; SC 로우들 각각은 후측면 상에 제2 상호연결 구조체들을 형성하기 위한 다수의 제2 패턴들을 포함할 수 있으며 - 제2 패턴들 각각은 TC 로우 내의 제1 상호연결 구조체 패턴들 중 하나와 접하는 패드로서 형성됨 -; SC 로우들 각각은 후측면 상에 제3 상호연결 구조체들을 형성하기 위한 다수의 제3 패턴들을 더 포함할 수 있다. 제3 상호연결 구조체 패턴들 중 일부는 다수의 부분들을 가질 수 있으며, 다수의 부분들 중 일부는 X축을 따라 연장되고, 다수의 부분들 중 일부는 Y축을 따라 연장된다.
도 2에서의 예시적인 예로서, TC 로우(201)는 X축을 따라 연장되는 상호연결 구조체 패턴들(210 및 212)을 포함한다. 일부 실시 예들에서, 상호연결 구조체 패턴들(210 및 212)은 레이아웃 설계(200)의 평면에 걸쳐 거의 완전히 연장될 수 있다. 이에 따라, 상호연결 구조체 패턴들(210 및 212)은 각각, 활성 영역들(패턴들)(202 및 204)과 완전히 오버랩될 수 있다. SC 로우(203)는 패드 또는 세그먼트로서 형성되는 상호연결 구조체 패턴들(214 및 216), 및 X축을 따라 연장되는 일부 부분들 및 Y축을 따라 연장되는 일부분을 갖는 상호연결 구조체 패턴(218)을 포함한다. 일부 실시 예들에서, 상호연결 구조체 패턴들(214 및 216)은 레이아웃 설계의 평면에 걸쳐 완전히 연장되지 않을 수 있다. 구체적으로, 상호연결 구조체 패턴들(214 및 216)은 인접한 TC 로우 내의 완전히 연장되는 상호연결 구조체 패턴(210 및 212)들 중 하나와 접할 수 있다. 일부 실시 예들에서, 상호연결 구조체 패턴(218)은 레이아웃 설계의 평면에 걸쳐 완전히 연장되지 않을 수 있다. 이에 따라, 상호연결 구조체 패턴들(214 및 216)은 각각, 활성 영역들(패턴들)(206 및 208)과 부분적으로 오버랩될 수 있고, 상호연결 구조체 패턴(218)은 각각, 활성 영역들(패턴들)(206 및 208) 둘 모두와 부분적으로 오버랩될 수 있다. 구체적으로, 상호연결 구조체 패턴(218)은 세 개의 부분들(218A, 218B, 및 218C)(도 3a에서 더 잘 보일 수 있음)을 포함할 수 있다.
도 3a에서, 부분(218A)은 X축을 따라 (예를 들어, X축에 따른 평면의 폭보다 짧은) 특정 거리로 연장된다. 부분(218C)은 X축을 따라 (예를 들어, X축에 따른 평면의 폭보다 짧은) 특정 거리로 연장되고, X축을 따라 부분(218A)으로부터 측방향으로 시프트된다. 일부 실시 예들에서, 부분들(218A 및 218C)은 각각, 활성 영역들(206 및 208)과 오버랩될 수 있다. 부분들(218A 및 218C)에 각각 연결되는 두 개의 단부들을 갖는 부분(218B)은 Y축을 따라 연장된다. 이에 따라, 부분들(218A 및 218C)각각은, 부분(218B)과 함께, L자형 프로파일을 형성할 수 있다. 부분(218B)은 활성 영역들(206 및 208)의 연장 방향과 상이한 방향을 따라 연장됨으로써, 다수의 비아 구조체들(219)(아래에서 논의됨)을 통해 활성 영역들(206 및208)을 서로 결합시킬 수 있다.
도 3b 및 도 3c는 각각, 상호연결 구조체 패턴(218)의 다른 실시 예들을 도시한다. 도 3b에서, 상호연결 구조체 패턴(218)은 활성 영역(206)의 일부분 및 활성 영역(208)의 일부분과 오버랩되도록 Y축을 따라 연장되며, 이에 의해 활성 영역들(206 및 208)이 다수의 비아 구조체들(219)(아래에서 논의됨)을 통해 서로 결합되게 한다. 도 3c에서, 상호연결 구조체 패턴(218)은 활성 영역(206)의 일부분 및 활성 영역(208)의 일부분과 오버랩되도록 X축과 Y축 사이의 방향을 따라 연장되며, 이에 의해 활성 영역들(206 및 208)이 다수의 비아 구조체들(219)(아래에서 논의됨)을 통해 서로 결합되게 한다. 이러한 실시 예에서, 상호연결 구조체 패턴(218)은 활성 영역(206 또는 208) 중 어느 하나의 에지에 대해 기울어질 수 있다.
다시 도 2를 참조하면, 상호연결 구조체 패턴들(210 및 212) 각각은 기판의 후측면 위에 제1 유형의 개시된 SD 전력 라인(이하, 각각, "SD 전력 라인(210)" 및 "SD 전력 라인(212)")을 형성하도록 구성되고; 상호연결 구조체 패턴들(214 및 216) 각각은 기판의 후측면 위에 제2 유형의 개시된 SD 전력 라인(이하, 각각, "SD 전력 라인(214)" 및 "SD 전력 라인(216)")을 형성하도록 구성되며; 상호연결 구조체 패턴(218)은 기판의 후측면 위에 일 유형의 개시된 MD 신호 라인(이하, "MD 신호 라인(218)")을 형성하도록 구성된다.
SD 전력 라인들 및 MD 신호 라인들 각각은 위에서 언급된 바와 같이, 비아 구조체를 통해 활성 영역에 (예를 들어, 전기적으로) 결합될 수 있다. 도 2에 도시된 바와 같이, 레이아웃 설계(200)는 이러한 비아 구조체들(이하, "비아 구조체(219)")를 형성하도록 구성된 다수의 패턴들(219)을 포함할 수 있다. 일부 실시 예들에서, 비아 구조체(219)는 SD 전력 라인들 및 MD 신호 라인들 각각을 대응하는 활성 영역의 하나 이상의 부분들에 전기적으로 결합시키기 위해 기판의 후측면 상에 형성된다.
예를 들어, SD 전력 라인(210)은 다수의 비아 구조체들(219, 예를 들어, 219-1)을 통해 활성 영역(202)에 전기적으로 결합될 수 있고; SD 전력 라인(212)은 다수의 비아 구조체들(219, 예를 들어, 219-2)을 통해 활성 영역(204)에 전기적으로 결합될 수 있고; SD 전력 라인(214)은 다수의 비아 구조체들(219, 예를 들어, 219-3)을 통해 활성 영역(206)에 전기적으로 결합될 수 있고; SD 전력 라인(216)은 다수의 비아 구조체들(219, 예를 들어, 219-4)을 통해 활성 영역(208)에 전기적으로 결합될 수 있으며; MD 전력 라인(218)은 다수의 비아 구조체들(219), 예를 들어, 비아 구조체들(219-5 및 219-6)을 통해 각각, 활성 영역들(206 및 208)에 전기적으로 결합될 수 있다.
레이아웃 설계(200)는 셀 로우들 중 하나 이상 위에 배열되는 다수의 셀들을 포함할 수 있다. 예를 들어, 도 2에서, 레이아웃 설계(200)는 셀들(220, 230, 240, 250, 260, 270, 280, 및 290)을 포함한다. 셀(220)은 단일 셀 로우(예를 들어, 하나의 SC 로우(203)) 위에 배열되고; 셀(230)은 단일 셀 로우(예를 들어, 하나의 SC 로우(203)) 위에 배열되고; 셀(240)은 단일 셀 로우(예를 들어, 하나의 SC 로우(210)) 위에 배열되고; 셀(250)은 세 개의 셀 로우들(예를 들어, 두 개의 TC 로우들(201) 및 하나의 SC 로우(203)) 위에 배열되고; 셀(260)은 두 개의 셀 로우들(예를 들어, 하나의 TC 로우(201) 및 하나의 SC 로우(203)) 위에 배열되고; 셀(270)은 단일 셀 로우(예를 들어, 하나의 SC 로우(203)) 위에 배열되고; 셀(280)은 단일 셀 로우(예를 들어, 하나의 SC 로우(203)) 위에 배열되며; 셀(290)은 단일 셀 로우(예를 들어, 하나의 SC 로우(201)) 위에 배열된다.
각 셀은 회로(예를 들어, 논리 게이트, 논리 회로)에 대응할 수 있다. 예를 들어, 셀(220)은 일단(single-stage) 인버터에 대응할 수 있고; 셀(230)은 다단(multi-stage) NAND 게이트에 대응할 수 있고; 셀(240)은 다단 인버터에 대응할 수 있고; 셀(250)은 또 다른 다단 인버터에 대응할 수 있고; 셀(260)은 플립플롭 회로에 대응할 수 있고; 셀(270)은 AND-OR-인버터(AND-OR-Invert; AOI)논리 회로에 대응할 수 있고; 셀(280)은 OR-AND-인버터(OR-AND-Invert; OAI) 논리 회로에 대응할 수 있으며; 셀(290)은 또 다른 AND-OR-인버터(AOI)논리 회로에 대응할 수 있다.
셀들 각각은 대응하는 셀 로우 내의 활성 영역(들)과 오버랩되는 다수의 패턴들을 갖는 적어도 하나의 레이아웃에 대응할 수 있다. 패턴들 중 일부는 기판의 전측면 상에 피처들/구조체들을 형성하도록 구성될 수 있는 한편(본 명세서에서 "전측면 패턴들"), 패턴들 중 일부는 기판의 후측면 상에 피처들/구조체들을 형성하도록 구성될 수 있다(본 명세서에서 "후측면 패턴들"). 이에 따라, 레이아웃 설계(200)의 영역의 일부분을 차지하는 각 셀의 레이아웃은 도 2에 도시된 패턴들 중 하나 이상의 일부분을 가질 수있다.
하기의 논의들에서, 셀(260)(하나의 SC 로우 및 하나의 TC 로우 위에 배치되는 플립플롭 회로에 대응함), 셀(270)(하나의 SC 로우 위에 배치되는 AOI 논리 회로에 대응함), 및 셀(290)(하나의 TC 로우 위에 배치되는 AOI 논리 회로에 대응함)이 이들 각각의 전측면 및 후측면 패턴들 둘 모두를 예시하기 위한 대표적인 예들로서 선택되는 한편, 셀(250)(다단 인버터에 대응함) 및 셀(280)(하나의 SC 로우 위에 배치되는 OAI 논리 회로에 대응함)이 이들 각각의 후측면 패턴들을 예시하기 위한 대표적인 예로서 선택된다.
도 4를 참조하면, 예시적인 회로(400)의 회로도가 도시되어 있다. 회로(400)는 AND-OR-인버터(AOI) 논리 회로를 포함한다. AOI 논리 회로는 일반적으로 하나 이상의 AND 게이트 뒤에 NOR 게이트가 오는 조합으로 구성된다. 도 4에 도시된 바와 같이, 회로(400)는 부울린 함수
Figure 112021077887329-pat00001
를 수행하도록 구성되는 네 개의 입력들(A1, A2, B1, 및 B2); 및 하나의 출력(ZN)을 가진다. 함수를 수행하기 위해, 회로(400)는 전력 공급 전압들(VDD와 Vss) 사이에서 그리고 서로 전기적으로 결합되는 여덟 개의 트랜지스터들(402, 404, 406, 408, 410, 412, 414, 및 416)을 포함할 수 있다. 트랜지스터들(402 내지 408) 각각은 p형 트랜지스터로서 구현될 수 있고; 트랜지스터들(410 내지 416) 각각은 n형 트랜지스터로서 구현될 수 있다. 그러나, 트랜지스터들(402 내지 416) 각각은 임의의 다양한 다른 전도 유형의 트랜지스터로서 구현될 수 있다는 것이 이해된다.
도 5a 내지 도 5b 및 도 5c는 SC(키 작은 셀) 로우(203), 예를 들어, 도 2의 셀(270) 위에 배치될 AOI 논리 회로(400)(도 4)에 대응하는 셀의 레이아웃 설계(500)를 도시한다. 도 6a 내지 도 6b 및 도 6c는 TC(키 큰 셀) 로우(201), 예를 들어, 도 2의 셀(290) 위에 배치될 AOI 논리 회로(400)(도 4)에 대응하는 셀의 레이아웃 설계(600)를 도시한다.
도 5a 내지 도 5c의 레이아웃 설계(500)는 셀(270)의 다양한 레이아웃 레벨들을 도시하며, 레이아웃 레벨들 중 두 개는 기판의 전측면 상에 구조체들/피처를 형성하기 위한 패턴들을 포함하고, 레이아웃 레벨들 중 하나는 기판의 후측면 상에 구조체/피처를 형성하기 위한 패턴들을 포함한다. 유사하게, 도 6a 내지 도 6c의 레이아웃 설계(600)는 셀(290)의 다양한 레이아웃 레벨들을 도시하며, 레이아웃 레벨들 중 두 개는 기판의 전측면 상에 구조체들/피처를 형성하기 위한 패턴들을 포함하고, 레이아웃 레벨들 중 하나는 기판의 후측면 상에 구조체/피처를 형성하기 위한 패턴들을 포함한다. 도 5a 내지 도 5c 및 도 6a 내지 도 6c에 도시된 레이아웃 설계들(500 및 600)은 이들의 위에서 보이고, 이에 따라, 도 5a 내지 도 5c 및 도 6a 내지 도 6c에서, 전측면 피처들/구조체들을 형성하기 위한 패턴들이 후측면 피처들/구조체들을 형성하기 위해 패턴들 위에 있다는 점에 유의한다.
먼저 도 5a를 참조하면, 다양한 실시 예들에 따라, 기판의 전측면 상에 다수의 활성 영역들 및 다수의 상호연결 구조체들을 형성하기 위한 다수의 패턴들을 포함하는 레이아웃 설계(500)의 제1 레이아웃 레벨(500A)이 도시되어 있다.
도시된 바와 같이, 제1 레이아웃 레벨(500A)은 활성 영역들(패턴들)(206 및 208)을 포함하며, 다수의 패턴들(501A, 501B, 501C, 501D, 501E, 및 501F)이 활성 영역들(206 및 208)에 걸쳐지도록 Y축을 따라 연장된다. 패턴들(501A 내지 501F)은 각각, 게이트 구조체들(이하, "게이트 구조체(501A)," " 게이트 구조체(501B)," "게이트 구조체(501C)," "게이트 구조체(501D)," "게이트 구조체(501E)," 및 "게이트 구조체(501F)")을 형성하도록 구성된다. 게이트 구조체(501A)는 레이아웃 설계(500)(또는 셀)의 제1 경계를 따라 또는 이 위에 배치될 수 있고, 게이트 구조체(501F)는 레이아웃 설계(500)(또는 셀)의 제2 경계를 따라 또는 이 위에 배치될 수 있다. 게이트 구조체들(501A 및 501F)은 전기적 또는 전도성 경로를 제공하지 않을 수 있고, 게이트 구조체들(501A 및 501F)이 사이에 위치되는 구성요소들에 걸친 전류 누설을 방지하거나 적어도 감소/최소화할 수 있다. 게이트 구조체들(501A 및 501F)은 더미 폴리실리콘 라인들(때때로 PODE들이라고 지칭됨)을 포함할 수 있다. 하나 이상의 전도성 재료(예를 들어, 폴리실리콘(들), 금속(들))로 형성되는 나머지 게이트 구조체들(501B 내지 501E) 각각은 활성 영역들(206 및 208)의 각각의 부분들을 오버레이하여 (도 4에 도시된) 트랜지스터들(402 내지 416) 중 하나 이상을 규정할 수 있다. 대표적인 예로서, 게이트 구조체(501B)는 트랜지스터(412)의 게이트를 규정할 수 있고, 게이트 구조체(501B)의 좌측 및 우측 상에 배치되는 활성 영역(208)의 부분들은 각각, 트랜지스터(412)의 소스 및 드레인을 규정할 수 있다.
제1 레이아웃 레벨(500A)은 패턴들(502A, 502B, 502C, 502D, 502E, 502F, 502G, 502H, 502I, 및 502J)을 포함한다. 패턴들(502A 내지 502J) 각각은 Y 방향을 따라 연장되고 소스/드레인 상호연결 구조체(예를 들어, MD들)(이하, "MD(502A)," "MD(502B)," "MD(502C)," "MD(502D)," "MD(502E)," "MD(502F)," "MD(502G)," "MD(502H)," "MD(502I)," 및 "MD(502J)")를 형성하도록 구성될 수 있다. MD들(502A 내지 502J) 각각은 대응하는 트랜지스터의 소스 또는 드레인에 전기적으로 결합될 수 있다.
제1 레이아웃 레벨(500A)은 패턴들(503A, 503B, 503C, 503D, 503E, 503F, 503G, 및 503H)을 포함한다. 패턴들(503A 내지 503H)은 비아 상호연결 구조체들(예를 들어, VD들)(이하, "VD(503A)," "VD(503B)," "VD(503C)," "VD(503D)," "VD(503E)," "VD(503F)" "VD(503G)," 및 "VD(503H)")을 형성하도록 구성될 수 있다. VD들(503A 내지 503H) 각각은 대응하는 MD를 상호연결 구조체에 전기적으로 결합시키기 위해 각각의 높이만큼 수직 방향(예를 들어, X축 및 Y축에 직각인 방향)을 따라 연장될 수 있다.
제1 레이아웃 레벨(500A)은 패턴들(504A, 504B, 504C, 및 504D)을 포함한다. 패턴들(504A 내지 504D)은 비아 상호연결 구조체들(예를 들어, VG들)(이하, "VG(504A)," "VG(504B)," "VG(504C)," 및 "VG(504D)")을 형성하도록 구성될 수 있다. VG들(504A 내지 504D) 각각은 대응하는 게이트 구조체를 상호연결 구조체에 전기적으로 결합시키기 위해 각각의 높이만큼 수직 방향(예를 들어, X축 및 Y축에 직각인 방향)을 따라 연장될 수 있다.
제1 레이아웃 레벨(500A)은 패턴들(505A, 505B, 505C, 505D, 및 505E)을 포함한다. 패턴들(505A 내지 505E) 각각은 X축을 따라 연장될 수 있고, 기판의 전측면 위의 최하단 금속화층(예를 들어, M0 층)에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴들(505A 내지 505E)은 본 명세서에서 각각, "M0 트랙(505A)," "M0 트랙(505B)," "M0 트랙(505C)," "M0 트랙(505D)," 및 "M0 트랙(505E)"이라고 지칭된다.
일부 실시 예들에서, 레이아웃 설계(셀)의 제3 경계를 따라 또는 이 위에 배치된 M0 트랙(505A)은 전력 공급 전압(예를 들어, VDD)을 전달하도록 구성될 수 있고, 차폐 금속 트랙으로서 기능할 수 있다. 레이아웃 설계(셀)의 제4 경계를 따라 또는 이 위에 배치된 M0 트랙(505E)은 공급 전압(예를 들어, VSS)을 전달하도록 구성될 수 있고, 차폐 금속 트랙으로서 기능할 수 있다. 이러한 차폐 금속 트랙들은 일부 실시 예들에서, 어느 활성 영역에도 연결되지 않을 수 있다. 도 4에 도시된 바와 같이 트랜지스터들을 연결시키기 위해, M0 트랙들 중 일부는 하나 이상의 M0 절단 패턴에 의해 복수의 부분들로 "절단(cut)"될 수 있다.
예를 들어, M0 트랙(505B)은 절단 패턴들(506A 및 506C)에 의해 다수의 부분들로 절단될 수 있고; M0 트랙(505C)은 절단 패턴(506B)에 의해 다수의 부분들로 절단될 수 있다.
다음으로 도 5b를 참조하면, 다양한 실시 예들에 따라, 기판의 전측면 상에 다수의 상호연결 구조체들을 형성하기 위한 다수의 패턴들을 포함하는 레이아웃 설계(500)의 제2 레이아웃 레벨(500B)이 도시되어 있다. 참조를 위해, M0 트랙들(505A 내지 505E)(도 5a)이 도 5b에 다시 도시된다.
제2 레이아웃 레벨(500B)은 패턴들(506A, 506B, 506C, 506D, 및 506E)을 포함한다. 패턴들(506A 내지 506E) 각각은 Y축을 따라 연장될 수 있고, 다음의 상측 금속화층(예를 들어, M1 층)에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴들(506A 내지 506E)은 본 명세서에서 각각, "M1 트랙(506A)," "M1 트랙(506B)," "M1 트랙(506C)," "M1 트랙(506D)," 및 "M1 트랙(506E)"이라고 지칭된다.
M1 트랙들(506A 내지 506E) 각각은 입력들(A1, A2, B1, 및 B2)(도 4) 중 하나를 수신하거나, 또는 출력(ZN)(도 4)을 제공하도록, 비아 구조체(예를 들어, V0)를 통해, 적어도 하나의 M0 트랙에 전기적으로 결합될 수 있다. 예를 들어, M1 트랙(506A)은 입력(A2)을 수신하도록 비아 구조체(507A)(이하, "V0(507A)")를 통해 M0 트랙(505B)의 절단부에 전기적으로 결합되고; M1 트랙(506B)은 입력(A1)을 수신하도록 비아 구조체(507B)(이하, "V0(507B)")를 통해 M0 트랙(505C)의 절단부에 전기적으로 결합되고; M1 트랙(506C)은 출력(ZN)을 제공하도록 비아 구조체(507C)(이하, "V0(507C)")를 통해 M0 트랙(505B)의 절단부에 전기적으로 결합되고; M1 트랙(506D)은 입력(B1)을 수신하도록 비아 구조체(507D)(이하, "V0(507D)")를 통해 M0 트랙(505C)의 절단부에 전기적으로 결합되며; M1 트랙(506E)은 입력(B2)을 수신하도록 비아 구조체(507E)(이하, "V0(507E)")를 통해 M0 트랙(505B)의 절단부에 전기적으로 결합된다.
이어서 도 5c를 참조하면, 다양한 실시 예들에 따라, 기판의 후측면 상에 다수의 상호연결 구조체들을 형성하기 위한 다수의 패턴들을 포함하는 레이아웃 설계(500)의 제3 레이아웃 레벨(500C)이 도시되어 있다. 참조를 위해, 전측면(도 5a) 상에 형성되는 게이트 구조체들(501A 내지 501F) 및 활성 영역들(206 내지 208)이 도 5c에 다시 도시된다.
제3 레이아웃 레벨(500C)은 패턴들(508, 510, 512, 및 514)을 포함한다. 패턴들(508, 510, 및 514)은 각각 상호연결 구조체 패턴(214 또는 216)의 일례일 수 있고; 패턴(512)은 상호연결 구조체 패턴(218)의 일례일 수 있다(도 2에 도시됨). 패턴들(508 내지 514) 각각은 기판의 후측면 위의 최하단 금속화층(예를 들어, BM0 층)에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴들(508 내지 514)은 본 명세서에서 각각, "BM0 트랙(508)," "BM0 트랙(510)," "BM0 트랙(512)," 및 "BM0 트랙(514)"이라고 지칭된다. 일부 실시 예들에서, BM0 트랙들(508 및 514) 각각은 제1 전력 공급 전압(예를 들어, VSS)을 전달할 수 있고, BM0 트랙(510)은 제2 전력 공급 전압(예를 들어, VDD)을 전달할 수 있는 한편, BM0 트랙(512)은 임의의 전력 공급 전압 이외의 신호를 전달할 수 있다. 도 2의 레이아웃 설계(200)에 대해 논의된 바와 같이, BM0 트랙들(508, 510, 및 514) 각각은 SD 전력 라인(214 또는 216)의 구현일 수 있고, BM0 트랙(512)은 MD 신호 라인(218)의 구현일 수 있다.
BM0 트랙(508)은 패턴(513A)(이하, "BV0(513A)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(208)의 일부분(예를 들어, 도 4의 트랜지스터(412)의 소스)에 전기적으로 결합할 수 있고; BM0 트랙(510)은 패턴(513B)(이하, "BV0(513B)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(206)의 일부분(예를 들어, 도 4의 트랜지스터들(402 및 406)의 각각의 소스들)에 전기적으로 결합할 수 있으며; BM0 트랙(514)은 패턴(513E)(이하, "BV0(513E)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(208)의 일부분(예를 들어, 도 4의 트랜지스터(416)의 소스)에 전기적으로 결합할 수 있다. 이와 같이, BM0 트랙들(508, 510, 및 514) 각각은 회로의 설계에 따라, VDD 또는 VSS 중 어느 하나를 대응하는 노드에 전달하거나 또는 그 외 제공할 수 있다.
BM0 트랙(512)은 패턴(513C)에 의해 형성되는 후측면 비아 구조체(이하, "VB(513C)") 및 패턴(513D)에 의해 형성되는 후측면 비아 구조체 (이하, "VB(513D)")를 통해 활성 영역(208)의 일부분(예를 들어, 도 4에 도시된 바와 같은 트랜지스터들(410 및 414)의 각 드레인들)을 활성 영역(206)의 일부분 (예를 들어 도 4에서 도시된 바와 같은 트랜지스터들(404 및 408)의 각 드레인들)에 전기적으로 결합시킬 수 있다. 구체적으로, BM0 트랙(512)은 세 개의 부분들(512A, 512B, 및 512C)을 가진다. 부분(512A)은 활성 영역(208)과 동일한 방향을 따라 연장됨으로써 오버랩되고, VB(513C)가 또한 활성 영역(208)과 부분(512A) 사이에 배치되고; 부분(512C)은 활성 영역(206)과 동일한 방향을 따라 연장됨으로써 오버랩되고, VB(513D)가 또한 활성 영역(206)과 부분(512C) 사이에 배치된다. 부분(512B)은 상이한 방향을 따라 연장하여, 회로의 설계에 따라, 대응하는 (내부) 노드들을 서로 결합시키기 위해 부분들(512A 및 512C)을 연결시킬 수 있다.
이제 도 6a를 참조하면, 다양한 실시 예들에 따라, 기판의 전측면 상에 다수의 활성 영역들 및 다수의 상호연결 구조체들을 형성하기 위한 다수의 패턴들을 포함하는 레이아웃 설계(600)의 제1 레이아웃 레벨(600A)이 도시되어 있다.
도시된 바와 같이, 제1 레이아웃 레벨(600A)은 활성 영역들(패턴들)(202 및 204)을 포함하며, 다수의 패턴들(601A, 601B, 601C, 601D, 601E, 및 601F)이 활성 영역들(202 및 204)에 걸쳐지도록 Y축을 따라 연장된다. 패턴들(601A 내지 601F)은 각각, 게이트 구조체들(이하, "게이트 구조체(601A)," " 게이트 구조체(601B)," "게이트 구조체(601C)," "게이트 구조체(601D)," "게이트 구조체(601E)," 및 "게이트 구조체(601F)")을 형성하도록 구성된다. 게이트 구조체(601A)는 레이아웃 설계(600)(또는 셀)의 제1 경계를 따라 또는 이 위에 배치될 수 있고, 게이트 구조체(601F)는 레이아웃 설계(600)(또는 셀)의 제2 경계를 따라 또는 이 위에 배치될 수 있다. 게이트 구조체들(601A 및 601F)은 전기적 또는 전도성 경로를 제공하지 않을 수 있고, 게이트 구조체들(601A 및 601F)이 사이에 위치되는 구성요소들에 걸친 전류 누설을 방지하거나 적어도 감소/최소화할 수 있다. 게이트 구조체들(601A 및 601F)은 더미 폴리실리콘 라인들(때때로 PODE들이라고 지칭됨)을 포함할 수 있다. 하나 이상의 전도성 재료(예를 들어, 폴리실리콘(들), 금속(들))로 형성되는 나머지 게이트 구조체들(601B 내지 601E) 각각은 활성 영역들(202 및 204)의 각각의 부분들을 오버레이하여 (도 4에 도시된) 트랜지스터들(402 내지 416) 중 하나 이상을 규정할 수 있다. 대표적인 예로서, 게이트 구조체(601B)는 트랜지스터(412)의 게이트를 규정할 수 있고, 게이트 구조체(601B)의 좌측 및 우측 상에 배치되는 활성 영역(204)의 부분들은 각각, 트랜지스터(412)의 소스 및 드레인을 규정할 수 있다.
제1 레이아웃 레벨(600A)은 패턴들(602A, 602B, 602C, 602D, 602E, 602F, 602G, 602H, 602I, 및 602J)을 포함한다. 패턴들(602A 내지 602J) 각각은 Y 방향을 따라 연장되고 소스/드레인 상호연결 구조체(예를 들어, MD들)(이하, "MD(602A)," "MD(602B)," "MD(602C)," "MD(602D)," "MD(602E)," "MD(602F)," "MD(602G)," "MD(602H)," "MD(602I)," 및 "MD(602J)")를 형성하도록 구성될 수 있다. MD들(602A 내지 602J) 각각은 대응하는 트랜지스터의 소스 또는 드레인에 전기적으로 결합될 수 있다.
제1 레이아웃 레벨(600A)은 패턴들(603A, 603B, 603C, 603D, 603E, 603F, 603G, 및 603H)을 포함한다. 패턴들(603A 내지 603H)은 비아 상호연결 구조체들(예를 들어, VD들)(이하, "VD(603A)," "VD(603B)," "VD(603C)," "VD(603D)," "VD(603E)," "VD(603F)" "VD(603G)," 및 "VD(603H)")을 형성하도록 구성될 수 있다. VD들(603A 내지 603H) 각각은 대응하는 MD를 상호연결 구조체에 전기적으로 결합시키기 위해 각각의 높이만큼 수직 방향(예를 들어, X축 및 Y축에 직각인 방향)을 따라 연장될 수 있다.
제1 레이아웃 레벨(600A)은 패턴들(604A, 604B, 604C, 및 604D)을 포함한다. 패턴들(604A 내지 604D)은 비아 상호연결 구조체들(예를 들어, VG들)(이하, "VG(604A)," "VG(604B)," "VG(604C)," 및 "VG(604D)")을 형성하도록 구성될 수 있다. VG들(604A 내지 604D) 각각은 대응하는 게이트 구조체를 상호연결 구조체에 전기적으로 결합시키기 위해 각각의 높이만큼 수직 방향(예를 들어, X축 및 Y축에 직각인 방향)을 따라 연장될 수 있다.
제1 레이아웃 레벨(600A)은 패턴들(605A, 605B, 605C, 605D, 605E, 및 605F)을 포함한다. 패턴들(605A 내지 605F) 각각은 X축을 따라 연장될 수 있고, 기판의 전측면 위의 최하단 금속화층(예를 들어, M0 층)에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴들(605A 내지 605F)은 본 명세서에서 각각, "M0 트랙(605A)," "M0 트랙(605B)," "M0 트랙(605C)," "M0 트랙(605D)," "M0 트랙(605E)," 및 "M0 트랙(605F)"이라고 지칭된다.
일부 실시 예들에서, 레이아웃 설계(셀)의 제3 경계를 따라 또는 이 위에 배치된 M0 트랙(605A)은 전력 공급 전압(예를 들어, VDD)을 전달하도록 구성될 수 있고, 차폐 금속 트랙으로서 기능할 수 있다. 레이아웃 설계(셀)의 제4 경계를 따라 또는 이 위에 배치된 M0 트랙(605F)은 공급 전압(예를 들어, VSS)을 전달하도록 구성될 수 있고, 차폐 금속 트랙으로서 기능할 수 있다. 이러한 차폐 금속 트랙들은 일부 실시 예들에서, 어느 활성 영역에도 연결되지 않을 수 있다. 도 4에 도시된 바와 같이 트랜지스터들을 연결시키기 위해, M0 트랙들 중 일부는 하나 이상의 M0 절단 패턴에 의해 복수의 부분들로 "절단"될 수 있다. 예를 들어, M0 트랙(605C 및 605E)은 절단 패턴들(606A)에 의해 다수의 부분들로 각각 절단될 수 있고; M0 트랙(605D)은 절단 패턴(606B)에 의해 다수의 부분들로 절단될 수 있으며; M0 트랙(605E)은 절단 패턴(606C)에 의해 다수의 부분들로 절단될 수 있다.
다음으로 도 6b를 참조하면, 다양한 실시 예들에 따라, 기판의 전측면 상에 다수의 상호연결 구조체들을 형성하기 위한 다수의 패턴들을 포함하는 레이아웃 설계(600)의 제2 레이아웃 레벨(600B)이 도시되어 있다. 참조를 위해, M0 트랙들(605A 내지 605F)(도 6a)이 도 6b에 다시 도시된다.
제2 레이아웃 레벨(600B)은 패턴들(606A, 606B, 606C, 606D, 및 606E)을 포함한다. 패턴들(606A 내지 606E) 각각은 Y축을 따라 연장될 수 있고, 다음의 상측 금속화층(예를 들어, M1 층)에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴들(606A 내지 606E)은 본 명세서에서 각각, "M1 트랙(606A)," "M1 트랙(606B)," "M1 트랙(606C)," "M1 트랙(606D)," 및 "M1 트랙(606E)"이라고 지칭된다.
M1 트랙들(606A 내지 606E) 각각은 입력들(A1, A2, B1, 및 B2)(도 4) 중 하나를 수신하거나, 또는 출력(ZN)(도 4)을 제공하도록, 비아 구조체(예를 들어, V0)를 통해, 적어도 하나의 M0 트랙에 전기적으로 결합될 수 있다. 예를 들어, M1 트랙(606A)은 입력(A2)을 수신하도록 비아 구조체(607A)(이하, "V0(607A)")를 통해 M0 트랙(605C)의 절단부에 전기적으로 결합되고; M1 트랙(606B)은 입력(A1)을 수신하도록 비아 구조체(607B)(이하, "V0(607B)")를 통해 M0 트랙(605D)의 절단부에 전기적으로 결합되고; M1 트랙(606C)은 출력(ZN)을 제공하도록 각각, 비아 구조체들(607C)(이하, "V0(607C)") 및 비아 구조체들(607D)(이하, "V0(607D)")을 통해 M0 트랙(605C)의 절단부 및 M0 트랙(605E)의 절단부에 전기적으로 결합되고; M1 트랙(606D)은 입력(B1)을 수신하도록 비아 구조체(607E)(이하, "V0(607E)")를 통해 M0 트랙(605D)의 절단부에 전기적으로 결합되며; M1 트랙(606E)은 입력(B2)을 수신하도록 비아 구조체(607F)(이하, "V0(607F)")를 통해 M0 트랙(605B)의 절단부에 전기적으로 결합된다.
이어서 도 6c를 참조하면, 다양한 실시 예들에 따라, 기판의 후측면 상에 다수의 상호연결 구조체들을 형성하기 위한 다수의 패턴들을 포함하는 레이아웃 설계(600)의 제3 레이아웃 레벨(600C)이 도시되어 있다. 참조를 위해, 전측면(도 6a) 상에 형성되는 게이트 구조체들(601A 내지 601F) 및 활성 영역들(202 내지 204)이 도 6c에 다시 도시된다.
제3 레이아웃 레벨(600C)은 패턴들(608 및 610)을 포함한다. 패턴들(608 및 610)은 각각 도 2에 도시된 상호연결 구조체 패턴(210 또는 212)의 일부분의 일례일 수 있다. 패턴들(608 및 610) 각각은 기판의 후측면(예를 들어, BM0 층) 위의 최하단 금속화층에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴(608 내지 610)은 본 명세서에서 각각, "BM0 트랙(608)" 및 "BM0 트랙(610)"이라고 지칭된다. 일부 실시 예들에서, BM0 트랙(608)은 제1 전력 공급 전압(예를 들어, VDD)을 전달할 수 있고, BM0 트랙(610)은 제2 전력 공급 전압(예를 들어, VSS)을 전달할 수 있다. 도 2의 레이아웃 설계(200)에 대해 논의된 바와 같이, BM0 트랙들(608 및 610) 각각은 SD 전력 라인(210 또는 212)의 구현일 수 있다.
BM0 트랙(608)은 패턴(613A)(이하, "VB(613A)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(204)의 일부분(예를 들어, 도 4의 트랜지스터들(402 및 406)의 각각의 소스들)에 전기적으로 결합할 수 있고; BM0 트랙(610)은 패턴(613B)(이하, "VB(613B)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(202)의 일부분(예를 들어, 도 4의 트랜지스터(412)의 소스)에 그리고 패턴(613C)(이하, "VB(613C)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(202)의 일부분(예를 들어, 도 4의 트랜지스터(416)의 소스)에 전기적으로 결합할 수 있다. 이와 같이, BM0 트랙들(608 및 610) 각각은 회로의 설계에 따라, VDD 또는 VSS 중 어느 하나를 대응하는 노드에 전달하거나 또는 그 외 제공할 수 있다.
도 7은 SC(키 작은 셀) 로우(203), 예를 들어, 도 2의 셀(290) 위에 배치될 OAI 논리 회로에 대응하는 셀의 레이아웃 설계(700)를 도시한다. 도 8은 TC(키 큰 셀) 로우(201) 위에 배치될 OAI 논리 회로에 대응하는 셀의 레이아웃 설계(800)를 도시한다. OAI 논리 회로는 p형 트랜지스터들 사이의 내부 연결이 n형 트랜지스터들 사이의 내부 연결로 대체되는 것을 제외하고는 도 4에 대해 논의된 AOI 논리 회로와 유사하며, 이는 전측면 구조체들/피처들을 형성하기 위한 패턴들을 실질적으로 변경하지 않을 수 있다. 이에 따라, 도 7 및 도 8에서, 레이아웃 설계들(700 및 800) 각각은 후측면 상호연결 구조체들을 형성하기 위한 패턴들을 보여주는 레이아웃 레벨을 포함하는 한편, 전측면 상에 활성 영역들 및 게이트 구조체들을 형성하기 위한 패턴들은 참조를 위해 존재한다.
먼저 도 7을 참조하면, 활성 영역들(206-208) 및 게이트 구조체들(701A 내지 701F)이 존재하며, 레이아웃 설계(레벨)(700)는 패턴들(702, 704, 706, 및 708)을 포함한다. 패턴들(702, 704, 및 708)은 각각 상호연결 구조체 패턴(214 또는 216)의 일례일 수 있고; 패턴(706)은 상호연결 구조체 패턴(218)의 일례일 수 있다(도 2에 도시됨). 패턴들(702 내지 708) 각각은 기판의 후측면 위의 최하단 금속화층(예를 들어, BM0 층)에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴들(702 내지 708)은 본 명세서에서 각각, "BM0 트랙(702)," "BM0 트랙(704)," "BM0 트랙(706)," 및 "BM0 트랙(708)"이라고 지칭된다. 일부 실시 예들에서, BM0 트랙(702)은 제1 전력 공급 전압(예를 들어, VSS)을 전달할 수 있고, BM0 트랙들(704 및 708) 각각은 제2 전력 공급 전압(예를 들어, VDD)을 전달할 수 있는 한편, BM0 트랙(706)은 임의의 전력 공급 전압 이외의 신호를 전달할 수 있다. 도 2의 레이아웃 설계(200)에 대해 논의된 바와 같이, BM0 트랙들(702, 704, 및 708) 각각은 SD 전력 라인(214 또는 216)의 구현일 수 있고, BM0 트랙(706)은 MD 신호 라인(218)의 구현일 수 있다.
BM0 트랙(702)은 패턴(709A)(이하, "VB(709A)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(208)의 일부분에 전기적으로 결합할 수 있고; BM0 트랙(704)은 패턴(709B)(이하, "VB(709B)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(206)의 일부분에 전기적으로 결합할 수 있으며; BM0 트랙(708)은 패턴(709E)(이하, "VB(709E)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(206)의 일부분에 전기적으로 결합할 수 있다. 이와 같이, BM0 트랙들(702, 704, 및 708) 각각은 회로의 설계에 따라, VDD 또는 VSS 중 어느 하나를 대응하는 노드에 전달하거나 또는 그 외 제공할 수 있다.
BM0 트랙(706)은 활성 영역(206)의 일부분을 패턴(709C)(이하, "VB(709C)")에 의해 형성되는 후측면 비아 구조체 및 패턴(709D)(이하, "VB(709D)")에 의해 형성되는 후측면 비아 구조체를 통해 활성 영역(208)의 일부분에 전기적으로 결합할 수 있다. 구체적으로, BM0 트랙(706)은 세 개의 부분들(706A, 706B, 및 706C)을 가진다. 부분(706A)은 활성 영역(208)과 동일한 방향을 따라 연장됨으로써 오버랩되고, VB(709D)가 또한 활성 영역(208)과 부분(706A) 사이에 배치되고; 부분(706C)은 활성 영역(206)과 동일한 방향을 따라 연장됨으로써 오버랩되고, VB(709C)가 또한 활성 영역(206)과 부분(706C) 사이에 배치된다. 부분(706B)은 상이한 방향을 따라 연장하여, 회로의 설계에 따라, 대응하는 (내부) 노드들을 서로 결합시키기 위해 부분들(706A 및 706C)을 연결시킬 수 있다.
이어서 도 8을 참조하면, 활성 영역들(202-204) 및 게이트 구조체들(801A 내지 801F)이 존재하며, 레이아웃 설계(레벨)(800)는 패턴들(802 및 804)을 포함한다. 패턴들(802 및 804)은 각각 도 2에 도시된 상호연결 구조체 패턴(210 또는 212)의 일부분의 일례일 수 있다. 패턴들(802 및 804) 각각은 기판의 후측면(예를 들어, BM0 층) 위의 최하단 금속화층에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴(802 및 804)은 본 명세서에서 각각, "BM0 트랙(802)" 및 "BM0 트랙(804)"이라고 지칭된다. 일부 실시 예들에서, BM0 트랙(802)은 제1 전력 공급 전압(예를 들어, VDD)을 전달할 수 있고, BM0 트랙(804)은 제2 전력 공급 전압(예를 들어, VSS)을 전달할 수 있다. 도 2의 레이아웃 설계(200)에 대해 논의된 바와 같이, BM0 트랙들(802 및 804) 각각은 SD 전력 라인(210 또는 212)의 구현일 수 있다.
BM0 트랙(802)은 패턴(805A)(이하, "VB(805A)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(204)의 일부분에 그리고 패턴(805C)(이하, "VB(805C)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(204)의 일부분에 전기적으로 결합할 수 있고; BM0 트랙(804)은 패턴(805B)(이하, "VB(805B)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(202)의 일부분에 전기적으로 결합할 수 있다. 이와 같이, BM0 트랙들(802 및 804) 각각은 회로의 설계에 따라, VDD 또는 VSS 중 어느 하나를 대응하는 노드에 전달하거나 또는 그 외 제공할 수 있다.
도 9를 참조하면, 예시적인 회로(900)의 회로도가 도시되어 있다. 회로(900)는 스캔 D 플립플롭 회로, 또는 스캔 입력을 갖는 D 플립플롭 회로(이하, "SDF" 회로)를 포함한다. SDF 회로는 일반적으로 도 9에 도시된 바와 같이, 다수의 트랜지스터들의 조합으로 구성된다. SDF 회로는 기능 입력 "D"로서 작용하는 하나의 입력 및 "스캔 인(Scan-In; SI) 입력"으로서 작용하는 다른 입력을 갖는 멀티플렉서(MUX)를 갖는 D 플립플롭을 포함한다. MUX의 선택 비트를 제어하는 데에는 "스캔/테스트 인에이블(Scan/Test Enable; SE/TE)"이 사용된다. 나아가, 클록 신호는 입력 "CP"를 통해 공급되고, SDF 회로는 출력 "Q"를 가진다. SDF 회로의 기능을 수행하기 위해(예를 들어, 입력이 교류원으로부터 올 수 있게 하는 D 플립플롭), 트랜지스터들은 서로 그리고 전력 공급 전압들(VDD와 VSS) 사이에 전기적으로 결합된다. 도 9에 도시된 바와 같이, 트랜지스터들의 일부는 p형 트랜지스터로서 구현될 수 있고, 트랜지스터들의 일부는 n형 트랜지스터로서 구현될 수 있다. 그러나, 트랜지스터들 각각은 임의의 다양한 다른 전도 유형의 트랜지스터로서 구현될 수 있다는 것이 이해된다.
도 10a, 도 10b, 도 10c, 내지 도 10d는 SC(키 작은 셀) 로우(203) 및 TC(키 큰 셀) 로우(201), 예를 들어, 도 2의 셀(260) 위에 배치될 SDF 회로(900)(도 9)에 대응하는 셀의 레이아웃 설계(1000)를 도시한다. 도 10a 내지 도 10d의 레이아웃 설계(1000)는 셀(260)의 다양한 레이아웃 레벨들을 도시하며, 레이아웃 레벨들 중 세 개는 기판의 전측면 상에 구조체들/피처를 형성하기 위한 패턴들을 포함하고, 레이아웃 레벨들 중 하나는 기판의 후측면 상에 구조체/피처를 형성하기 위한 패턴들을 포함한다. 도 10a 내지 도 10d에 도시된 레이아웃 설계(1000)는 이들의 위에서 보이고, 이에 따라, 도 10a 내지 도 10d에서, 전측면 피처들/구조체들을 형성하기 위한 패턴들이 후측면 피처들/구조체들을 형성하기 위해 패턴들 위에 있다는 점에 유의한다.
먼저 도 10a를 참조하면, 다양한 실시 예들에 따라, 기판의 전측면 상에 다수의 활성 영역들 및 다수의 상호연결 구조체들을 형성하기 위한 다수의 패턴들을 포함하는 레이아웃 설계(1000)의 제1 레이아웃 레벨(1000A)이 도시되어 있다.
도시된 바와 같이, 제1 레이아웃 레벨(1000A)은 활성 영역들(패턴들)((키 큰 셀 로우(201)의) 202-204 및 (키 작은 셀 로우(203)의) 206-208)을 포함하며, 다수의 패턴들(1001A, 1001B, 1001C, 1001D, 1001E, 1001F, 1001G, 1001H, 1001I, 1001J, 및 1001K)이 활성 영역들(202 내지 208)에 걸쳐지도록 Y축을 따라 연장된다. 패턴들(1001A 내지 1001K)은 각각, 게이트 구조체들(이하, "게이트 구조체(1001A)," " 게이트 구조체(1001B)," " 게이트 구조체(1001C)," " 게이트 구조체(1001D)," " 게이트 구조체(1001E)," 게이트 구조체(1001F)," " 게이트 구조체(1001G)," "게이트 구조체(1001H)," "게이트 구조체(1001I)," " 게이트 구조체(1001J)," 및 "게이트 구조체(1001K)")을 형성하도록 구성된다.
게이트 구조체(1001A)는 레이아웃 설계(1000)(또는 셀)의 제1 경계를 따라 또는 이 위에 배치될 수 있고, 게이트 구조체(1001F)는 레이아웃 설계(1000)(또는 셀)의 제2 경계를 따라 또는 이 위에 배치될 수 있다. 게이트 구조체들(1001A 및 1001K)은 전기적 또는 전도성 경로를 제공하지 않을 수 있고, 게이트 구조체들(1001A 및 1001K)이 사이에 위치되는 구성요소들에 걸친 전류 누설을 방지하거나 적어도 감소/최소화할 수 있다. 게이트 구조체들(1001A 및 1001K)은 더미 폴리실리콘 라인들(때때로 PODE들이라고 지칭됨)을 포함할 수 있다. 하나 이상의 전도성 재료(예를 들어, 폴리실리콘(들), 금속(들))로 형성되는 나머지 게이트 구조체들(1001B 내지 1001J) 각각은 활성 영역들(202 내지 208)의 각각의 부분들을 오버레이하여 (도 9에 도시된) SDF 회로(900)의 트랜지스터들을 규정할 수 있다.
제1 레이아웃 레벨(1000A)은 다수의 패턴들(1003)을 포함한다. 패턴들(1003) 각각은 Y 방향을 따라 연장될 수 있고, 소스/드레인 상호연결 구조체(예를 들어, MD)(이하, "MD(1003)")를 형성하도록 구성될 수 있다. MD들 각각은 대응하는 트랜지스터의 소스 또는 드레인, 예를 들어, 게이트 구조체에 의해 오버레이되지 않는 각 활성 영역들(202 내지 208) 중의 부분에 전기적으로 결합될 수 있다.
제1 레이아웃 레벨(1000A)은 다수의 패턴들(1005)을 포함한다. 패턴들(1005)은 각각 비아 상호연결 구조체(예를 들어, VD)(이하, "VD(1005)")를 형성하도록 구성될 수 있다. VD들(1005) 각각은 대응하는 MD를 상호연결 구조체에 전기적으로 결합시키기 위해 각각의 높이만큼 수직 방향(예를 들어, X축 및 Y축에 직각인 방향)을 따라 연장될 수 있다.
제1 레이아웃 레벨(1000A)은 다수의 패턴들(1007)을 포함한다. 패턴들(1007)은 각각 비아 상호연결 구조체들(예를 들어, VG)(이하, "VG(1007)")을 형성하도록 구성될 수 있다. VG들(1007) 각각은 대응하는 게이트 구조체를 상호연결 구조체에 전기적으로 결합시키기 위해 각각의 높이만큼 수직 방향(예를 들어, X축 및 Y축에 직각인 방향)을 따라 연장될 수 있다.
다음으로 도 10b를 참조하면, 다양한 실시 예들에 따라, 기판의 전측면 상에 다수의 상호연결 구조체들을 형성하기 위한 다수의 패턴들을 포함하는 레이아웃 설계(1000)의 제2 레이아웃 레벨(1000B)이 도시되어 있다. 참조를 위해, 게이트 구조체들(1001A 내지 1001K)(도 10a)이 도 10b에 다시 도시된다.
제2 레이아웃 레벨(1000B)은 패턴들(1010A, 1010B, 1010C, 1010D, 1010E, 1010F, 1010G, 1010H, 1010I, 및 1010J)을 포함한다. 패턴들(1010A 내지 1010J) 각각은 X축을 따라 연장될 수 있고, 기판의 전측면 위의 최하단 금속화층(예를 들어, M0 층)에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴들(1010A 내지 1010J)은 본 명세서에서 각각, "M0 트랙(1010A)," "M0 트랙(1010B)," "M0 트랙(1010C)," "M0 트랙(1010D)," "M0 트랙(1010E)," "M0 트랙(1010F)," "M0 트랙(1010G)," "M0 트랙(1010H)," "M0 트랙(1010I)," 및 "M0 트랙(1010J)"이라고 지칭된다.
일부 실시 예들에서, 레이아웃 설계(셀)의 제3 경계를 따라 또는 이 위에 배치된 M0 트랙(1010A)은 전력 공급 전압(예를 들어, VDD)을 전달하도록 구성될 수 있고, 차폐 금속 트랙으로서 기능할 수 있다. 레이아웃 설계(셀)의 제4 경계를 따라 또는 이 위에 배치된 M0 트랙(1010J)은 공급 전압(예를 들어, VSS)을 전달하도록 구성될 수 있고, 차폐 금속 트랙으로서 기능할 수 있다. 이러한 차폐 금속 트랙들은 일부 실시 예들에서, 어느 활성 영역에도 연결되지 않을 수 있다. 도 9에 도시된 바와 같이 트랜지스터들을 연결시키기 위해, M0 트랙들 중 일부는 하나 이상의 M0 절단 패턴 예를 들어, 1011에 의해 복수의 부분들로 "절단(cut)"될 수 있다.
다음으로 도 10c를 참조하면, 다양한 실시 예들에 따라, 기판의 전측면 상에 다수의 상호연결 구조체들을 형성하기 위한 다수의 패턴들을 포함하는 레이아웃 설계(1000)의 제3 레이아웃 레벨(1000C)이 도시되어 있다. 참조를 위해, 게이트 구조체들(1001A 내지 1001K)(도 10a)이 도 10c에 다시 도시된다.
제3 레이아웃 레벨(1000C)은 패턴들(1012A, 1012B, 1012C, 1012D, 1012E, 1012F, 1012G, 1012H, 1012I, 1012J, 및 1012K)을 포함한다. 패턴들(1012A 내지 1012K) 각각은 Y축을 따라 연장될 수 있고, 다음의 상측 금속화층(예를 들어, M1 층)에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴들(1012A 내지 1012K)은 본 명세서에서 각각, "M0 트랙(1012A)," "M0 트랙(1012B)," "M0 트랙(1012C)," "M0 트랙(1012D)," "M0 트랙(1012E)," "M0 트랙(1012F)," "M0 트랙(1012G)," "M0 트랙(1012H)," "M0 트랙(1012I)," "M0 트랙(1012J)," 및 "M0 트랙(1012K)"이라고 지칭된다.
M1 트랙들(1012A 내지 1012K) 각각은 입력들(SI, D, SE, 및 CP)(도 9) 중 하나를 수신하거나, 또는 출력(Q)(도 9)을 제공하도록, 비아 구조체(예를 들어, V0)를 통해, 적어도 하나의 M0 트랙에 전기적으로 결합될 수 있다. 예를 들어, M1 트랙(1012A)은 입력(SI)을 수신하도록 비아 구조체(1013A)(이하, "1013A")를 통해 M0 트랙(1010C)의 절단부에 전기적으로 결합되고; M1 트랙(1012B)은 출력(Q)을 제공하도록 비아 구조체(1013B)(이하, "1013B")를 통해 M0 트랙(1010I)의 절단부에 전기적으로 결합되고; M1 트랙(1012D)은 입력(D)을 수신하도록 비아 구조체(1013C)(이하, "1013C")를 통해 M0 트랙(1010C)의 절단부에 전기적으로 결합되고; M1 트랙(1012E)은 입력(SE)을 수신하도록 비아 구조체(1013D)(이하, "1013D")를 통해 M0 트랙(1010E)의 절단부에 전기적으로 결합되며; M1 트랙(1012K)은 입력(CP)을 수신하도록 비아 구조체(1013E)(이하, "1013E")를 통해 M0 트랙(1010H)의 절단부에 전기적으로 결합된다.
이어서 도 10d를 참조하면, 다양한 실시 예들에 따라, 기판의 후측면 상에 다수의 상호연결 구조체들을 형성하기 위한 다수의 패턴들을 포함하는 레이아웃 설계(1000)의 제4 레이아웃 레벨(1000D)이 도시되어 있다. 참조를 위해, 전측면(도 10a) 상에 형성되는 게이트 구조체들(1001A 내지 1001K) 및 활성 영역들(202 내지 208)이 도 10d에 다시 도시된다.
제4 레이아웃 레벨(1000D)은 패턴들(1014, 1016, 1018, 1020, 1022, 1024, 1026, 및 1028)을 포함한다. 패턴들(1014, 1018, 1022, 및 1024)은 각각 상호연결 구조체 패턴(214 또는 216)의 일례일 수 있고; 패턴들(1016 및 1020)은 상호연결 구조체 패턴(218)의 일례일 수 있으며; 패턴들(1026 및 1028)은 상호연결 구조체 패턴(210 또는 212)의 일부분의 일례일 수 있다(도 2에 도시됨). 패턴들(1014 내지 1028) 각각은 기판의 후측면 위의 최하단 금속화층(예를 들어, BM0 층)에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴들(1014 내지 1028)은 본 명세서에서 각각, "BM0 트랙(1014)," "BM0 트랙(1016)," "BM0 트랙(1018)," "BM0 트랙(1020)," "BM0 트랙(1022)," "BM0 트랙(1024)," "BM0 트랙(1026)," 및 "BM0 트랙(1028)"이라고 지칭된다. BM0 트랙들(1022 및 1024)은 도 10에 도시된 바와 같이, 각각, BM0 트랙(1026)에 접해 있을 수 있다. 일부 실시 예들에서, BM0 트랙들(1022, 1024 및 1026) 각각은 제1 전력 공급 전압(예를 들어, VSS)을 전달할 수 있고, BM0 트랙들(1014, 1018, 및 1028)은 제2 전력 공급 전압(예를 들어, VDD)을 전달할 수 있는 한편, BM0 트랙들(1016 및 1020) 각각은 임의의 전력 공급 전압 이외의 신호를 전달할 수 있다. 도 2의 레이아웃 설계(200)에 대해 논의된 바와 같이, BM0 트랙들(1014, 1018, 1022, 1024, 1026, 및 1028) 각각은 SD 전력 라인(214 또는 216)의 구현일 수 있고, BM0 트랙들(1016 및 1020)(한 방향을 따라 연장되더라도)은 MD 신호 라인(218)의 구현일 수 있다.
BM0 트랙(1014)은 패턴(1031A)(이하, "VB(1031A)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(206)의 일부분에 전기적으로 결합할 수 있고; BM0 트랙(1018)은 패턴(1031D)(이하, "VB(1031D)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(206)의 일부분에 전기적으로 결합할 수 있고; BM0 트랙(1022)은 패턴(1031E)(이하, "VB(1031E)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(208)의 일부분에 전기적으로 결합할 수 있고; BM0 트랙(1024)은 패턴(1031H)(이하, "VB(1031H)")에 의해 형성되는, 후측면 비아 구조체를 통해 활성 영역(208)의 일부분에 전기적으로 결합할 수 있고; BM0 트랙(1026)은 각각, 패턴(1031I)(이하, "VB(1031I)")에 의해 형성되는 후측면 비아 구조체, 패턴(1031J)(이하, "VB(1031J)")에 의해 형성되는 후측면 비아 구조체, 및 패턴(1031K)(이하, "VB(1031K)")에 의해 형성되는 후측면 비아 구조체를 통해 활성 영역(202)의 다수의 부분들에 전기적으로 결합할 수 있으며; BM0 트랙(1028)은 각각, 패턴(1031L)(이하, "VB(1031L)")에 의해 형성되는 후측면 비아 구조체, 패턴(1031M)(이하, "VB(1031M)")에 의해 형성되는 후측면 비아 구조체, 및 패턴(1031N)(이하, "VB(1031N)")에 의해 형성되는 후측면 비아 구조체를 통해 활성 영역(204)의 다수의 부분들에 전기적으로 결합할 수 있다. 이와 같이, BM0 트랙들(1014, 1018, 1022, 1024, 1026, 및 1028) 각각은 회로의 설계에 따라, VDD 또는 VSS 중 어느 하나를 대응하는 노드에 전달하거나 또는 그 외 제공할 수 있다.
BM0 트랙(1016)은 활성 영역(206)의 일부분을 패턴(1031B)(이하, "VB(1031B)")에 의해 형성되는 후측면 비아 구조체 및 패턴(1031C)(이하, "VB(1031C)")에 의해 형성되는 후측면 비아 구조체를 통해 활성 영역(206)의 또 다른 부분에 전기적으로 결합할 수 있다. BM0 트랙(1020)은 활성 영역(208)의 일부분을 패턴(1031F)(이하, "VB(1031F)")에 의해 형성되는 후측면 비아 구조체 및 패턴(1031G)(이하, "VB(1031G)")에 의해 형성되는 후측면 비아 구조체를 통해 활성 영역(208)의 또 다른 부분에 전기적으로 결합할 수 있다. BM0 트랙들(1016 및 1020) 각각은 회로의 설계에 따라, 대응하는 (내부) 노드들을 서로 결합시키기 위해 활성 영역의 상이한 부분들을 결합시킬 수 있다.
도 11은 하나의 SC 로우(203) 및 두 개의 TC 로우들(201) 위에 배치될 다단 인버터에 대응하는 셀, 예를 들어, 도 2의 셀(250)의 레이아웃 설계(1100)를 도시한다. 레이아웃 설계들(1100)은 후측면 상호연결 구조체들을 형성하기 위한 패턴들을 보여주는 레이아웃 레벨을 포함하는 한편, 전측면 상에 활성 영역들 및 게이트 구조체들을 형성하기 위한 패턴들은 참조를 위해 존재한다.
도시된 바와 같이, TC 로우들(201) 중 하나(예를 들어, 상측 TC 로우(201))의 활성 영역(204) 및 SC 로우(203)의 활성 영역(206)은 서로 병합되어 레이아웃 설계(1100)에서 보다 넓은 제1 활성 영역을 형성한다. 유사하게, TC 로우들(201) 중 다른 하나(예를 들어, 하측 TC 로우(201))의 활성 영역(202) 및 SC 로우(203)의 활성 영역(208)은 서로 병합되어 레이아웃 설계(1100)에서 보다 넓은 제2 활성 영역을 형성한다. 활성 영역들(202, 206과 병합된 204, 202와 병합된 208, 및 204), 및 게이트 구조체들(1101A 내지 1101F)이 존재하며, 레이아웃 설계(레벨)(1100)는 패턴들(1102, 1104, 1106, 1108, 1110, 1112, 1114, 1116, 1118, 및 1120)을 포함한다. 패턴들(1102 내지 1120) 각각은 기판의 후측면 위의 최하단 금속화층(예를 들어, BM0 층)에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴들(1102, 1104, 1106, 1108, 1110, 1112, 1114, 1116, 1118, 및 1120)은 본 명세서에서 각각, "BM0 트랙(1102)," "BM0 트랙(1104)," "BM0 트랙(1106)," "BM0 트랙(1108)," "BM0 트랙(1110)," "BM0 트랙(1112)," "BM0 트랙(1114)," "BM0 트랙(1116)," "BM0 트랙(1118)," 및 "BM0 트랙(1120)"이라고 지칭된다.
일부 실시 예들에서, BM0 트랙들(1102, 1112, 1114, 1116, 및 1118) 각각은 제1 전력 공급 전압(예를 들어, VSS)을 전달할 수 있고, BM0 트랙들(1104, 1006, 1108, 1110, 및 1120)은 제2 전력 공급 전압(예를 들어, VDD)을 전달할 수 있다. 도시된 바와 같이, 일부 실시 예들에서, BM0 트랙들(1106, 1108, 및 1100) 각각은 M0 트랙(1104)과 접해 있을 수 있고, BM0 트랙들(1112, 1114, 및 1116) 각각은 M0 트랙(1118)과 접해 있을 수 있다. 도 2의 레이아웃 설계(200)에 대해 논의된 바와 같이, BM0 트랙들(1102 내지 1120) 각각은 SD 전력 라인(210 또는 212)의 구현일 수 있다.
BM0 트랙들(1104와 1106, 1104와 1108, 및 1104와 1110)의 접하는 부분들은 각각 패턴들(1109A(이하 "VB(1109A)"), 1109B(이하 "VB(1109B)"), 및 1109C(이하 "VB(1109C)")에 의해 형성되는 다수의 후측면 비아 구조체들을 통해 병합된 활성 영역의 각 부분들(204 및 206)에 전기적으로 결합될 수 있다. BM0 트랙들(1118와 1112, 1118와 1114, 및 1118와 1116)의 접하는 부분들은 각각 패턴들(1109D(이하 "VB(1109D)"), 1109E(이하 "VB(1109E)"), 및 1109F(이하 "VB(1109F)")에 의해 형성되는 다수의 후측면 비아 구조체들을 통해 병합된 활성 영역의 각 부분들(208 및 202)에 전기적으로 결합될 수 있다. 이와 같이, BM0 트랙들(1102 내지 1120) 각각은 회로의 설계에 따라, VDD 또는 VSS 중 어느 하나를 대응하는 노드에 전달하거나 또는 그 외 제공할 수 있다.
위에서 논의된 바와 같은 레이아웃 설계들이 기판의 후측면 위의 최하단 금속화층(BM0 층)을 도시하지만, 레이아웃 설계들 각각은 기판의 후측면 위에 배치되는 임의의 수의 금속화층을 포함할 수 있다는 것이 이해되어야 한다. 도 12는 BM0 층의 위에 후측면 상호연결 구조체들을 형성하기 위한 다수의 패턴들을 포함하는 레이아웃 설계(1200)를 도시한다. 레이아웃 설계(1200)는 레이아웃 설계(200)(도 2)의 일부분일 수 있다. 예를 들어, 도 12에서, 레이아웃 설계(1200)는 두 개의 TC 로우들(201) 사이에 끼워진 하나의 SC 로우(203), 및 다수의 BM0 트랙들(210 내지 218)을 포함한다.
나아가, 레이아웃 설계(1200)는 패턴들(1210A, 1210B, 1210C, 1210D, 1210E, 1210F, 1210G, 1210H, 1210I, 및 1210J)을 포함한다. 패턴들(1210A 내지 1210J) 각각은 BM0 층 다음의 상측 금속화층(예를 들어, BM1 층)에 상호연결 구조체를 형성하도록 구성될 수 있다. 패턴들(1210A, 1210B, 1210C, 1210D, 1210E, 1210F, 1210G, 1210H, 1210I, 및 1210J)은 본 명세서에서 각각, "BM1 트랙(1210A)," "BM1 트랙(1210B)," "BM1 트랙(1210C)," "BM1 트랙(1210D)," "BM1 트랙(1210E)," "BM1 트랙(1210F)," "BM1 트랙(1210G)," "BM1 트랙(1210H)," "BM1 트랙(1210I)," 및 "BM1 트랙(1210J)"이라고 지칭된다. 일부 실시 예들에서, BM1 트랙들(1210A 내지 1210J) 각각은 전력 공급 전압을 전달하도록 구성되는 BM0 트랙들, 예를 들어 BM0 트랙들(210 및 212)의 연장 방향에 직각인 방향(예를 들어, Y축)을 따라 연장될 수 있다. 일부 실시 예들에서, BM1 트랙들(1210A, 1210C, 1210E, 1210G, 및 1210I)은 각각 제1 전력 공급 전압(예를 들어, VDD)을 전달할 수 있고, BM1 트랙들(1210B, 1210D, 1210F, 1210H, 및 1210J)은 제2 전력 공급 전압(예를 들어, VSS)을 전달할 수 있다. BM1 트랙들 각각은 패턴들(1213)(이하, "VB0(1213)")에 의해 형성되는 하나 이상의 후측면 비아 구조체(예를 들어, VB0)를 통해 BM0 트랙들 중 하나 이상에 전기적으로 결합될 수 있다.
도 13은 위에서 설명된 피처들/구조체들을 포함하는 반도체 디바이스(1300)의 단면도를 도시한다. 도 13의 단면도는 반도체 디바이스(1300) - GAA FET 디바이스로서 구현됨 - 의 채널의 길이 방향을 따라 절단된다. 도 13은 위에서 논의된 구조체들의 상대적인 공간 구성들을 도시하기 위해 단순화되고, 이에 따라 완성된 GAA FET 디바이스의 하나 이상의 피처/구조체가 도 13에 도시되지 않을 수 있다는 것이 이해되어야 한다.
(후측면 상호연결 구조체들을 형성할 때 제거됨에 따라, 점선으로 둘러싸이는) 기판의 전측면 상에서, 반도체 디바이스(1300)는 채널들로서 형성되는 부분들(1304) 및 소스/드레인 구조체들로서 형성되는 부분들(1306)을 갖는 활성 영역(1302)을 포함한다. 다양한 실시 예들에서, 채널(1304)은 서로 수직으로 이격되는 하나 이상의 나노구조체(예를 들어, 나노시트, 나노와이어)를 포함한다. 반도체 디바이스(1300)는 각각이 대응하는 채널(1304)의 나노구조체들 주위를 둘러싸는 다수의 (예를 들어, 금속) 게이트 구조체들(1308)을 포함한다. 반도체 디바이스(1300)는 소스/드레인 구조체(1306) 위에, 다수의 MD들(1310)을 포함하며, 이들 중 일부는 위에 형성되는 VD들(1312)과 결합된다. 반도체 디바이스(1300)는 게이트 구조체(1308) 위에, 다수의 VG들(1314)을 포함한다. VD(1312)는 MD(1310)를 제1 M0 트랙(1316)에 결합시킬 수 있다. VG(1314)는 게이트 구조체(1308)를 제2 M0 트랙(1316)에 결합시킬 수 있다. 반도체 디바이스(1300)는 M0 트랙(1316) 위에, 다수의 V0들(1318)을 포함하여 M0 트랙들(1316)을 다수의 M1 트랙들(1320)에 결합시킨다. 기판의 후측면 상에서, 반도체 디바이스(1300)는 소스/드레인 구조체(1306)를 BM0 트랙(1324)에 각각 결합시킬 수 있는 다수의 VB들(1322)을 포함한다. 나아가, 반도체 디바이스(1300)는 BM0 트랙(1324) 위에, BM0 트랙(1324)을 BM1 트랙(1328)에 각각 결합시킬 수 있는 다수의 VB0들(1326)을 포함한다.
도 14는 일부 실시 예들에 따른, 반도체 디바이스를 형성하거나 제조하는 방법(1400)의 흐름도이다. 추가적인 동작들이 도 14에 도시된 방법(1400) 이전, 동안, 및/또는 이후에 수행될 수 있다는 것이 이해된다. 일부 실시 예들에서, 방법(1400)은 본 명세서에서 개시된 바와 같은 다양한 레이아웃 설계들에 따라, 반도체 디바이스를 형성하는 데 사용 가능하다.
방법(1400)의 동작(1410)에서, 반도체 디바이스의 레이아웃 설계(예를 들어, 도 2의 레이아웃 설계(200))가 생성된다. 동작(1410)은 레이아웃 설계를 생성하기 위한 명령어들을 실행하도록 구성된 처리 디바이스(예를 들어, 도 15의 처리기(1502))에 의해 수행된다. 하나의 접근법에서, 레이아웃 설계는 사용자 인터페이스를 통해 하나 이상의 표준 셀의 레이아웃 설계들을 배치함으로써 생성된다. 하나의 접근법에서, 레이아웃 설계는 논리 설계를 대응하는 레이아웃 설계로 변환하는 합성 툴(예를 들어, 베릴로그(Verilog))을 실행하는 처리기에 의해 자동으로 생성된다. 일부 실시 예들에서, 레이아웃 설계는 그래픽 데이터베이스 시스템(GDSII) 파일 포맷으로 렌더링된다.
방법(1400)의 동작(1420)에서, 레이아웃 설계에 기초하여 반도체 디바이스가 제조된다. 일부 실시 예들에서, 방법(1400)의 동작(1420)은 레이아웃 설계에 기초하여 적어도 하나의 마스크를 제작하는 단계, 및 적어도 하나의 마스크에 기초하여 반도체 디바이스를 제작하는 단계를 포함한다. 동작(1420)의 다수의 예시적인 제작 동작들은 아래의 도 17의 방법(1700)에 대해 논의될 것이다.
도 15는 일부 실시 예들에 따른, IC 레이아웃 설계를 설계하고 제조하기 위한 시스템(1500)의 개략도이다. 시스템(1500)은 본 명세서에서 설명된 바와 같이, 하나 이상의 IC 레이아웃 설계를 생성하거나 배치한다. 일부 실시 예들에서, 시스템(1500)은 본 명세서에서 설명된 바와 같이, 하나 이상의 IC 레이아웃 설계들에 기초하여 하나 이상의 반도체 디바이스를 제조한다. 시스템(1500)은 하드웨어 프로세서(1502), 및 컴퓨터 프로그램 코드(1506), 예를 들어, 실행 가능한 명령어 세트로 인코딩된(예를 들어, 이를 저장한) 비일시적인 컴퓨터 판독 가능 저장 매체(1504)를 포함한다. 컴퓨터 판독 가능 저장 매체(1504)는 반도체 디바이스를 생산하기 위한 제작 기계들과 인터페이싱하도록 구성된다. 프로세서(1502)는 버스(1508)에 의해 컴퓨터 판독 가능 저장 매체(1504)에 전기적으로 결합된다. 프로세서(1502)는 또한 버스(1508)에 의해 I/O 인터페이스(1510)에 전기적으로 결합된다. 네트워크 인터페이스(1512)는 또한 버스(1508)에 의해 프로세서(1502)에 전기적으로 연결된다. 네트워크 인터페이스(1512)는 네트워크(1514)에 연결되며, 이에 따라 프로세서(1502) 및 컴퓨터 판독 가능 저장 매체(1504)가 네트워크(1514)를 통해 외부 요소들에 연결 가능하다. 프로세서(1502)는 시스템(1500)으로 하여금 방법(1400)에서 설명된 바와 같은 동작들의 일부분 또는 전부를 수행하는 데 사용 가능하게 하기 위해 컴퓨터 판독 가능 저장 매체(1504)에 인코딩된 컴퓨터 프로그램 코드(1506)를 실행하도록 구성된다.
일부 실시 예들에서, 프로세서(1502)는 중앙 처리 장치(CPU), 멀티 프로세서, 분산형 처리 시스템, 용도 특정 집적 회로(ASIC), 및/또는 적합한 처리 장치이다.
일부 실시 예들에서, 컴퓨터 판독 가능 저장 매체(1504)는 전자적, 자기적, 광학적, 전자기적, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(1504)는 반도체 또는 고체 상태 메모리, 자기 테이프, 착탈 가능한 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 경화 자기 디스크(rigid magnetic disk), 및/또는 광학 디스크를 포함한다. 광학 디스크들을 사용하는 일부 실시 예들에서, 컴퓨터 판독 가능 저장 매체(1504)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write), 및/또는 DVD(digital video disc)를 포함한다.
일부 실시 예들에서, 저장 매체(1504)는 시스템(1500)으로 하여금 방법(1400)을 수행하게 하도록 구성된 컴퓨터 프로그램 코드(1506)를 저장한다. 일부 실시 예들에서, 저장 매체(1504)는 또한 방법(1400)을 수행하는 데 필요한 정보뿐만 아니라 방법(1400)의 수행 동안 생성되는 정보, 이를테면 레이아웃 설계(1516), 사용자 인터페이스(1518), 제조 유닛(1520), 및/또는 방법(1400)의 동작을 수행하기 위해 실행 가능한 명령어 세트를 저장한다.
일부 실시 예들에서, 저장 매체(1504)는 제작 기계들과 인터페이싱하기 위한 명령어들(예를 들어, 컴퓨터 프로그램 코드(1506))을 저장한다. 명령어들(예를 들어, 컴퓨터 프로그램 코드(1506))은 처리기(1502)가 제작 공정 동안 방법(1400)을 효과적으로 구현하기 위해 제작 기계들에 의해 판독 가능한 제작 명령어들을 생성할 수 있게 한다.
시스템(1500)은 I/O 인터페이스(1510)를 포함한다. I/O 인터페이스(1510)는 외부 회로부에 결합된다. 일부 실시 예들에서, I/O 인터페이스(1510)는 정보 및 커맨드들을 프로세서(1502)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 및/또는 커서 방향 키들을 포함한다.
시스템(1500)은 또한 프로세서(1502)에 결합되는 네트워크 인터페이스(1512)를 포함한다. 네트워크 인터페이스(1512)는 시스템(1500)으로 하여금 하나 이상의 다른 컴퓨터 시스템들이 연결되어 있는 네트워크(1514)와 통신할 수 있게 한다. 네트워크 인터페이스(1512)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB, 또는 IEEE-13154와 같은 유선 네트워크 인터페이스를 포함한다. 일부 실시 예들에서, 방법(1400)은 두 개 이상의 시스템들(1500)로 구현되고, 레이아웃 설계, 사용자 인터페이스 및 제조 유닛과 같은 정보는 네트워크(1514)에 의해 상이한 시스템들(1500) 사이에서 교환된다.
시스템(1500)은 I/O 인터페이스(1510) 또는 네트워크 인터페이스(1512)를 통해 레이아웃 설계와 관련된 정보를 수신하도록 구성된다. 정보는 IC를 생산하기 위한 레이아웃 설계를 결정하기 위해 버스(1508)에 의해 처리기(1502)로 전달된다. 그 다음, 레이아웃 설계는 레이아웃 설계(1516)로서 컴퓨터 판독 가능 매체(1504)에 저장된다. 시스템(1500)은 I/O 인터페이스(1510) 또는 네트워크 인터페이스(1512)를 통해 사용자 인터페이스와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(1518)로서 컴퓨터 판독 가능 매체(1504)에 저장된다. 시스템(1500)은 I/O 인터페이스(1510) 또는 네트워크 인터페이스(1512)를 통해 제조 유닛과 관련된 정보를 수신하도록 구성된다. 정보는 제조 유닛(1520)으로서 컴퓨터 판독 가능 매체(1504)에 저장된다. 일부 실시 예들에서, 제조 유닛(1520)은 시스템(1500)에 의해 이용되는 제조 정보를 포함한다.
일부 실시 예들에서, 방법(1400)은 처리기에 의해 실행할 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시 예들에서, 방법(1400)은 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시 예들에서, 방법(1400)은 소프트웨어 애플리케이션에의 플러그인으로서 구현된다. 일부 실시 예들에서, 방법(1400)은 EDA 툴의 일부분인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시 예들에서, 방법(1400)은 EDA 툴에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시 예들에서, EDA 툴은 집적 회로 디바이스의 레이아웃 설계를 생성하기 위해 사용된다. 일부 실시 예들에서, 레이아웃 설계는 비일시적인 컴퓨터 판독 가능 매체 상에 저장된다. 일부 실시 예들에서, 레이아웃 설계는 CADENCE DESIGN SYSTEMS사로부터 입수 가능한 VIRTUOSO®와 같은 툴, 또는 다른 적합한 레이아웃 생성 툴을 사용하여 생성된다. 일부 실시 예들에서, 레이아웃 설계는 개략적인 설계에 기초하여 생성되는 네트리스트에 기초하여 생성된다. 일부 실시 예들에서, 방법(1400)은 시스템(1500)에 의해 생성되는 하나 이상의 레이아웃 설계에 기초하여 제작된 마스크 세트를 사용하여 집적 회로를 제작하는 제작 디바이스에 의해 구현된다. 일부 실시 예들에서, 시스템(1500)은 본 개시의 하나 이상의 레이아웃 설계에 기초하여 제조된 마스크 세트를 사용하여 집적 회로를 제작하는 제작 디바이스(예를 들어, 제조 툴(1522))를 포함한다. 일부 실시 예들에서, 도 15의 시스템(1500)은 다른 접근법들보다 작은 IC의 레이아웃 설계들을 생성한다. 일부 실시 예들에서, 도 15의 시스템(1500)은 다른 접근법들보다 적은 면적을 차지하는 반도체 디바이스의 레이아웃 설계들을 생성한다.
도 16은 본 개시의 적어도 일 실시예에 따른, 집적 회로(IC)/반도체 디바이스 제작 시스템(1600), 및 이와 연관된 IC 제작 흐름의 블록도이다.
도 16에서, IC 제작 시스템(1600)은 IC 디바이스(반도체 디바이스)(1660)의 제작과 관련된 설계, 개발, 및 제작 사이클들 및/또는 서비스들에서 서로 상호 작용하는 엔티티들, 이를테면 설계 하우스(1620), 마스크 하우스(1630), 및 IC 제작자/제조자("팹(fab)")(1640)를 포함한다. 시스템(1600) 내의 엔티티들은 통신 네트워크에 의해 연결된다. 일부 실시 예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시 예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각 엔티티는 다른 엔티티들 중 하나 이상과 상호 작용하고, 다른 엔티티들 중 하나 이상에 서비스를 제공하고/거나 다른 엔티티들 중 하나 이상으로부터 서비스를 수신한다. 일부 실시 예들에서, 설계 하우스(1620), 마스크 하우스(1630), 및 IC 팹(1640) 중 둘 이상은 단일 회사에 의해 소유된다. 일부 실시 예들에서, 설계 하우스(1620), 마스크 하우스(1630), 및 IC 팹(1640) 중 둘 이상은 공용 시설에 공존하고 공용 자원들을 사용한다.
설계 하우스(또는 설계 팀)(1620)는 IC 설계 레이아웃(1622)을 생성한다. IC 설계 레이아웃(1622)은 IC 디바이스(1660)를 위해 설계된 다양한 기하학적 패턴들을 포함한다. 기하학적 패턴들은 제조될 IC 디바이스(1660)의 다양한 구성요소들을 이루는 금속층, 산화물층, 또는 반도체층들의 패턴들에 대응한다. 다양한 층들이 조합되어 다양한 IC 피처들을 형성한다. 예를 들어, IC 설계 레이아웃(1622)의 일부분은 반도체 기판(이를테면 실리콘 웨이퍼) 및 반도체 기판 상에 배치되는 다양한 재료층들에 형성될 다양한 IC 피처들, 이를테면 활성 영역, 게이트 구조체들, 소스/드레인 구조체들, 상호연결 구조체들, 및 접합 패드들을 위한 개구들을 포함한다. 설계 하우스(1620)는 IC 설계 레이아웃(1622)을 형성하는 데 적절한 설계 절차를 구현한다. 설계 절차는 논리적 설계, 물리적 설계, 또는 배치 및 라우트 중 하나 이상을 포함한다. IC 설계 레이아웃(1622)은 기하학적 패턴들에 대한 정보를 갖는 하나 이상의 데이터 파일로 제시된다. 예를 들어, IC 설계 레이아웃(1622)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1630)는 데이터 준비(532) 및 마스크 제작(534)을 포함한다. 마스크 하우스(1630)는 IC 설계 레이아웃(1622)을 사용하여, IC 설계 레이아웃(1622)에 따라 IC 디바이스(1660)의 다양한 층들을 제조하는 데 사용될 하나 이상의 마스크를 제작한다. 마스크 하우스(1630)는 IC 설계 레이아웃(1622)이 대표 데이터 파일(representative data file; "RDF")로 변환되는 마스크 데이터 준비(1632)를 수행한다. 마스크 데이터 준비(1632)는 마스크 제조(1634)에 RDF를 제공한다. 마스크 제조(1634)는 마스크 기입기를 포함한다. 마스크 기입기는 RDF를 기판, 이를테면 마스크(레티클) 또는 반도체 웨이퍼 상의 이미지로 변환한다. 설계 레이아웃은 마스크 데이터 준비(1632)에 의해, 마스크 기입기의 특정 특성들 및/또는 IC 팹(1640)의 요건들을 따르도록 조작된다. 도 16에서, 마스크 데이터 준비(1632) 및 마스크 제조(1634)는 별개의 요소들로서 도시된다. 일부 실시 예들에서, 마스크 데이터 준비(1632) 및 마스크 제조(1634)는 마스크 데이터 준비라고 총칭될 수 있다.
일부 실시 예들에서, 마스크 데이터 준비(1632)는 리소그래피 개선 기술들을 사용하여 회절, 간섭, 및 다른 공정 효과들 등으로부터 일어날 수 있는 것들과 같은 이미지 오차들을 보상하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃(1622)을 조정한다. 일부 실시 예들에서, 마스크 데이터 준비(1632)는 탈축 조명, 하위 해상도 지원 피처들(sub-resolution assist features), 위상 시프팅 마스크들(phase-shifting masks), 및 다른 적합한 기술들 등 또는 이들의 조합들과 같은 해상도 개선 기술(resolution enhancement technique; RET)들을 더 포함한다. 일부 실시 예들에서, 역리소그래피 기술(inverse lithography technology; ILT)이 또한 사용되며, 이는 OPC를 역이미징 문제로서 취급한다.
일부 실시 예들에서, 마스크 데이터 준비(1632)는 반도체 제작 공정들에서의 가변성 등을 다루는데, 충분한 마진을 보장하기 위해 특정의 기하학적 및/또는 연결성 제한들을 포함하는 마스크 생성 규칙 세트와 OPC에서의 공정들을 거친 IC 설계 레이아웃을 대조하는 마스크 규칙 검사기(mask rule checker; MRC)를 포함한다. 일부 실시 예들에서, MRC는 마스크 제작(1144) 동안의 제한들을 보상하기 위해 IC 설계 레이아웃을 수정하며, 이는 마스크 생성 규칙들을 충족시키기 위해 OPC에 의해 수행된 수정들의 일부를 취소할 수 있다.
일부 실시 예들에서, 마스크 데이터 준비(1632)는 IC 디바이스(1660)를 제조하기 위해 IC 팹(1640)에 의해 구현될 가공을 시뮬레이션하는 리소그래피 공정 검사(lithography process checking; LPC)를 포함한다. LPC는 이 가공을 IC 설계 레이아웃(1622)에 기초하여 시뮬레이션하여 IC 디바이스(1660)와 같은 시뮬레이션된 제작된 디바이스를 생성한다. LPC 시뮬레이션에서의 가공 파라미터들은 IC 제조 사이클의 다양한 공정들과 연관된 파라미터들, IC를 제작하는 데 사용되는 툴들과 연관된 파라미터들, 및/또는 제작 공정의 다른 양태들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus; DOF), 마스크 오차 개선 인자(mask error enhancement factor; MEEF), 다른 적합한 인자들 등 또는 이들의 조합들과 같은 다양한 인자들을 고려한다. 일부 실시 예들에서, 시뮬레이션된 제작된 디바이스가 LPC에 의해 생성된 후에, 시뮬레이션된 디바이스가 형상이 설계 규칙들을 만족시키기에 충분하게 근접하지 않으면, IC 설계 레이아웃(1622)을 추가로 정제하기 위해 OPC 및/또는 MRC가 반복될 수 있다.
마스크 데이터 준비(1632)에 대한 상기한 설명은 명료함을 위해 단순화되었음을 이해해야 한다. 일부 실시 예들에서, 마스크 데이터 준비(1632)는 제작 규칙들에 따라 IC 설계 레이아웃(1122)을 수정하기 위한 논리 연산(logic operation; LOP)과 같은 추가적인 피처들을 포함한다. 또한, 마스크 데이터 준비(1632) 동안 IC 설계 레이아웃(1622)에 적용되는 공정들은 다양한 상이한 순서들로 실행될 수 있다.
마스크 데이터 준비(1632) 이후 그리고 마스크 제작(1634) 동안, 수정된 IC 설계 레이아웃에 기초하여 마스크 또는 마스크 그룹이 제작된다. 일부 실시 예들에서, 수정된 IC 설계 레이아웃에 기초하여 마스크(포토마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자 빔(e빔) 또는 다중 e빔의 메커니즘이 사용된다. 마스크는 다양한 기술들로 형성될 수 있다. 일부 실시 예들에서, 마스크는 바이너리(binary) 기술을 사용하여 형성된다. 일부 실시 예들에서, 마스크 패턴은 불투명 영역들 및 투명 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 재료층(예를 들어, 포토레지스트)을 노광하는 데 사용되는, 자외선(UV) 빔과 같은 방사선 빔은 불투명 영역에 의해서는 차단되고 투명 영역들을 투과한다. 일 예에서, 바이너리 마스크는 바이너리 마스크의 불투명 영역들에 코팅된 불투명 재료(예를 들어, 크롬) 및 투명 기판(예를 들어, 용융 석영)을 포함한다. 또 다른 예에서, 마스크는 위상 시프트 기술을 사용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM)에서, 마스크 상에 형성되는 패턴의 다양한 피처들은 해상도 및 이미징 품질을 개선하는 데 적절한 위상차를 갖도록 구성된다. 다양한 예들에서, 위상 시프트 마스크는 감쇠(attenuated) PSM 또는 교번(alternating) PSM일 수 있다. 마스크 제조(534)에 의해 생성된 마스크(들)는 다양한 공정들에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼 내에 다양한 도핑 영역들을 형성하기 위한 이온 주입 공정에서, 반도체 웨이퍼 내에 다양한 에칭 영역들을 형성하기 위한 에칭 공정에서, 및/또는 다른 적합한 공정들에서 사용된다.
IC 팹(1640)은 다양한 상이한 IC 제품들의 제조를 위한 하나 이상의 제작 시설을 포함하는 IC 제작 엔티티이다. 일부 실시 예들에서, IC 팹(1640)은 반도체 파운드리(semiconductor foundry)이다. 예를 들어, 복수의 IC 제품들(예를 들어, 소스/드레인 구조체들, 게이트 구조체들)의 전 공정 제조를 위한 제1 제작 시설이 있을 수 있는 한편, 제2 제작 시설은 IC 제품들의 상호연결(예를 들어, MD들, VD들, VG들)을 위한 중간 공정 제조를 공할 수 있으며, 제3 제작 시설은 IC 제품들의 상호연결 및 패키징(예를 들어, M0 트랙들, M1 트랙들, BM0 트랙들, BM1 트랙들)을 위한 후 공정 제조를 제공할 수 있으며, 제4 제작 시설은 파운드리 엔트리를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(1640)은 마스크 하우스(1630)에 의해 제조된 마스크(들)를 사용하여 IC 디바이스(1660)를 제조한다. 이에 따라, IC 팹(1640)은 IC 설계 레이아웃(1622)을 적어도 간접적으로 사용하여 IC 디바이스(1660)를 제조한다. 일부 실시 예들에서, 반도체 웨이퍼(1642)는 IC 팹(1640)에 의해 IC 디바이스(1660)를 형성하기 위해 마스크(또는 마스크들)를 사용하여 제조된다. 반도체 웨이퍼(1642)는 재료층들이 위에 형성되는 실리콘 기판 또는 다른 적절한 기판을 포함한다. 반도체 웨이퍼는 (후속 제작 단계들에서 형성될) 다양한 도핑 영역들, 유전체 피처들, 다중 레벨 상호연결부들 등 중 하나 이상을 더 포함한다.
시스템(1600)은 설계 하우스(1620), 마스크 하우스(1630), 및 IC 팹(1640)을 별개의 구성요소들 또는 엔티티들로서 갖는 것으로서 도시된다. 그러나, 설계 하우스(1620), 마스크 하우스(1630) 또는 IC 팹(1640) 중 하나 이상이 동일한 구성요소 또는 엔티티의 일부라는 점을 이해해야 한다.
도 17은 본 개시의 다양한 양태들에 따른, 개시된 후측면 SD 전력 라인들 및/또는 후측면 MD 신호 라인들을 포함하는 반도체 디바이스를 제조하기 위한 예시적인 방법(1700)을 도시하는 흐름도이다. 방법(1700)은 방법(1400)(도 14)의 동작(1420)의 일부일 수 있다. 이와 같이, 반도체 디바이스는 본 명세서에서 개시된 레이아웃 설계의 적어도 일부분에 기초하여 만들어질 수 있다.
방법(1700)의 적어도 일부 동작들은 반도체 디바이스를 비평면형 트랜지스터 구성으로 형성하기 위해 사용될 수 있다. 예를 들어, 반도체 디바이스는 하나 이상의 게이트 올 어라운드(GAA) 트랜지스터들을 포함할 수 있다. 그러나, 반도체 디바이스의 트랜지스터들은 본 개시의 범위 내에 유지되면서, 예를 들어, CFET와 같은 임의의 다양한 다른 유형들의 트랜지스터들로 각각 각각 구성될 수 있다는 것이 이해되어야 한다. 방법(1700)은 단지 일례일 뿐이고, 본 개시를 제한하도록 의도되지 않는다는 점을 유념해야 한다. 따라서, 추가적인 동작들이 방법(1700) 이전, 동안, 및/또는 이후에 제공될 수 있다는 것과, 다른 일부 동작들은 본 명세서에서 단지 간략하게 설명될 수 있다는 것이 이해되어야 한다. 방법(1700)에 대한 하기의 논의는 도 1 내지 도 16의 하나 이상의 구성요소를 지칭할 수 있다.
간략한 개요로, 방법(1700)은 반도체 기판을 제공하는 동작(1702)으로 시작된다. 방법(1700)은 반도체 기판의 전측면 상에 다수의 GAA 트랜지스터들을 형성하는 동작(1704)으로 진행된다. 방법(1700)은 전측면 상에 다수의 제1 상호연결 구조체들을 형성하는 동작(1706)으로 진행된다. 방법(1700)은 반도체 기판의 후측면 상에 다수의 제2 상호연결 구조체들을 형성하는 동작(1708)으로 진행된다. 제2 상호연결 구조체들은 개시된 SD 전력 라인들 및 MD 신호 라인들을 포함할 수 있다.
동작(1702)에 대응하여, 반도체 기판은 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있으며, 도핑될 수 있거나(예를 들어, p형 또는 n형 도펀트로) 또는 도핑되지 않을 수 있다. 기판은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 재료의 층을 포함한다. 절연체층은 예를 들어, 매립 산화물(Buried Oxide; BOX)층, 실리콘 이산화물층 등일 수 있다. 절연체층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판들이 사용될 수도 있다. 일부 실시 예들에서, 기판의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
동작(1704)에 대응하여, 반도체 기판의 전측면 상에, 다수의 GAA 트랜지스터들이 형성된다. GAA 트랜지스터들 각각은 다음의 공정 단계들: 기판으로부터 돌출되는 핀 구조체를 형성하는 단계 - 핀 구조체는 서로 위아래로 교대로 적층되는 다수의 제1 반도체 나노구조체들 및 다수의 제2 반도체 나노구조체들을 포함함 -; 핀 구조체에 걸쳐 있게(straddling) 더미 게이트 구조체를 형성하는 단계; 더미 게이트 구조체의 양측벽들을 따라 배치되게 게이트 스페이서들을 형성하는 단계; 더미 게이트 구조체(및 게이트 스페이서)에 의해 오버레이되지 않는 핀 구조체 중의 부분들을 리세싱하는 단계; 다수의 내부 스페이서들을 형성하도록 각 제2 반도체 나노구조체들의 각 단부 부분들을 유전체 재료로 대체하는 단계; 더미 게이트 구조체의 양측면들 상에 배치되는 소스/드레인 구조체들을 핀 구조체 내에 형성하는 단계; 더미 게이트 구조체를 제거하는 단계; 나머지 제2 반도체 나노구조체들을 제거하는 단계; 및 제1 반도체 나노구조체들 각각을 둘러싸도록 능동 (예를 들어, 금속) 게이트 구조체를 형성하는 단계 중 적어도 일부에 의해 형성될 수 있다. 일부 실시 예들에서, 제1 반도체 나노구조체들은 GAA 트랜지스터의 채널이라고 총칭될 수 있고, 능동 게이트 구조체로 대체되는 제2 반도체 나노구조체들은 희생 나노구조체들이라고 지칭될 수 있다.
동작(1706)에 대응하여, 반도체 기판의 전측면 상에, 제1 상호연결 구조체들이 형성된다. 제1 상호연결 구조체들은 위에서 설명된 바와 같이, 다수의 중간 공정(middle-end-of-line; MEOL) 상호연결 구조체들(예를 들어, MD들, VD들, 및 VG들), 및 다수의 후공정(back-end-of-line (BEOL) 상호연결 구조체들(예를 들어, M0 트랙들, V0들, M1 트랙들 등 )을 포함할 수 있다. 일부 실시 예들에서, MEOL 및 BEOL 상호연결 구조체들 각각은 한 방향을 따라 연장될 수 있다. 예를 들어, MD들은 모두 게이트 구조체들과 평행하게 제1 측방향을 따라 연장될 수 있고; M0 트랙들은 모두 (채널의 길이 방향과 평행하게) 제1 측방향에 직각인 제2 측방향을 따라 연장될 수 있으며; M1 트랙들은 모두 제1 측방향을 따라 연장될 수 있다. 전측면 상에 배치되는 제1 상호연결 구조체들 각각은 예를 들어, 텅스텐(W), 구리(Cu), 금(Au), 코발트(Co), 루테늄(Ru), 또는 이들의 조합들과 같은 하나 이상의 금속 재료를 포함할 수 있다.
동작(1708)에 대응하여, 기판의 후측면 상에, 제2 상호연결 구조체들이 형성된다. 일부 실시 예들에서, 제2 상호연결 구조체는 (전력 신호를 전달하는) 전력 라인 또는 (비전력 신호를 전달하는) 신호 라인으로서 기능할 수 있으며, 여기서 전력 라인은 제1 또는 제2 방향 중 하나를 따라 연장될 수 있는 한편, 신호 라인은 하나 초과의 방향으로 연장되도록 허용될 수 있다. 제2 상호연결 구조체들은 다음의 공정 단계들: 반도체 기판을 플립핑(flipping)하는 단계; 소스/드레인 구조체들의 하단면들(또는 소스/드레인 구조체들 아래에 놓인 유전체층들 - 소스/드레인 구조체들을 에피택셜 성장시키기 전에 형성됨 - 의 하단면들)이 노출될 때까지 후측면으로부터 반도체 기판을 박형화하는 단계; 소스/드레인 구조체들 각각에 결합되게 다수의 비아 구조체들(예를 들어, VB들)을 형성하는 단계; 및 제2 상호연결 구조체들(예를 들어, 위에서 논의된 다양한 BM0 트랙들)을 형성하는 단계 중 적어도 일부에 의해 형성될 수 있다. 후측면 상에 배치되는 제2 상호연결 구조체들 각각은 예를 들어, 텅스텐(W), 구리(Cu), 금(Au), 코발트(Co), 루테늄(Ru), 또는 이들의 조합들과 같은 하나 이상의 금속 재료를 포함할 수 있다.
본 개시의 일 양태로, 반도체 디바이스가 개시된다. 반도체 디바이스는 기판의 제1 측면 상에 배치되는 제1 활성 영역 - 제1 활성 영역은 제1 측방향을 따라 연장됨 - 을 포함한다. 반도체 디바이스는 제1 측면 상에 배치되는 제2 활성 영역 - 제2 활성 영역은 제1 측방향을 따라 연장됨 - 을 포함한다. 제1 활성 영역은 제1 전도 유형을 갖고, 제2 활성 영역은 제1 전도 유형과 반대되는 제2 전도 유형을 가진다. 반도체 디바이스는 제1 측면과 반대편에 있는 기판의 제2 측면 상에 형성되는 제1 상호연결 구조체 - 제1 상호연결 구조체는: 상기 제1 측방향을 따라 연장되고 상기 제1 활성 영역 아래에 수직으로 배치되는 제1 부분; 및 제2 측방향을 따라 연장되는 제2 부분을 포함함 - 를 포함한다. 제1 측방향은 제2 측방향에 직각이다.
본 개시의 다른 양태로, 집적 회로가 개시된다. 집적 회로는 제1 방향을 따라 연장되고 제1 방향에 직각인 제2 방향을 따라 제1 높이를 갖는 제1 로우를 포함한다. 제1 로우는 기판의 제1 측면 상에 형성되는 제1 활성 영역을 포함한다. 집적 회로는 제1 방향을 따라 연장되고 제2 방향을 따라 제2 높이를 갖는 제2 로우를 포함한다. 제2 높이는 제1 높이보다 크고, 제2 로우는 기판의 제1 측면 상에 형성되는 제2 활성 영역을 포함한다. 집적 회로는 제1 측면과 반대편에 있는 기판의 제2 측면 상에 형성되는 신호 라인 구조체를 포함한다. 신호 라인 구조체는 제1 로우 내에 배치된다. 집적 회로는 기판의 제2 측면 상에 형성되는 제1 전력 라인 구조체를 포함한다. 제1 전력 라인 구조체는 제2 로우 내에 배치된다.
본 개시의 또 다른 양태로, 반도체 디바이스를 제조하기 위한 방법이 개시된다. 방법은 기판의 제1 측면 상에 복수의 트랜지스터들을 형성하는 단계를 포함한다. 방법은 제1 측면 상에, 제1 측방향 또는 제2 측방향 중 어느 하나를 따라 연장되는 복수의 제1 상호연결 구조체들을 형성함으로써 복수의 트랜지스터들을 결합시키는 단계 - 제1 측방향과 제2 측방향은 서로 직각임 - 를 포함한다. 방법은 제1 측면과 반대편에 있는 기판의 제2 측면 상에, 복수의 제3 상호연결 구조체들을 형성하는 단계를 포함한다. 제3 상호연결 구조체들 중 적어도 하나는 각각, 제1 측방향 및 제2 측방향을 따라 연장되는 제1 부분 및 제2 부분을 포함한다. 방법은 제2 측면 상에, 제1 측방향을 따라 연장되는 복수의 전력 레일 구조체들을 형성하는 단계를 포함한다.
전술한 내용은 해당 기술분야의 통상의 기술자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시 예들의 특징들을 개략적으로 설명한다. 해당 기술분야의 통상의 기술자들은 본 명세서에서 소개된 실시 예들의 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있음을 이해해야 한다. 또한 해당 기술분야의 통상의 기술자들은 또한 이와 같은 균등한 구성들이 본 개시의 사상 및 범위에서 벗어나지 않음과, 본 개시의 사상 및 범위에서 벗어나지 않고 자신들이 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
실시 예들
실시 예 1. 반도체 디바이스로서,
기판의 제1 측면 상에 배치되는 제1 활성 영역 - 상기 제1 활성 영역은 제1 측방향을 따라 연장됨 -;
상기 제1 측면 상에 배치되는 제2 활성 영역 - 상기 제2 활성 영역은 상기 제1 측방향을 따라 연장되되, 상기 제1 활성 영역은 제1 전도 유형을 갖고, 상기 제2 활성 영역은 상기 제1 전도 유형과 반대되는 제2 전도 유형을 가짐 -; 및
상기 제1 측면과 반대편에 있는 상기 기판의 제2 측면 상에 형성되는 제1 상호 연결 구조체 - 상기 제1 상호 연결 구조체는: 상기 제1 측방향을 따라 연장되고 상기 제1 활성 영역 아래에 수직으로 배치되는 제1 부분; 및 제2 측방향을 따라 연장되는 제2 부분을 포함하되, 상기 제2 측방향은 상기 제1 측방향에 직각임 -를 포함하는, 반도체 디바이스.
실시 예 2. 실시 예 1에 있어서, 상기 제1 상호 연결 구조체는 비전력(non-power) 신호를 전달하도록 구성된 것인, 반도체 디바이스.
실시 예 3. 실시 예 1에 있어서, 상기 제1 상호 연결 구조체의 상기 제2 부분의 제1 단부가 상기 제1 상호 연결 구조체의 상기 제1 부분에 연결되는 것인, 반도체 디바이스.
실시 예 4. 실시 예 3에 있어서, 상기 제1 상호 연결 구조체는 상기 제1 측방향을 따라 연장되고 상기 제2 활성 영역 아래에 수직으로 배치되는 제3 부분을 포함하는 것인, 반도체 디바이스.
실시 예 5. 실시 예 4에 있어서, 상기 제1 상호 연결 구조체의 상기 제2 부분의 제2 단부가 상기 제1 상호 연결 구조체의 상기 제3 부분에 연결되는 것인, 반도체 디바이스.
실시 예 6. 실시 예 1에 있어서,
상기 제1 측면 상에 배치되는 제3 활성 영역 - 상기 제3 활성 영역은 상기 제1 측방향을 따라 연장되되, 상기 제3 활성 영역은 상기 제1 전도 유형을 가짐 -;
상기 제1 측면 상에 배치되는 제4 활성 영역 - 상기 제4 활성 영역은 상기 제1 측방향을 따라 연장되되, 상기 제4 활성 영역은 상기 제2 전도 유형을 가짐 -;
상기 제1 측면 상에서 상기 제1 내지 제4 활성 영역들 위에 형성되는 복수의 제2 상호 연결 구조체들 - 상기 복수의 제2 상호 연결 구조체들은 상기 제1 측방향을 따라 연장됨 -;
상기 제2 측면 상에 형성되는 제3 상호 연결 구조체 - 상기 제3 상호 연결 구조체는 상기 제1 측방향을 따라 연장되고 상기 제3 활성 영역 아래에 수직으로 있음 -; 및
상기 제2 측면 상에 형성되는 제4 상호 연결 구조체 - 상기 제4 상호 연결 구조체는 상기 제1 측방향을 따라 연장되고 상기 제4 활성 영역 아래에 수직으로 있음 -를 더 포함하는, 반도체 디바이스.
실시 예 7. 실시 예 6에 있어서, 상기 제1 활성 영역 및 상기 제2 활성 영역에 전기적으로 결합되는 제1 서브세트의 상기 제3 상호 연결 구조체들의 수가 상기 제3 활성 영역 및 상기 제4 활성 영역에 전기적으로 결합되는 제2 서브세트의 상기 제3 상호 연결 구조체들의 수보다 적은 것인, 반도체 디바이스.
실시 예 8. 실시 예 7에 있어서, 상기 제3 상호 연결 구조체 및 상기 제4 상호 연결 구조체 각각은 전력 신호를 전달하도록 구성된 것인, 반도체 디바이스.
실시 예 9. 실시 예 1에 있어서, 상기 제2 측면 상에 형성되는 복수의 제4 상호연결 구조체들 - 상기 복수의 제4 상호연결 구조체들 각각은 상기 제1 활성 영역 또는 상기 제2 활성 영역 중 어느 하나와 상기 제2 상호연결 구조체 사이에 수직으로 배치됨 -을 더 포함하는, 반도체 디바이스.
실시 예 10. 실시 예 1에 있어서, 상기 제1 활성 영역 및 상기 제2 활성 영역 각각은 서로 수직으로 떨어진 복수의 나노구조체들을 포함하는 것인, 반도체 디바이스.
실시 예 11. 집적 회로로서,
제1 방향을 따라 연장되고 상기 제1 방향에 직각인 제2 방향을 따라 제1 높이를 갖는 제1 로우(row) - 상기 제1 로우는 기판의 제1 측면 상에 형성되는 제1 활성 영역을 포함함 -;
상기 제1 방향을 따라 연장되고 상기 제2 방향을 따라 제2 높이를 갖는 제2 로우 - 상기 제2 높이는 상기 제1 높이보다 크고, 상기 제2 로우는 상기 기판의 상기 제1 측면 상에 형성되는 제2 활성 영역을 포함함 -;
상기 제1 측면과 반대편에 있는 상기 기판의 제2 측면 상에 형성되는 신호 라인 구조체 - 상기 신호 라인 구조체는 상기 제1 로우 내에 배치됨 -; 및
상기 기판의 상기 제2 측면 상에 형성되는 제1 전력 라인 구조체 - 상기 제1 전력 라인 구조체는 상기 제2 로우 내에 배치됨 -를 포함하는, 집적 회로.
실시 예 12. 실시 예 11에 있어서, 상기 신호 라인 구조체는 상기 제1 활성 영역과 부분적으로 오버랩되고, 상기 제1 전력 라인 구조체는 상기 제2 활성 영역과 완전히 오버랩되는 것인, 집적 회로.
실시 예 13. 실시 예 11에 있어서, 상기 신호 라인 구조체는 상기 제1 방향을 따라 연장되는 제1 부분, 및 상기 제2 방향을 따라 연장되는 제2 부분을 포함하는 것인, 집적 회로.
실시 예 14. 실시 예 13에 있어서, 상기 제1 부분은 상기 제1 활성 영역과 오버랩되고, 상기 제2 부분은 상기 제1 활성 영역과 오버랩되지 않는, 집적 회로.
실시 예 15. 실시 예 13에 있어서, 상기 제1 부분 및 상기 제2 부분의 단부들 각각은 L자형 프로파일을 형성하도록 서로 연결되는 것인, 집적 회로.
실시 예 16. 실시 예 11에 있어서, 상기 기판의 상기 제2 측면 상의 제2 전력 라인 구조체를 더 포함하되, 상기 제2 전력 라인 구조체는 상기 제1 전력 라인 구조체에 접해 있는 것인, 집적 회로.
실시 예 17. 실시 예 11에 있어서, 상기 제1 활성 영역 및 상기 제2 활성 영역 각각은 서로 수직으로 떨어진 복수의 나노구조체들을 포함하는 것인, 집적 회로.
실시 예 18. 반도체 디바이스를 제조하기 위한 방법으로서,
기판의 제1 측면 상에 복수의 트랜지스터들을 형성하는 단계;
상기 제1 측면 상에, 제1 측방향 또는 제2 측방향 중 어느 하나를 따라 연장되는 복수의 제1 상호 연결 구조체들을 형성함으로써 상기 복수의 트랜지스터들을 결합시키는 단계 - 상기 제1 측방향과 상기 제2 측방향은 서로 직각임 -;
상기 제1 측면과 반대편에 있는 상기 기판의 제2 측면 상에, 복수의 제3 상호 연결 구조체들을 형성하는 단계 - 상기 제3 상호 연결 구조체들 중 적어도 하나는 각각, 상기 제1 측방향 및 상기 제2 측방향을 따라 연장되는 제1 부분 및 제2 부분을 포함함 -; 및
상기 제2 측면 상에, 상기 제1 측방향을 따라 연장되는 복수의 전력 레일 구조체들을 형성하는 단계를 포함하는, 방법.
실시 예 19. 실시 예 18에 있어서, 적어도 하나의 상기 제3 상호연결 구조체는 비전력 신호를 전달하도록 구성된 것인, 방법.
실시 예 20. 실시 예 18에 있어서, 상기 복수의 트랜지스터들 각각은 게이트 올 어라운드(GAA) 트랜지스터를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    기판의 제1 측면 상에 배치되는 제1 활성 영역 - 상기 제1 활성 영역은 제1 측방향을 따라 연장됨 -;
    상기 제1 측면 상에 배치되는 제2 활성 영역 - 상기 제2 활성 영역은 상기 제1 측방향을 따라 연장되되, 상기 제1 활성 영역은 제1 전도 유형을 갖고, 상기 제2 활성 영역은 상기 제1 전도 유형과 반대되는 제2 전도 유형을 가짐 -; 및
    상기 제1 측면과 반대편에 있는 상기 기판의 제2 측면 상에 형성되는 제1 상호 연결 구조체 - 상기 제1 상호 연결 구조체는: 상기 제1 측방향을 따라 연장되고 상기 제1 활성 영역 아래에 수직으로 배치되는 제1 부분; 및 제2 측방향을 따라 연장되는 제2 부분을 포함하되, 상기 제2 측방향은 상기 제1 측방향에 직각임 -를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 상호 연결 구조체는 비전력(non-power) 신호를 전달하도록 구성된 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 상호 연결 구조체의 상기 제2 부분의 제1 단부가 상기 제1 상호 연결 구조체의 상기 제1 부분에 연결되는 것인, 반도체 디바이스.
  4. 제3항에 있어서, 상기 제1 상호 연결 구조체는 상기 제1 측방향을 따라 연장되고 상기 제2 활성 영역 아래에 수직으로 배치되는 제3 부분을 포함하는 것인, 반도체 디바이스.
  5. 제4항에 있어서, 상기 제1 상호 연결 구조체의 상기 제2 부분의 제2 단부가 상기 제1 상호 연결 구조체의 상기 제3 부분에 연결되는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 측면 상에 배치되는 제3 활성 영역 - 상기 제3 활성 영역은 상기 제1 측방향을 따라 연장되되, 상기 제3 활성 영역은 상기 제1 전도 유형을 가짐 -;
    상기 제1 측면 상에 배치되는 제4 활성 영역 - 상기 제4 활성 영역은 상기 제1 측방향을 따라 연장되되, 상기 제4 활성 영역은 상기 제2 전도 유형을 가짐 -;
    상기 제1 측면 상에서 상기 제1 내지 제4 활성 영역들 위에 형성되는 복수의 제2 상호 연결 구조체들 - 상기 복수의 제2 상호 연결 구조체들은 상기 제1 측방향을 따라 연장됨 -;
    상기 제2 측면 상에 형성되는 제3 상호 연결 구조체 - 상기 제3 상호 연결 구조체는 상기 제1 측방향을 따라 연장되고 상기 제3 활성 영역 아래에 수직으로 있음 -; 및
    상기 제2 측면 상에 형성되는 제4 상호 연결 구조체 - 상기 제4 상호 연결 구조체는 상기 제1 측방향을 따라 연장되고 상기 제4 활성 영역 아래에 수직으로 있음 -를 더 포함하는, 반도체 디바이스.
  7. 제6항에 있어서, 상기 제1 활성 영역 및 상기 제2 활성 영역에 전기적으로 결합되는 제1 서브세트의 상기 제3 상호 연결 구조체들의 수가 상기 제3 활성 영역 및 상기 제4 활성 영역에 전기적으로 결합되는 제2 서브세트의 상기 제3 상호 연결 구조체들의 수보다 적은 것인, 반도체 디바이스.
  8. 제7항에 있어서, 상기 제3 상호 연결 구조체 및 상기 제4 상호 연결 구조체 각각은 전력 신호를 전달하도록 구성된 것인, 반도체 디바이스.
  9. 집적 회로로서,
    제1 방향을 따라 연장되고 상기 제1 방향에 직각인 제2 방향을 따라 제1 높이를 갖는 제1 로우(row) - 상기 제1 로우는 기판의 제1 측면 상에 형성되는 제1 활성 영역을 포함함 -;
    상기 제1 방향을 따라 연장되고 상기 제2 방향을 따라 제2 높이를 갖는 제2 로우 - 상기 제2 높이는 상기 제1 높이보다 크고, 상기 제2 로우는 상기 기판의 상기 제1 측면 상에 형성되는 제2 활성 영역을 포함함 -;
    상기 제1 측면과 반대편에 있는 상기 기판의 제2 측면 상에 형성되는 신호 라인 구조체 - 상기 신호 라인 구조체는 상기 제1 로우 내에 배치됨 -; 및
    상기 기판의 상기 제2 측면 상에 형성되는 제1 전력 라인 구조체 - 상기 제1 전력 라인 구조체는 상기 제2 로우 내에 배치됨 -를 포함하는, 집적 회로.
  10. 반도체 디바이스를 제조하기 위한 방법으로서,
    기판의 제1 측면 상에 복수의 트랜지스터들을 형성하는 단계;
    상기 제1 측면 상에, 제1 측방향 또는 제2 측방향 중 어느 하나를 따라 연장되는 복수의 제1 상호 연결 구조체들을 형성함으로써 상기 복수의 트랜지스터들을 결합시키는 단계 - 상기 제1 측방향과 상기 제2 측방향은 서로 직각임 -;
    상기 제1 측면과 반대편에 있는 상기 기판의 제2 측면 상에, 복수의 제3 상호 연결 구조체들을 형성하는 단계 - 상기 제3 상호 연결 구조체들 중 적어도 하나는 각각, 상기 제1 측방향 및 상기 제2 측방향을 따라 연장되는 제1 부분 및 제2 부분을 포함함 -; 및
    상기 제2 측면 상에, 상기 제1 측방향을 따라 연장되는 복수의 전력 레일 구조체들을 형성하는 단계를 포함하는, 방법.
KR1020210088497A 2021-01-27 2021-07-06 반도체 디바이스 및 이의 제조 방법 KR102468522B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163142034P 2021-01-27 2021-01-27
US63/142,034 2021-01-27
US17/314,897 US20220238442A1 (en) 2021-01-27 2021-05-07 Semiconductor devices and methods of manufacturing thereof
US17/314,897 2021-05-07

Publications (2)

Publication Number Publication Date
KR20220108694A KR20220108694A (ko) 2022-08-03
KR102468522B1 true KR102468522B1 (ko) 2022-11-17

Family

ID=82199222

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210088497A KR102468522B1 (ko) 2021-01-27 2021-07-06 반도체 디바이스 및 이의 제조 방법

Country Status (5)

Country Link
US (1) US20220238442A1 (ko)
KR (1) KR102468522B1 (ko)
CN (1) CN114823511A (ko)
DE (1) DE102021112652A1 (ko)
TW (1) TWI761246B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12001772B2 (en) * 2021-09-24 2024-06-04 International Business Machines Corporation Ultra-short-height standard cell architecture

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087725B2 (en) * 2009-12-03 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin height and EPI height setting
US9704862B2 (en) * 2014-09-18 2017-07-11 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same
US9431381B2 (en) 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of processing cutting layout and example switching circuit
US10872820B2 (en) * 2016-08-26 2020-12-22 Intel Corporation Integrated circuit structures
US11011545B2 (en) * 2017-11-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells
US10733352B2 (en) * 2017-11-21 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and layout method for standard cell structures
US10700207B2 (en) * 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
KR102465964B1 (ko) * 2018-05-18 2022-11-10 삼성전자주식회사 다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
US11410928B2 (en) * 2018-06-07 2022-08-09 Intel Corporation Device layer interconnects
KR102495912B1 (ko) * 2018-08-10 2023-02-03 삼성전자 주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
US11329162B2 (en) * 2018-09-05 2022-05-10 Intel Corporation Integrated circuit structures having differentiated neighboring partitioned source or drain contact structures
US11232248B2 (en) * 2018-09-28 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Routing-resource-improving method of generating layout diagram and system for same
DE102019117786B4 (de) 2018-09-28 2022-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Reduzierung der parasitären kapazität für gate-all-around-vorrichtung durch bildung zusätzlicher innerer abstandshalter
US10878162B2 (en) 2018-10-31 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. Metal with buried power for increased IC device density
DE102020109522A1 (de) * 2019-04-15 2020-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierter schaltkreis
KR20200133630A (ko) * 2019-05-20 2020-11-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11349004B2 (en) 2020-04-28 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Backside vias in semiconductor device

Also Published As

Publication number Publication date
KR20220108694A (ko) 2022-08-03
TWI761246B (zh) 2022-04-11
DE102021112652A1 (de) 2022-07-28
TW202230680A (zh) 2022-08-01
CN114823511A (zh) 2022-07-29
US20220238442A1 (en) 2022-07-28

Similar Documents

Publication Publication Date Title
US11861282B2 (en) Integrated circuit fin structure manufacturing method
CN103137493A (zh) 具有改进的栅极平坦性的FinFET
KR102558320B1 (ko) 집적 회로 디바이스 및 방법
US11270057B1 (en) Semiconductor device including regions for reducing density gradient effect and method of forming the same
KR102468522B1 (ko) 반도체 디바이스 및 이의 제조 방법
CN114709207A (zh) 利用第一和第二设计规则而设计和制造的电路
US20240153942A1 (en) Multi-bit structure
US20240095433A1 (en) Arrangement of source or drain conductors of transistor
CN113053886A (zh) 集成电路结构
US11675952B2 (en) Integrated circuit, system and method of forming the same
US20240055062A1 (en) Semiconductor memory devices with backside heater structure
TWI817681B (zh) 積體電路
US12009362B2 (en) Method of making amphi-FET structure and method of designing
US20220336360A1 (en) Diagonal vias in semiconductor structures
TWI847669B (zh) 積體電路結構及其製造方法
TWI810664B (zh) 阻抗降低之半導體裝置及其製造方法
US11935830B2 (en) Integrated circuit with frontside and backside conductive layers and exposed backside substrate
US20220254769A1 (en) Integrated circuit and manufacturing method of the same
US20220292244A1 (en) Variable width nano-sheet field-effect transistor cell structure
TW202234281A (zh) 使用第一鰭邊界及第二鰭邊界設計並製造之半導體結構及其製造方法
CN118198066A (zh) 集成电路器件及其制造系统
CN117177568A (zh) 半导体器件、存储器器件及其制造方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant