TW202234281A - 使用第一鰭邊界及第二鰭邊界設計並製造之半導體結構及其製造方法 - Google Patents

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Abstract

本發明實施例係關於一種包含第一finfet單元及第二finfet單元之半導體結構。該等第一finfet單元中之每一者根據類比電路設計規則而具有一類比鰭邊界，且該等第二finfet單元中之每一者根據數位電路設計規則而具有一數位鰭邊界。該半導體結構進一步包含由該等第一finfet單元形成之第一電路、由該等第二finfet單元形成之第二電路以及由該等第一finfet單元中之一或多者及該等第二finfet單元中之一或多者形成之第三電路。

Description

使用第一鰭邊界及第二鰭邊界設計並製造之半導體結構及其製造方法
本發明實施例係關於使用第一鰭邊界及第二鰭邊界設計並製造之電路。
電子電路繼續被設計並製造成以愈來愈高的運行速度運行。諸如串列化器/解串列化器(serdes)電路等電路當前在每秒28十億位元(Gbps)至448 Gbps之一頻率範圍中運行。過去，已使用包含一類比鰭結構或邊界之類比電路設計規則進行來設計此等電路。在此等速度下運行之關鍵裝置參數包含跨導(GM)、單位增益頻率(UGF)及電遷移(EM)電流。為達成較高運行速度，所有此等三個關鍵裝置參數皆使用較大接點多晶矽(poly)間距(CPP)、較寬擴散部上金屬[源極/汲極接點](MD)、較大通路、較寬金屬線及較大空間而增加。改變此等結構可降低電阻及電容兩者並改良GM、UGF及最大EM電流。然而，隨著設計及製造製程不斷縮減，使用類比電路設計規則及類比鰭邊界之效能改良受到裝置大小限制。
本發明的一實施例係關於一種半導體結構，其包括：第一finfet單元，該等第一finfet單元中之每一者根據類比電路設計規則而具有一類比鰭邊界；第二finfet單元，該等第二finfet單元中之每一者根據數位電路設計規則而具有一數位鰭邊界；第一電路，其由該等第一finfet單元形成；第二電路，其由該等第二finfet單元形成；及第三電路，其由該等第一finfet單元中之一或多者及該等第二finfet單元中之一或多者形成。
本發明的一實施例係關於一種半導體結構，其包括：第一finfet單元，其具有一第一鰭邊界，該第一鰭邊界包含：第一作用區域，其與具有一均勻間距之對應柵格線對準；及第一閘極導體，其放置在該等第一作用區域上並電耦合至該等第一作用區域；以及第二finfet單元，其具有一第二鰭邊界，該第二鰭邊界包含：第二作用區域，其與該第一鰭邊界之該等柵格線交錯；及第二閘極導體，其放置在該等第二作用區域上並與該等第二作用區域電耦合。
本發明的一實施例係關於一種製造一半導體結構之方法，該方法包括：由第一finfet單元形成第一電路，該等第一finfet單元具有位於一鰭柵格結構之柵格線上之第一鰭；由第二finfet單元形成第二電路，該等第二finfet單元具有與該鰭柵格結構之該等柵格線交錯之第二鰭；及由該等第一finfet單元中之至少一者及該等第二finfet單元中之至少一者形成第三電路。
以下揭示內容提供用於實施所提供標的物之不同特徵之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本發明實施例。當然，此等僅係實例且並非意欲係限制性的。舉例而言，在以下闡述中一第一構件在一第二構件上方或在該第二構件上形成可包含其中第一構件與第二構件直接接觸地形成之實施例且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本發明實施例可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且並非本質上指示所論述之各種實施例及/或組態之間的一關係。
此外，可在本文中為易於闡述而使用諸如「下面」、「下方」、「下部」、「上方」、「上部」及諸如此類空間相對術語來闡述一個元件或構件與另一元件或構件之關係，如各圖中所圖解說明。該等空間相對術語意欲囊括在使用或操作中之裝置的除各圖中所繪示之定向之外的不同定向。設備可以其它方式定向(旋轉90度或以其它定向)且可因此同樣地理解本文中所使用之空間相對闡述語。
過去，僅使用了類比電路設計規則及一類比鰭邊界來設計並製造諸如IC等某些半導體結構。此等IC可包含一或多個類比電路、一或多個數位電路、類比電路與數位電路之一混合及/或一serdes電路。然而，隨著製造製程不斷縮減，使用類比鰭邊界之效能改良受到裝置大小限制。
為了應對經提高運行速度及較小裝置大小之挑戰，本發明實施例之半導體結構包含使用具有一第一鰭邊界之一第一組設計規則與具有一第二鰭邊界之一第二組設計規則之一組合來設計積並製造之電路，諸如類比電路、數位電路、類比電路與數位電路之一混合及/或一serdes電路。在某些實施例中，第一組設計規則不同於第二組設計規則，且第一鰭邊界不同於第二鰭邊界。
在某些實施例中，第一組設計規則係具有一類比鰭邊界之類比電路設計規則，且第二組設計規則係具有一數位鰭邊界之數位電路設計規則(邏輯設計規則)，諸如標準單元邏輯設計規則。使用數位電路設計規則來設計並製造之電路效能隨著製程幾何結構按比例縮小或減小而得到改良。在某些實施例中，本發明實施例之標的物之半導體結構包含使用具有類比鰭邊界之類比電路設計規則與具有數位鰭邊界之數位電路設計規則之一組合來設計並製造之類比電路、數位電路，經混合類比電路與數位電路及/或一或多個serdes電路。
在某些實施例中，第一組設計規則及第二組設計規則中之每一組包含佈局設計中通路中之每一者之間的間隔標準。在某些實施例中，第一組設計規則及第二組設計規則中之每一組包含通路佈局圖案之間的間距間隔標準。在某些實施例中，第一組設計規則及第二組設計規則中之每一組包含佈局設計之鰭佈局圖案之間的間距間隔標準。在某些實施例中，第一組設計規則及第二組設計規則中之每一組包含通路佈局圖案與切割特徵佈局圖案之間的間隔標準。在某些實施例中，第一組設計規則及第二組設計規則中之每一組包含作用區佈局圖案與切割特徵佈局圖案之間的間隔標準。在某些實施例中，第一組設計規則及第二組設計規則中之每一組包含作用區佈局圖案之間的間隔標準。在某些實施例中，第一組設計規則及第二組設計規則中之每一組包含一或多個MD設計規則。在某些實施例中，第一組設計規則及第二組設計規則中之每一組包含一或多個閘極上通路[閘極接點](VG)設計規則。在某些實施例中，第一組設計規則及第二組設計規則中之每一組包含一或多個金屬零(M0)軌道設計規則。
在本發明實施例通篇中，使用類比電路設計規則及類比鰭邊界習用地設計並製造之某些finfet單元及電路係使用數位電路設計規則及數位鰭邊界而設計並製造。此等類比finfet單元及電路在本文中有時被稱為使用數位電路設計規則及數位鰭邊界來設計之類比單元。在某些實施例中，此等類比單元可用於類比電路、數位電路、類比電路與數位電路之一混合及/或serdes電路中。
使用數位鰭邊界來設計並製造之類比finfet單元包含沒有坐落在與類比鰭邊界相關聯的一鰭式柵格結構之柵格線上的鰭。而是，該等鰭坐落在鰭式柵格結構之柵格線之間或與該等柵格線交錯。在鰭坐落在鰭式柵格結構之柵格線之間的情況下，finfet單元之高度可降低且裝置之大小可減小。而且，此等finfet單元中鰭之數位鰭邊界與邏輯單元中鰭之數位鰭邊界相同，使得此等finfet單元可置於直接毗鄰邏輯單元處，而在finfet單元與邏輯單元之間不包含一禁入區帶或區。不包含一禁入區帶會節省空間並減小裝置之大小。另外，數位鰭邊界會在finfet單元之中間在鰭之間留下一空間，該空間可用於進行佈線。在某些實施例中，使用鰭之間的用於進行佈線之空間會提高空間使用率並減小裝置之大小。
在某些實施例中，使用數位鰭邊界來設計之類比finfet單元提供較高GM、較高UGF及較高最大EM電流，使得此等finfet單元在電流模式邏輯中用作切換電晶體。
在某些實施例中，包含使用數位電路設計規則及數位鰭邊界來設計並製造之類比單元的電路包含不包含於使用類比電路設計規則及類比鰭邊界來設計並製造之電路中的MEOL層。舉例而言，使用數位鰭邊界來設計並製造之電路可包含至MD之一較大擴散部上通路[源極/汲極接點](VD2)以改良效能，此乃因VD2之電阻比至MD之一較小擴散部上通路[源極/汲極接點](VD)之電阻低至少50%。而且，此等電路可包含填充有減少洩漏並提高隔離度之一高K電介質之經切割PODE。同時，此等特徵增加了導通電流(Ion)及GM並降低了電流乘以電阻(IR)之電壓降。
而且，本發明實施例的使用類比鰭邊界來設計之finfet單元可係長通道finfet並用於輸入/輸出(I/O)電路中。一長通道finfet之益處包含：一長通道finfet之雜訊較低；長通道finfet可承受較高電壓，此乃因氧化物電介質可能更厚；及長通道finfet之鰭密度較高。其中為了按比例縮小面積，解耦電容器使用了較高鰭密度，且其中一長通道finfet之通道之長度(Lg)除以CPP愈高，則電容器密度便愈高。
在某些實施例中，包含使用數位電路設計規則及數位鰭邊界來設計並製造之finfet單元的電路包含：使得最大EM電流較高之較短MD、使得最大EM電流較高之較短M0線及使得最大EM電流較高之較短第二層金屬(M1)線。
在某些實施例中，與使用較大CPP來設計之電路相比，包含使用數位電路設計規則及數位鰭邊界來設計並製造之finfet單元的電路具有較高GM、較高UGF及較高最大EM電流。GM由於電阻在MEOL及BEOL中較低而較高。UGF由於GM較高而較高，其中UGF＝GM/C，且MEOL電容C較小。而且，最大EM電流因較短金屬線長度而較高，其中數位電路設計規則允許M0被切割，且一較短單元高度導致較短M1線。
圖1係根據某些實施例的示意性地圖解說明一serdes電路20之一實例之一方塊圖，該serdes電路係使用具有一類比鰭邊界之類比電路設計規則與具有一數位鰭邊界之數位電路設計規則兩者而設計並製造。此與過去僅使用類比電路設計規則及一類比鰭邊界來設計並製造之serdes電路形成對比。
serdes電路20包含多個電路元件或區塊22a至22i。在各實施例中，僅使用類比電路設計規則及類比鰭邊界來設計並製造電路區塊22a至22i中之至少一者，僅使用數位電路設計規則及數位鰭邊界來設計並製造電路區塊22a至22i中之至少一者，並且使用類比電路設計規則及類比鰭邊界與數位電路設計規則及數位鰭邊界兩者來設計並製造電路區塊22a至22i中之至少一者。
使用具有類比鰭邊界之類比電路設計規則及具有數位鰭邊界之數位電路設計規則中之一或多者來設計並製造之電路包含具有作用區域之finfet，該等作用區域包含源極擴散部分、汲極擴散部分及坐落在源極擴散部分與汲極擴散部分之間的閘極。在某些實施例中，作用區域佈局圖案被稱為氧化物擴散(OD)區佈局圖案，其中OD區佈局圖案可用於製造一或多個電晶體之源極區及/或汲極區。在某些實施例中，poly用於接觸finfet之閘極。
在某些實施例中，類比電路設計規則及類比鰭邊界用於提供具有較高作用區域或鰭密度之長通道finfet。長通道finfet具有較低雜訊位準且長通道finfet可具有一較厚氧化物層，使得長通道finfet可承受較高電壓且非常適合供在IO裝置中使用。
在某些實施例中，數位電路設計規則及數位鰭邊界用於設計並製造具有一較高GM、一較高UGF及一較高最大EM電流之finfet。在某些實施例中，此等finfet具有帶有較低互連電阻之MEOL層及BEOL層，此導致一較高GM，並且在某些實施例中，此等finfet具有導致較低電容值C之一較小單元大小。結果，UGF＝GM/C因較高GM及較低電容值C而較高。另外，在某些實施例中，此等finfet歸因於較小單元大小而具有較短金屬軌道，諸如較短M0軌道及較短M1軌道，此提高了最大EM電流。
在某些實施例中，僅使用類比電路設計規則及類比鰭邊界來設計並製造電路區塊22a及22b。電路區塊22a及22b分別包含一長通道-鎖相迴路(LC-PLL)及一共同偏壓產生器。使用類比鰭邊界製成之長通道finfet用於LC-VCO中以最小化雜訊，且長通道finfet用於電流鏡中以減小IC中所使用之面積。
在某些實施例中，根據數位電路設計規則及數位鰭邊界來設計並製造電路區塊22c至22g。電路區塊22c至22g分別包含一個四元時脈產生器(QCG)及時脈分佈元件，一高速度多工器(MUX)、一傳輸(TX)驅動器、一高速度裁剪器及一接收器(RX)前端(FE)等化器。數位鰭邊界用於此等電路上以獲得serdes電路20之高頻寬。
在各實施例中，使用類比鰭邊界與數位鰭邊界兩者來設計並製造電路區塊22h及22i。電路區塊22h及22i分別包含一串列化器電路及一解串列化器電路。在此等電路中，自一面積視角看，類比鰭邊界具有比數位鰭邊界佳之作用區域密度，使得若僅使用數位鰭邊界來設計此等電路，則此等電路將遭受一面積損失。
圖2係根據某些實施例的示意性地圖解說明使用類比電路設計規則及類比鰭邊界來設計之finfet單元30、32、34及36以及使用數位電路設計規則及數位鰭邊界而不是類比電路設計規則及類比鰭邊界來設計之一finfet單元38之一圖式。
使用類比電路設計規則及類比鰭邊界來設計並製造之實例性finfet單元30、32、34及36佈置在一鰭式柵格結構40上，該鰭式柵格結構對應於並關聯於類比電路設計規則及類比鰭邊界。鰭式柵格結構40包含等距(或按一相等距離隔開之)柵格線42及介於柵格線42之間的柵格空間44。
將finfet單元30、32、34及36組織成兩個群組。第一群組45包含finfet單元30、32及34，該等finfet單元以最小通道長度Lm及最小CPP或較大CPP而設計。第二群組47包含一finfet單元36，該finfet單元係包含一長通道長度Lc之一長通道finfet。
finfet單元30包含一閘極46、兩個作用區域或鰭48a及48b及一單元邊界50。兩個鰭48a及48b按一相等距離(亦即，鰭間距)隔開並坐落在相等鰭式柵格結構40之兩個等距柵格線42上。鰭48a及48b中之每一者與柵格線42中之每一者對準。單元邊界50跨越約六個柵格空間44。
finfet單元32包含一閘極52、四個作用區域或鰭54a至54d及一單元邊界56。四個鰭54a至54d按一相等距離(亦即，鰭間距)隔開並坐落在相等鰭式柵格結構40之四個等距柵格線42上。鰭54a至54d中之每一者與柵格線42中之一者對準。單元邊界56跨越約九個柵格空間44。
finfet單元34包含一閘極58、六個作用區域或鰭60a至60f及一單元邊界62。六個鰭60a至60f按一相等距離(亦即，鰭間距)隔開並坐落在相等鰭式柵格結構40之六個等距柵格線42上。鰭60a至60f中之每一者與柵格線42中之每一者對準。單元邊界62跨越約十一個柵格空間44。
finfet單元36係使用類比電路設計規則及類比鰭邊界來設計之長通道finfet。finfet單元36包含一閘極64、六個作用區域或鰭66a至66f及一單元邊界68。六個鰭66a至66f按一相等距離(亦即，鰭間距)隔開並坐落在相等鰭式柵格結構40之六個等距柵格線42上。鰭66a至66f中之每一者與柵格線42中之每一者對準。單元邊界68跨越約十一個柵格空間44。而且，如所圖解說明，長通道finfet 36之單元邊界68之寬度Wc分別比其他finfet單元30、32及34之單元邊界50、56及62之寬度Wm寬。
使用數位電路設計規則及數位鰭邊界而不是類比電路設計規則及類比鰭邊界來設計finfet單元38。finfet單元38包含四個作用區域或鰭70a至70d及坐落在一單元邊界74內之一閘極72。四個鰭70a至70d中之每一者在閘極72之一個側(諸如左側)上包含一源極區76且在閘極72之另一側(諸如右側)上包含一汲極區78。在其他實施例中，源極區76可位於閘極72之右側上，且汲極區78可位於閘極72之左側上。而且，在其他實施例中，finfet單元38可包含不到四個鰭70a至70d或不止四個鰭70a至70d。
使用數位電路設計規則及數位鰭邊界來設計之finfet單元38之鰭70a至70d不與相等鰭式柵格40之柵格線42對準且沒有坐落在該等柵格線上。而是，鰭70a至70d坐落在相等鰭式柵格40之柵格線42之間或與該等柵格線交錯。而且，finfet單元38具有與使用數位鰭邊界來設計之一數位邏輯單元之鰭結構或鰭邊界相同的鰭結構或鰭邊界。finfet單元38在finfet單元38之一頂部部分80上具有兩個鰭70a及70b且在finfet單元38之一底部部分82上具有兩個鰭70c及70d。介於頂部部分80與底部部分82之間的係不具有任何鰭之一中間部分84，此允許將金屬線佈線成穿過finfet單元38或到達finfet單元38之閘極72。
在各實施例中，在鰭70a至70d坐落在柵格線42之間的情況下且在finfet單元38具有不具有任何鰭之一中間部分84的情況下，可提高finfet單元38中及穿過該finfet單元之空間使用效率，使得可將裝置大小做得更小。而且，單元邊界74跨越約七個柵格空間44，這比亦具有四個鰭之finfet單元32之單元邊界56少兩個。在各實施例中，在鰭70a至70d坐落在柵格線42之間的情況下，finfet單元38之高度H相對於使用類比電路設計規則及類比鰭邊界來設計之一finfet單元可下降或降低，使得可將裝置大小做得更小。
圖3係根據某些實施例的圖解說明使用類比鰭邊界來設計之finfet單元30、32、34及36以及使用數位鰭邊界來設計之finfet單元38a及38b的某些特性之尺寸之一表100。上文詳細闡述了finfet單元30、32、34及36，從而此處將不再重複闡述。使用一大CPP來設計並製造finfet單元38a，且使用一最小CPP來設計並製造finfet單元38b。除此以外，finfet單元38a及38b中之每一者類似於上文詳細闡述之finfet單元38，從而此處將不再重複闡述finfet單元38a及38b。
表100關於以伏特(V)為單位量測之一電壓102、以奈米(nm)為單位量測之單元高度104、以鰭/高度(以nm為單位)量測之Y (亦即，垂直)方向上之鰭密度106、以nm為單位量測之通道長度(Lg) 108、以nm為單位量測之CPP 110及Lg/CPP 112而比較finfet單元30、32、34、36、38a及38b。
如所指示，在某些實施例中，長通道finfet單元36之電壓102之範圍係自1.1 V至1.8 V，並且在某些實施例中，長通道finfet單元36之電壓102小於1.1 V。長通道finfet單元36之電壓102可與finfet單元30、32、34、38a及38b之電壓102進行比較，finfet單元30、32、34、38a及38b之電壓102小於1.1 V。因此，在某些實施例中，長通道finfet單元36可具有一較高電壓102。
使用類比邊界來設計之所有finfet單元30、32、34及36之單元高度104的範圍係自一參考值之0.5倍至該參考值之5倍，且使用數位鰭邊界來設計之finfet單元38a及38b中之每一者之單元高度104係處於參考值下。
使用數位鰭邊界及大CPP來設計之finfet單元38a在Y方向上之鰭密度106的範圍係自95%至50%，且使用數位鰭邊界及最小CPP來設計之finfet單元38b在Y方向上之鰭密度106係處於一參考值下。
長通道finfet單元36之Lg 108的範圍係自一參考值之1.2倍至該參考值之80倍，且其餘finfet單元30、32、34、38a及38b之Lg係處於一最小通道長度參考值下。
長通道finfet單元36之CPP 110的範圍係自一參考值之2倍至該參考值之5倍，且使用類比鰭邊界來設計之其他finfet單元30、32及34之CPP的範圍係自該參考值之1倍至該參考值之2倍。利用數位鰭邊界及大CPP來設計之finfet單元38a之CPP 110的範圍係自參考值之1.05倍至參考值之2倍，且使用數位鰭邊界及最小CPP來設計之finfet單元38b之CPP 110係處於參考值下。
長通道finfet單元36之Lg/CPP 112的範圍係自20%至90%，使用類比鰭邊界來設計之其他finfet單元30、32及34之Lg/CPP 112係處於參考位準下，finfet單元38a之Lg/CPP 112的範圍係自4%至35%，且finfet單元38b之Lg/CPP 112的範圍係自5%至30%。
使用類比電路設計規則及類比鰭邊界來設計並製造長通道finfet單元36以提供具有較高作用區域或鰭密度、較低雜訊位準及較厚氧化物層之長通道finfet，使得長通道finfet 36可承受較高電壓且非常適合供在IO裝置中使用。
使用數位電路設計規則及數位鰭邊界來設計並製造finfet單元38a及38b以具有一較高GM及一較高UGF，如上文所闡述。在某些實施例中，finfet 38a及38b具有節省空間並導致較短金屬軌道之一較小單元大小，此提高了最大EM電流。
本文中所闡述之finfet單元及電路之某些或所有設計及製造可由一電腦系統(諸如一EDA系統)執行或用該電腦系統執行。圖4係根據本發明實施例的圖解說明一EDA系統200之各項態樣之一方塊圖，該EDA系統經組態以用於執行本文中所闡述之finfet單元及電路之某些或所有設計及製造。
在某些實施例中，EDA系統200包含一自動佈置及佈線(APR)系統。在某些實施例中，EDA系統200係包含一處理器202及一非暫時性電腦可讀儲存媒體204之一個一般用途計算裝置。電腦可讀儲存媒體204可用電腦程式碼(諸如一組可執行指令206)進行編碼(例如，儲存該電腦程式碼)。處理器202對指令206之執行表示(至少部分地)實施系統200之功能中之一部分或所有功能之一EDA工具，諸如使用類比及數位電路設計規則及本文中所闡述之程序來提供佈局。此外，包含製作工具208以佈局及實體地實施佈局之設計及製造。
處理器202藉由一匯流排210電耦合至電腦可讀儲存媒體204並藉由匯流排210電耦合至一I/O介面212。一網路介面214亦藉由匯流排210電連接至處理器202。網路介面214連接至一網路216，使得處理器202及電腦可讀儲存媒體204可使用網路216連接至外部元件。處理器202經組態以執行在電腦可讀儲存媒體204中進行編碼之電腦程式碼或指令206，從而致使系統200執行系統200之功能中之一部分或所有功能，諸如使用類比電路設計規則及數位電路設計規則及本文中所闡述之程序來提供佈局、以及系統200之其他功能。在各實施例中，處理器202係一中央處理單元(CPU)、一多處理器、一分散式處理系統、一應用專用積體電路(ASIC)及/或一適合處理單元。
在各實施例中，電腦可讀儲存媒體204係一電子、磁性、光學、電磁、紅外線及/或半導體系統或設備或裝置。舉例而言，電腦可讀儲存媒體204可包含一半導體或固態記憶體、一磁帶、一可移除式電腦磁片、一隨機存取記憶體(RAM)、一唯讀記憶體(ROM)、一硬磁碟及/或一光碟。在使用光碟之實施例中，電腦可讀儲存媒體204可包含一光碟唯讀記憶體(CD-ROM)、一光碟讀取/寫入記憶體(CD-R/W)及/或一數位視訊碟片(DVD)。
在某些實施例中，電腦可讀儲存媒體204儲存電腦程式碼或指令206，該等電腦程式碼或指令經組態以致使系統200執行系統200之功能中之一部分或所有功能，諸如使用類比電路設計規則及數位電路設計規則以及本文中所闡述之程序來提供佈局、以及系統200之其他功能。在某些實施例中，電腦可讀儲存媒體204亦儲存促進執行系統200之一部分或所有功能之資訊。在某些實施例中，電腦可讀儲存媒體204儲存包含標準邏輯單元之一標準單元程式庫218。
EDA系統200包含耦合至外部電路系統之I/O介面212。在各實施例中，I/O介面212包含一鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕及/或標方向鍵，用於將資訊及命令傳達至處理器202。
網路介面214耦合至處理器202並允許系統200與網路216通信，將一或多個其他電腦系統連接至網路216。網路介面214可包含：無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或者有線網路介面，諸如ETHERNET、USB或IEEE-1364。在各實施例中，可在類似於系統200之兩個或更多個系統中執行系統200之一部分或所有功能。
系統200經組態以經由I/O介面212接收資訊。經由I/O介面212接收之資訊包含指令、資料、設計規則、標準單元程式庫，及/或用於由處理器202處理之其他參數中之一或多者。藉由匯流排210將資訊傳遞至處理器202。而且，EDA系統200經組態以經由I/O介面212接收關於一使用者介面(UI)之資訊。此UI資訊可作為一UI 220儲存在電腦可讀儲存媒體204中。
在某些實施例中，系統200之一部分或所有功能經由一獨立軟體應用來實施以供一處理器執行。在某些實施例中，在作為一額外軟體應用之一部分的一軟體應用中實施系統200之一部分或所有功能。在某些實施例中，將系統200之一部分或所有功能實施為至一軟體應用之一外掛程式。在某些實施例中，將系統200之功能中之至少一者實施為作為一EDA工具之一部分的一軟體應用。在某些實施例中，將系統200之一部分或所有功能實施為由EDA系統200使用之一軟體應用。在某些實施例中，使用一工具(諸如可自CADENCE DESIGN SYSTEMS公司商購獲得之VIRTUOSO)或另一適合佈局產生工具來產生包含標準單元之一佈局圖。
在某些實施例中，可將佈局及其他程序實現為儲存在一非暫時性電腦可讀記錄媒體中之一程式之功能。一非暫時性電腦可讀記錄媒體之實例包含但不限於外部/可移除式及/或內部/內建儲存或記憶體單元，例如，一或多個光碟(諸如一DVD)、一磁碟(諸如一硬碟)、一半導體記憶體(諸如一ROM及RAM)及一記憶體卡及諸如此類。
如上文所陳述，EDA系統200之實施例包含用於實施系統200之製造程序之製作工具208。舉例而言，可對一設計執行一合成，其中藉由將設計與選自標準單元程式庫218之標準單元進行匹配，將設計所期望之行為及/或功能轉換成一功能等效邏輯閘級電路闡述。此合成導致一功能等效邏輯閘級電路闡述，諸如一閘級網路連線表。基於閘級網路連線表，可產生用於由製作工具208製作IC之一光微影遮罩。
根據某些實施例，結合圖5揭示裝置製作之其他態樣，圖5係一IC製造系統222及與其相關聯之一IC製造流程之一方塊圖。在某些實施例中，基於一佈局圖，使用製造系統222來製作一或多個半導體遮罩及/或一半導體IC之一層中之至少一個組件。
在圖5中，IC製造系統222包含諸如一設計室224、一遮罩室226及一IC製造廠/製作廠(「fab」) 228等實體，該等實體在關於製造一IC (諸如本文中所闡述之電路)之設計、開發及製造週期及/或服務中彼此相互作用。系統222中之實體係藉由一通信網路而連接。在某些實施例中，通信網路係單一網路。在某些實施例中，通信網路係各種不同網路，諸如一內部網路及網際網路。通信網路包含有線及/或無線通信通道。每一實體與其他實體中之一或多者相互作用並向其他實體中之一或多者提供服務及/或自其他實體中之一或多者接收服務。在某些實施例中，設計室224、遮罩室226及IC fab 228中之兩者或更多者由單一較大公司擁有。在某些實施例中，設計室224、遮罩室226及IC fab 228中之兩者或更多者共存於一共同設施中並使用共同資源。
設計室(或設計團隊) 224產生一IC設計佈局圖230。IC設計佈局圖230包含各種幾何圖案或IC佈局圖，該IC佈局圖經設計以用於一IC裝置，諸如使用類比電路設計規則及類比鰭邊界及/或數位電路設計規則及數位鰭邊界來設計之裝置。幾何圖案對應於金屬、氧化物或半導體層之圖案，該等圖案構成待製作之半導體結構之各種組件。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖230之一部分包含待形成於一半導體基板(諸如一矽晶圓)中及放置在半導體基板上之各種材料層中之各種IC特徵，諸如作用區域或區、閘極電極、源極、汲極、金屬線、局部通路及用於接合墊之開口。設計室224實施一設計過程以形成一IC設計佈局圖230。設計過程包含類比電路設計、數位邏輯電路設計、實體佈局設計以及佈置及佈線常式中之一或多者。IC設計佈局圖230存在於具有幾何圖案之資訊之一或多個資料檔案中。舉例而言，IC設計佈局圖230可用一GDSII檔案格式或DFII檔案格式表示。
遮罩室226包含資料準備232及遮罩製作234。遮罩室226使用IC設計佈局圖230來製造待用於製作IC或半導體結構之各種層之一或多個遮罩236。遮罩室226執行遮罩資料準備232，其中將IC設計佈局圖230轉譯成一代表性資料檔案(RDF)。遮罩資料準備232將RDF提供至遮罩製作234。遮罩製作234包含將RDF轉換成一基板(諸如一遮罩(倍縮光罩) 236或一半導體晶圓238)上之一影像之一遮罩寫入器。設計佈局圖230由遮罩資料準備232操縱以符合遮罩寫入器之特性及/或IC fab 228之標準。在圖5中，將遮罩資料準備232及遮罩製作234圖解說明為單獨元件。在某些實施例中，遮罩資料準備232及遮罩製作234可統稱為遮罩資料準備。
在某些實施例中，遮罩資料準備232包含使用微影增強技術來補償影像誤差(諸如可由繞射、干涉、其他製程效應及諸如此類引起之影像誤差)之一光學接近校正(OPC)。OPC調整IC設計佈局圖230。在某些實施例中，遮罩資料準備232包含其他解析度增強技術(RET)，諸如離軸照明、亞解析度輔助特徵、相移遮罩、其他適合技術及諸如此類或其組合。在某些實施例中，亦使用逆微影技術(ILT)，該逆微影技術將OPC視為一逆成像問題。
在某些實施例中，遮罩資料準備232包含一遮罩規則檢查器(MRC)，該遮罩規則檢查器用一組遮罩形成規則來檢查已在OPC中經歷製程之IC設計佈局圖230，該組遮罩形成規則含有某些幾何及/或連接性限制以確保足夠限度，從而計及半導體製造程序中之可變性及諸如此類。在某些實施例中，MRC修改IC設計佈局圖230以補償遮罩製作234期間之限制，此可撤銷由OPC執行之修改之一部分以滿足遮罩形成規則。
在某些實施例中，遮罩資料準備232包含模擬將由IC fab 228實施之處理的微影製程檢查(LPC)。LPC基於IC設計佈局圖230而模擬此處理以形成一經模擬製造裝置。LPC模擬中之處理參數可包含與IC製造週期之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數及/或製造製程之其他態樣。LPC考量各種因子，諸如空中影像對比、焦點深度(「DOF」)、遮罩誤差增強因子(「MEEF」)、其他適合因子及諸如此類或其組合。在某些實施例中，在一經模擬製造裝置已由LPC形成之後，若經模擬裝置在形狀上不夠接近以滿足設計規則，則重複OPC及/或MRC以進一步精細化IC設計佈局圖230。
已出於清晰目的而簡化遮罩資料準備232之上述闡述。在某些實施例中，資料準備232包含額外特徵(諸如一邏輯操作(LOP))以根據製造規則修改IC設計佈局圖230。另外，可以各種不同次序執行在資料準備232期間應用於IC設計佈局圖230之程序。
在遮罩資料準備232之後且在遮罩製作234期間，基於經修改IC設計佈局圖230而製作一遮罩236或一群組遮罩236。在某些實施例中，遮罩製作234包含基於IC設計佈局圖230而執行一或多次微影曝光。在某些實施例中，基於經修改IC設計佈局圖230，使用一電子束(e-beam)或一多e-beam機制在一遮罩(光罩或倍縮光罩) 236上形成一圖案。可以各種技術形成遮罩236。在某些實施例中，使用二元技術來形成遮罩236。在某些實施例中，一遮罩圖案包含不透明區及透明區。用於將已塗佈在一晶圓上之影像敏感材料層(例如，光阻劑)曝光之一雷射束(諸如一紫外線(UV)束)被不透明區阻擋並透過透明區。在一項實例中，遮罩236之一個二元遮罩版本包含一透明基板(例如，經熔接石英)及塗佈在二元遮罩之不透明區中之一不透明材料(例如，鉻)。在另一實例中，使用一相移技術來形成遮罩236。在遮罩236之一相移遮罩(PSM)版本中，形成於相移遮罩上之圖案中之各種特徵經組態以具有適當相位差從而增強解析度及成像品質。在各種實例中，相移遮罩可係經衰減PSM或交替PSM。將由遮罩製作234產生之遮罩用於各種製程中。舉例而言，此一遮罩用於一離子植入製程中以在半導體晶圓238中形成各種經摻雜區，用於一蝕刻製程中以在半導體晶圓238中形成各種蝕刻區，及/或用於其他適合製程中。
IC fab 228包含晶圓製作240。IC fab 228係包含用於製作各種不同IC產品之一或多個製造設施之一IC製作業務。在某些實施例中，IC fab 228係一半導體代工廠。舉例而言，可存在用於複數個IC產品之前端製作(FEOL製作)之一製造設施，而一第二製造設施可為IC產品之互連及封裝提供用於進行後端製作(BEOL製作)，且一第三製造設施可為其他代工廠業務提供其他服務。
IC fab 228使用由遮罩室226製作之遮罩236來製作本發明實施例之半導體結構或IC 242。因此，IC fab 228至少間接地使用IC設計佈局圖230來製作本發明實施例之半導體結構或IC 242。而且，半導體晶圓238包含一矽基板或具有形成於該矽基板上之材料層之其他適當基板，且半導體晶圓238進一步包含各種經摻雜區、介電特徵、多級互連及諸如此類(形成於後續製造步驟處)中之一或多者。在某些實施例中，IC fab 228使用遮罩236來製作半導體晶圓238，以形成本發明實施例之半導體結構或IC 242。在某些實施例中，IC製作包含至少間接地基於IC設計佈局圖230而執行一或多次微影曝光。
在某些實施例中，EDA系統200及IC製造系統222經組態以設計並製造使用類比電路設計規則及類比鰭邊界來設計並製造之finfet單元30、32、34及36。另外，在各實施例中，將此等finfet單元30、32、34及36設計成電路，諸如類比電路、數位電路、經混合類比電路與數位電路以及serdes電路。
在某些實施例中，EDA系統200及IC製造系統222經組態以設計並製造使用數位電路設計規則及數位鰭邊界而不是類比電路設計規則及類比鰭邊界來設計並製造之finfet單元38 (包含finfet單元38a及38b)。在各實施例中，此等finfet單元38 (包含finfet單元38a及38b)在本文中被稱為先前使用類比電路設計規則及類比鰭邊界來設計但現在使用數位電路設計規則及數位鰭邊界來設計之類比單元。在各實施例中，將此等類比單元設計成先前使用類比電路設計規則及類比鰭邊界來設計之電路，諸如類比電路、數位電路、類比電路與數位電路之一混合及serdes電路。
圖6係根據某些實施例的示意性地圖解說明一電流模式邏輯電路300之一圖式，該電流模式邏輯電路包含使用數位鰭邊界來設計並製造且用作切換電晶體302a及302b之類比finfet單元。切換電晶體302a及302b經組態以具有較高GM、較高UGF及較高最大EM電流。在各實施例中，切換電晶體302a及302b類似於finfet單元38。
切換電晶體302a使其汲極/源極路徑之一個側電耦合至一電阻器304a之一個側並使其汲極/源極路徑之另一側電耦合至一電流源電晶體306a之汲極/源極路徑之一個側。而且，切換電晶體302b使其汲極/源極路徑之一個側電耦合至一電阻器304b之一個側並使其汲極/源極路徑之另一側電耦合至一電流源電晶體306b之汲極/源極路徑之一個側。電阻器304a及304b之其他側電耦合至一電源308，諸如VDD，且電流源電晶體306a及306b之汲極/源極路徑之其他側電耦合至一參考310，諸如接地。一電阻器312及一電容器314並聯地電耦合在切換電晶體302a及302b之汲極/源極路徑之側之間，該等側電耦合至電流源電晶體306a及306b之汲極/源極路徑，如所展示。
在電流模式邏輯電路300中，關鍵績效指標(KPI)包含被定義為增益乘以頻寬之UGF。為判定用於UGF之一公式，電流模式邏輯電路300可首先簡化為切換電晶體302a及302b以及電耦合至一個電流源電晶體316之電阻器304a及304b。切換電晶體302a使其汲極/源極路徑之一個側電耦合至電阻器304a之一個側且使其汲極/源極路徑之另一側電耦合至電流源電晶體316之汲極/源極路徑之一個側。而且，切換電晶體302b使其汲極/源極路徑之一個側電耦合至電阻器304b之一個側並使其汲極/源極路徑之另一側電耦合至電流源電晶體316之汲極/源極路徑之一個側。電阻器304a及304b之其他側電耦合至電源308且電流源電晶體316之其他側電耦合至參考310。
此可進一步減少突出顯示電耦合至電阻器304a之一個側的切換電晶體302a之一個側。其中，電阻器304a之另一側電耦合至電源308，且切換電晶體302a之汲極/源極路徑之另一側電耦合至參考310並提供一電流I。在此組態中，增益乘以頻寬等於(GM×R)/(R×C)，其中GM係切換電晶體302a之跨導，R係電阻器304a之電阻，且C係切換電晶體302a之輸出處之負載電容。當然，此公式簡化為UGF＝GM/C。
在各實施例中，電流模式切換電晶體302a及302b需要具有較高GM、較高UGF及較高最大EM電流，以便以愈來愈高之速度進行切換。使用數位電路設計規則及數位鰭邊界來設計之finfet單元38非常適合於切換電晶體302a及302b，此乃因在某些實施例中，finfet單元38具有較高GM、較高UGF及較高最大EM電流。在某些實施例中，GM由於電阻在MEOL (如下文所闡述)中較低而較高，UGF＝GM/C由於GM較高而較高且MEOL電容C因finfet單元38之較小單元大小而較低。而且，最大EM電流因較短金屬線長度而較高，其中數位電路設計規則允許M0被切割成較短M0線，且單元具有導致較短M1線之一較短單元高度。
圖7係根據某些實施例的示意性地圖解說明用於判定切換電晶體302a之UGF的一測試套件電路320之一圖式。測試套件電路320包含切換電晶體302a及一負載電晶體322。
切換電晶體302a之汲極/源極路徑之一個側電耦合至負載電晶體322之閘極、一輸出墊324及一第一電流源326之一個側。第一電流源326之另一側電耦合至電源308，且切換電晶體302a之汲極/源極路徑之另一側電耦合至參考310，諸如接地。而且，負載電晶體322之汲極/源極路徑之一個側電耦合至一第二電流源328之一個側。第二電流源328之另一側電耦合至電源308，且負載電晶體322之汲極/源極路徑之另一側電耦合至參考310。切換電晶體302a之閘極電耦合至一輸入墊330。
在操作中，將一小訊號在切換電晶體302a之閘極處施加至輸入墊330，且在輸出墊324處量測測試套件電路320之輸出。
圖8係根據某些實施例的圖解說明如使用圖7之測試套件電路320量測的增益對頻率之一圖表334。圖表334包含x軸線336上以赫茲(Hz)為單位之頻率對y軸線338上以分貝(dB)為單位之增益。如所圖解說明，切換電晶體302a具有一高增益及一高頻寬，其中增益在下降之前略低於30 dB且頻寬在增益下降之前大於1千兆赫。
圖9係根據某些實施例的示意性地圖解說明一finfet單元400之一圖式，該finfet單元係使用數位電路設計規則及數位鰭邊界來設計並製造且包含不包含於使用類比鰭邊界來設計並製造之電路中的MEOL層。MEOL層經組態以提高finfet單元400之GM及UGF。在各實施例中，finfet單元(如finfet單元400)在電流模式邏輯300中可用作切換電晶體302a及302b。在各實施例中，finfet單元400可用於先前使用類比電路設計規則及類比鰭邊界來設計之類比電路、數位電路、類比電路與數位電路之一混合及serdes電路中。在某些實施例中，finfet單元400類似於finfet單元38。
finfet單元400包含一閘極402、閘極402之左側上之一源極區404及閘極402之右側上之一汲極區406。在各實施例中，可將源極區404於汲極區406切換，使得源極區404係在閘極402之右側上且汲極區406係在閘極402之左側上。
MEOL層包含M0線408a至408g、較小源極/汲極接點VD 410a至410b、較大源極/汲極接點VD2 412a及412b以及經切割PODE 414a及414b。經切割PODE 414a及414b中之每一者填充有減少洩漏並提供對finfet單元400之較佳隔離度的一高K電介質。在各實施例中，MEOL層包含第三級金屬(M2)線416a及416b。
M0線408a及408g係較寬金屬線，其每單位長度之電阻比M0線408b至408f之較窄金屬線小。在各實施例中，較寬金屬線M0 408a及408g之寬度範圍係自10 nm至50 nm，且較窄金屬線M0 408b至408f之寬度範圍係自6 nm至20 nm。
源極區404電耦合至M0 408a至VD2 412a、M0 408c至VD 410a、M0 408e至VD 410b及M0 408g至VD2 412b。VD2 412a及412b中之每一者在大小上比VD 410a及410b中之每一者大。在某些實施例中，VD2之範圍係自8 nm×8 nm至24 nm×24 nm，且VD之範圍係自6 nm×6 nm至20 nm×20 nm。
VD2接觸較寬金屬線408a及408g，且VD接觸較窄金屬線408c及408e。在各實施例中，僅當使用數位電路設計規則及數位鰭邊界來設計finfet單元時才允許VD2 412a及412b。因此，使用數位電路設計規則及數位鰭邊界來設計並製造之類比電路可包含VD2以改良效能，其中VD2之電阻比VD之電阻低至少50%。使用VD2接點提高了接通電流Ion及GM，這降低了經由finfet 400之IR電壓降。
圖10係根據某些實施例的示意性地圖解說明包含切割PODE 414a之finfet單元400之一圖式。finfet單元400包含：包含鰭作用區域之上之poly的閘極402、閘極402之左側上之源極區404及閘極402之右側上之汲極區406。經切割PODE 414a填充有減少自finfet單元400之洩漏並提供對finfet單元400之較佳隔離度的高K電介質。
圖11係根據某些實施例的圖解說明finfet單元400之有效GM 422對通過finfet單元400之電阻R 424之一圖表420。圖表420包含x軸線426上以歐姆為單位量測之電阻R 424及y軸線428上以毫西門子(mS)為單位量測之有效GM 422。
如所圖解說明，有效GM 422在約9.6 mS下最高，其中佈局相依效應(LDE) 430會影響GM 422。當電阻R 424包含OD抽頭432時，GM 422降低至約9.4 mS；當電阻R 424包含VD-VD2接點434時，GM 422降低至約8.8 mS；當電阻R 424 包含M0線436時，GM 422降低至約8.4 mS；且當電阻R 424包含M2線438時GM 422降低至約8.1 mS。在各實施例中，有效GM根據一直線方程式y＝﹣0.0778x＋9.5377隨著電阻R 424增加而降低。
在本文中所闡述之finfet單元之另一態樣中，使用類比電路設計規則及類比鰭邊界來設計並製造之finfet單元30、32、34及36用於圖1之serdes電路20中。舉例而言，長通道finfet單元36可用於I/O裝置中並在serdes電路20中用作長通道電晶體。
圖12係根據某些實施例的圖解說明使用類比電路設計規則及類比鰭邊界來設計之一長通道finfet單元502及使用數位電路設計規則及數位鰭邊界來設計之一finfet單元504的某些特性之尺寸之一表500。在某些實施例中，使用數位電路設計規則及數位鰭邊界而不是類比電路設計規則及類比鰭邊界來設計finfet單元504。
表500列出關於以伏特V為單位量測之一電壓506、以nm為單位量測之單元高度508、以鰭/高度(以nm為單位)量測之Y (亦即，垂直)方向上之鰭密度510、以nm為單位量測之通道長度Lg 512、以nm為單位量測之CPP 514及Lg/CPP 516的finfet單元502及504之尺寸。
如所指示，在某些實施例中，長通道finfet單元502之電壓506之範圍係自1.1 V至1.8 V，且在其他實施例中，長通道finfet單元502之電壓506小於1.1 V。長通道finfet單元502之電壓506可與finfet單元504之電壓506進行比較，finfet單元504之電壓506小於1.1 V。因此，在某些實施例中，長通道finfet單元502可具有一較高電壓506。
長通道finfet單元502之單元高度508之範圍係自一參考值之0.5倍至該參考值之5倍，且使用數位鰭邊界來設計之finfet單元504之單元高度508係處於參考值下。因此，在某些實施例中，長通道finfet單元502具有大於finfet單元504之單元高度508的一單元高度508。
finfet單元504在Y方向上之鰭密度510係處於一參考值下。如所圖解說明，長通道finfet 502之鰭密度大於finfet單元504之鰭密度。
而且，長通道finfet單元502之通道長度Lg 512之範圍係自一參考值之1.2倍至該參考值之80倍，且用於finfet單元504之Lg係處於一最小通道長度參考值下。因此，長通道finfet單元502之通道長度Lg大於finfet單元504之通道長度Lg。
長通道finfet單元502之CPP 514之範圍係自一參考值之2倍至該參考值之5倍，且finfet單元504之CPP係處於參考值下。而且，長通道finfet單元502之Lg/CPP 516係處於約41%下，且finfet單元504之Lg/CPP係處於一參考值下。
使用類比鰭邊界來設計之長通道finfet單元502具有一較高鰭密度並提供較低雜訊位準。在某些實施例中，長通道finfet單元502可承受一較高電壓，此乃因氧化物層較厚。而且，為按比例縮小面積，解耦電容器使用了長通道finfet單元502之較高鰭密度，且長通道finfet單元502之Lg/CPP 516愈高，則電容器密度愈高。在某些實施例中，將長通道finfet單元502用於I/O裝置中。
圖13係根據某些實施例的示意性地圖解說明包含類比單元602之一IC 600之一圖式，該等類比單元係使用數位電路設計規則及數位鰭邊界來設計並坐落在緊挨使用數位電路設計規則及數位鰭邊界來設計之邏輯電路單元604 (諸如標準邏輯單元)。在使用相同數位電路設計規則及相同數位鰭邊界來設計類比電路單元602及數位電路單元604的情況下，單元602及604具有相同鰭結構或鰭邊界以及相同單元邊界。因此，類比單元602可坐落在606處直接毗鄰並鄰接邏輯電路單元604處，而在類比單元602與邏輯電路單元604之間不包含一禁入區帶或區。否則，若使用不同鰭邊界來設計類比單元602及邏輯單元604，則在兩個不同單元之間設置一禁入區帶，其中在某些實施例中，禁入區帶之範圍係自0.1微米(um)至10 um。
不包含一禁入區帶會節省空間並減小IC 600之大小。另外，數位鰭邊界在finfet單元之中間在鰭之間留下一空間，該空間可用於進行佈線。在某些實施例中，使用鰭之間的空間來進行佈線提高了空間使用率並減小了IC 600之大小。
在使用數位鰭邊界來設計之類比單元之另一態樣中，可使用較短金屬線(諸如較短M0線及較短M1線)來提高最大EM電流。圖14係根據某些實施例的示意性地圖解說明一IC 700之M0線及下方之一實例之一俯視圖，IC 700包含使用數位電路設計規則及數位鰭邊界來設計之類比單元。在IC 700中，可將金屬線中之至少某些金屬線做得更短，此會增加EM電流通過金屬所允許之最大值。
IC 700包含在圖14中自左至右地坐落之多個finfet 702。finfet 702中之每一者包含在S處電耦合至一或多個MD 705之鰭源極區704、在D處電耦合至一或多個MD 707之鰭汲極區706及坐落在對應源極區704與對應汲極區706之間的一閘極708。閘極708包含poly。在某些實施例中，finfet 702中之每一者具有在CMD區709中切割之MD 705及MD 707。
在某些實施例中，在finfet 702中之每一者中，源極S之MD 705經由一或多個VD2 712並經由一或多個VD 714連接至M0 710。而且，在finfet 702中之每一者中，汲極D之MD 707經由一或多個VD 716連接至M0 710。閘極708中之每一者經由一VG 717連接至M0 710。
IC 700包含一經切割M0區720，其中M0 710經切割以使M0線710更短。與類比電路設計規則及類比鰭邊界相反，允許使用數位電路設計規則及數位鰭邊界來進行之此經切割M0區720。M0線710愈短，則最大EM電流愈高。而且，經切割M0線710可坐落在直接緊挨VD及/或通路VIA0處(展示於圖15中)。在某些實施例中，經切割M0線之長度之範圍係自0.5 CPP至8 CPP，且在某些實施例中，M0間距之範圍係自5 nm至40 nm。
圖15係根據某些實施例的示意性地圖解說明IC 700之BEOL層直至M2 740之一實例之一俯視圖。IC 700包含放置在水平線或軌道中之M2 740及放置在垂直線或軌道中之M1 742。
M0 710放置在IC 700上之水平線或軌道中，使得M1 742之垂直線正交於M0 710之水平線且正交於M2 740之水平線。M1 742之軌道經由通路744 (VIA0)連接至M0 710之各種軌道，且M1 742之軌道經由通路746 (VIA1)連接至M2 740之軌道。因此，BEOL層直至M2 740電耦合至源極/汲極區704及706，且在某些實施例中電耦合至閘極708。在某些實施例中，M1間距之範圍係自28 nm至60 nm。
在某些實施例中，finfet單元702中之每一者類似於finfet單元38，使得finfet單元702比使用類比電路設計規則及類比鰭邊界來設計並製造之對應finfet單元(諸如finfet單元32)短。在某些實施例中，finfet單元702可小於7 CPP。因此，在單元高度較短的情況下，M1 742之長度在finfet單元702中較短且EM最大電流較高。
圖16係根據某些實施例的製造一半導體結構之一方法之一流程圖。在800處，方法包含由第一finfet單元形成第一電路，該等第一finfet單元具有位於一鰭式柵格結構之柵格線上之第一鰭。在某些實施例中，第一電路係電路區塊22a及22b，且第一finfet單元係單元30、32、34及36。在某些實施例中，鰭式柵格結構係鰭式柵格結構40，且柵格線係柵格線42。在某些實施例中，使用類比電路設計規則及類比鰭邊界來設計並製造第一finfet單元。在某些實施例中，鰭式柵格結構對應於並關聯於類比鰭邊界。
在802處，方法包含由第二finfet單元形成第二電路，該等第二finfet單元具有與鰭式柵格結構之柵格線交錯之第二鰭。在某些實施例中，第二電路係電路區塊22c至22g，且第二finfet單元類似於finfet單元38。在某些實施例中，鰭式柵格結構係鰭式柵格結構40，且柵格線係柵格線42。在某些實施例中，使用數位電路設計規則及數位鰭邊界來設計並製造第二finfet單元。
在804處，方法包含由第一finfet單元中之至少一者及第二finfet單元中之至少一者形成第三電路。在某些實施例中，第三電路係電路區塊22h及22i，其中第一finfet單元係finfet單元30、32、34及36，且第二finfet單元類似於finfet單元38。在某些實施例中，第一電路、第二電路及第三電路係一serdes電路(諸如serdes電路20)之一部分。
在某些實施例中，方法包含：在第一電路中形成一長通道壓控振盪器及一共同偏壓產生器；在第二電路中形成一多工器及一裁剪器；以及在第三電路中形成一串列化器電路及一解串列化器電路。
在某些實施例中，方法包含使包含第二finfet單元之serdes電路坐落在或置於直接毗鄰包含第二finfet單元之邏輯電路處以減小半導體結構之大小。在其他實施例中，第一電路、第二電路及第三電路係另一電路(諸如包含類比電路與數位電路兩者之一電路)之一部分。
在某些實施例中，方法進一步包含在第二finfet單元中形成MEOL層。在某些實施例中，形成MEOL層包含：形成具有一第一電阻之一第一源極/汲極接點；及形成具有一第二電阻之一第二源極/汲極接點，該第二電阻小於或等於第一電阻之0.5倍。
因此，所揭示實施例提供諸如IC等半導體結構，該等半導體結構包含使用具有一第一鰭邊界之一第一組設計規則與具有一第二鰭邊界之一第二組設計規則之一組合來設計並製造之電路。在某些實施例中，第一組設計規則係具有一類比鰭邊界之類比電路設計規則，且第二組設計規則係具有一數位鰭邊界之數位電路設計規則(邏輯設計規則)，諸如標準單元邏輯設計規則。使用數位鰭邊界來設計並製造之電路之效能隨著製程幾何結構按比例縮小或減小而得到改良。
所揭示實施例進一步包含具有鰭之finfet單元，該等鰭沒有坐落在與類比電路設計規則及類比鰭邊界相關聯的一鰭式柵格結構之柵格線上。而是，鰭坐落在鰭式柵格之柵格線之間。在某些實施例中，此等finfet單元之finfet單元高度降低，使得將裝置大小做得更小。而且，在此等finfet單元中之每一者中，在finfet單元之中間在鰭之間存在一空間，該空間可用於對金屬進行佈線，使得finfet單元中及周圍之空間使用率可降低且裝置大小做得更小。另外，此等finfet單元中鰭之數位鰭邊界與邏輯單元中鰭之數位鰭邊界相同，使得在於finfet單元與邏輯單元之間不包含一禁入區帶或區的情況下，可將使用此等finfet單元之電路置於直接毗鄰使用數位鰭邊界來設計之邏輯單元處。此亦可節省空間並減小裝置之大小。
所揭示實施例包含使用數位電路設計規則及數位鰭邊界來設計並製造之finfet單元，該等finfet單元可提供較高GM、較高UGF及較高最大EM電流。在某些實施例中，finfet單元在電流模式邏輯中可用作開關。
在某些實施例中，finfet單元包含不包含於使用類比電路設計規則及類比鰭邊界來設計並製造之電路中的MEOL層。MEOL層包含具有比一較小源極/汲極接點VD之電阻小至少50%之一電阻的一較大源極/汲極接點VD2。在某些實施例中，finfet單元包含填充有減少洩漏並改良隔離度之一高K電介質之經切割PODE。同時，此等特徵提高了Ion及GM並降低了IR電壓降。
所揭示實施例進一步包含使用類比鰭邊界來設計之finfet單元，該等finfet單元可用於I/O裝置中並用作長通道finfet。在此等finfet單元中，長通道finfet單元具有較低雜訊位準及較高鰭密度使得面積可按比例縮小。
在某些實施例中，設計並製造包含使用數位電路設計規則及數位鰭邊界來設計並製造之類比單元的半導體結構之優點包含具有較高GM、較高UGF及較高EM之finfet單元。GM由於電阻在MEOL層及BEOL層中較低而較高。而且，UGF＝GM/C由於GM較高且MEOL電容C較低而較高。另外，最大EM電流由於金屬線較短而較高，其中數位電路設計規則允許M0被切割以提供較短M0線，且單元高度較短，此導致較短M1線。
根據某些所揭示實施例，一半導體結構包含第一finfet單元及第二finfet單元。第一finfet單元中之每一者根據類比電路設計規則而具有一類比鰭邊界，且第二finfet單元中之每一者根據數位電路設計規則而具有一數位鰭邊界。半導體結構進一步包含由第一finfet單元形成之第一電路、由第二finfet單元形成之第二電路及由第一finfet單元中之一或多者及第二finfet單元中之一或多者形成之第三電路。
根據其他實施例，一半導體結構包含第一finfet單元及第二finfet單元。第一finfet單元具有一第一鰭邊界，該第一鰭邊界包含與具有一均勻間距之對應柵格線對準的第一作用區域及電耦合至第一作用區域之第一閘極導體。第二finfet單元具有一第二鰭邊界，該第二鰭邊界包含與第一鰭邊界之柵格線交錯的第二作用區域及第二作用區域耦合之第二閘極導體。
根據仍其他實施例，製造一半導體結構之一方法包含：由有第一finfet單元形成第一電路，該等第一finfet單元具有位於一鰭式柵格結構之柵格線上之第一鰭；由第二finfet單元形成第二電路，該等第二finfet單元具有與鰭式柵格結構之柵格線交錯之第二鰭；及由第一finfet單元中之至少一者及第二finfet單元中之至少一者形成第三電路。
本發明實施例概述了各種實施例使得熟習此項技術者可更好地理解本發明實施例之態樣。熟習此項技術者應瞭解，其可容易地使用本發明實施例作為設計或修改用於實行與本文中所介紹的實施例相同之目的及/或達成與該等實施例相同之優點的其他製程及結構之一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本發明實施例之精神及範疇，且其可在不背離本發明實施例之精神及範疇的情況下在本文中做出各種改變、替換及更改。
20:串列化器/解串列化器電路 22a-22i:電路區塊/電路元件或區塊 30:單元/鰭式場效應電晶體單元/實例性鰭式場效應電晶體單元 32:單元/鰭式場效應電晶體單元/實例性鰭式場效應電晶體單元 34:單元/鰭式場效應電晶體單元/實例性鰭式場效應電晶體單元 36:單元/鰭式場效應電晶體單元/實例性鰭式場效應電晶體單元/長通道鰭式場效應電晶體 38:鰭式場效應電晶體單元 38a:鰭式場效應電晶體/鰭式場效應電晶體單元 38b:鰭式場效應電晶體/鰭式場效應電晶體單元 40:鰭式柵格結構/相等鰭式柵格/相等鰭式柵格結構 42:柵格線/等距柵格線 44:柵格空間 45:第一群組 46:閘極 47:第二群組 48a:鰭/作用區域或鰭 48b:鰭/作用區域或鰭 50:單元邊界 52:閘極 54a–54d:鰭/作用區域或鰭 56:單元邊界 58:閘極 60a–60f:鰭/作用區域或鰭 62:單元邊界 64:閘極 66a–66f:鰭/作用區域或鰭 68:單元邊界 70a–70d:鰭/作用區域或鰭 72:閘極 74:單元邊界 76:源極區 78:汲極區 80:頂部部分 82:底部部分 84:中間部分 100:表 102:電壓/較高電壓 104:單元高度 106:Y方向上之鰭密度 108:通道長度 110:接點多晶矽間距 112:通道長度/接點多晶矽間距 200:系統/EDA系統 202:處理器 204:電腦可讀儲存媒體/非暫時性電腦可讀儲存媒體 206:指令/可執行指令/電腦程式碼或指令 208:製作工具 210:匯流排 212:輸入/輸出介面 214:網路介面 216:網路 218:標準單元程式庫 220:使用者介面 222:系統/製造系統/積體電路製造系統 224:設計室 226:遮罩室 228:積體電路製造廠/製作廠 230:設計佈局圖/積體電路設計佈局圖/經修改積體電路設計佈局圖 232:資料準備/遮罩資料準備 234:遮罩製作 236:遮罩 238:半導體晶圓 240:晶圓製作 242:半導體結構或積體電路 300:電流模式邏輯/電流模式邏輯電路 302a:切換電晶體/電流模式切換電晶體 302b:切換電晶體/電流模式切換電晶體 304a:電阻器 304b:電阻器 306a:電流源電晶體 306b:電流源電晶體 308:電源 310:參考 312:電阻器 314:電容器 316:電流源電晶體 320:測試套件電路 322:負載電晶體 324:輸出墊 326:第一電流源 328:第二電流源 330:輸入墊 334:圖表 336:x軸線 338:y軸線 400:鰭式場效應電晶體/鰭式場效應電晶體單元 402:閘極 404:源極區 406:汲極區 408a:金屬零/金屬零線/較寬金屬線 408b:金屬零線/較窄金屬線 408c:金屬零/金屬零線/較窄金屬線 408d:金屬零線/較窄金屬線 408e:金屬零/金屬零線/較窄金屬線 408f:金屬零線/較窄金屬線 408g:金屬零/金屬零線/較寬金屬線 410a:較小源極/汲極接點/較小擴散部上通路[源極/汲極接點] 410b:較小源極/汲極接點/較小擴散部上通路[源極/汲極接點] 412a:較大源極/汲極接點/較大擴散部上通路[源極/汲極接點] 412b:較大源極/汲極接點/較大擴散部上通路[源極/汲極接點] 414a:經切割氧化物擴散邊緣上之多晶矽 414b:經切割氧化物擴散邊緣上之多晶矽 416a:第三級金屬線 416b:第三級金屬線 420:圖表 422:跨導/有效跨導 424:電阻 426:x軸線 428:y軸線 430:佈局相依效應(LDE) 432:氧化物擴散抽頭 434:較小擴散部上通路[源極/汲極接點]-較大擴散部上通路[源極/汲極接點]接點 436:金屬零線 500:表 502:鰭式場效應電晶體單元/長通道鰭式場效應電晶體/長通道鰭式場效應電晶體單元 504:鰭式場效應電晶體單元 506:電壓/較高電壓 508:單元高度 510:Y方向上之鰭密度 512:通道長度 514:接點多晶矽間距 516:通道長度/接點多晶矽間距 600:積體電路 602:單元/類比單元/類比電路單元 604:單元/邏輯單元/邏輯電路單元/數位電路單元 606:禁入區帶或區 700:積體電路 702:鰭式場效應電晶體/鰭式場效應電晶體單元 704:源極區/鰭源極區 705:較寬擴散部上金屬[源極/汲極接點] 706:汲極區/鰭汲極區 707:較寬擴散部上金屬[源極/汲極接點] 708:閘極 709:CMD區 710:金屬零/經切割金屬零線 712:較大擴散部上通路[源極/汲極接點] 714:較小擴散部上通路[源極/汲極接點] 716:較小擴散部上通路[源極/汲極接點] 717:閘極上通路[閘極接點] 720:經切割金屬零區 740:第三級金屬 742:第二層金屬 744:通路 746:通路 800:步驟 802:步驟 804:步驟 C:負載電容/中段製程電容/較低電容值 D:汲極 Gm:跨導 H:高度 I：電流 L c:長通道長度 L m:最小通道長度 M0:金屬零 M1:第二層金屬 M2:第三級金屬 MD:較寬擴散部上金屬[源極/汲極接點] S:源極 VIA0:通路 VIA1:通路 VD:較小擴散部上通路[源極/汲極接點] VG:閘極上通路[閘極接點] W c:寬度 W m:寬度
依據當與附圖一起閱讀時之以下詳細闡述最佳地理解本發明實施例之態樣。應注意，根據工業中之標準實踐，各種特徵未必按比例繪製。實際上，為論述清晰起見，可任意地增加或減小各種特徵之尺寸。另外，將各圖式圖解說明為本發明實施例之實例且並不意欲係限制性的。
圖1係根據某些實施例的示意性地圖解說明一serdes電路之一實例之一方塊圖，該serdes電路係使用具有一類比鰭邊界之類比電路設計規則與具有一數位鰭邊界之數位電路設計規則兩者而設計並製造。
圖2係根據某些實施例的示意性地圖解說明使用數位電路設計規則及數位鰭邊界來設計之一鰭式場效應電晶體(finfet)單元以及使用類比電路設計規則及類比鰭邊界來設計之finfet單元之一圖式。
圖3係根據某些實施例的圖解說明使用類比鰭邊界來設計之finfet單元及使用數位鰭邊界來設計之finfet單元的某些特性之尺寸之一表。
圖4係根據某些實施例的圖解說明一電腦系統之一實例之一方塊圖，該電腦系統經組態以設計並製造本發明實施例之單元及電路。
圖5係根據某些實施例的一積體電路(IC)製造系統及與其相關聯的一IC製造流程之一方塊圖。
圖6係示意性地圖解說明根據某些實施例的包含類比單元之一電流模式邏輯電路之一圖式，該等類比單元係使用數位鰭邊界作為切換電晶體而設計並製造。
圖7係根據某些實施例的示意性地圖解說明用於判定圖6中所展示的切換電晶體之UGF之一測試套件電路之一圖式。
圖8係根據某些實施例的圖解說明如使用圖7之測試套件電路來量測的切換電晶體之增益對頻率之一圖表。
圖9係根據某些實施例的示意性地圖解說明一finfet單元之一圖式，該finfet單元係使用數位電路設計規則及數位鰭邊界而設計並製造且包含不包含於使用類比鰭邊界來設計並製造之電路中之中段製程(MEOL)層。
圖10係根據某些實施例的示意性地圖解說明圖9的包含經切割氧化物擴散邊緣上poly (經切割PODE)之finfet單元之一圖式。
圖11係根據某些實施例的圖解說明圖9之finfet單元之有效GM對通過finfet單元之電阻的一圖表。
圖12係根據某些實施例的圖解說明使用類比電路設計規則及類比鰭邊界來設計並製造之一長通道finfet單元以及使用數位電路設計規則及數位鰭邊界來設計並製造之一finfet單元的某些特性之尺寸之一表。
圖13係根據某些實施例的示意性地圖解說明包含類比單元之一IC之一圖式，該等類比單元係使用數位電路設計規則及數位鰭邊界而設計並製造並坐落在緊挨使用數位電路設計規則及數位鰭邊界來設計並製造之邏輯電路單元(諸如標準邏輯單元)處。
圖14係根據某些實施例的示意性地圖解說明包含類比單元之一IC中的M0線及下方之一實例之一俯視圖，該等類比單元係使用數位電路設計規則及數位鰭邊界而設計並製造。
圖15係根據某些實施例的示意性地圖解說明圖14之IC的後段製程(BEOL)層直至M2之一實例之一俯視圖。
圖16係根據某些實施例的圖解說明製造一半導體結構之一方法之一流程圖。
30:單元/鰭式場效應電晶體單元/實例性鰭式場效應電晶體單元
32:單元/鰭式場效應電晶體單元/實例性鰭式場效應電晶體單元
34:單元/鰭式場效應電晶體單元/實例性鰭式場效應電晶體單元
36:單元/鰭式場效應電晶體單元/實例性鰭式場效應電晶體單元/長通道鰭式場效應電晶體
38:鰭式場效應電晶體單元
40:鰭式柵格結構/相等鰭式柵格/相等鰭式柵格結構
42:柵格線/等距柵格線
44:柵格空間
45:第一群組
46:閘極
47:第二群組
48a:鰭/作用區域或鰭
48b:鰭/作用區域或鰭
50:單元邊界
52:閘極
54a-54d:鰭/作用區域或鰭
56:單元邊界
58:閘極
60a-60f:鰭/作用區域或鰭
62:單元邊界
64:閘極
66a-66f:鰭/作用區域或鰭
68:單元邊界
70a-70d:鰭/作用區域或鰭
72:閘極
74:單元邊界
76:源極區
78:汲極區
80:頂部部分
82:底部部分
84:中間部分
H:高度
Lc:長通道長度
Lm:最小通道長度
Wc:寬度
Wm:寬度

Claims (20)

  1. 一種半導體結構，其包括： 第一finfet單元，該等第一finfet單元中之每一者根據類比電路設計規則而具有一類比鰭邊界； 第二finfet單元，該等第二finfet單元中之每一者根據數位電路設計規則而具有一數位鰭邊界； 第一電路，其由該等第一finfet單元形成； 第二電路，其由該等第二finfet單元形成；以及 第三電路，其由該等第一finfet單元中之一或多者及該等第二finfet單元中之一或多者形成。
  2. 如請求項1之半導體結構，其中該等第二finfet單元在電流模式邏輯中用作開關。
  3. 如請求項1之半導體結構，其中該等第二finfet單元包含中段製程(MEOL)層，該等中段製程層包含複數個源極/汲極接點，其中該複數個源極/汲極接點包含具有一第一電阻之一第一源極/汲極接點及具有一第二電阻之一第二源極/汲極接點，該第二電阻小於或等於該第一源極/汲極接點之該第一電阻之0.5倍。
  4. 如請求項1之半導體結構，其中該等第一finfet單元用於輸入/輸出(I/O)電路中並用作長通道電晶體。
  5. 如請求項1之半導體結構，其中由該等第二finfet單元形成之串列化器/解串列化器電路單元直接鄰接由該等第二finfet單元形成之數位邏輯電路單元。
  6. 如請求項1之半導體結構，其中該等第二finfet單元經組態以包含具有較短金屬長度之金屬層，使得電遷移(EM)最大電流較高。
  7. 如請求項1之半導體結構，其中該等第二finfet單元具有較高跨導(GM)、較高單位增益頻率(UGF)及較高最大電遷移(EM)電流。
  8. 如請求項1之半導體結構，其中： 該等第一finfet單元具有位於一鰭式柵格結構之柵格線上之第一鰭；且 該等第二finfet單元具有位於該鰭式柵格結構之該等柵格線之間的第二鰭。
  9. 如請求項1之半導體結構，其中該等第一電路、該等第二電路及該等第三電路係一串列化器/解串列化器電路之一部分。
  10. 如請求項1之半導體結構，其中該等第一電路包含一長通道壓控振盪器及一共同偏壓產生器，該等第二電路包含一高速度多工器及一高速度裁剪器，且該等第三電路包含一串列化器電路及一解串列化器電路。
  11. 一種半導體結構，其包括： 第一finfet單元，其具有一第一鰭邊界，該第一鰭邊界包含： 第一作用區域，其與具有一均勻間距之對應柵格線對準；及 第一閘極導體，其放置在該等第一作用區域上並電耦合至該等第一作用區域；以及 第二finfet單元，其具有一第二鰭邊界，該第二鰭邊界包含： 第二作用區域，其與該第一鰭邊界之該等柵格線交錯；及 第二閘極導體，其放置在該等第二作用區域上並與該等第二作用區域電耦合。
  12. 如請求項11之半導體結構，其中該等第二finfet單元中之至少一者在一電流模式邏輯裝置中用作一開關。
  13. 如請求項11之半導體結構，其中該等第二finfet單元中之至少一者包含中段製程(MEOL)層，該等中段製程層包含複數個源極/汲極接點，其中該複數個源極/汲極接點包含具有一第一電阻之一第一源極/汲極接點及具有一第二電阻之一第二源極/汲極接點，該第二電阻小於或等於該第一源極/汲極接點之該第一電阻之0.5倍。
  14. 如請求項11之半導體結構，其中該等第一finfet單元中之至少一者用於一輸入/輸出(I/O)電路及一長通道電晶體中之至少一者中。
  15. 如請求項11之半導體結構，其中串列化器/解串列化器單元包含該等第二finfet單元，且數位邏輯單元包含該等第二finfet單元，並且該等串列化器/解串列化器單元位於直接毗鄰該等數位邏輯單元處。
  16. 一種製造一半導體結構之方法，該方法包括： 由第一finfet單元形成第一電路，該等第一finfet單元在一鰭式柵格結構之柵格線上具有第一鰭； 由第二finfet單元形成第二電路，該等第二finfet單元具有與該鰭式柵格結構之該等柵格線交錯之第二鰭；及 由該等第一finfet單元中之至少一者及該等第二finfet單元中之至少一者形成第三電路。
  17. 如請求項16之方法，其包含： 形成包含該等第一電路、該等第二電路及該等第三電路之一串列化器/解串列化器電路。
  18. 如請求項17之方法，其包含： 在該等第一電路中形成一長通道壓控振盪器及一共同偏壓產生器； 在該等第二電路中形成一多工器及一裁剪器；以及 在該等第三電路中形成一串列化器電路及一解串列化器電路。
  19. 如請求項16之方法，其包括：使包含該等第二finfet單元之串列化器/解串列化器電路位於直接毗鄰包含該等第二finfet單元之邏輯電路處以減小該半導體結構之一大小。
  20. 如請求項16之方法，其包含： 在該等第二finfet單元中形成中段製程(MEOL)層，其中形成該等MEOL層包含： 形成具有一第一電阻之一第一源極/汲極接點；及 形成具有一第二電阻之一第二源極/汲極接點，該第二電阻小於或等於該第一電阻之0.5倍。
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