DE102015122157A1 - Gestapelte Metallschichten mit verschiedenen Dicken - Google Patents

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Abstract

Ein Halbleiterchip weist eine Vielzahl von gestapelten leitenden Schichten auf. Die Vielzahl von gestapelten leitenden Schichten umfasst eine erste leitende Schicht, eine zweite leitende Schicht und eine dritte leitende Schicht. Die erste leitende Schicht ist auf einer ersten Seite der zweiten leitenden Schicht angeordnet. Die dritte leitende Schicht ist auf einer zweiten Seite der zweiten leitenden Schicht angeordnet. Die dritte leitende Schicht ist auf einer Seite der zweiten leitenden Schicht angeordnet. Die zweite leitende Schicht hat eine Dicke, die größer als die der ersten leitenden Schicht und der dritten leitenden Schicht ist.

Description

  • Hintergrund der Erfindung
  • Ein Schaltkreis-Array umfasst Zellen, die in Zeilen und Spalten angeordnet sind, unter anderem zum Beispiel Zeilen-Metallleiterbahnen, die jeweils mit einer Zeile von Zellen verbunden sind, und Spalten-Metallleiterbahnen, die jeweils mit einer Spalte von Zellen verbunden sind. Der Zugriff auf eine Zelle umfasst das Aktivieren der Zelle über eine der Zeilen-Metallleiterbahnen und der Spalten-Metallleiterbahnen und das Durchleiten von Daten durch die andere der Zeilen-Metallleiterbahnen und Spalten-Metallleiterbahnen.
  • Bei einem SRAM-Makro (SRAM: statischer Speicher mit direktem Zugriff) zum Beispiel umfasst jede Zelle in dem SRAM-Makro ein Speicherelement, ein erstes Zugriffselement und ein zweites Zugriffselement. Das Speicherelement ist mit einem Speicherknoten und einem komplementären Speicherknoten konfiguriert. Das erste Zugriffselement ist zwischen den Speicherknoten und eine Bitleitung geschaltet und wird mit einem Signal auf einer Wortleitung gesteuert. Das zweite Zugriffselement ist zwischen den komplementären Speicherknoten und eine komplementäre Bitleitung geschaltet und wird mit dem Signal auf der Wortleitung gesteuert. Die Wortleitung ist eine Metallleiterbahn, die entlang einer Zeile von Zellen verläuft. Die Bitleitung und die komplementäre Bitleitung sind entsprechende Metallleiterbahnen, die entlang einer Spalte von Zellen verlaufen. Wenn auf eine Zelle in dem SRAM-Makro zugegriffen wird, aktiviert ein Signal auf der Wortleitung die Spalte von Zellen für den Zugriff. Auf diese Weise werden das erste Zugriffselement und das zweite Zugriffselement der Zelle so eingeschaltet, dass die entsprechende Bitleitung und die komplementäre Bitleitung mit dem entsprechenden Speicherknoten und dem komplementären Speicherknoten verbunden werden. Darüber hinaus werden Daten, die geschrieben werden sollen, oder Daten, die gelesen werden, entlang der Bitleitung und der komplementären Bitleitung der gewählten Spalte von Zellen zu oder von dem entsprechenden Speicherknoten und komplementären Speicherknoten in der Zelle übertragen, die für den Zugriff aktiviert ist.
  • Kurze Beschreibung der Zeichnungen
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Klarheit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
  • 1 ist ein schematisches Blockschaltbild eines SRAM-Makros gemäß einigen Ausführungsformen.
  • 2 ist ein schematischer Schaltplan der Zelle in dem SRAM-Makro von 1 gemäß einigen Ausführungsformen.
  • 3 ist eine schematische Anordnungszeichnung eines FEOL- und Via0-Schicht-Teils (FEOL: Front-End-of-Line) der Zelle von 2 gemäß einigen Ausführungsformen.
  • 4 ist eine schematische perspektivische Darstellung eines Teils in der Anordnungszeichnung von 3 gemäß einigen Ausführungsformen.
  • 5 ist eine schematische Anordnungszeichnung eines BEOL-Teils (BEOL: Back-End-of-Line) der Zelle von 2 gemäß einigen Ausführungsformen.
  • 6 ist eine schematische Schnittansicht entlang der Linie A-A' von 5 gemäß einigen Ausführungsformen.
  • 7 ist eine schematische Anordnungszeichnung eines BEOL-Teils der Zelle von 2 gemäß anderen Ausführungsformen.
  • 8 ist eine schematische Schnittansicht entlang der Linie B-B' von 7 gemäß anderen Ausführungsformen.
  • 9 ist eine schematische Anordnungszeichnung eines FEOL- und Via0-Schicht-Teils der Zelle von 2 gemäß anderen Ausführungsformen.
  • 10 ist eine schematische perspektivische Darstellung eines Teils in der Anordnungszeichnung von 9 gemäß einigen Ausführungsformen.
  • 11 ist eine schematische Anordnungszeichnung eines BEOL-Teils der Zelle von 2 gemäß anderen Ausführungsformen.
  • 12 ist eine schematische Schnittansicht entlang der Linie C-C' von 11 gemäß anderen Ausführungsformen.
  • 13 ist ein schematisches Blockschaltbild eines DRAM-Arrays (DRAM: Speicher mit periodischem Wiedereinlesen der Daten) gemäß einigen Ausführungsformen.
  • 14 ist ein schematischer Schaltplan der Zelle in dem DRAM-Makro von 13 gemäß einigen Ausführungsformen.
  • 15 ist ein schematisches Blockschaltbild eines Pixel-Arrays gemäß einigen Ausführungsformen.
  • 16 ist ein schematischer Schaltplan einer Zelle in dem Pixel-Array von 15 gemäß einigen Ausführungsformen.
  • 17 ist eine schematische Anordnungszeichnung eines FEOL- und Via0-Schicht-Teils einer beispielhaften Logikschaltung gemäß einigen Ausführungsformen.
  • 18 ist eine schematische Anordnungszeichnung eines BEOL-Teils der Logikschaltung gemäß einigen Ausführungsformen.
  • 19 ist eine schematische Schnittansicht entlang der Linie D-D' von 18 gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Elemente und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen haben, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen haben, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „linke(r/s)”, „rechte(r/s)”, „mittlere(r/s)”, „X-Richtung”, „Y-Richtung”, „Z-Richtung”, „horizontale(r/s)” „vertikale(r/s)” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung verschiedene Orientierungen des verwendeten oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus dürfte klar sein, dass wenn ein Element als „verbunden mit” oder „gekoppelt mit” einem anderen Element beschrieben ist, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder dass dazwischen befindliche Elemente vorhanden sein können.
  • SRAM-Makro
  • 1 ist ein schematisches Blockschaltbild eines SRAM-Makros 100 gemäß einigen Ausführungsformen.
  • Das SRAM-Makro 100 umfasst ein Array aus Zellen SC11, SC12, ... und SC84, eine Wortleitungs-Decodierschaltung 102 und eine Eingangs- und Ausgangsschaltung (E/A-Schaltung) 104. Die Wortleitungs-Decodierschaltung 102 steuert eine Vielzahl von Wortleitungen SWL1, SWL2, ... und SWL8, die entlang entsprechender Zeilen der Zellen SC11 bis SC14, SC21 bis SC24, ... und SC81 bis SC84 verlaufen. Die E/A-Schaltung 104 steuert oder empfängt eine Vielzahl von Bitleitungen SBL1, SBL2, ... und SBL4 und eine Vielzahl von komplementären Bitleitungen SBLB1, SBLB2, ... und SBLB4, die entlang entsprechender Spalten der Zellen SC11 bis SC81, SC12 bis SC82, ... und SC14 bis SC84 verlaufen. Die Wortleitungs-Decodierschaltung 102 ist so konfiguriert, dass sie eine Zeilenadresse empfängt, die Zeilenadresse decodiert und zum Beispiel eine entsprechende der Wortleitungen SWL1, SWL2, ... und SWL8 so ansteuert, dass eine entsprechende Zeile der Zellen SC11 bis SC14, SC21 bis SC24, ... oder SC81 bis SC84 für den Zugriff aktiviert wird. Die E/A-Schaltung 104 umfasst eine Vorladeschaltung, einen Leseverstärker und einen Datentreiber für jede Spalte der Zellen SC11 bis SC81, SC12 bis SC82, ... oder SC14 bis SC84 und umfasst weiterhin eine Spaltendecodierschaltung für die Spalten. Der Einfachheit halber sind die Vorladeschaltungen, die Leseverstärker und die Spaltendecodierschaltung in 1 nicht dargestellt. Die Vorladeschaltung ist so konfiguriert, dass sie ein aus einer Bitleitung und einer komplementären Bitleitung bestehendes entsprechendes Paar SBL1 und SBLB1, SBL2 und SBLB2, ... oder SBL4 und SBLB4 vorlädt, um sie auf eine nachfolgende Lese- oder Schreiboperation vorzubereiten. Der Leseverstärker ist so konfiguriert, dass er auf Grund von Differenzspannungen Daten liest, die über das aus einer Bitleitung und einer komplementären Bitleitung bestehende entsprechende Paar SBL1 und SBLB1, SBL2 und SBLB2, ... oder SBL4 und SBLB4 während einer Lese-Operation empfangen werden. Der Datentreiber ist so konfiguriert, dass er das aus einer Bitleitung und einer komplementären Bitleitung bestehende entsprechende Paar SBL1 und SBLB1, SBL2 und SBLB2, ... oder SBL4 und SBLB4 auf Grund von Daten steuert, die während einer Schreiboperation geschrieben werden sollen. Die Spaltendecodierschaltung ist so konfiguriert, dass sie eine Spalten-Adresse empfängt, die Spalten-Adresse decodiert und Daten von dem Leseverstärker ausgibt oder Daten in den Datentreiber eingibt, der in Reaktion auf die decodierte Spalten-Adresse gewählt wird.
  • Wenn die Anzahl von Spalten des SRAM-Makros 100 erhöht wird, verlängert sich die Metallleiterbahn für die Wortleitung SWL1, SWL2, ... oder SWL8, was dazu führt, dass der Widerstand der Wortleitung SWL1, SWL2, ... oder SWL8 zunimmt. Darüber hinaus führt eine Verkleinerung der Abmessungen der Metallleiterbahn mit dem technologischen Fortschritt ebenfalls dazu, dass der Widerstand der Wortleitung SWL1, SWL2, ... oder SWL8 zunimmt. Außerdem umfasst bei einigen Ausführungsformen ein SRAM-Makro geteilte Wortleitungszellen (nicht dargestellt), um Lithografie-freundliche Layout-Formen für Finnenstrukturen, Gate-Strukturen und Metallleiterbahnen bereitzustellen. Im Gegensatz zu jeder Zelle SC11, SC12,.. oder SC84 des SRAM-Makros 100 umfasst jede geteilte Wortleitungszelle eine längere Wortleitung und ein kürzeres Paar aus Bitleitung und komplementärer Bitleitung, was den Widerstand der Wortleitung weiter erhöhen kann. Dadurch verlängert sich die Verzögerung beim Aktivieren des Zugriffs auf die entsprechende Zeile von Zellen SC11 bis SC14, SC21 bis SC24, ... oder SC81 bis SC84. Und wenn die Anzahl von Zeilen erhöht wird, verlängern sich die Metallleiterbahnen für jedes aus einer Bitleitung und einer komplementären Bitleitung bestehende Paar SBL1 und SBLB1, SBL2 und SBLB2, ... oder SBL4 und SBLB4, was dazu führt, dass die Kapazität der Bitleitung SBL1, SBL2, ... oder SBL4 und die Kapazität der komplementären Bitleitung SBLB1, SBLB2, ... oder SBLB4 zunehmen. Daher vergrößert sich die Verzögerung durch die Differenzspannungen, die für das Lesen oder Schreiben festgelegt werden, auf Grund der höheren kapazitiven Belastung der Bitleitung SBL1, SBL2, ... oder SBL4 und der komplementären Bitleitung SBLB1, SBLB2, ... oder SBLB4. Um das vorgenannte Problem zu lösen, können bei einigen Ausführungsformen die Metallleiterbahnen der Bitleitungen und die Metallleiterbahnen der Wortleitungen auf unterschiedlichen Metallschichten angeordnet werden, und/oder die Metallleiterbahnen der Bitleitungen und die Metallleiterbahnen der Wortleitungen können so konfiguriert werden, dass sie unterschiedliche Dicken haben. Die detaillierte Begründung erfolgt in den nachstehenden Abschnitten. Die Metallleiterbahnen und die Metallschichten sind keine Beschränkungen der vorliegenden Erfindung. Die Metallleiterbahnen können alle beliebigen Leiterbahnen sein, und die Metallschichten können alle beliebigen leitenden Schichten sein.
  • Der Einfachheit halber ist das SRAM-Makro 100 beispielhaft als ein Speicher mit nur einem Modul dargestellt. Bei einigen Ausführungsformen umfasst ein Ein-Modul-Speicher ein Array aus Zellen sowie Zugriffsschaltungen, die auf das Array aus Zellen mit einem flachen Adressierungsschema zugreifen. Bei dem flachen Adressierungsschema hat jede Zelle in dem Array eine Zeilen-Adresse und eine Spalten-Adresse. Bei einigen Ausführungsformen umfasst ein Mehr-Modul-Speicher mehrere Arrays aus Zellen und globale und lokale Zugriffsschaltungen, die auf die mehreren Arrays aus Zellen mit einem hierarchischen Adressierungsschema zugreifen. Bei dem hierarchischen Adressierungsschema hat jede Zelle in den mehreren Arrays aus Zellen eine Modul-Adresse, eine Zeilen-Adresse und eine Spalten-Adresse. Ein Mehr-Modul-Speicher, der Speichermodule und lokale Zugriffsschaltungen hat, die dem SRAM-Makro 100 ähnlich sind, liegt innerhalb des vorgesehenen Schutzumfangs der vorliegenden Erfindung. Das SRAM-Makro 100 hat als ein Beispiel zur Erläuterung 8 Zeilen und 4 Spalten. Andere Anzahlen von Zeilen und/oder Spalten liegen innerhalb des vorgesehenen Schutzumfangs der vorliegenden Erfindung.
  • 2 ist ein schematischer Schaltplan der Zelle SC11, SC12, ... oder SC84 (repräsentativ mit SC bezeichnet) in dem SRAM-Makro 100 von 1 gemäß einigen Ausführungsformen. 2 zeigt Elemente der Zelle SC. Die Elemente jeder Zelle sind repräsentativ mit Bezugssymbolen ohne tiefgestellte Indices bezeichnet. Die Zelle SC umfasst ein Speicherelement 106 und Zugriffselemente 108 und 110. Das Speicherelement 106 ist mit einem oberen Stromversorgungsknoten CVdd, einem unteren Stromversorgungsknoten CVss, einem Speicherknoten SSN und einem komplementären Speicherknoten SSNB konfiguriert. Das Speicherelement 106 ist so konfiguriert, dass es Daten an dem Speicherknoten SSN und dem komplementären Speicherknoten SSNB gespeichert hält. Das Zugriffselement 108 ist so konfiguriert, dass es in Reaktion auf ein Signal auf einer Wortleitung SWL eine Bitleitung SBL mit dem Speicherknoten SSN verbindet. Das Zugriffselement 110 ist so konfiguriert, dass es in Reaktion auf das Signal auf der Wortleitung SWL eine komplementäre Bitleitung SBLB mit dem komplementären Speicherknoten SSNB verbindet.
  • Bei einigen Ausführungsformen umfasst das Speicherelement 106 ein Paar kreuzgekoppelte Inverter. Ein erster Inverter des Paars Inverter umfasst einen p-Feldeffekttransistor (P-FET) SPU1 und einen N-FET SPD1. Die Source des P-FET SPU1 ist mit dem oberen Stromversorgungsknoten CVdd verbunden. Die Source des N-FET SPD1 ist mit dem unteren Stromversorgungsknoten CVss verbunden. Die Drains des P-FET SPU1 und des N-FET SPD1 sind gemeinsam mit dem Speicherknoten SSN verbunden. Die Gates des P-FET SPU1 und des N-FET SPD1 sind gemeinsam mit dem komplementären Speicherknoten SSNB verbunden. Ein zweiter Inverter des Paars Inverter umfasst einen P-FET SPU2 und einen N-FET SPD2. Die Source des P-FET SPU2 ist mit dem oberen Stromversorgungsknoten CVdd verbunden. Die Source des N-FET SPD2 ist mit dem unteren Stromversorgungsknoten CVss verbunden. Die Drains des P-FET SPU2 und des N-FET SPD2 sind gemeinsam mit dem komplementären Speicherknoten SSNB verbunden. Die Gates des P-FET SPU2 und des N-FET SPD2 sind gemeinsam mit dem Speicherknoten SSN verbunden.
  • Das Zugriffselement 108 umfasst einen N-FET SPG1, bei dem das Gate mit der Wortleitung SWL verbunden ist, eine erste Source oder Drain mit dem Speicherknoten SSN verbunden ist und eine zweite Source oder Drain mit der Bitleitung SBL verbunden ist. Das Zugriffselement 110 umfasst einen N-FET SPG2, bei dem das Gate mit der Wortleitung SWL verbunden ist, eine erste Source oder Drain mit dem komplementären Speicherknoten SSNB verbunden ist und eine zweite Source oder Drain mit der komplementären Bitleitung SBLB verbunden ist.
  • Eine Bitleitung SBL wird auch als Datenleitung bezeichnet, und eine komplementäre Bitleitung SBLB wird auch als eine komplementäre Datenleitung bezeichnet, da die Bitleitung SBL und die komplementäre Bitleitung SBLB Daten für die Zelle SC übertragen. Eine Wortleitung SWL wird auch als eine Steuerleitung bezeichnet, da die Wortleitung SWL steuert, ob die Zugriffselemente 108 und 110 eingeschaltet werden.
  • Vorstehend sind Merkmale eines SRAM-Makros beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der Ziele und/oder zum Erzielen der Vorzüge der hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • SRAM-Zelle mit Metallleiterbahnen für den unteren Stromversorgungsknoten aufgegenüberliegenden Seiten der Wortleitung
  • 3 ist eine schematische Anordnungszeichnung 112 eines FEOL- und Via0-Schicht-Teils (FEOL: Front-End-of-Line) der Zelle SC von 2 gemäß einigen Ausführungsformen. 3 zeigt die Zelle SC, die mit Ein-Finnen-FinFETs implementiert ist. Bei einigen Ausführungsformen ist der FEOL-Teil der Teil bei der Fertigung von integrierten Schaltungen (IC), in dem Bauelemente, wie etwa Transistoren, strukturiert werden und der zum Beispiel Bauelement-Schichten und eine Kontaktschicht vor der Via0-Schicht umfasst. Die Herstellung der Via0-Schicht wird als der Beginn eines BEOL-Teils (BEOL: Back-End-of-Line) der IC-Fertigung angesehen, der zum Beispiel gestapelte Metallschichten und Kontaktlochschichten umfasst, die zwischen die Metallschichten geschichtet werden. Die Via0-Schicht ist die Schicht mit Kontaktlöchern zwischen der FEOL-Kontaktschicht und einer BEOL-Metallschicht M1.
  • Die Anordnungszeichnung 112 umfasst eine Vielzahl von Finnenstrukturen 116, 118, 120 und 122, die im Wesentlichen entlang der Y-Richtung verlaufen; eine Vielzahl von Gate-Strukturen 124, 126, 128 und 130, die im Wesentlichen entlang der X-Richtung verlaufen; eine Vielzahl von Source- oder Drain-Kontakten 132, 134, 136, 138, 144, 146, 148 und 150, die im Wesentlichen entlang der X-Richtung verlaufen; eine Vielzahl von Gate-Kontakten 140, 142, 152 und 154, die im Wesentlichen entlang der Y-Richtung verlaufen; und eine Vielzahl von Kontaktlöchern 156, 158, 160, 162, 164, 166, 168 und 170 in der Via0-Schicht. Bei einigen Ausführungsformen verläuft die X-Richtung entlang von Zeilen von Zellen, wie etwa der Zeile von Zellen SC11, SC12 ... und SC14 (in 1 dargestellt), und die Y-Richtung verläuft entlang von Spalten von Zellen, wie etwa der Spalte von Zellen SC11, SC21 ... und SC81. Bei einigen Ausführungsformen hat ein Layout des Arrays aus Zellen SC11, SC12, ... oder SC84 eine erste Dimension entlang der X-Richtung und eine zweite Dimension entlang der Y-Richtung.
  • Bei einigen Ausführungsformen bezieht sich der Begriff „im Wesentlichen entlang”, „im Wesentlichen parallel” oder „im Wesentlichen senkrecht” für eine erste Richtung und eine zweite Richtung auf die erste Richtung in einem Abweichungswinkel, wie etwa 5 Grad, 10 Grad, 15 Grad usw., von einer Referenzrichtung. Bei „im Wesentlichen entlang” oder „im Wesentlichen parallel” ist die Referenzrichtung die zweite Richtung, und bei „im Wesentlichen senkrecht” hat die Referenzrichtung einen Winkel von 90 Grad zu der zweiten Richtung. Weitere Möglichkeiten zum Festlegen der ersten Richtung als „im Wesentlichen entlang”, „im Wesentlichen parallel” oder „im Wesentlichen senkrecht” zu der zweiten Richtung liegen innerhalb des vorgesehenen Schutzumfangs der vorliegenden Erfindung. Zum Beispiel ist das Verhältnis des Abweichungswinkels der ersten Richtung von einer ersten Referenzrichtung zu einem Abweichungswinkel der zweiten Richtung von einer zweiten Referenzrichtung größer als ein Prozentsatz, wie etwa 85%, 90%, 95% usw. Bei „im Wesentlichen entlang” oder „im Wesentlichen parallel” ist die erste Referenzrichtung die Gleiche wie die zweite Referenzrichtung, und bei „im Wesentlichen senkrecht” hat die erste Referenzrichtung einen Winkel von 90 Grad zu der zweiten Referenzrichtung. Bei einem anderen Beispiel ist die Differenz zwischen dem Abweichungswinkel der ersten Richtung von der ersten Referenzrichtung und dem Abweichungswinkel der zweiten Richtung von der zweiten Referenzrichtung kleiner als ein Prozentsatz, wie etwa 5%, 10%, 15% usw., des Abweichungswinkels der zweiten Richtung von der zweiten Referenzrichtung.
  • Die Anordnungszeichnung 112 umfasst drei Teile. Der mittlere Teil bezieht sich auf die P-FETs SPU1 und SPU2, der linke Teil entspricht den N-FETs SPD1 und SPG1, und der rechte Teil gehört zu den N-FETs SPD2 und SPG2. Der P-FET SPU1 hat eine Finnenstruktur 116 und eine Gate-Struktur 124. Die Finnenstruktur 116 umfasst einen Body-Bereich, einen Source-Bereich, einen Drain-Bereich und einen Kanalbereich, die beispielhaft in 4 dargestellt sind. Der N-FET SPD1 hat eine Finnenstruktur 118 und die Gate-Struktur 124, die von dem P-FET SPU1 ausgeht. Der N-FET SPG1 hat die Finnenstruktur 118, die von dem N-FET SPD1 ausgeht, und eine Gate-Struktur 126. Die Finnenstruktur 118 umfasst einen Body-Bereich, einen Source-Bereich, einen Drain-Bereich und einen Kanalbereich für den N-FET SPD1 sowie einen Body-Bereich, einen ersten Source- oder Drain-Bereich, einen zweiten Source- oder Drain-Bereich und einen Kanalbereich für den N-FET SPG1. Der Drain-Bereich für den N-FET SPD1 und der erste Source- oder Drain-Bereich für den N-FET SPG1 sind gemeinsam. Ähnlich wie der P-FET SPU1 hat der P-FET SPU2 eine Finnenstruktur 120 und eine Gate-Struktur 128. Ähnlich wie der N-FET SPD1 hat der N-FET SPD2 eine Finnenstruktur 122 und die Gate-Struktur 128. Ähnlich wie der N-FET SPG1 hat der N-FET SPG2 eine Finnenstruktur 122 und eine Gate-Struktur 130.
  • Ein Kontakt 132 ist in Kontakt mit dem Source-Bereich des P-FET SPU1. Ein Kontaktloch 156 ist über dem Kontakt 132 ausgebildet und ist mit diesem verbunden. Der obere Stromversorgungsknoten CVdd (der in 2 bezeichnet ist) ist mit dem Kontaktloch 156 verbunden, das wiederum mit dem Kontakt 132 verbunden ist. Ein Kontakt 134 ist in Kontakt mit dem Drain-Bereich des P-FET SPU1 und dem Drain-Bereich des N-FET SPD1, der mit dem ersten Source- oder Drain-Bereich des N-FET SPG1 gemeinsam ist. Der Kontakt 134 ist mit dem Kontakt 140 verbunden, der mit der Gate-Struktur 128 des P-FET SPU2 und des N-FET SPD2 in Kontakt ist. Der Speicherknoten SSN (der in 2 bezeichnet ist) umfasst den Kontakt 134, der mit dem Kontakt 140 verbunden ist. Der Kontakt 136 ist in Kontakt mit dem Source-Bereich des N-FET SPD1. Ein Kontaktloch 158 ist über dem Kontakt 136 ausgebildet und ist mit diesem verbunden. Der untere Stromversorgungsknoten CVss (der in 2 bezeichnet ist) ist mit dem Kontaktloch 158 verbunden, das wiederum mit dem Kontakt 136 verbunden ist. Ein Kontakt 138 ist in Kontakt mit einem zweiten Source- oder Drain-Bereich des N-FET SPG1. Ein Kontaktloch 162 ist über dem Kontakt 138 ausgebildet und ist mit diesem verbunden. Die Bitleitung SBL ist mit dem Kontaktloch 162 verbunden, das wiederum mit dem Kontakt 138 verbunden ist. Ein Kontakt 142 ist in Kontakt mit der Gate-Struktur 126 des N-FET SPG1. Ein Kontaktloch 160 ist über dem Kontakt 142 ausgebildet und ist mit diesem verbunden. Die Wortleitung SWL ist mit dem Kontaktloch 160 verbunden, das wiederum mit dem Kontakt 142 verbunden ist.
  • Ein Kontakt 144 ist in Kontakt mit dem Source-Bereich des P-FET SPU2. Ein Kontaktloch 164 ist über dem Kontakt 144 ausgebildet und ist mit diesem verbunden. Der obere Stromversorgungsknoten CVdd (der in 2 bezeichnet ist) ist mit dem Kontaktloch 164 verbunden, das wiederum mit dem Kontakt 144 verbunden ist. Ein Kontakt 146 ist in Kontakt mit dem Drain-Bereich des P-FET SPU2 und dem Drain-Bereich des N-FET SPD2, der mit dem ersten Source- oder Drain-Bereich des N-FET SPG2 gemeinsam ist. Der Kontakt 146 ist mit dem Kontakt 152 verbunden, der mit der Gate-Struktur 124 des P-FET SPU1 und des N-FET SPD1 in Kontakt ist. Der komplementäre Speicherknoten SSNB (der in 2 bezeichnet ist) umfasst den Kontakt 146, der mit dem Kontakt 152 verbunden ist. Der Kontakt 148 ist in Kontakt mit dem Source-Bereich des N-FET SPD2. Ein Kontaktloch 166 ist über dem Kontakt 148 ausgebildet und ist mit diesem verbunden. Der untere Stromversorgungsknoten CVss (der in 2 bezeichnet ist) ist mit dem Kontaktloch 166 verbunden, das wiederum mit dem Kontakt 148 verbunden ist. Ein Kontakt 150 ist in Kontakt mit einem zweiten Source- oder Drain-Bereich des N-FET SPG2. Ein Kontaktloch 170 ist über dem Kontakt 150 ausgebildet und ist mit diesem verbunden. Die komplementäre Bitleitung SBLB ist mit dem Kontaktloch 170 verbunden, das wiederum mit dem Kontakt 150 verbunden ist. Ein Kontakt 154 ist in Kontakt mit der Gate-Struktur 130 des N-FET SPG2. Ein Kontaktloch 168 ist über dem Kontakt 154 ausgebildet und ist mit diesem verbunden. Die Wortleitung SWL ist mit dem Kontaktloch 168 verbunden, das wiederum mit dem Kontakt 154 verbunden ist.
  • Bei einigen Ausführungsformen sind die Kontaktlöcher 162, 164 und 166 im Wesentlichen entlang der X-Richtung ausgerichtet, die Kontaktlöcher 166 und 168 sind im Wesentlichen entlang der Y-Richtung ausgerichtet, die Kontaktlöcher 170, 156 und 158 sind im Wesentlichen entlang der X-Richtung ausgerichtet, und die Kontaktlöcher 158 und 160 sind im Wesentlichen entlang der Y-Richtung ausgerichtet. Der Abstand zwischen der Mittellinie des Kontaktlochs 158 und der Mittellinie des Kontaktlochs 166 ist als ein Zellenabstand CP1x entlang der X-Richtung festgelegt. Der Abstand zwischen der Mittellinie des Kontaktlochs 162 und der Mittellinie des Kontaktlochs 170 ist als ein Zellenabstand CP1y entlang der Y-Richtung festgelegt. Bei einigen Ausführungsformen kann der Zellenabstand CP1x größer als der Zellenabstand CP1y sein. Bei der Anordnung von 3 gibt es zum Beispiel vier Finnen (d. h. 116, 118, 120 und 122), die entlang der X-Richtung angeordnet sind, und zwei Gate-Strukturen (d. h. 124 und 126, oder 128 und 130), die entlang der Y-Richtung angeordnet sind. Daher kann das Verhältnis zwischen dem Zellenabstand CP1x und dem Zellenabstand CP1y etwa 2 betragen. Bei dieser Anordnung der Transistoren in der Anordnungszeichnung 112 sind eine Metallleiterbahn 180 für die Bitleitung SBL und eine Metallleiterbahn 188 für die komplementäre Bitleitung SBLB, die unter Bezugnahme auf 5 beschrieben werden, kürzer als eine Metallleiterbahn 192 für die Wortleitung SWL, die unter Bezugnahme auf 5 beschrieben wird, um die Kapazität der Bitleitung SBL und die Kapazität der komplementären Bitleitung SBLB zu verringern. Dadurch, dass weiterhin die Strategie gewählt wird, die Dicke der Metallleiterbahn 192 für die Wortleitung SWL, die unter Bezugnahme auf 6 beschrieben wird, zu vergrößern, wird der Widerstand der Wortleitung SWL verringert.
  • 4 ist eine schematische perspektivische Darstellung eines Teils 114 in der Anordnungszeichnung 112 von 3 gemäß einigen Ausführungsformen. 4 zeigt eine perspektivische Darstellung des N-FET SPG2, der als ein Ein-Finnen-FinFET implementiert ist, und Positionen der verschiedenen Schichten in der Anordnungszeichnung 112 entlang der Z-Richtung. Andere Transistoren in der Anordnungszeichnung 112 haben entsprechende Komponenten, die in der Z-Richtung in einer ähnlichen Weise wie bei dem N-FET SPG2 angeordnet sind. Die Finnenstruktur 122 verläuft entlang der Z-Richtung von einem Substrat 101 und ist von dielektrischen Isolierstrukturen 103 umgeben. Die Finnenstruktur 122 verläuft über Oberseiten 103A der dielektrischen Isolierstrukturen 103. Eine Gate-Struktur 130 wird auf den Oberseiten 103A hergestellt, quert die Finnenstruktur 122 und legt sich um den Kanalbereich der Finnenstruktur 122, die über den Oberseiten 103A verläuft. Der erste Source- oder Drain-Bereich und der zweite Source- oder Drain-Bereich des N-FET SPG2 sind in der Finnenstruktur 122 auf gegenüberliegenden Seiten der Gate-Struktur 130 angeordnet. Bei der Finnenstruktur 122 ist der Body-Bereich ein anderer Bereich als der Kanalbereich, der erste Source- oder Drain-Bereich und der zweite Source- oder Drain-Bereich. Bei einigen Ausführungsformen sind bei einem N-FET der Kanalbereich und der Body-Bereich mit p-Dotanden, wie etwa Bor (B), dotiert, und der Source-Bereich und der Drain-Bereich sind mit n-Dotanden dotiert, wie etwa Arsen (As) und Phosphor (P). Bei einigen Ausführungsformen sind bei einem P-FET der Kanalbereich und der Body-Bereich mit n-Dotanden dotiert, und der Source-Bereich und der Drain-Bereich sind mit p-Dotanden dotiert. Der Source- oder Drain-Kontakt 150 ist über dem zweiten Source- oder Drain-Bereich der Finnenstruktur 122 ausgebildet und ist mit diesem in Kontakt. Das Kontaktloch 170 ist über dem Kontakt 150 ausgebildet und ist mit diesem verbunden. Der Gate-Kontakt 154 ist über der Gate-Struktur 130 ausgebildet und ist mit dieser in Kontakt. Das Kontaktloch 168 ist über dem Kontakt 154 ausgebildet und ist mit diesem verbunden.
  • 5 ist eine Draufsicht einer schematischen Anordnungszeichnung 172 der Zelle SC von 2 gemäß einigen Ausführungsformen. Die schematische Anordnungszeichnung 172 umfasst gestapelte Metallschichten und Kontaktlöcher, die zwischen die Metallschichten der Zelle SC von 2 geschichtet sind. Die schematische Anordnungszeichnung 172 kann ein BEOL-Teil der Zelle SC sein. Die Herstellung der Via0-Schicht unter einer Metallschicht M1 wird als der Beginn des BEOL-Teils der IC-Fertigung angesehen. 5 zeigt Positionen und/oder Orientierungen von Metallleiterbahnen und Anschlusskontakten in den Metallschichten M1 bis M3 sowie Kontaktlöcher zwischen den Schichten. In 5 sind Metallleiterbahnen 190 und 194 in der gleichen Schicht wie eine Metallleiterbahn 192 für die Wortleitung SWL und auf gegenüberliegenden Seiten der Metallleiterbahn 192 angeordnet.
  • Die Anordnungszeichnung 172 umfasst eine Vielzahl von Metallleiterbahnen 174, 180 und 188 und eine Vielzahl von Anschlusskontakten 176, 178, 184 und 186 in der Metallschicht M1, eine Vielzahl von Metallleiterbahnen 190, 192 und 194 in einer Metallschicht M2, eine Metallleiterbahn 204 in einer Metallschicht M3, die Vielzahl von Kontaktlöchern 156, 158, 160, 162, 164, 166 (nicht bezeichnet), 168 und 170 in der Via0-Schicht, eine Vielzahl von Kontaktlöchern 196, 198, 200 (nicht bezeichnet) und 202 in einer Via1-Schicht und eine Vielzahl von Kontaktlöchern 206 (nicht bezeichnet) und 208 in einer Via2-Schicht. Die Kontaktlöcher 166, 200 und 206 überschneiden einander in der Anordnungszeichnung 172 und sind in der Schnittansicht 182, die unter Bezugnahme auf 6 beschrieben wird, getrennt dargestellt. Die Metallleiterbahnen 174, 180 und 188 in der Metallschicht M1 verlaufen im Wesentlichen entlang der Y-Richtung. Die Metallleiterbahnen 190, 192 und 194 in der Metallschicht M2 verlaufen im Wesentlichen entlang der X-Richtung, und die Metallleiterbahn 204 in der Metallschicht M3 verläuft im Wesentlichen entlang der Y-Richtung.
  • Die Metallleiterbahn 174 ist über dem Kontaktloch 156 und dem Kontaktloch 164 ausgebildet und ist mit diesen verbunden. Der obere Stromversorgungsknoten CVdd der Zelle SC (der in 2 gezeigt ist) umfasst einen Teil der Metallleiterbahn 174. Die Metallleiterbahn 174 verläuft mindestens über die zweite Dimension des Layouts des Arrays aus Zellen SC11, SC12, ... und SC84 in dem SRAM-Makro 100 (das in 1 gezeigt ist). Zum Beispiel umfasst der obere Stromversorgungsknoten CVdd der Zelle SC den Teil der Metallleiterbahn 174, der über den Zellenabstand CP1y verläuft. Bei einem anderen Beispiel umfasst der obere Stromversorgungsknoten CVdd der Zelle SC den Teil der Metallleiterbahn 174, der zwischen den äußersten Grenzen der Metallleiterbahnen 190 und 194 in der Y-Richtung verläuft. Andere Knoten der Zelle SC, die Teile von Metallleiterbahnen umfassen, die im Wesentlichen entlang der X-Richtung verlaufen, haben ähnlich definierte Grenzen wie der Teil der Metallleiterbahn 174 für den oberen Stromversorgungsknoten CVdd. Die Metallleiterbahn 180 ist über dem Kontaktloch 162 ausgebildet und ist mit diesem verbunden. Die Bitleitung SBL umfasst einen Teil der Metallleiterbahn 180. Die Metallleiterbahn 188 ist über dem Kontaktloch 170 ausgebildet und ist mit diesem verbunden. Die komplementäre Bitleitung SBLB umfasst einen Teil der Metallleiterbahn 188. Die Metallleiterbahn 180 für die Bitleitung SBL und die Metallleiterbahn 188 für die komplementäre Bitleitung SBLB sind auf gegenüberliegenden Seiten der Metallleiterbahn 174 für den oberen Stromversorgungsknoten CVdd angeordnet.
  • Die Metallleiterbahn 192 ist über dem Kontaktloch 160 ausgebildet und ist durch das Kontaktloch 198 und den Anschlusskontakt 178 mit dem Kontaktloch 160 verbunden, und sie ist über dem Kontaktloch 168 ausgebildet und ist durch das Kontaktloch 202 und den Anschlusskontakt 186 mit dem Kontaktloch 168 verbunden. Die Wortleitung SWL der Zelle SC (die in 2 gezeigt ist) umfasst den Anschlusskontakt 178, das Kontaktloch 198, den Anschlusskontakt 186, das Kontaktloch 202 und einen Teil der Metallleiterbahn 192. Die Metallleiterbahn 192 verläuft mindestens über die erste Dimension des Layouts des Arrays aus Zellen SC11, SC12, ... und SC84 des SRAM-Makros 100 (das in 1 gezeigt ist). Zum Beispiel umfasst die Wortleitung SWL der Zelle den Teil der Metallleiterbahn 192, der über den Zellenabstand CP1x verläuft. Bei einem anderen Beispiel umfasst die Wortleitung SWL der Zelle SC den Teil der Metallleiterbahn 192, der zwischen den äußersten Grenzen der Anschlusskontakte 178 und 186 in der X-Richtung verläuft. Andere Knoten der Zelle SC, die Teile von Metallleiterbahnen umfassen, die im Wesentlichen entlang der X-Richtung verlaufen, haben ähnlich definierte Grenzen wie der Teil der Metallleiterbahn 192 für die Wortleitung SWL. Die Metallleiterbahn 194 ist über dem Kontaktloch 158 ausgebildet und ist mit diesem über das Kontaktloch 196 und den Anschlusskontakt 176 verbunden. Die Metallleiterbahn 190 ist über dem Kontaktloch 166 ausgebildet und ist mit diesem über das Kontaktloch 200 und den Anschlusskontakt 184 verbunden. Die Metallleiterbahn 204 ist über der Metallleiterbahn 190 ausgebildet und ist mit dieser über das Kontaktloch 206 verbunden, und sie ist über der Metallleiterbahn 194 ausgebildet und ist mit dieser über das Kontaktloch 208 verbunden. Der untere Stromversorgungsknoten CVss umfasst den Anschlusskontakt 176, das Kontaktloch 196, einen Teil der Metallleiterbahn 194, den Anschlusskontakt 184, das Kontaktloch 200, einen Teil der Metallleiterbahn 190, das Kontaktloch 206, das Kontaktloch 208 und einen Teil der Metallleiterbahn 204. Die Metallleiterbahn 190 und die Metallleiterbahn 194 für den unteren Stromversorgungsknoten CVss sind auf gegenüberliegenden Seiten der Metallleiterbahn 192 für die Wortleitung SWL angeordnet. Bei einigen Ausführungsformen dient die Metallleiterbahn 204 auch als eine Leitung in einer Strommasche.
  • Da die Metallleiterbahn 180 für die Bitleitung SBL die zweiten Sources oder Drains der N-FETs SPG1 einer Spalte von Zellen, wie etwa der Spalte von Zellen SC11, SC21, ... und SC81 (die in 1 gezeigt ist), miteinander verbindet, verläuft die Metallleiterbahn 180 im Wesentlichen entlang der Y-Richtung. Bei einigen Ausführungsformen ist die Metallschicht M1 die Metallschicht, die der Finnenstruktur 118 (die in 3 gezeigt ist) des N-FET SPG1 am nächsten ist, in dem die Metallleiterbahnen im Wesentlichen entlang der Y-Richtung verlaufen. Außerdem wird die Metallschicht, die der Finnenstruktur 118 am nächsten ist, gewählt, um die Kapazität der Bitleitung SBL zu verringern. Daher wird die Metallleiterbahn 180 für die Bitleitung SBL in der Metallschicht M1 angeordnet. Ebenso wird die Metallleiterbahn 188 für die komplementäre Bitleitung SBLB in der Metallschicht M1 angeordnet. Darüber hinaus verläuft die Metallleiterbahn 192 für die Wortleitung SWL im Wesentlichen entlang der X-Richtung, da die Metallleiterbahn 192 die Gates der N-FETs SPG1 und SPG2 einer Zeile von Zellen, wie etwa der Zeile von Zellen SC11, SC12, ... und SC14, miteinander verbindet. Bei einigen Ausführungsformen ist die Metallschicht M2 die Metallschicht, die der Gate-Struktur 126 (die in 3 gezeigt ist) des N-FET SPG1 und der Gate-Struktur 130 des N-FET SPG2 am nächsten ist, in denen die Metallleiterbahnen im Wesentlichen entlang der X-Richtung verlaufen. Außerdem wird die Metallschicht, die den Gate-Strukturen 126 und 130 am nächsten ist, gewählt, um den Widerstand der Wortleitung SWL zu verringern. Daher wird die Metallleiterbahn 192 für die Wortleitung SWL in der Metallschicht M2 angeordnet.
  • 6 ist eine schematische Schnittansicht 182 der Zelle SC von 2 gemäß einigen Ausführungsformen. Die Schnittansicht 182 umfasst einen Querschnitt des BEOL-Teils entlang der Linie A-A' von 5 und einen Querschnitt des FEOL-Teils, der entsprechend entlang der Linie A-A' von 3 erstellt ist. 6 zeigt die Metallschicht M2 mit einer Dicke T2, die um einen Faktor größer als eine Dicke T1 der Metallschicht M1 und eine Dicke T3 der Metallschicht M3 ist.
  • Um den Widerstand der Wortleitung SWL zu verringern, wird die Dicke T2 der Metallleiterbahn 192 in der Metallschicht M2 vergrößert. Um außerdem die Kapazität der Metallleiterbahn 180 für die Bitleitung SBL und die Kapazität der Metallleiterbahn 188 für die komplementäre Bitleitung SBLB zu begrenzen, wird die Dicke T1 der Metallschicht M1 verringert oder als ein Standardwert für einen Technologieknoten konstant gehalten. Bei einigen Ausführungsformen hängt eine untere Grenze des Faktors, um den die Dicke T2 größer als die Dicken T1 und T3 ist, von dem Widerstand der Wortleitung SWL ab, sodass die Geschwindigkeitsleistung der Zelle SC nicht mit dem technologischen Fortschritt verringert wird. Bei einigen Ausführungsformen wird, wenn der Widerstand der Wortleitung SWL im Wesentlichen konstant gehalten wird, wenn die Technologie zu einer anderen Generation voranschreitet, die Dicke T2 so festgelegt, dass sie den Anstieg des Widerstands auf Grund des technologischen Fortschritts ausgleicht. Bei anderen Ausführungsformen wird, wenn der Widerstand je Längeneinheit der Wortleitung SWL im Wesentlichen konstant gehalten wird, wenn die Technologie voranschreitet, die Dicke T2 so festgelegt, dass sie den Anstieg des Widerstands je Längeneinheit auf Grund des technologischen Fortschritts ausgleicht.
  • Bei einigen Ausführungsformen hängt die obere Grenze des Faktors von dem maximalen Metallabstand und der maximalen Tiefe des Metallgrabens ab. Zum Beispiel wird die Dicke der Metallschicht in Bezug zu dem Metallabstand der Metallschicht ermittelt. Da die Seitenwände der Gräben, in denen Metall, wie etwa Kupfer, so abgeschieden wird, dass Metallleiterbahnen entstehen, nach unten spitz zulaufen, ist so viel Platz zwischen benachbarten Gräben in Bezug zu der Tiefe der Gräben, dass eine Überbrückung der Metallleiterbahnen an der Oberseite der Gräben vermieden wird. Somit besteht ein ausreichender Metallabstand in Bezug zu der Dicke der Metallleiterbahnen. Darüber hinaus wird auch die Tiefe der Gräben begrenzt, sodass keine Hohlräume entstehen, wenn Kupfer in den Gräben abgeschieden wird. Daher hängt bei einigen Ausführungsformen die obere Grenze des Faktors, um den die Dicke T2 größer als die Dicken T1 und T3 ist, von dem maximalen Metallabstand, der für die Metallschicht bei der Leitungsführung erhalten wird, und der maximalen Tiefe des Grabens für die Abscheidung zum Beispiel von Kupfer ab, bei denen keine Hohlräume entstehen.
  • Bei einigen Ausführungsformen umfasst die Schnittansicht 182 den FEOL-Teil und den BEOL-Teil. Der FEOL-Teil umfasst das Substrat 101, die dielektrische Isolierstruktur 103, die Gate-Struktur 130, den Source-Kontakt 148 und den Gate-Kontakt 154. Die dielektrische Isolierstruktur 103 ist über dem Substrat 101 ausgebildet. Die Gate-Struktur 130 ist über der dielektrischen Isolierstruktur 103 ausgebildet. Der Source-Kontakt 148 ist über der dielektrischen Isolierstruktur 103 ausgebildet. Der Gate-Kontakt 154 ist über der Gate-Struktur 130 ausgebildet und ist mit dieser in Kontakt. Der BEOL-Teil umfasst eine Struktur aus gestapelten Metallschichten. Die gestapelten Metallschichten umfassen die Metallleiterbahnen 184 und 186 in der Metallschicht M1, die Metallleiterbahnen 190, 192 und 194 in der Metallschicht M2, die Metallleiterbahn 204 in der Metallschicht M3, Kontaktlöcher 166 und 168 in der Via0-Schicht, Kontaktlöcher 200 und 202 in der Via1-Schicht und Kontaktlöcher 206 und 208 in der Via2-Schicht. Die Via0-Schicht, die Metallschicht M1, die Via1-Schicht, die Metallschicht M2, die Via2-Schicht und die Metallschicht M3 sind in der genannten Reihenfolge gestapelt.
  • Bei einigen Ausführungsformen ist die Dicke T2 der Metallschicht M2 um einen Faktor, der gleich mindestens etwa 15% ist, größer als die Dicke T1 der Metallschicht M1 unmittelbar unter der Metallschicht M2 und die Dicke T3 der Metallschicht M3 unmittelbar über der Metallschicht M2. Bei einigen Ausführungsformen gibt der hier verwendete Begriff „etwa” an, dass der Betrag um einen Prozentsatz, wie etwa 5%, 10%, 15% usw., größer oder kleiner als der angegebene Wert ist. Bei anderen Ausführungsformen ist der Faktor gleich mindestens etwa 30%. Bei weiteren Ausführungsformen ist der Faktor gleich mindestens etwa 40%. Bei einigen Ausführungsformen ist ein Wert von 15%, 30% oder 40% die untere Grenze für den Faktor. Ausführungsformen zum Festlegen der unteren Grenze und der oberen Grenze für den Faktor sind vorstehend unter Bezugnahme auf 6 bereitgestellt worden. Wie unter Bezugnahme auf 1 dargelegt worden ist, verlängert sich bei einer Erhöhung der Anzahl von Spalten des Arrays aus Zellen SC11, SC12, ... und SC84 die Wortleitung SWL1, SWL2, ... oder SWL8 (die repräsentativ als SWL bezeichnet ist), was dazu führt, dass der Widerstand der Wortleitung SWL steigt. Die Metallleiterbahn 192 für die Wortleitung SWL verläuft entlang der Zeile von Zellen SC11 bis SC14, SC21 bis SC24, ... oder SC81 bis SC84. Durch Vergrößern der Dicke T2 der Metallleiterbahn 192 für die Wortleitung SWL wird der Widerstand der Wortleitung SWL verringert, wodurch die Geschwindigkeitsleistung des SRAM-Makros 100 verbessert wird.
  • Wie darüber hinaus unter Bezugnahme auf 1 dargelegt worden ist, wird bei einer Erhöhung der Anzahl von Zeilen das aus einer Bitleitung und einer komplementären Bitleitung bestehende Paar SBL1 und SBLB1, SBL2 und SBLB2, ... oder SBL4 und SBLB4 (das repräsentativ als SBL und SBLB bezeichnet ist) verlängert, was dazu führt, dass die Kapazität der Bitleitung SBL und die Kapazität der komplementären Bitleitung SBLB zunehmen. Dadurch, dass die Dicke T1 der Metallschicht M1 wesentlich kleiner als die Dicke T2 der Metallschicht M2 festgelegt wird, wie etwa um einen Faktor, der gleich mindestens etwa 15%, 30% oder 40% ist, werden die Kapazität der Bitleitung SBL und die Kapazität der komplementären Bitleitung SBLB begrenzt, wodurch die kapazitive Belastung der Bitleitung SBL und der komplementären Bitleitung SBLB ebenfalls begrenzt wird, die die Verzögerung beim Lesen oder Schreiben von Daten negativ beeinflusst. Darüber hinaus kann die begrenzte Kapazität der Bitleitung SBL und der komplementären Bitleitung SBLB die Zellenstabilität und den Datenlese-Spielraum verbessern.
  • Darüber hinaus ist dadurch, dass die Dicke T1 der Metallschicht M1 und die Dicke T3 der Metallschicht M3 wesentlich kleiner als die Dicke T2 der Metallschicht M2 festgelegt werden, der Metallabstand der Metallschicht M1 kleiner als der der Metallschicht M2, und der Metallabstand der Metallschicht M3 ist kleiner als der der Metallschicht M2, wodurch die Leitungsdichte in der Metallschicht M1 und der Metallschicht M3 zunehmen. Bei einigen Ausführungsformen wird bei einer ausreichend vergrößerten Dicke T2, wie etwa um mindestens etwa 30% oder 40% gegenüber den Dicken T1 und T3, der Widerstand der Metallleiterbahn 192 verringert. Zum Beispiel reicht der verringerte Widerstand aus, um den Anstieg des Widerstands mit dem technologischen Fortschritt auszugleichen. Daher ist keine weitere Verbesserung des Widerstands durch Verbinden der Metallleiterbahn 192 mit einer parallel verlaufenden Metallleiterbahn in einer anderen Metallschicht erforderlich, wie etwa der Metallleiterbahn 210 in einer Metallschicht M4, die in den 7 und 8 gezeigt ist. Zum Beispiel wird in den 7 und 8 die Dicke der Metallschicht M4 ohne die zusätzliche Metallleiterbahn 210 in der Metallschicht M4 zum Verringern des Widerstands der Wortleitung SWL verkleinert, sodass der entsprechende Metallabstand eine Verbesserung der Leitungsdichte in der Metallschicht M4 bewirkt. Darüber hinaus ist die zusätzliche Metallleiterbahn 210, die über eine Zeile von Zellen, wie etwa SC1,1, SC1,2 ... und SC1,4 in 1, verläuft, nicht in der Metallschicht M4 ausgebildet. Somit ermöglichen die gesparten geführten Leiterbahnen in der Metallschicht M4 und der dazwischen liegenden Metallschicht M3 zum Verbinden der Metallleiterbahn 192 in der Metallschicht M2 mit der Metallleiterbahn 210 in der Metallschicht M4 eine Leitungsführung für andere Verbindungen. Dadurch verbessert die Anordnung die Kompaktheit und Geschwindigkeit eines Halbleiterchips, der das SRAM-Makro 100 von 1 umfasst.
  • 7 ist eine Draufsicht einer Anordnungszeichnung 173 der Zelle SC von 2 gemäß anderen Ausführungsformen. Die schematische Anordnungszeichnung 173 kann der BEOL-Teil der Zelle SC sein. Im Gegensatz zu der Anordnungszeichnung 172 von 5 umfasst die Anordnungszeichnung 173 weiterhin die Metallleiterbahn 210 in der Metallschicht M4, die parallel zu der Metallleiterbahn 192 in der Metallschicht M2 verläuft, und eine Metallverbindungsstruktur 211, die die Metallleiterbahn 192 mit der Metallleiterbahn 210 verbindet. Somit umfasst die Wortleitung SWL weiterhin die Metallverbindungsstruktur 211 und einen Teil der Metallleiterbahn 210. Die Metallverbindungsstruktur 211 umfasst einen Anschlusskontakt 212 in der Metallschicht M3, ein Kontaktloch 214 in der Via2-Schicht zwischen der Metallleiterbahn 192 und dem Anschlusskontakt 212 und ein Kontaktloch 216 in einer Via3-Schicht zwischen dem Anschlusskontakt 212 und der Metallleiterbahn 210. Der Einfachheit halber sind die Via0-Schicht, die Metallschicht M1 und die Via1-Schicht in 7 nicht dargestellt.
  • 8 ist eine schematische Schnittansicht 183 entlang der Linie B-B' von 7 gemäß anderen Ausführungsformen. Im Gegensatz zu der Anordnungszeichnung 182 von 6 umfasst die Anordnungszeichnung 183 weiterhin die Metallleiterbahn 210 in der Metallschicht M4. Bei einigen Ausführungsformen ist die Dicke T2 der Metallleiterbahn 192 um einen ersten Faktor größer als die Dicke T1 und die Dicke T3, und/oder eine Dicke T4 der Metallleiterbahn 210 ist um einen zweiten Faktor größer als die Dicke T3 und eine Dicke T5 einer Metallschicht M5 (nicht dargestellt). Bei einigen Ausführungsformen ist der erste Faktor gleich mindestens etwa 15%, 30% oder 40%. Bei einigen Ausführungsformen ist der zweite Faktor im Wesentlichen gleich dem ersten Faktor. Wenn die Technologie weiter fortschreitet, wie zum Beispiel um zwei oder mehr Generationen, kann eine weitere Verringerung des Widerstands zusätzlich zu der Vergrößerung der Dicke T2 um den ersten Faktor verwendet werden, um den Anstieg des Widerstands der Wortleitung SWL auszugleichen. Bei einem anderen Beispiel wird, wenn die Dicke T4 der Metallleiterbahn 210, die parallel zu der Metallleiterbahn 192 verläuft und mit dieser verbunden ist, vergrößert wird, der Widerstand der Wortleitung SWL weiter verringert. Da weiterhin bei einigen Ausführungsformen eine obere Metallschicht, wie etwa die Metallschicht M4, normalerweise weniger dicht mit Leitungen besetzt ist als eine untere Metallschicht, wie etwa die Metallschicht M2, ist der Metallabstand für die Metallschicht M4 meistens größer als der für die Metallschicht M2. Daher ist bei einigen Ausführungsformen der zweite Faktor um mindestens etwa 10% größer als der erste Faktor. Bei noch weiteren Ausführungsformen ist der zweite Faktor um etwa 20% größer als der erste Faktor. Die obere Grenze und die untere Grenze für den zweiten Faktor werden ähnlich wie für den ersten Faktor festgelegt, der unter Bezugnahme auf 6 beschrieben worden ist. Bei einigen Ausführungsformen ist zu Strommaschenzwecken die Dicke T4 der Metallschicht M4 wesentlich größer als die Dicke T2 der Metallschicht M2 oder ist gleich der Dicke T2. Eine Strommasche umfasst mehrere Metallschichten. Jede Metallschicht umfasst Stromleitungen oder Stromschienen, die zum Beispiel horizontal oder vertikal verlaufen. Die Metallschichten sind so gestapelt, dass alle benachbarten Metallschichten Stromleitungen oder Stromschienen haben, die zum Beispiel in senkrechten Richtungen verlaufen. Die mittlere Zeit bis zum Ausfall (mean time to failure; MTTF) einer Metallleiterbahn, die als eine Stromleitung oder eine Stromschiene dient, nimmt bei Schätzung unter Berücksichtigung der Elektromigration mit steigender Stromdichte ab. Daher wird bei einigen Ausführungsformen die Dicke T4 der Metallschicht M4 vergrößert, um die MTTF der Stromleitungen in der Metallschicht M4 zu verlängern. Die Metallschicht M4 umfasst zum Beispiel eine Metallleiterbahn, die mit der Metallleiterbahn 204 zum Zweck einer CVss-Strommasche verbunden ist.
  • Bei einigen Ausführungsformen beziehen sich die Begriffe „im Wesentlichen gleich” und „wesentlich größer als”, die hier für eine erste Zahl und eine zweite Zahl verwendet werden, entsprechend auf die erste Zahl, die von der zweiten Zahl verschieden ist, wobei die erste Zahl um ein Prozentsatz, wie etwa 5%, 10%, 15% usw., eines Mittelwerts aus der ersten Zahl und der zweiten Zahl größer als die zweite Zahl ist. Weitere Möglichkeiten zum Festlegen der ersten Zahl als „im Wesentlichen gleich” der zweiten Zahl oder „wesentlich größer als” die zweite Zahl liegen innerhalb des vorgesehenen Schutzumfangs der vorliegenden Erfindung. Zum Beispiel liegt bei „im Wesentlichen gleich” das Verhältnis der ersten Zahl zu der zweiten Zahl in einem Bereich von Prozentsätzen, wie etwa 85% bis 100%, 90% bis 100%, 95% bis 100% usw. Bei „wesentlich größer als” ist das Verhältnis der ersten Zahl zu der zweiten Zahl größer als ein Prozentsatz, wie etwa 105%, 110%, 115% usw.
  • Vorstehend sind Merkmale einer SRAM-Zelle mit Metallleiterbahnen für einen unteren Stromversorgungsknoten auf gegenüberliegenden Seiten einer Wortleitung dargelegt worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der Ziele und/oder zum Erzielen der Vorzüge der hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • SRAM-Zelle mit Metallleiterbahnen für einen unteren Stromversorgungsknoten auf gegenüberliegenden Seiten eines aus einer Bitleitung und einer komplementären Bitleitung bestehenden Paars
  • 9 ist eine Draufsicht einer schematischen Anordnungszeichnung 312 der Zelle SC von 2 gemäß anderen Ausführungsformen. Die schematische Anordnungszeichnung 312 kann ein FEOL und eine Via0-Schicht der Zelle SRAM-Zelle sein. Im Gegensatz zu der Anordnungszeichnung 112 von 3, in der die N-FETs SPG1 und SPD1 und die N-FETs SPG2 und SPD2 nur eine Finne haben, haben die N-FETs SPG1 und SPD1 und die N-FETs SPG2 und SPD2 in der Anordnungszeichnung 312 zwei Finnen, um die Geschwindigkeit zum Aktivieren der Zelle SC für den Zugriff zu erhöhen. Das ist jedoch keine Beschränkung der vorliegenden Erfindung. Die N-FETs SPG1 und SPD1 und die N-FETs SPG2 und SPD2 können bei einer anderen Ausführungsform eine Mehr-Finnen-Struktur sein.
  • In der Anordnungszeichnung 312 hat der N-FETs SPG1 Finnenstrukturen 317 und 319 und eine Gate-Struktur 326, die die beiden Finnenstrukturen 317 und 319 quert. Die Gate-Struktur 326 entspricht der Gate-Struktur 126 von 3. Die Finnenstrukturen 317 und 319 entsprechen der Finnenstruktur 118 von 3. Die beiden Finnenstrukturen 317 und 319 umfassen Body-Bereiche, erste Source- oder Drain-Bereiche, zweite Source- oder Drain-Bereiche und Kanalbereiche für den N-FET SPG1, die gemeinsam als ein Body-Bereich, ein erster Source- oder Drain-Bereich, ein zweiter Source- oder Drain-Bereich und ein Kanalbereich des N-FET SPG1 dienen. Ein Kontakt 338 verläuft über die zweiten Source- oder Drain-Bereiche für den N-FET SPG1 in den beiden Finnenstrukturen 317 und 319 und ist mit den zweiten Source- oder Drain-Bereichen verbunden. Der Kontakt 338 entspricht dem Kontakt 138 von 3. Ein Kontaktloch 362 in der Via0-Schicht ist über dem Kontakt 338 ausgebildet und ist mit diesem verbunden. Das Kontaktloch 362 entspricht dem Kontaktloch 162 von 3. Ein Kontaktloch 362 in der Via0-Schicht ist über dem Kontakt 338 ausgebildet und ist mit diesem verbunden. Daß Kontaktloch 362 entspricht dem Kontaktloch 162 von 3. Ein Kontakt 334 verläuft über die ersten Source- oder Drain-Bereiche für den N-FET SPG1 in den beiden Finnenstrukturen 317 und 319 und ist mit den ersten Source- oder Drain-Bereichen verbunden. Der Kontakt 334 entspricht dem Kontakt 134 von 3.
  • Der N-FET SPD1 hat die Finnenstrukturen 317 und 319, die von dem N-FET SPG1 abgehen, und eine Gate-Struktur 324, die die beiden Finnenstrukturen 317 und 319 quert. Die Gate-Struktur 324 entspricht der Gate-Struktur 124 von 3. Die beiden Finnenstrukturen 317 und 319 umfassen Body-Bereiche, Source-Bereiche, Drain-Bereiche und Kanalbereiche für den N-FET SPD1, die gemeinsam als ein Body-Bereich, ein Source-Bereich, ein Drain-Bereich und ein Kanalbereich des N-FET SPD1 dienen. Der erste Source- oder Drain-Bereich des N-FET SPG1 und der Drain-Bereich des N-FET SPG1 und der Drain-Bereich des SPD1 sind gemeinsam. Ebenfalls gemeinsam ist der Kontakt 334 für den N-FET SPG1 und den N-FET SPD1. Der Kontakt 334 entspricht dem Kontakt 134 von 3. Ein Kontakt 336 verläuft über die Source-Bereiche für den N-FET SPD1 in den beiden Finnenstrukturen 317 und 319 und ist mit den Source-Bereichen verbunden. Der Kontakt 336 entspricht dem Kontakt 136 von 3. Ein Kontaktloch 358 in der Via0-Schicht ist über dem Kontakt 336 ausgebildet und ist mit diesem verbunden. Das Kontaktloch 358 entspricht dem Kontaktloch 158 von 3.
  • Ähnlich dem N-FET SPG1, der die Finnenstrukturen 317 und 319, die Gate-Struktur 326, die Kontakte 338 und 334 und das Kontaktloch 362 hat, hat der N-FET SPG2 Finnenstrukturen 321 und 323, eine Gate-Struktur 330, Kontakte 350 und 346 und ein Kontaktloch 370. Die Gate-Struktur 330, die Kontakte 350 und 346 und das Kontaktloch 370 entsprechen der Gate-Struktur 130, den Kontakten 150 und 146 und dem Kontaktloch 170 von 3. Ähnlich dem N-FET SPD1, der die Finnenstrukturen 317 und 319, die Gate-Struktur 324, die Kontakte 336 und 334 und das Kontaktloch 358 hat, hat der N-FET SPD2 die Finnenstrukturen 321 und 323, eine Gate-Struktur 328, Kontakte 348 und 346 und ein Kontaktloch 366. Die Gate-Struktur 328, die Kontakte 348 und 346 und das Kontaktloch 366 entsprechen der Gate-Struktur 128, den Kontakten 148 und 146 und dem Kontaktloch 166 von 3. Die Strukturelemente für die P-FETs SPU1 und SPU2 von 9 sind im Wesentlichen die Gleichen wie die für die P-FETs SPU1 und SPU2 von 3 und sind daher in 9 nicht bezeichnet.
  • Auf Grund der Doppelfinnen-Konfiguration in der Anordnungszeichnung 312 ist ein Zellenabstand CP2x entlang der X-Richtung größer als der Zellenabstand CP1x in der Anordnungszeichnung 112. Im Gegensatz zu dem Kontakt 142 und dem Kontakt 154 in der Anordnungszeichnung 112 liegen ein Kontakt 342, der mit der Gate-Struktur 326 in Kontakt ist, und ein Kontakt 354, der mit der Gate-Struktur 330 in Kontakt ist, außerhalb der Anordnungszeichnung 312. Daher sind ein Kontaktloch 360, das über dem Kontakt 342 ausgebildet ist und mit diesem verbunden ist, und ein Kontaktloch 368, das über dem Kontakt 354 ausgebildet ist und mit diesem verbunden ist, ebenfalls nach außen verschoben. Dadurch vergrößert sich der Zellenabstand CP2x, der als der Abstand zwischen der Mittellinie des Kontaktlochs 360 und der Mittellinie des Kontaktlochs 368 festgelegt ist. Bei einigen Ausführungsformen ist ein Zellenabstand CP2y entlang der Y-Richtung, der als der Abstand zwischen der Mittellinie des Kontaktlochs 366 und der Mittellinie des Kontaktlochs 370 festgelegt ist, im Wesentlichen gleich dem Zellenabstand CP1y in der Anordnungszeichnung 112. Bei einigen Ausführungsformen kann der Zellenabstand CP2x größer als der Zellenabstand CP2y sein. Zum Beispiel gibt es bei der Anordnung von 9 sechs Finnen, die entlang der X-Richtung angeordnet sind, und zwei Gate-Strukturen, die entlang der Y-Richtung angeordnet sind. Daher kann das Verhältnis zwischen dem Zellenabstand CP2x und dem Zellenabstand CP2y größer als 2, z. B. 2,5, sein. Bei einigen Ausführungsformen ist das Verhältnis des Zellenabstands CP2x zu dem Zellenabstand CP1x größer als 1,15. Zur Veranschaulichung ist die Anzahl von Finnenstrukturen für die N-FETs SPG1, und SPD1 oder die N-FETs SPG2 und SPD2 zwei. Die Anzahl von Finnenstrukturen für die P-FETs SPU1 und SPU2 ist eins. Weitere Anzahlen von Finnenstrukturen für die N-FETs SPG1 und SPD1 oder die N-FETs SPG2 und SPD2 und andere Anzahlen von Finnenstrukturen für die P-FETs SPU1 und SPU2 liegen innerhalb des vorgesehenen Schutzumfangs der vorliegenden Erfindung. Das vorstehende Verhältnis des Zellenabstands CP1x zu dem Zellenabstand CP1y, das Verhältnis des Zellenabstands CP2x zu dem Zellenabstand CP2y und das Verhältnis des Zellenabstands CP2x zu dem Zellenabstand CP1x dienen nur der Beschreibung. Sie sind keine Beschränkung der vorliegenden Erfindung. Andere Abstandsverhältnisse, die sich zum Beispiel aus einer anderen Anzahl von Finnenstrukturen und/oder einer anderen Anzahl von Gate-Strukturen ergeben, liegen innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 10 ist eine schematische perspektivische Darstellung eines Teils 314 in der Anordnungszeichnung 312 von 9 gemäß einigen Ausführungsformen. Im Gegensatz zu dem Teil 114 von 4 ist der N-FET SPG2 in den Teilen 314 als ein Doppelfinnen-FinFET implementiert. Die N-FETs SPG1, SPD1 und SPD2 in der Anordnungszeichnung 312 haben ähnliche Strukturen wie die des N-FET SPG2, der in 10 gezeigt ist. Die P-FETs SPU1 und SPU2 in der Anordnungszeichnung 312 haben ähnliche Strukturen wie die des N-FET SPG2, der in 4 gezeigt ist. Jede der Finnenstrukturen 321 und 323 ist. der Finnenstruktur 122 von 4 ähnlich. Die Gate-Struktur 330 quert die Finnenstrukturen 321 und 323 und legt sich um einen entsprechenden Kanalbereich in jeder der Finnenstrukturen 321 und 323. Der Source- oder Drain-Kontakt 350 ist über den zweiten Source- oder Drain-Bereichen der beiden Finnenstrukturen 321 und 323 ausgebildet und ist mit den zweiten Source- oder Drain-Bereichen in Kontakt.
  • 11 ist eine Draufsicht einer schematischen Anordnungszeichnung 372 der Zelle SC von 2 gemäß anderen Ausführungsformen. Die schematische Anordnungszeichnung 372 kann der BEOL-Teil der Zelle SC sein. Im Gegensatz zu der Anordnungszeichnung 172 von 5 umfasst der untere Stromversorgungsknoten CVss (der in 2 gezeigt ist) einen Teil der Metallleiterbahn 376 und einen Teil einer Metallleiterbahn 384 in der gleichen Schicht wie ein Paar Metallleiterbahnen 380 und 388 für die entsprechende Bitleitung SBL und die entsprechende komplementäre Bitleitung SBLB und auf gegenüberliegenden Seiten dieses Paars.
  • Der untere Stromversorgungsknoten CVss umfasst den Teil der Metallleiterbahn 376 und den Teil der Metallleiterbahn 384 in der Metallschicht M1, die im Wesentlichen entlang der Y-Richtung verlaufen, ein Kontaktloch 396 und ein Kontaktloch 400 in der Via1-Schicht, einen Teil der Metallleiterbahn 390 in der Metallschicht M2, der im Wesentlichen entlang der X-Richtung verläuft, ein Kontaktloch 406 in der Via2-Schicht und einen Teil einer Metallleiterbahn 404 in der Metallschicht M3, der im Wesentlichen entlang der Y-Richtung verläuft. Die Metallleiterbahn 376 ist über dem Kontaktloch 358 ausgebildet und ist mit diesem verbunden. Die Metallleiterbahn 376 entspricht dem Anschlusskontakt 176 von 5. Das Kontaktloch 358 entspricht dem Kontaktloch 158 von 5. Die Metallleiterbahn 384 ist über dem Kontaktloch 366 ausgebildet und ist mit diesem verbunden. Die Metallleiterbahn 384 entspricht dem Anschlusskontakt 184 von 5. Das Kontaktloch 366 entspricht dem Kontaktloch 166 von 5. Die Metallleiterbahn 390 ist über der Metallleiterbahn 376 ausgebildet und ist mit dieser über das Kontaktloch 396 verbunden, und sie ist über der Metallleiterbahn 384 ausgebildet und ist mit dieser über das Kontaktloch 400 verbunden. Die Metallleiterbahn 390 entspricht der Metallleiterbahn 190 von 5. Die Kontaktlöcher 396 und 400 entsprechen den Kontaktlöchern 196 und 200 von 5. Die Metallleiterbahn 404 ist über der Metallleiterbahn 390 ausgebildet und ist mit dieser über das Kontaktloch 406 verbunden. Die Metallleiterbahn 404 entspricht der Metallleiterbahn 204 von 5. Das Kontaktloch 406 entspricht dem Kontaktloch 206 von 5. Darüber hinaus umfasst die Wortleitung SWL einen Anschlusskontakt 378 und einen Anschlusskontakt 386 in der Metallschicht M1, ein Kontaktloch 398 und ein Kontaktloch 402 in der Via1-Schicht und einen Teil einer Metallleiterbahn 392 in der Metallschicht M2. Der Anschlusskontakt 378 ist über dem Kontaktloch 360 ausgebildet und ist mit diesem verbunden. Der Anschlusskontakt 378 entspricht dem Anschlusskontakt 178 von 5. Das Kontaktloch 360 entspricht dem Kontaktloch 160 von 5. Der Anschlusskontakt 386 ist über dem Kontaktloch 368 ausgebildet und ist mit diesem verbunden. Der Anschlusskontakt 386 entspricht dem Anschlusskontakt 186 von 5. Das Kontaktloch 368 entspricht dem Kontaktloch 168 von 5. Das Kontaktloch 368 entspricht dem Kontaktloch 168 von 5. Die Metallleiterbahn 392 ist über den Anschlusskontakten 378 und 386 ausgebildet und ist über die entsprechenden Kontaktlöcher 398 und 402 mit den Anschlusskontakten 378 und 386 verbunden. Die Metallleiterbahn 392 entspricht der Metallleiterbahn 192 von 5. Die Kontaktlöcher 398 und 402 entsprechen den einzelnen Kontaktlöchern 198 und 202 von 5.
  • Die Metallschicht M1 und die Metallleiterbahnen 376 und 384 werden auf gegenüberliegenden Seiten der Metallleiterbahn 380 und der Metallleiterbahn 388 angeordnet, um die entsprechende Bitleitung SBL und die entsprechende komplementäre Bitleitung SBLB herzustellen. Zwischen den Metallleiterbahnen 380 und 388 wird eine Metallleiterbahn 374 angeordnet, um den oberen Stromversorgungsknoten CVdd herzustellen. Die Metallleiterbahn 376 wird in Bezug zu der Metallleiterbahn 380 auf einer gegenüberliegenden Seite der Metallleiterbahn 374 angeordnet. Die Metallleiterbahn 384 wird in Bezug zu der Metallleiterbahn 388 auf einer gegenüberliegenden Seite der Metallleiterbahn 374 angeordnet.
  • Die Anschlusskontakte 378 und 386 werden auf gegenüberliegenden Seiten der Metallleiterbahnen 376 und 384 angeordnet. In der Metallschicht M2 wird die Metallleiterbahn 390 zum Herstellen des unteren Stromversorgungsknotens CVss auf einer Seite der Metallleiterbahn 392 zum Herstellen der Wortleitung SWL angeordnet.
  • Im Gegensatz zu der Anordnungszeichnung 172 von 5 bewirken auch die Metallleiterbahnen 376 und 384 in der Metallschicht M1, dass der Zellenabstand entlang der X-Richtung vergrößert wird und dadurch an den Zellenabstand CP2x angepasst wird, der in 9 gezeigt ist. Da außerdem die Metallleiterbahn 376 das Kontaktloch 358 in dem unteren Teil der Anordnungszeichnung 372 mit der Metallleiterbahn 390 in dem oberen Teil der Anordnungszeichnung 372 verbindet, kann die Metallleiterbahn 390 auf einer Seite der Metallleiterbahn 392 statt auf beiden Seiten wie in der Anordnungszeichnung 172 von 5 angeordnet werden. Daher gibt es einen gewissen Spielraum, eine Breite W2 der Metallleiterbahn 392 gegenüber einer Breite W1 der Metallleiterbahn 192 von 5 zu vergrößern. Bei einigen Ausführungsformen ist die Breite W2 um einen Faktor größer als die Breite W1, um den Anstieg des Widerstands der Wortleitung SWL auf Grund der Vergrößerung des Zellenabstands CP2x (der in 9 bezeichnet ist) zumindest auszugleichen. Bei einigen Ausführungsformen beträgt der Faktor, um den die Breite W2 größer als die Breite W1 ist, mindestens 10%. Zum Beispiel ist die Breite W1 der Metallleiterbahn 192 von 5 um mindestens 15% größer als die der Metallleiterbahnen 190 und 194, und die Breite W2 der Metallleiterbahn 392 von 11 ist um mindestens 30% größer als die der Metallleiterbahn 390. Bei anderen Ausführungsformen beträgt der Faktor, um den die Breite W2 größer als die Breite W1 ist, mindestens 30%, um den Widerstand der Wortleitung SWL weiter zu verringern. Bei einigen Ausführungsformen ist die obere Grenze für die Breite W2 gleich der Summe aus der Breite W1 der Metallleiterbahn 192, der Breite der Metallleiterbahn 194 und dem Abstand zwischen benachbarten Grenzen der Metallleiterbahn 192 und 194 von 5. Die obere Grenze des Faktors, um den die Breite W2 größer als die Breite W1 ist, wird auf Grund der oberen Grenze der Breite W2 bestimmt. Mit der höheren Anzahl von Finnen für die N-FETs SPG1 und SPG2 und der breiteren Metallleiterbahn 392 für die Wortleitung SWL mit dem größeren Zellenabstand CP2x wird die Geschwindigkeitsleistung der in 2 gezeigten Zelle SC verbessert, die als die Anordnungszeichnungen 312 und 372 in den 9 und 11 implementiert ist.
  • 12 ist eine Schnittansicht 382 der Zelle SC von 2 gemäß anderen Ausführungsformen. Die Schnittansicht 382 umfasst einen Querschnitt des BEOL-Teils entlang der Linie C-C' von 11 und einen Querschnitt des FEOL-Teils, der entsprechend entlang der Linie C-C' von 9 erstellt ist. Im Gegensatz zu der Schnittansicht 182 von 6, in der die Metallleiterbahnen 190 und 194 auf beiden Seiten der Metallleiterbahn 192 ausgebildet sind, ist die Metallleiterbahn 390 auf nur einer Seite der Metallleiterbahn 392 ausgebildet. Darüber hinaus sind das Kontaktloch 400 (das in 11 gezeigt ist), die Metallleiterbahn 384 und das Kontaktloch 366 nicht unter der Metallleiterbahn 390 gestapelt wie das entsprechende Kontaktloch 200, der entsprechende Anschlusskontakt 184 und das entsprechende Kontaktloch 166, die in der Schnittansicht 182 unter der Metallleiterbahn 190 gestapelt sind. Wie in 11 gezeigt ist, sind das Kontaktloch 400, die Metallleiterbahn 384 und das Kontaktloch 366 zu einer Position zwischen der Metallleiterbahn 388 und dem Kontaktloch 406 verschoben.
  • Ähnlich wie in 6 umfasst die Metallschicht M1 die Metallleiterbahn 386 und hat eine Dicke T5, die Metallschicht M2 umfasst die Metallleiterbahnen 390 und 392 und hat eine Dicke T6, und die Metallschicht M3 umfasst die Metallleiterbahn 404 und hat eine Dicke T7. Die Dicke T6 ist um einen Faktor größer als die Dicke T5 und die Dicke T7, der gleich mindestens etwa 15% ist. Bei anderen Ausführungsformen ist der Faktor gleich mindestens etwa 30%. Bei noch weiteren Ausführungsformen ist der Faktor gleich mindestens etwa 40%. Der Wert 15%, 30% oder 40% ist die untere Grenze des Faktors. Ausführungsformen zum Festlegen der unteren Grenze und der oberen Grenze des Faktors sind vorstehend unter Bezugnahme auf 6 beschrieben worden. Die Vorteile des Vergrößerns der Dicke T6 der Schicht M2 und des Begrenzens der Dicke T5 der Schicht M1 sind den Vorteilen des Vergrößerns der Dicke T2 der Schicht M2 und des Begrenzens der Dicke T1 der Schicht M1 von 6 ähnlich.
  • Die zusätzliche Metallleiterbahn 210, die parallel zu der Metallleiterbahn 192 verläuft, die unter Bezugnahme auf die 7 und 8 beschrieben worden ist, kann ebenfalls für verschiedene Ausführungsformen verwendet werden. Ähnlich wie in 7 kann die Metallleiterbahn 210 der Metallschicht M4 über der Metallleiterbahn 404 angeordnet werden. Wenn die verdickte Metallleiterbahn 210 parallel zu der Metallleiterbahn 392 verläuft und mit dieser verbunden wird, wird der Widerstand der Wortleitung SWL weiter verringert. Da der Vorteil der Metallleiterbahn 210 in den vorstehenden Absätzen zu 8 beschrieben worden ist, entfallt hier der Kürze halber die detaillierte Beschreibung.
  • Bei einigen Ausführungsformen umfasst ein Halbleiterchip ein erstes SRAM-Makro mit Zellen, die mit den Ausführungsformen implementiert sind, die unter Bezugnahme auf die 3 bis 6 beschrieben worden sind, und ein zweites SRAM-Makro mit Zellen, die mit den Ausführungsformen implementiert sind, die unter Bezugnahme auf die 9 bis 12 beschrieben worden sind. Das erste SRAM-Makro ist so konfiguriert, dass es die Array-Dichte in einem Bereich des Halbleiterchips verbessert, und das zweite SRAM-Makro ist so konfiguriert, dass es die Array-Leistung in einem anderen Bereich des Halbleiterchips verbessert.
  • Vorstehend sind Merkmale einer SRAM-Zelle mit Metallleiterbahnen für einen unteren Stromversorgungsknoten auf gegenüberliegenden Seiten eines aus einer Bitleitung und einer komplementären bestehenden Paars dargelegt worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der Ziele und/oder zum Erzielen der Vorzüge der hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • DRAM-Makro
  • 13 ist ein Blockschaltbild eines DRAM-Arrays (DRAM: Speicher mit periodischem Wiedereinlesen der Daten) 500 gemäß einigen Ausführungsformen. Im Gegensatz zu dem SRAM-Makro 100 von 1 verläuft eine entsprechend Bitleitung DBL1, DBL2, ... oder DBL4 entlang den einzelnen Spalten des DRAM-Makros 500.
  • Das DRAM-Makro 500 umfasst ein Array aus Zellen DC11, DC12, ... und DC84, eine Wortleitungs-Decodierschaltung 502 und eine E/A-Schaltung 504. Die Wortleitungs-Decodierschaltung 502 steuert eine Vielzahl von Wortleitungen DWL1, DWL2, ... und DWL8, die entlang entsprechender Zeilen der Zellen DC11 bis DC14, DC21 bis DC24, ... und DC81 bis DC84 verlaufen. Die E/A-Schaltung 504 steuert oder empfängt die Vielzahl von Bitleitungen DBL1, DBL2, ... und DBL4, die entlang entsprechender Spalten der Zellen DC11 bis DC81, DC12 bis DC82, ... und DC14 bis SC84 verlaufen. Da bei einigen Ausführungsformen jede Spalte der Zellen DC11 bis DC81, DC12 bis DC82, ... oder DC14 bis SC84 die entsprechende unsymmetrische Bitleitung DBL1, DBL2, ... oder DBL4 hat, wird ein entsprechender Leseverstärker mit der unsymmetrischen Bitleitung DBL1, DBL2, ... oder DBL4 an einem Ende und mit einer Referenzspannung an dem anderen Ende verbunden.
  • Jede der Wortleitungen DWL1, DWL2, ... und DWL8 umfasst eine Metallleiterbahn, die entlang der entsprechenden Zeile von Zellen DC11 bis DC14 , DC21 bis DC24, ... oder DC81 bis DC84 verläuft und die entsprechende Zeile von Zellen DC11 bis DC14, DC21 bis DC24, ... oder DC81 bis DC84 aktiviert, wenn sie in Betrieb gesetzt wird. Wenn die Anzahl von Spalten des DRAM-Makros 500 erhöht wird, verlängert sich die Metallleiterbahn für die Wortleitung DWL1, DWL2, ... oder DWL8, was dazu führt, dass der Widerstand der Wortleitung DWL1, DWL2, ... oder DWL8 steigt. Darüber hinaus führt eine Verkleinerung der Abmessungen der Metallleiterbahn mit dem technologischen Fortschritt ebenfalls dazu, dass der Widerstand der Wortleitung DWL1, DWL2, ... oder DWL8 steigt. Auf Grund des Anstiegs des Widerstands der Wortleitung DWL1, DWL2, ... oder DWL8 verlängert sich die Verzögerung beim Aktivieren des Zugriffs auf die entsprechende Zeile von Zellen DC11 bis DC14, DC21 bis DC24, ... oder DC81 bis DC84. Jede Bitleitung DBL1, DBL2, ... oder DBL4 umfasst eine Metallleiterbahn, die entlang der entsprechenden Spalte von Zellen DC11 bis DC81, DC12 bis DC82, ... oder DC14 bis DC84 verläuft und Daten überträgt, die aus der Zelle DC11, DC12, ... oder DC84 gelesen oder in diese geschrieben werden sollen. Wenn in einigen Situationen die Anzahl von Zeilen erhöht wird, verlängert sich die Metallleiterbahn für jede Bitleitung DBL1, DBL2, ... oder DBL4, was dazu führt, dass die Kapazität jeder Bitleitung DBL1, DBL2, ... oder DBL4 steigt und sich die Verzögerung durch die Differenzspannungen verlängert, die für das Lesen oder Schreiben festgelegt werden.
  • 14 ist ein schematischer Schaltplan der Zelle DC11, DC12, ... oder DC84 (die repräsentativ mit DC bezeichnet ist) in dem DRAM-Makro 500 von 13 gemäß einigen Ausführungsformen. Im Gegensatz zu der Zelle SC von 2 umfasst die Zelle DC ein Speicherelement 506, das mit einem unteren Stromversorgungsknoten CVss konfiguriert ist, und einen Speicherknoten DSN. Die Zelle DC umfasst das Speicherelement 506 und ein Zugriffselement 508. Das Speicherelement 506 ist so konfiguriert, dass es Daten an dem Speicherknoten DSN gespeichert hält. Das Zugriffselement 508 ist so konfiguriert, dass es in Reaktion auf ein Signal auf einer Wortleitung DWL eine Bitleitung DBL mit dem Speicherknoten DSN verbindet.
  • Bei einigen Ausführungsformen umfasst das Speicherelement 506 ein kapazitives Element Cd. Die Anode des kapazitiven Elements Cd ist mit dem Speicherknoten DSN verbunden. Die Katode des kapazitiven Elements Cd ist mit dem unteren Stromversorgungsknoten CVss verbunden. Das Zugriffselement 508 umfasst einen N-FET DPG1, dessen Gate mit der Wortleitung DWL verbunden ist, dessen erste Source oder Drain mit dem Speicherknoten DSN verbunden ist und dessen zweite Source oder Drain mit der Bitleitung DBL verbunden ist.
  • Durch Anwenden des Prinzips, das unter Bezugnahme auf die 6 und 12 für die in 2 gezeigte Zelle SC beschrieben worden ist, auf die Zelle DC, die in 14 gezeigt ist, hat eine Metallschicht, in der sich die Metallleiterbahn zum Herstellen der Wortleitung DWL befindet, eine Dicke, die größer als die Dicke einer Metallschicht ist, in der sich die Metallleiterbahn zum Herstellen der Bitleitung DBL befindet ist, und die größer als die Dicke einer Metallschicht ist, in der sich die Metallleiterbahn zum Herstellen des unteren Stromversorgungsknotens CVss befindet. Auf diese Weise wird der Widerstand der Wortleitung DWL verringert, wodurch die Geschwindigkeitsleistung des DRAM-Makros 500 (das in 13 gezeigt ist) verbessert wird. Darüber hinaus wird die Kapazität jeder Bitleitung DBL begrenzt, wodurch die kapazitive Belastung der Bitleitung DBL begrenzt wird, die die Verzögerung beim Lesen oder Schreiben von Daten ungünstig beeinflusst. Außerdem wird die Leitungsdichte in der Metallschicht, in der sich die Metallleiterbahn zum Herstellen des unteren Stromversorgungsknotens CVss befindet, gegenüber der Metallschicht erhöht, in der sich die Metallleiterbahn für die Wortleitung DWL befindet.
  • Vorstehend sind Merkmale eines DRAM-Makros beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der Ziele und/oder zum Erzielen der Vorzüge der hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • Pixel-Array
  • 15 ist ein schematisches Blockschaltbild eines Pixel-Arrays 600 gemäß einigen Ausführungsformen. 16 ist ein schematisches Schaltbild einer Zelle PC in dem Pixel-Array 600 von 15 gemäß einigen Ausführungsformen. Im Gegensatz zu der Zelle DC des DRAM-Makros 600 von 14 ist ein Speicherelement 606 der Zelle PC mit einem oberen Stromversorgungsknoten CVcc und einem Speicherknoten PSN konfiguriert.
  • In 15 umfasst das Pixel-Array 600 ein Array aus Zellen PC11, PC12, ... und PCmn, einen Schreibscanner 602 und einen horizontalen Wähler 604. Jede einer Vielzahl von Abtastleitungen PSL1, ... und PSLm umfasst eine Metallleiterbahn, die entlang entsprechenden Zeilen von Zellen PC11 bis PC1n, ... und PCm1 bis PCmn verläuft. Der Schreibscanner 602 wählt und steuert nacheinander die Vielzahl von Abtastleitungen PSL1, ... und PSLm an. Jede einer Vielzahl von Datenleitungen PDL1, PDL2 ,... und PDLn umfasst eine Metallleiterbahn, die entlang entsprechenden Spalten von Zellen PC11 bis PCm1, ... und PCn1 bis PCmn verläuft. Der horizontale Wähler 604 wählt nacheinander eine Vielzahl von Datenleitungen PDL1, PDL2 ,... und PDLn und sendet nacheinander Luminanz-Daten an die Datenleitungen PDL1, PDL2 ,... und PDLn.
  • In 16 umfasst die Pixelzelle PC das Speicherelement 606, ein Zugriffselement 608, einen p-Dünnschicht-Effekt-Transistor TFT1 und ein Licht-emittierendes Element 610. Das Licht-emittierende Element 610 ist als ein organisches Licht-emittierendes EL-Element (OLED) implementiert. Das Speicherelement 606 ist so konfiguriert, dass es die Luminanz-Daten an dem Speicherknoten PSN gespeichert hält. Das Zugriffselement 608 ist so konfiguriert, dass es in Reaktion auf ein Signal auf einer Abtastleitung PSL eine Datenleitung PDL mit dem Speicherknoten PSN verbindet. Der Transistor TFT1 hat ein Gate, das mit dem Speicherknoten PSN verbunden ist, eine Source, die mit dem oberen Stromversorgungsknoten CVcc verbunden ist, und einen Drain, der mit der Anode des Licht-emittierenden Elements 610 verbunden ist. Die Katode des Licht-emittierenden Elements 610 ist mit einem unteren Stromversorgungsknoten Gnd verbunden.
  • Bei einigen Ausführungsformen umfasst das Speicherelement 606 ein kapazitives Element Cp. Die Anode des kapazitiven Elements Cp ist mit dem oberen Stromversorgungsknoten CVcc verbunden. Die Katode des kapazitiven Elements Cp ist mit dem Speicherknoten PSN verbunden. Das Zugriffselement 608 umfasst einen P-FET PPG1, dessen Gate mit der Abtastleitung PSL verbunden ist, dessen erste Source oder Drain mit dem Speicherknoten PSN verbunden ist und dessen zweite Source oder Drain mit der Datenleitung PDL verbunden ist.
  • Wenn der P-FET PPG1 in Reaktion auf das Signal auf der Abtastleitung PSL die Datenleitung PDL mit dem Speicherknoten PSN verbindet, wird über das kapazitive Element Cp entsprechend den Luminanz-Daten in der Datenleitung PDL ein Spannungspotential erzeugt. Der Transistor TFT1 wird in Reaktion auf den Spannungspegel an dem Speicherknoten PSN eingeschaltet und erzeugt dadurch einen Strom, der durch das Licht-emittierende Element 610 fließt. Das Licht-emittierende Element 610 emittiert Licht mit einer bestimmten Luminanz entsprechend dem Wert des Stroms. Wenn der P-FET PPG1 in Reaktion auf das Signal auf der Abtastleitung PSL ausgeschaltet wird, hält das kapazitive Element Cp den Spannungspegel an dem Speicherknoten PSN gespeichert, wodurch der Transistor TFT1 weiterhin Strom erzeugt, der durch das Licht-emittierende Element 610 fließt, und das Licht-emittierende Element 610 emittiert weiterhin Licht mit der gegebenen Luminanz bis zur nächsten Änderung über den P-FET PPG1.
  • Durch Anwenden des Prinzips, das unter Bezugnahme auf die 6 und 12 für die in 2 gezeigte Zelle SC beschrieben worden ist, auf die Zelle PC, die in 16 gezeigt ist, hat eine Metallschicht, in der sich die Metallleiterbahn zum Herstellen der Abtastleitung PSL befindet, eine Dicke, die größer als die Dicke einer Metallschicht ist, in der sich die Metallleiterbahn zum Herstellen der Datenleitung PDL befindet ist, und die größer als die Dicke einer Metallschicht ist, in der sich die Metallleiterbahn zum Herstellen des oberen Stromversorgungsknotens CVcc befindet. Auf diese Weise wird der Widerstand der Abtastleitung PSL verringert, wodurch die Geschwindigkeitsleistung des Pixel-Arrays 600 (das in 15 gezeigt ist) verbessert wird. Darüber hinaus wird die Kapazität jeder Datenleitung PDL begrenzt, wodurch die kapazitive Belastung der Datenleitung PDL begrenzt wird, die die Verzögerung beim Schreiben von Luminanz-Daten ungünstig beeinflusst. Außerdem wird die Leitungsdichte in der Metallschicht, in der sich die Metallleiterbahn zum Herstellen des oberen Stromversorgungsknotens CVcc befindet, gegenüber der Metallschicht erhöht, in der sich die Metallleiterbahn für die Abtastleitung PSL befindet.
  • Vorstehend sind Ausführungsformen für das SRAM-Makro 100, das DRAM-Makro 500 und das Pixel-Array 600 unter Bezugnahme auf die 1 bis 16 beschrieben worden. Andere Arten von Schaltkreisen, die ein Array haben, liegen ebenfalls innerhalb des vorgesehenen Schutzumfangs der Erfindung. Zum Beispiel können Zeilenleitungen des Arrays des Schaltkreises ähnlich wie die Wortleitungen SWL1, ... und SWL8 von 1, die Wortleitungen DWL1, ... und DWL8 von 13 und die Abtastleitungen PSL1, ... und PSLm von 15 implementiert werden. Ebenso können Spaltenleitungen des Arrays ähnlich wie die Bitleitungen und komplementären Bitleitungen SBL1 und SBLB1, ... und SBL4 und SBLB4 von 1, die Bitleitungen DBL1, ... und DBL4 von 13 und die Datenleitungen PDL1, ... und PDLn von 15 implementiert werden.
  • Vorstehend sind Merkmale eines Pixel-Arrays beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der Ziele und/oder zum Erzielen der Vorzüge der hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • Logikschaltungen
  • 17 ist eine Anordnungszeichnung 700 eines FEOL- und Via0-Schicht-Teils einer beispielhaften Logikschaltung gemäß einigen Ausführungsformen. 18 ist eine Anordnungszeichnung 740 eines BEOL-Teils der Logikschaltung gemäß einigen Ausführungsformen. 19 ist eine schematische Schnittansicht 742 entlang der Linie D-D' von 17 und 18 gemäß einigen Ausführungsformen. Die 17 bis 19 zeigen, dass das Prinzip des Vergrößerns der Dicke einer Metallschicht gegenüber einer oberen Metallschicht und einer unteren Metallschicht auch auf Logikschaltungen angewendet werden kann, um den Widerstand einer Metallleiterbahn in der Metallschicht zu verringern, die Kapazität einer Metallleiterbahn in der unteren Metallschicht zu begrenzen und die Leitungsdichte der oberen Metallschicht gegenüber der Metallschicht zu erhöhen.
  • In 17 umfasst die Anordnungszeichnung 700 zwei Teile. Der linke Teil entspricht P-FETs PU1 und PU2, und der rechte Teil entspricht N-FETs PD1 und PD2. Der P-FET PU1 hat drei Finnenstrukturen 702, die im Wesentlichen entlang der Y-Richtung verlaufen, und eine Gate-Struktur 706, die im Wesentlichen entlang der X-Richtung verläuft. Der N-FET PD1 hat drei Finnenstrukturen 704, die im Wesentlichen entlang der Y-Richtung verlaufen, und die Gate-Struktur 706, die von dem P-FET PU1 ausgeht. Ein Kontakt 714 verbindet den Drain-Bereich des P-FET PU1 in den Finnenstrukturen 702 mit dem Drain-Bereich des N-FET PD1 in den Finnenstrukturen 704. Ein Kontaktloch 727 in der Via0-Schicht ist über dem Kontakt 714 ausgebildet und ist mit diesem verbunden. Ein Kontakt 716 ist mit dem Source-Bereich des P-FET PU1 in den Finnnenstrukturen 702 verbunden. Ein Kontaktloch 728 in der Via0-Schicht ist über dem Kontakt 716 ausgebildet und ist mit diesem verbunden. Ein Kontakt 720 ist mit dem Source-Bereich des N-FET PD1 in den Finnenstrukturen 704 verbunden. Ein Kontaktloch 732 in der Via0-Schicht ist über dem Kontakt 720 ausgebildet und ist mit diesem verbunden. Ein Kontakt 726 ist mit der Gate-Struktur 706 verbunden. Ein Kontaktloch 738 in der Via0-Schicht ist über dem Kontakt 726 ausgebildet und ist mit diesem verbunden.
  • Der P-FET PU2 hat die Finnenstrukturen 702, die von dem P-FET PU1 ausgehen, und eine Gate-Struktur 708, die im Wesentlichen entlang der X-Richtung verläuft. Der N-FET PD2 hat die Finnenstrukturen 704, die von dem N-FET PD1 ausgehen, und die Gate-Struktur 708, die von dem P-FET PU2 ausgeht. Der Source-Bereich des P-FET PU2 ist mit dem Source-Bereich des P-FET PU1 gemeinsam. Die P-FETs PU1 und PU2 haben den Kontakt 716 und das Kontaktloch 728 ebenfalls gemeinsam. Ein Kontakt 718 ist mit dem Drain-Bereich des P-FET PU2 in den Finnenstrukturen 702 verbunden. Ein Kontaktloch 730 in der Via0-Schicht ist über dem Kontakt 718 ausgebildet und ist mit diesem verbunden. Der Source-Bereich des N-FET PD2 ist mit dem Source-Bereich des N-FET PD1 gemeinsam. Die N-FETs PD1 und PD2 haben den Kontakt 720 und das Kontaktloch 732 ebenfalls gemeinsam. Ein Kontakt 734 ist mit dem Drain-Bereich des N-FET PD2 in den Finnenstrukturen 704 verbunden. Ein Kontaktloch 734 in der Via0-Schicht ist über dem Kontakt 722 ausgebildet und ist mit diesem verbunden. Ein Kontakt 724 ist mit der Gate-Struktur 708 verbunden. Ein Kontaktloch 736 in der Via0-Schicht ist über dem Kontakt 724 ausgebildet und ist mit diesem verbunden.
  • In 18 umfasst die Anordnungszeichnung 740 die Metallschicht M1, die Metallschicht M2, die Metallschicht M3, die Via0-Schicht unter der Metallschicht M1, die Via1-Schicht, die zwischen die Metallschichten M1 und M2 geschichtet ist, und die Via2-Schicht, die zwischen die Metallschichten M2 und M3 geschichtet ist. In der Anordnungszeichnung 740 verlaufen mehrere Metallleiterbahnen in der Metallschicht M1, wie etwa eine Metallleiterbahn 744, im Wesentlichen entlang der Y-Richtung und sind über den entsprechenden Kontaktlöchern in der Via0-Schicht, wie etwa einem Kontaktloch 728, ausgebildet und sind mit diesen verbunden. Mehrere Metallleiterbahnen in der Metallschicht M2, wie etwa Metallleiterbahnen 746 und 752, verlaufen im Wesentlichen entlang der X-Richtung und sind über den entsprechenden Metallleiterbahnen in der Metallschicht M1 ausgebildet und sind mit diesen Metallleiterbahnen über entsprechende Kontaktlöcher in der Via1-Schicht verbunden. Zum Beispiel ist die Metallleiterbahn 746 über das Kontaktloch 748 in der Via1-Schicht mit der Metallleiterbahn 744 in der Metallschicht M1 verbunden. Mehrere Metallleiterbahnen in der Metallschicht M3, wie etwa eine Metallleiterbahnen 750, verlaufen im Wesentlichen entlang der Y-Richtung und sind über den entsprechenden Metallleiterbahnen in der Metallschicht M2, wie etwa einer Metallleiterbahn 752, ausgebildet und sind mit diesen Metallleiterbahnen über entsprechende Kontaktlöcher, wie etwa ein Kontaktloch 754, in der Via2-Schicht verbunden.
  • Die Schnittansicht 742 von 19 zeigt einen Querschnitt des BEOL-Teils entlang der Linie D-D' von 18 und einen Querschnitt des FEOL-Teils, der entsprechend entlang der Linie D-D' von 17 erstellt ist. Der FEOL-Teil umfasst ein Substrat 701, die Finnenstruktur 702, dielektrische Isolierstrukturen 703, die Gate-Strukturen 706 und 708 und den Source-Kontakt 716. Die Finnenstruktur 702 ist auf dem Substrat 701 angeordnet. Die dielektrischen Isolierstrukturen 703 sind über dem Substrat 701 ausgebildet und umgeben die Finnenstruktur 702. Die Gate-Strukturen 706 und 706 winden sich jeweils um einen Teil der Finnenstruktur 702 und sind daher in der Schnittansicht 742 als über der Finnenstruktur 702 befindlich dargestellt. Der Source-Kontakt 716 ist über dem Source-Bereich der Finnenstruktur 702 ausgebildet und ist mit diesem in Kontakt.
  • Der BEOL-Teil umfasst eine Struktur aus gestapelten Metallschichten. Die gestapelten Metallschichten umfassen die Metallleiterbahn 744 in der Metallschicht M1, die Metallleiterbahnen 746 und 752 in der Metallschicht M2, die Metallleiterbahn 750 in der Metallschicht M3, das Kontaktloch 728 in der Via0-Schicht, das Kontaktloch 748 in der Via1-Schicht und das Kontaktloch 754 in der Via2-Schicht. Die Via0-Schicht, die Metallschicht M1, die Via1-Schicht, die Metallschicht M2, die Via2-Schicht und die Metallschicht M3 sind in der genannten Reihenfolge gestapelt.
  • Bei einigen Ausführungsformen ist eine Dicke T9 der Metallschicht M2 um einen Faktor, der gleich mindestens etwa 15% ist, größer als eine Dicke T8 der Metallschicht M1 unmittelbar unter der Metallschicht M2 und eine Dicke T10 der Metallschicht M3 unmittelbar über der Metallschicht M2. Bei anderen Ausführungsformen ist der Faktor gleich mindestens etwa 30%. Bei noch weiteren Ausführungsformen ist der Faktor gleich mindestens etwa 40%. Der Wert 15%, 30% oder 40% ist die untere Grenze für den Faktor. Ausführungsformen zum Festlegen der unteren Grenze und der oberen Grenze für den Faktor sind vorstehend unter Bezugnahme auf 6 bereitgestellt worden.
  • Die 17 bis 19 zeigen nur eine Logikschaltung. Das ist jedoch keine Beschränkung der vorliegenden Erfindung. Zum Beispiel liegt auch ein Array aus Logikschaltungen innerhalb des Schutzumfangs der vorliegenden Erfindung. Bei einigen Ausführungsformen kann das Array aus Logikschaltungen eine ähnliche Konfiguration wie 1, 13 oder 15 haben. Wenn das Array aus Logikschaltungen so konfiguriert ist, dass es der Konfiguration von 1, 13 oder 15 ähnlich ist, können die Verfahren, die in 6, 8 und 12 beschrieben sind, ebenfalls in dem Array aus Logikschaltungen zum Verbessern der Chipdichte und der Geschwindigkeitsleistung verwendet werden haben. Da das Verfahren bereits in den vorstehenden Absätzen beschrieben worden ist, entfallt hier der Kürze halber die detaillierte Beschreibung.
  • Außerdem können die Verfahren, die in den 1 bis 19 beschrieben worden sind, für jede Array-Schaltung, die eine erste Gruppe von Signalleitungen, eine zweite Gruppe von Signalleitungen und eine dritte Gruppe von Stromleitungen hat, verwendet werden, um die Chipdichte und/oder die Geschwindigkeitsleistung der Array-Schaltung zu verbessern. Die erste Gruppe von Signalleitungen kann Signalleitungen mit einer ersten Richtung umfassen, und die zweite Gruppe von Signalleitungen kann Signalleitungen mit einer zweiten Richtung umfassen, die von der ersten Richtung verschieden ist. Die dritte Gruppe von Stromleitungen kann Stromleitungen mit einer dritten Richtung umfassen, die im Wesentlichen gleich der ersten Richtung ist. Zum Beispiel kann die erste Gruppe von Signalleitungen horizontale Eingangs-/Ausgangssignalleitungen umfassen, und die zweite Gruppe von Signalleitungen kann vertikale Eingangs-/Ausgangssignalleitungen umfassen. Die dritte Gruppe von Stromleitungen kann horizontale Stromleitungen umfassen.
  • In der SRAM-Zelle SC, die unter Bezugnahme auf die 5 und 6, 7 und 8 und 11 und 12 beschrieben worden ist, sind die Metallleiterbahnen für die Bitleitung SBL und die komplementären Bitleitungen SBLB in der Metallschicht M1 angeordnet, die Metallleiterbahn für die Wortleitung SWL ist in der Metallschicht M2 angeordnet, oder die Metallleiterbahnen für die Wortleitung SWL sind in den Metallschichten M2 und M4 angeordnet, und eine der Metallleiterbahnen für den unteren Stromversorgungsknoten CVss ist in der Metallschicht M3 angeordnet. Das ist jedoch keine Beschränkung der vorliegenden Erfindung. SRAM-Zellen mit der Bitleitung SBL, der komplementären Bitleitung SBLB, der Wortleitung SWL und dem unteren Stromversorgungsknoten CVss, die in anderen Metallschichten, wie etwa den Metallschichten M2, M3, oder M3 und M5, und M4, den Metallschichten M3, M4, oder M4 und M6, und M5, den Metallschichten M4, M5, oder M5 und M7, und M6 usw., angeordnet sind, liegen ebenfalls innerhalb des vorgesehenen Schutzumfangs der vorliegenden Erfindung. Ähnliche Anordnungen gelten für die DRAM-Zellen DC, die unter Bezugnahme auf 14 beschrieben worden sind, und die Pixelzellen PC, die unter Bezugnahme auf 15 beschrieben worden sind. Darüber hinaus sind in der Logikschaltung, die unter Bezugnahme auf die 18 und 19 beschrieben worden ist, die Metallleiterbahnen, die im Wesentlichen parallel zu der Richtung der Finnenstrukturen 702 und 704 verlaufen, in der Metallschicht M1 angeordnet, die Metallleiterbahnen, die im Wesentlichen parallel zu der Richtung der Gate-Strukturen 706 und 708 verlaufen, sind in der Metallschicht M2 angeordnet, und die Metallleiterbahnen, die im Wesentlichen senkrecht zu der Richtung der Metallleiterbahnen in der Metallschicht M2 verlaufen, sind in der Metallschicht M3 angeordnet. Das ist ebenfalls keine Beschränkung der vorliegenden Erfindung. Logikschaltungen, bei denen die Metallleiterbahnen im Wesentlichen parallel zu den Finnenstrukturen, Gate-Strukturen und Metallleiterbahnen in der Metallschicht M1 verlaufen und die in anderen Metallschichten, wie etwa den Metallschichten M2, M3 und M4, den Metallschichten M3, M4 und M5 und den Metallschichten M4, M5 und M6 usw., angeordnet sind, liegen ebenfalls innerhalb des vorgesehenen Schutzumfangs der vorliegenden Erfindung.
  • Einige Ausführungsformen haben eines oder mehrere der folgenden Merkmale und/oder Vorzüge. Bei einigen Ausführungsformen umfasst eine Vielzahl von gestapelten Metallschichten eine Metallschicht mit einer Dicke, die um einen Faktor, der gleich mindestens etwa 15%, 30% oder 40% ist, größer als eine Dicke einer unteren Metallschicht unmittelbar unter der Metallschicht und einer oberen Metallschicht unmittelbar über der Metallschicht ist. Bei einigen Ausführungsformen umfasst eine Array-Schaltung ein Array aus Zellen und die Vielzahl von gestapelten Metallschichten, die über dem Array aus Zellen angeordnet sind. Jede Zelle des Arrays aus Zellen umfasst eine Datenleitung, die einen Teil einer ersten Metallleiterbahn in der unteren Metallschicht umfasst, eine Steuerleitung, die einen Teil einer zweiten Metallleiterbahn in der Metallschicht umfasst, und einen Stromversorgungsknoten, der einen Teil einer dritten Metallleiterbahn in der oberen Metallschicht umfasst. Durch die größere Dicke der Metallschicht wird der Widerstand der Steuerleitung gesenkt, wodurch der Leistungsabfall verringert wird, der aus der höheren Anzahl von Spalten des Arrays aus Zellen und der Verkleinerung der Abmessungen einer Metallleiterbahn mit dem technologischen Fortschritt resultiert. Darüber hinaus wird auf Grund der begrenzten Dicke der unteren Metallschicht die Kapazität in der ersten Metallleiterbahn für die Datenleitung begrenzt, wodurch der Anstieg der kapazitiven Belastung der Datenleitung mit der steigenden Anzahl von Zeilen des Arrays aus Zellen begrenzt wird. Dieser Anstieg der kapazitiven Belastung beeinträchtigt die Leistung für das Eingeben von Daten in die Array-Schaltung und/oder für das Ausgeben von Daten von der Array-Schaltung. Außerdem wird durch die geringere Dicke der oberen Metallschicht gegenüber der Metallschicht die Leitungsdichte der oberen Metallschicht gegenüber der Metallschicht erhöht. Bei einigen Ausführungsformen wird, wenn die vierte Metallleiterbahn nicht unmittelbar über der oberen Metallschicht angeordnet ist, die Kompaktheit eines Halbleiterchips verbessert, der diese Anordnung hat.
  • Vorstehend sind Merkmale von Logikschaltungen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der Ziele und/oder zum Erzielen der Vorzüge der hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • Bei einigen Ausführungsformen umfasst ein Halbleiterchip eine Vielzahl von gestapelten leitenden Schichten. Die Vielzahl von gestapelten Schichten umfasst eine erste leitende Schicht, eine zweite leitende Schicht und eine dritte leitende Schicht. Die erste leitende Schicht ist auf einer ersten Seite der zweiten leitenden Schicht angeordnet. Die dritte leitende Schicht ist auf einer zweiten Seite der zweiten leitenden Schicht angeordnet. Die dritte leitende Schicht ist auf einer Seite der zweiten leitenden Schicht angeordnet. Die zweite leitende Schicht hat eine Dicke, die größer als die der ersten leitenden Schicht und der dritten leitenden Schicht ist.
  • Bei einigen Ausführungsformen umfasst ein Array aus Zellen eine erste leitende Leitung, eine zweite leitende Leitung, ein Speicherelement und ein erstes Zugriffselement. Das Speicherelement ist mit mindestens einem Speicherknoten und einem Stromversorgungsknoten konfiguriert. Das erste Zugriffselement ist so konfiguriert, dass es in Reaktion auf ein Signal auf der zweiten leitenden Leitung die erste leitende Leitung mit dem Speicherknoten verbindet. Die erste leitende Leitung umfasst einen Teil einer ersten Metallleiterbahn in einer ersten leitenden Schicht. Die zweite leitende Leitung umfasst einen Teil einer zweiten Metallleiterbahn in einer zweiten leitenden Schicht. Die erste leitende Schicht ist auf einer ersten Seite der zweiten leitenden Schicht angeordnet. Der Stromversorgungsknoten umfasst einen Teil einer dritten Metallleiterbahn in einer dritten leitenden Schicht. Die dritte leitende Schicht ist auf einer zweiten Seite der zweiten leitenden Schicht angeordnet. Die zweite leitende Schicht hat eine Dicke, die um einen Faktor größer als die der dritten leitenden Schicht ist.
  • Bei einigen Ausführungsformen umfasst ein Halbleiterchip ein erstes Array aus Zellen. Jede Zelle des ersten Arrays aus Zellen umfasst eine erste leitende Leitung und eine erste komplementäre leitende Leitung, eine zweite leitende Leitung, ein erstes Speicherelement und ein erstes Zugriffselement und ein zweites Zugriffselement. Das erste Speicherelement ist mit einem ersten Speicherknoten, einem ersten komplementären Speicherknoten, einem ersten oberen Stromversorgungsknoten und einem ersten unteren Stromversorgungsknoten konfiguriert. Das erste Zugriffselement und das zweite Zugriffselement sind so konfiguriert, dass sie in Reaktion auf ein erstes Signal auf der zweiten leitenden Leitung die entsprechende erste leitende Leitung und erste komplementäre leitende Leitung mit dem entsprechenden ersten Speicherknoten und ersten komplementären Speicherknoten verbinden. Die erste leitende Leitung umfasst einen Teil einer ersten Metallleiterbahn in der ersten leitenden Schicht, und die erste komplementäre leitende Leitung umfasst einen Teil einer zweiten Metallleiterbahn in der ersten leitenden Schicht. Der erste obere Stromversorgungsknoten umfasst einen Teil einer dritten Metallleiterbahn in der ersten leitenden Schicht. Die zweite leitende Leitung umfasst einen Teil einer vierten Metallleiterbahn in einer zweiten leitenden Schicht. Die erste leitende Schicht ist auf einer ersten Seite der zweiten leitenden Schicht angeordnet. Der erste untere Stromversorgungsknoten umfasst einen Teil einer fünften Metallleiterbahn in einer dritten leitenden Schicht. Die dritte leitende Schicht ist auf einer zweiten Seite der zweiten leitenden Schicht angeordnet. Die zweite leitende Schicht hat eine Dicke, die größer als die der dritten leitenden Schicht ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der Ziele und/oder zum Erzielen der Vorzüge der hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (25)

  1. Halbleiterchip mit: einer Vielzahl von gestapelten leitenden Schichten, wobei die Vielzahl von gestapelten leitenden Schichten Folgendes umfasst: eine erste leitende Schicht; eine zweite leitende Schicht, wobei die erste leitende Schicht auf einer ersten Seite der zweiten leitenden Schicht angeordnet ist; und eine dritte leitende Schicht, wobei die dritte leitende Schicht auf einer zweiten Seite der zweiten leitenden Schicht angeordnet ist, und die zweite leitende Schicht eine Dicke hat, die größer als die der ersten leitenden Schicht und der dritten leitenden Schicht ist.
  2. Halbleiterchip nach Anspruch 1, wobei die Dicke der zweiten leitenden Schicht um einen Faktor, der gleich mindestens etwa 30% ist, größer als die Dicke der ersten leitenden Schicht und/oder der dritten leitenden Schicht ist.
  3. Halbleiterchip nach Anspruch 1 oder 2, wobei die Vielzahl von gestapelten leitenden Schichten weiterhin eine vierte leitende Schicht auf der zweiten Seite der zweiten leitenden Schicht umfasst, die zweite leitende Schicht eine erste Metallleiterbahn umfasst und die vierte leitende Schicht nicht mit der ersten Metallleiterbahn verbunden ist.
  4. Halbleiterchip nach Anspruch 1 oder 2, wobei die Vielzahl von gestapelten leitenden Schichten weiterhin eine vierte leitende Schicht auf der zweiten Seite der zweiten leitenden Schicht umfasst, die zweite leitende Schicht eine erste Metallleiterbahn umfasst und die vierte leitende Schicht eine zweite Metallleiterbahn umfasst, die parallel zu der ersten Metallleiterbahn verläuft und mit dieser verbunden ist.
  5. Halbleiterchip nach Anspruch 3 oder 4, wobei die Dicke der vierten leitenden Schicht mindestens im Wesentlichen gleich der Dicke der zweiten leitenden Schicht ist.
  6. Halbleiterchip nach einem der vorhergehenden Ansprüche, der weiterhin Folgendes aufweist: eine erste Vielzahl von Zellen, wobei die zweite leitende Schicht eine erste Metallleiterbahn umfasst, die mit der ersten Vielzahl von Zellen verbunden ist.
  7. Halbleiterchip nach Anspruch 6, wobei die erste Vielzahl von Zellen zu einem Array aus Zellen gehört und die erste Vielzahl von Zellen über eine erste Dimension des Arrays aus Zellen hinweg angeordnet ist.
  8. Halbleiterchip nach einem der Ansprüche 6 bis 7, wobei die erste Metallleiterbahn mit jeder Gate-Struktur jeder Zelle der ersten Vielzahl von Zellen verbunden ist.
  9. Halbleiterchip nach einem der Ansprüche 6 bis 8, wobei jede Zelle der ersten Vielzahl von Zellen einen FinFET aufweist, der FinFET Folgendes aufweist: eine Finnenstruktur und eine Gate-Struktur, die die Finnenstruktur quert und sich um einen Teil der Finnenstruktur legt, wobei die Gate-Struktur im Wesentlichen parallel zu der ersten Metallleiterbahn verläuft.
  10. Halbleiterchip nach einem der Ansprüche 6 bis 9, der weiterhin Folgendes aufweist: eine zweite Vielzahl von Zellen, die entlang zweiter Dimension des Arrays aus Zellen angeordnet sind, wobei die erste leitende Schicht eine zweite Metallleiterbahn umfasst, die mit der zweiten Vielzahl von Zellen verbunden ist.
  11. Halbleiterchip nach einem der Ansprüche 6 bis 10, wobei jede Zelle der ersten Vielzahl von Zellen mit einem Stromversorgungsknoten verbunden ist, die dritte leitende Schicht eine zweite Metallleiterbahn umfasst und der Stromversorgungsknoten einen Teil der zweiten Metallleiterbahn umfasst.
  12. Array-Zelle mit: einer ersten leitenden Leitung; einer zweiten leitenden Leitung; einem Speicherelement, das mindestens mit einem Speicherknoten und einem Stromversorgungsknoten konfiguriert ist; und einem ersten Zugriffselement, das so konfiguriert ist, dass es in Reaktion auf ein Signal auf der zweiten leitenden Leitung die erste leitende Leitung mit dem Speicherknoten verbindet, wobei die erste leitende Leitung einen Teil einer ersten Metallleiterbahn in einer ersten leitenden Schicht umfasst, die zweite leitende Leitung einen Teil einer zweiten Metallleiterbahn in einer zweiten leitenden Schicht umfasst, wobei die erste leitende Schicht auf einer ersten Seite der zweiten leitenden Schicht angeordnet ist, der Stromversorgungsknoten einen Teil einer dritten Metallleiterbahn in einer dritten leitenden Schicht umfasst, wobei die dritte leitende Schicht auf einer zweiten Seite der zweiten leitenden Schicht angeordnet ist, und die zweite leitende Schicht eine Dicke hat, die um einen Faktor größer als die der dritten leitenden Schicht ist.
  13. Array-Zelle nach Anspruch 12, wobei die Dicke der zweiten leitenden Schicht um einen ersten Faktor, der gleich mindestens etwa 15% ist, größer als die Dicke der ersten leitenden Schicht ist und um einen zweiten Faktor, der gleich mindestens etwa 15% ist, größer als die Dicke der dritten leitenden Schicht ist.
  14. Array-Zelle nach Anspruch 12 oder 13, wobei der Teil der zweiten Metallleiterbahn der zweiten leitenden Leitung mit Schichten verbunden ist, die von der zweiten leitenden Schicht verschieden sind.
  15. Array-Zelle nach einem der Ansprüche 12 bis 14, wobei die zweite leitende Leitung weiterhin einen Teil einer vierten Metallleiterbahn in einer vierten leitenden Schicht umfasst, die von der dritten leitenden Schicht verschieden ist, die vierte Metallleiterbahn parallel zu der zweiten Metallleiterbahn verläuft und mit dieser verbunden ist und die vierte leitende Schicht eine Dicke hat, die um mindestens etwa 10% größer als die der zweiten leitenden Schicht ist.
  16. Array-Zelle nach Anspruch 15, wobei die Dicke der vierten leitenden Schicht mindestens im Wesentlichen gleich der Dicke der zweiten leitenden Schicht ist.
  17. Array-Zelle nach einem der Ansprüche 12 bis 16, wobei das Speicherelement weiterhin mit einem komplementären Speicherknoten und einem oberen Stromversorgungsknoten konfiguriert ist, der Stromversorgungsknoten ein unterer Stromversorgungsknoten ist, die Array-Zelle weiterhin Folgendes aufweist: eine komplementäre erste leitende Leitung und ein zweites Zugriffselement, das so konfiguriert ist, dass es in Reaktion auf das Signal auf der zweiten leitenden Leitung die komplementäre erste leitende Leitung mit dem komplementären Speicherknoten verbindet, die komplementäre erste leitende Leitung einen Teil einer vierten Metallleiterbahn in der ersten leitenden Schicht umfasst, der obere Stromversorgungsknoten einen Teil einer fünften Metallleiterbahn in der ersten leitenden Schicht umfasst und die erste Metallleiterbahn und die vierte Metallleiterbahn auf gegenüberliegenden Seiten der fünften Metallleiterbahn ausgebildet sind.
  18. Array-Zelle nach Anspruch 17, wobei der untere Stromversorgungsknoten weiterhin einen Teil einer sechsten Metallleiterbahn und einen Teil einer siebenten Metallleiterbahn in der zweiten leitenden Schicht umfasst, die sechste Metallleiterbahn und die siebente Metallleiterbahn im Wesentlichen parallel zu und auf gegenüberliegenden Seiten der zweiten Metallleiterbahn ausgebildet sind und die dritte Metallleiterbahn im Wesentlichen senkrecht zu der sechsten Metallleiterbahn und der siebenten Metallleiterbahn ist.
  19. Array-Zelle nach Anspruch 17, wobei der untere Stromversorgungsknoten weiterhin Folgendes umfasst: einen Teil einer sechsten Metallleiterbahn und einen Teil einer siebenten Metallleiterbahn in der ersten leitenden Schicht und einen Teil einer achten Metallleiterbahn in der zweiten leitenden Schicht, wobei die sechste Metallleiterbahn und die siebente Metallleiterbahn im Wesentlichen parallel zu einem Paar aus der ersten Metallleiterbahn und der vierten Metallleiterbahn und auf gegenüberliegenden Seiten des Paars ausgebildet sind, die achte Metallleiterbahn im Wesentlichen parallel zu und auf einer Seite der zweiten Metallleiterbahn ausgebildet ist und die dritte Metallleiterbahn im Wesentlichen senkrecht zu der achten Metallleiterbahn ist.
  20. Halbleiterchip mit: einem ersten Array aus Zellen, wobei jede Zelle des ersten Arrays aus Zellen Folgendes aufweist: eine erste leitende Leitung und eine erste komplementäre leitende Leitung; eine zweite leitende Leitung; ein erstes Speicherelement, das mit einem ersten Speicherknoten, einem ersten komplementären Speicherknoten, einem ersten oberen Stromversorgungsknoten und einem ersten unteren Stromversorgungsknoten konfiguriert ist; und ein erstes Zugriffselement und ein zweites Zugriffselement, die so konfiguriert sind, dass sie in Reaktion auf ein erstes Signal auf der zweiten leitenden Leitung die entsprechende erste leitende Leitung und erste komplementäre leitende Leitung mit dem entsprechenden ersten Speicherknoten und ersten komplementären Speicherknoten verbinden, wobei die erste leitende Leitung einen Teil einer ersten Metallleiterbahn in der ersten leitenden Schicht umfasst und die erste komplementäre leitende Leitung einen Teil einer zweiten Metallleiterbahn in der ersten leitenden Schicht umfasst, der erste obere Stromversorgungsknoten einen Teil einer dritten Metallleiterbahn in der ersten leitenden Schicht umfasst, die zweite leitende Leitung einen Teil einer vierten Metallleiterbahn in einer zweiten leitenden Schicht umfasst, wobei die erste leitende Schicht auf einer ersten Seite der zweiten leitenden Schicht angeordnet ist, der erste untere Stromversorgungsknoten einen Teil einer fünften Metallleiterbahn in einer dritten leitenden Schicht umfasst, wobei die dritte leitende Schicht auf einer zweiten Seite der zweiten leitenden Schicht angeordnet ist, und die zweite leitende Schicht eine Dicke hat, die größer als die der dritten leitenden Schicht ist.
  21. Halbleiterchip nach Anspruch 20, wobei die Dicke der zweiten leitenden Schicht um einen ersten Faktor, der gleich mindestens etwa 15% ist, größer als die Dicke der ersten leitenden Schicht ist und um einen zweiten Faktor, der gleich mindestens etwa 15% ist, größer als die Dicke der dritten leitenden Schicht ist.
  22. Halbleiterchip nach Anspruch 20 oder 21, wobei der erste untere Speicherknoten weiterhin einen Teil einer sechsten Metallleiterbahn und einen Teil einer siebenten Metallleiterbahn in der zweiten leitenden Schicht umfasst, die sechste Metallleiterbahn und die siebente Metallleiterbahn im Wesentlichen parallel zu und auf gegenüberliegenden Seiten der vierten Metallleiterbahn ausgebildet sind und die fünfte Metallleiterbahn im Wesentlichen senkrecht zu der sechsten und der siebenten Metallleiterbahn ist.
  23. Halbleiterchip nach Anspruch 22, der weiterhin Folgendes aufweist: ein zweites Array aus Zellen, wobei jede Zelle des zweiten Arrays aus Zellen Folgendes aufweist: eine dritte leitende Leitung und eine dritte komplementäre leitende Leitung; eine vierte leitende Leitung; ein zweites Speicherelement, das mit einem zweiten Speicherknoten, einem zweiten komplementären Speicherknoten, einem zweiten oberen Stromversorgungsknoten und einem zweiten unteren Stromversorgungsknoten konfiguriert ist; und ein drittes Zugriffselement und ein viertes Zugriffselement, die so konfiguriert sind, dass sie in Reaktion auf ein zweites Signal auf der vierten leitenden Leitung die entsprechende dritte leitende Leitung und die dritte komplementäre leitende Leitung mit dem entsprechenden zweiten Speicherknoten und dem zweiten komplementären Speicherknoten verbinden, wobei die dritte leitende Leitung einen Teil einer achten Metallleiterbahn in der ersten leitenden Schicht umfasst und die dritte komplementäre leitende Leitung einen Teil einer neunten Metallleiterbahn in der ersten leitenden Schicht umfasst, der zweite obere Stromversorgungsknoten einen Teil einer zehnten Metallleiterbahn in der ersten leitenden Schicht umfasst, die vierte leitende Leitung einen Teil einer elften Metallleiterbahn in der zweiten leitenden Schicht umfasst, der zweite untere Stromversorgungsknoten einen Teil einer zwölften Metallleiterbahn und einen Teil einer dreizehnten Metallleiterbahn in der ersten leitenden Schicht und einen Teil einer vierzehnten Metallleiterbahn in der zweiten leitenden Schicht umfasst, die zwölfte Metallleiterbahn und die dreizehnte Metallleiterbahn auf gegenüberliegenden Seiten eines Paars aus der achten Metallleiterbahn und der neunten Metallleiterbahn ausgebildet sind und die vierzehnte Metallleiterbahn auf einer Seite der elften Metallleiterbahn ausgebildet ist.
  24. Halbleiterchip nach Anspruch 23, wobei die elfte Metallleiterbahn um mindestens 20% breiter als die vierte Metallleiterbahn ist.
  25. Halbleiterchip nach Anspruch 20 oder 21, wobei der erste untere Stromversorgungsknoten weiterhin einen Teil einer sechsten Metallleiterbahn und einen Teil einer siebenten Metallleiterbahn in der ersten leitenden Schicht und einen Teil einer achten Metallleiterbahn in der zweiten leitenden Schicht umfasst, die sechste Metallleiterbahn und die siebente Metallleiterbahn im Wesentlichen parallel zu einem Paar aus der ersten Metallleiterbahn und der zweiten Metallleiterbahn und auf gegenüberliegenden Seiten dieses Paars ausgebildet sind, die achte Metallleiterbahn im Wesentlichen parallel zu und auf einer Seite der vierten Metallleiterbahn ausgebildet ist und die fünfte Metallleiterbahn im Wesentlichen senkrecht zu der achten Metallleiterbahn ist.
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