KR101920957B1 - 상이한 두께를 가진 적층형 금속층 - Google Patents

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Abstract

반도체 칩은 복수의 적층된 도전성 층들을 포함한다. 복수의 적층된 도전성 층들은 제1 도전성 층, 제2 도전성 층, 및 제3 도전성 층을 포함한다. 제1 도전성 층은 제2 도전성 층의 제1 측부 상에 배치된다. 제3 도전성 층은 제2 도전성 층의 제2 측부 상에 배치된다. 제3 도전성 층은 제2 도전성 층의 측부 상에 배치된다. 제2 도전성 층은 제1 도전성 층 및 제3 도전성 층의 두께보다 더 두꺼운 두께를 가진다.

Description

상이한 두께를 가진 적층형 금속층{STACKED METAL LAYERS WITH DIFFERENT THICKNESSES}
본 발명은 상이한 두께를 가진 적층형 금속층에 관한 것이다.
회로 어레이는 행 및 열로 배치되는 셀을 포함하며, 예컨대 셀의 행에 각각 연결되는 행 금속 라인 및 셀의 열에 각각 연결되는 열 금속 라인을 포함한다. 셀에 액세스하는 것은, 행 금속 라인 및 열 금속 라인 중 하나를 통하여 셀을 활성화하는 것, 및 행 금속 라인 및 열 금속 라인 중 다른 하나를 통하여 데이터를 전달하는 것을 포함한다.
예컨대, 정적 랜덤 액세스 메모리(SRAM) 매크로에 대하여, SRAM 매크로의 각 셀은 저장 디바이스, 제1 액세스 디바이스, 및 제2 액세스 디바이스를 포함한다. 저장 디바이스는 저장 노드 및 상보형 저장 노드로 구성된다. 제1 액세스 디바이스는 저장 노드와 비트 라인 사이에 연결되며, 워드 라인에서의 신호에 의해 제어된다. 제2 액세스 디바이스는 상보형 저장 노드와 상보형 비트 라인 사이에 연결되며, 워드 라인에서의 신호에 의해 제어된다. 워드 라인은 셀의 행을 따라 이동하는 금속 라인을 포함한다. 비트 라인 및 상보형 비트 라인은 셀의 행을 따라 이동하는 대응하는 금속 라인을 포함한다.
SRAM 매크로 내의 셀에 액세스될 때, 워드 라인 상의 신호는 액세스용 셀의 행을 활성화시킨다. 이러한 방식으로, 셀의 제1 액세스 디바이스와 제2 액세스 디바이스는, 대응하는 비트 라인 및 상보형 비트 라인이 대응하는 저장 노드 및 상보형 저장 노트에 연결되도록 턴 온된다. 또한, 기록될 데이터 또는 판독된 데이터는 액세스를 위하여 활성화되는 셀 내의 대응하는 저장 노드 및 상보형 저장 노드로 또는 이들로부터 셀의 선택된 열의 비트 라인 및 상보형 비트 라인을 따라서 전달된다.
일부 실시형태에서, 반도체 칩이 다수의 적층된 도전성 층을 포함한다. 그 다수의 적층된 도전성 층들은 제1 도전성 층, 제2 도전성 층, 및 제3 도전성 층을 포함한다. 제1 도전성 층은 제2 도전성 층의 제1 면에 배치된다. 제3 도전성 층은 제2 도전성 층의 제2 면에 배치된다. 제3 도전성 층은 제2 도전성 층의 임의의 면에 배치된다. 제2 도전성 층은 제1 도전성 층 및 제3 도전성 층의 두께보다 더 두꺼운 두께를 갖는다.
일부 실시형태에서, 어레이 셀이 제1 도전성 라인, 제2 도전성 라인, 저장 디바이스, 및 제1 액세스 디바이스를 포함한다. 저장 디바이스는 적어도 저장 노드 및 전원 공급 노드에 의해 구성된다. 제1 액세스 디바이스는 제2 도전성 라인에서 단일 라인에 대응하여 제1 도전성 라인을 저장 노드에 커플링시키도록 구성된다. 제1 도전성 라인은 제1 도전성 층 내의 제1 금속 라인의 일부를 포함한다. 제2 도전성 라인은 제2 도전성 층 내의 제2 금속 라인의 일부를 포함한다. 제1 도전성 층은 제2 도전성 층의 제1 면 상에 배치된다. 전원 공급 노드는 제3 도전성 층 내의 제3 금속 라인의 일부를 포함한다. 제3 도전성 층은 제2 도전성 층의 제2 면에 배치된다. 제2 도전성 층은 제3 도전성 층의 두께보다 일정 팩터로 더 두꺼운 두께를 갖는다.
일부 실시형태에서, 반도체 칩이 셀의 제1 어레이를 포함한다. 셀의 제1 어레이의 각 셀은 제1 도전성 라인 및 제1 상보적 도전성 라인, 제2 도전성 라인, 제1 저장 디바이스, 및 제1 액세스 디바이스 및 제2 액세스 디바이스를 포함한다. 제1 저장 디바이스는 제1 저장 노드, 제1 상보적 저장 노드, 제1 상부 전원 공급 노드 및 제1 하부 전원 공급 노드에 의해 구성된다. 제1 액세스 디바이스 및 제2 액세스 디바이스는 제2 도전성 라인에서 제1 신호에 대응하여 상응하는 제1 도전성 라인 및 제1 상보적 도전성 라인을 상응하는 제1 저장 노드 및 제1 상보적 저장 노드에 커플링시키도록 구성된다. 제1 도전성 라인은 제1 도전성 층 내의 제1 금속 라인의 일부를 포함하고, 제1 상보적 도전성 라인은 제1 도전성 층 내의 제2 금속 라인의 일부를 포함한다. 제1 상부 전원 공급 라인은 제1 도전성 층 내의 제3 금속 라인의 일부를 포함한다. 제2 도전성 라인은 제2 도전성 층 내의 제4 금속 라인의 일부를 포함한다. 제1 도전성 층은 제2 도전성 층의 제1 면에 배치된다. 제1 하부 전원 공급 노드는 제3 도전성 층 내의 제5 금속 라인의 일부를 포함한다. 제3 도전성 층은 제2 도전성 층의 제2 면에 배치된다. 제2 도전성 층은 제3 도전성 층의 두께보다 더 두꺼운 두께를 갖는다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명료성을 위해 임의로 증가되거나 축소될 수도 있다.
도 1은 일부 실시형태에 따른 SRAM 매크로의 개략 블록 다이어그램이다.
도 2는 일부 실시형태에 따른 도 1의 SRAM 매크로의 셀의 개략 회로 다이어그램이다.
도 3은 일부 실시형태에 따른 도 2의 셀의 FEOL(front-end of line) 및 비아0 층 부분의 개략 레이아웃 다이어그램이다.
도 4는 일부 실시형태에 따른 도 3의 레이아웃 다이어그램의 일부의 개략 사시도이다.
도 5는 일부 실시형태에 따른 도 2의 셀의 BEOL(back-end of line) 부분의 개략 레이아웃 다이어그램이다.
도 6은 일부 실시형태에 따른 도 5의 라인 A-A'에 따라 취해진 개략 단면도이다.
도 7은 다른 실시형태에 따른 도 2의 셀의 BEOL 부분의 개략 레이아웃 다이어그램이다.
도 8은 다른 실시형태에 따른 도 7의 라인 B-B'에 따라 취해진 개략 단면도이다.
도 9는 다른 실시형태에 따른 도 2의 셀의 FEOL 및 비아0 층 부분의 개략 레이아웃 다이어그램이다.
도 10은 일부 실시형태에 따른 도 9의 레이아웃 다이어그램의 일부의 개략 사시도이다.
도 11은 다른 실시형태에 따른 도 2의 셀의 BEOL 부분의 개략 레이아웃 다이어그램이다.
도 12는 다른 실시형태에 따른 도 11의 라인 C-C'에 따라 취해진 개략 단면도이다.
도 13은 일부 실시형태에 따른 동적 랜덤 액세스 메모리(DRAM)의 개략 블록도이다.
도 14는 일부 실시형태에 따른 도 13의 DRAM 매크로의 셀의 개략 회로도이다.
도 15는 일부 실시형태에 따른 픽셀 어레이의 개략 블록도이다.
도 16은 일부 실시형태에 따른 도 15의 픽셀 어레이의 셀의 개략 회로도이다.
도 17은 일부 실시형태에 따른 예시적인 논리 회로의 FEOL 및 비아0 층 부분의 개략적인 레이아웃 다이어그램이다.
도 18은 일부 실시형태에 따른 논리 회로의 BEOL 부분의 개략 레이아웃 다이어그램이다.
도 19는 일부 실시형태에 따른 도 18의 라인 D-D'에 따라 취해진 개략적인 단면도이다.
본 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부들이 형성될 수 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지는 아니다.
또한, “왼쪽”, “오른쪽”, “중간”, “X 방향”, “Y 방향”, “Z 방향”, “수평”, “수직” 등과 같은 공간적으로 상대적인 용어는, 도면에 나타낸 하나의 요소 또는 특징부에 대한 또 다른 요소(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향), 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다. 또한, 엘리먼트가 다른 엘리먼트에 “연결되고” 또는 “결합되는” 것으로 지칭될 때, 이는 다른 엘리먼트에 직접적으로 연결되거나 또는 결합될 수 있거나 또는 중개 엘리먼트가 존재할 수 있다는 것을 이해하여야 한다.
SRAM 매크로
도 1은 일부 실시예들에 따른 SRAM 매크로(100)의 개략적인 블록도이다.
SRAM 매크로(100)는, 셀들 SC11, SC12,...SC84의 어레이, 워드 라인 디코딩 회로(102), 및 입출력(IO) 회로(104)를 포함한다. 워드 라인 디코딩 회로(102)는, 셀들 SC11 내지 SC14, SC21 내지 SC24,...SC81 내지 SC84의 대응하는 행들을 따라 이어지는 복수의 워드 라인 SWL1, SWL2,...SWL8을 구동한다. IO 회로(104)는, 셀들 SC11 내지 SC81, SC12 내지 SC82,...SC14 내지 SC84의 대응하는 열들을 따라 이어지는 복수의 비트 라인 SBL1, SBL2,...SBL4 및 복수의 상보 비트 라인 SBLB1, SBLB2,...SBLB4를 구동하거나 수신한다. 워드 라인 디코딩 회로(102)는, 행 어드레스를 수신하고, 행 어드레스를 디코딩하고, 예를 들어, 셀들 SC11 내지 SC14, SC21 내지 SC24,...또는 SC81 내지 SC84의 대응하는 행이 액세스를 위해 활성화되게끔 워드 라인들 SWL1, SWL2,...SWL8 중 대응하는 하나를 어서트하도록 구성된다. IO 회로(104)는, 셀들 SC11 내지 SC81, SC12 내지 SC82,...또는 SC14 내지 SC84의 각 열마다 프리차징 회로, 감지 증폭기, 및 데이터 구동기를 포함하고, 열들을 위한 열 디코딩 회로를 더 포함한다. 간략해지도록, 프리차징 회로, 감지 증폭기, 및 열 디코딩 회로는 도 1에 도시되어 있지 않다. 프리차징 회로는, 후속 판독이나 기입 동작을 준비하기 위해 비트 라인과 상보적 비트 라인의 대응하는 쌍 SBL1과 SBLB1, SBL2와 SBLB2,...또는 SBL4와 SBLB4를 프리차징하도록 구성된다. 감지 증폭기는, 판독 동작 동안 비트 라인과 상보적 비트 라인의 대응하는 쌍 SBL1과 SBLB1, SBL2와 SBLB2,...또는 SBL4와 SBLB4를 통해 수신되는 차동 전압에 기초하여 데이터를 감지하도록 구성된다. 데이터 구동기는, 기입 동작 동안 기입될 데이터에 기초하여 비트 라인과 상보적 비트 라인의 대응하는 쌍 SBL1과 SBLB1, SBL2와 SBLB2,...또는 SBL4와 SBLB4를 구동하도록 구성된다. 열 디코딩 회로는, 열 어드레스를 수신하고, 열 어드레스를 디코딩하고, 감지 증폭기로부터 데이터를 출력하거나 디코딩된 열 어드레스에 응답하여 선택되는 데이터 구동기에 데이터를 입력하도록 구성된다.
SRAM 매크로(100)의 열들의 개수가 증가하면, 워드 라인 SWL1, SWL2,...또는 SWL8을 위한 금속 라인이 길어져, 워드 라인 SWL1, SWL2,...또는 SWL8의 저항이 증가하게 된다. 또한, 기술이 발전함에 따라 금속 라인의 치수를 축소해도 워드 라인 SWL1, SWL2,...또는 SWL8의 저항이 증가하게 된다. 게다가, 일부 실시예들에서, SRAM 매크로는 핀 구조, 게이트 구조, 및 금속 라인을 위한 리소그래피 친화적 레이아웃 형상을 제공하기 위한 스플릿 워드 라인 셀들(도시하지 않음)을 포함한다. SRAM 매크로(100)의 각 셀 SC11, SC12,...또는 SC84에 비해, 각 스플릿 워드 라인 셀은 긴 워드 라인, 및 비트 라인과 상보적 비트 라인의 짧은 쌍을 갖고, 이는 워드 라인의 저항을 더 증가시킨다. 결국, 셀들 SC11 내지 SC14, SC21 내지 SC24,...또는 SC81 내지 SC84의 대응하는 행의 액세스 활성화에 있어서 지연이 증가하게 된다. 또한, 행들의 개수가 증가하면, 비트 라인과 상보적 비트 라인의 각 쌍 SBL1과 SBLB1, SBL2와 SBLB2,...또는 SBL4와 SBLB4에 대한 금속 라인들이 길어져, 비트 라인 SBL1, SBL2,...또는 SBL4의 용량 및 상보적 비트 라인 SBLB1, SBLB2,...또는 SBLB4의 용량이 증가하게 된다. 따라서, 감지 또는 기입을 위해 확립될 차동 전압에 대한 지연이, 비트 라인 SBL2,...또는 SBL4와 상보적 비트 라인 SBLB1, SBLB2,...또는 SBLB4에서 어서트되는 용량 부하의 증가로 인해 증가하게 된다. 일부 실시예들에서는, 상술한 문제점을 해결하기 위해, 비트 라인들의 금속 라인들 및 워드 라인들의 금속 라인들이 서로 다른 금속층들 상에 배치될 수 있고, 및/또는 비트 라인들의 금속 라인들 및 워드 라인들의 금속 라인들이 서로 다른 두께를 갖도록 설계될 수 있다. 상세한 이유는 이하에서 설명한다. 금속 라인들과 금속층들은 본 개시 내용을 한정하지 않는다. 금속 라인들은 임의의 도전성 라인들일 수 있으며, 금속층들은 임의의 도전성 층들일 수 있다.
간략해지도록, SRAM 매크로(100)는 단일 뱅크 메모리로서 예시되어 있다. 일부 실시예들에서, 단일 뱅크 메모리는, 셀들의 어레이, 및 플랫 어드레싱 기법에 의해 셀들의 어레이에 액세스하는 액세스 회로를 포함한다. 플랫 어드레싱 기법에서는, 셀들의 어레이 내의 각 셀이 행 어드레스와 열 어드레스를 갖는다. 일부 실시예들에서, 멀티-뱅크 메모리는 셀들의 다수의 어레이, 및 계층 어드레싱 기법에 의해 셀들의 다수의 어레이에 액세스하는 로컬 액세스 회로를 포함한다. 계층 어드레싱 기법에서는, 셀들의 다수의 어레이 내의 각 셀이 뱅크 어드레스, 행 어드레스, 및 열 어드레스를 갖는다. 메모리 뱅크 및 SRAM 매크로(100)와 유사한 로컬 액세스 회로를 갖는 멀티-뱅크 메모리는 본 개시 내용의 가능한 범위 내에 있다. 일례를 예시하자면, SRAM 매크로(100)는 8개의 행과 4개의 열을 갖는다. 행 및/또는 열의 다른 개수도 본 개시 내용의 가능한 범위 내에 있다.
도 2는 일부 실시예들에 따라 도 1의 SRAM 매크로(100)의 셀들 SC11, SC12,...또는 SC84(대표로 SC로 표시함)의 개략적 회로도이다. 도 2는 셀 SC의 요소들을 도시한다. 각 셀의 요소들은 아래첨자 없이 참조명으로 대표적으로 표시된다. 셀 SC는 저장 디바이스(106) 및 액세스 디바이스들(108, 110)을 포함한다. 저장 디바이스(106)는, 고 전력 공급 노드 CVdd, 저 전력 공급 노드 CVss, 저장 노드 SSN, 및 상보적 저장 노드 SSNB와 함께 구성된다. 저장 디바이스(106)는 저장 노드 SSN과 상보적 저장 노드 SSNB에서 데이터를 유지하도록 구성된다. 액세스 디바이스(108)는 워드 라인 SWL에서의 신호에 응답하여 비트 라인 SBL을 저장 노드 SSN에 결합하도록 구성된다. 액세스 디바이스(110)는 워드 라인 SWL에서의 신호에 응답하여 상보적 비트 라인 SBLB를 상보적 저장 노드 SSNB에 결합하도록 구성된다.
일부 실시예들에서, 저장 디바이스(106)는 교차 결합된 인버터 쌍을 포함한다. 인버터 쌍의 제1 인버터는 P형 전계 효과 트랜지스터(P-FET) SPU1과 N-FET SPD1을 포함한다. P-FET SPU1의 소스는 고 전력 공급 노드 CVdd에 결합된다. N-FET SPD1의 소스는 저 전력 공급 노드 CVss에 결합된다. P-FET SPU1과 N-FET SPD1의 드레인들은 저장 노드 SSN에 함께 결합된다. P-FET SPU1과 N-FET SPD1의 게이트들은 저장 노드 SSNB에 함께 결합된다. 인버터 쌍의 제2 인버터는 P-FET SPU2와 N-FET SPD2를 포함한다. P-FET SPU2의 소스는 고 전력 공급 노드 CVdd에 결합된다. N-FET SPD2의 소스는 저 전력 공급 노드 CVss에 결합된다. P-FET SPU2와 N-FET SPD2의 드레인들은 상보적 저장 노드 SSNB에 함께 결합된다. P-FET SPU2와 N-FET SPD2의 게이트들은 저장 노드 SSN에 함께 결합된다.
액세스 디바이스(108)는, 게이트가 워드 라인 SWL에 결합되고 제1 소스 또는 드레인이 저장 노드 SSN에 결합되고 제2 소스 또는 드레인이 비트 라인 SBL에 결합된, N-FET SPG1을 포함한다. 액세스 디바이스(110)는, 게이트가 워드 라인 SWL에 결합되고 제1 소스 또는 드레인이 상보적 저장 노드 SSNB에 결합되고 제2 소스 또는 드레인이 상보적 비트 라인 SBLB에 결합된, N-FET SPG2를 포함한다.
비트 라인 SBL은 데이터 라인이라고도 하며, 상보적 비트 라인 SBLB는 상보적 데이터 라인이라고도 하며, 그 이유는 비트 라인 SBL과 상보적 비트 라인 SBLB가 셀 SC를 위한 데이터를 반송하기 때문이다. 워드 라인 SWL은, 그 워드 라인 SWL이 액세스 디바이스들(108, 110)의 턴온 여부를 제어하므로 제어 라인이라고도 한다.
위 설명은, 통상의 기술자가 본 개시 내용의 양태들을 더욱 잘 이해할 수 있도록 SRAM 매크로의 특징들을 개략적으로 나타낸 것이다. 통상의 기술자는, 본 개시 내용을, 본 명세서에서 도입되는 실시예들의 동일한 목적들을 실시하기 위한 및/또는 동일한 이점들을 달성하기 위한 다른 공정들과 구조들을 설계하거나 수정하기 위한 기본으로서 쉽게 이용할 수 있음을 이해해야 한다. 또한, 통상의 기술자는, 이러한 균등한 구성이 본 개시 내용의 사상과 범위로부터 벗어나지 않으며 본 명세서에서 다양한 변화, 대체, 변경을 본 개시 내용의 사상과 범위로부터 벗어나지 않고서 행할 수 있음을 인식해야 한다.
워드 라인의 반대측에 있는 저 전력 공급 노드를 위한 금속 라인이 있는 SRAM 셀
도 3은 일부 실시예들에 따라 도 2의 셀 SC의 비아0 층 부분과 라인 전단(front-end of line; FEOL)의 레이아웃 개략도(112)이다. 도 3은 단일-핀형 FinFET에 의해 구현되는 셀 SC를 도시한다. 일부 실시예들에서, FEOL 부분은, 트랜지스터 등의 디바이스들이 패터닝되는 집적 회로(IC) 제조 부분이며, 예를 들어, 비아0 층 전에 디바이스 층들과 접촉 층을 포함한다. 비아0 층의 형성은, 예를 들어, 적층된 금속 층들과 금속 층들 사이에 개재된 비아 층들을 포함하는 IC 제조의 라인 후단(back-end of line; BEOL) 부분의 시작으로 여겨진다. 비아0 층은, FEOL 접촉 층과 BEOL 금속 층 M1 사이의 비아 층이다.
레이아웃 개략도(112)는, 비아0 층에서 실질적으로 Y 방향을 따라 이어지는 복수의 핀 구조(116, 118, 120, 122), 실질적으로 X 방향으로 따라 이어지는 복수의 게이트 구조(124, 126, 128, 130), 실질적으로 X 방향을 따라 이어지는 복수의 소스 또는 드레인 접촉부(132, 134, 136, 138, 144, 146, 148, 150), 실질적으로 Y 방향을 따라 이어지는 복수의 게이트 접촉부(140, 142, 152, 154), 및 복수의 비아(156, 158, 160, 162, 164, 166, 168, 170)를 포함한다. 일부 실시예들에서, X 방향은 (도 1에 도시한) 셀들 SC11, SC12,...및 SC14의 행 등의 셀들의 행을 따른 것이고, Y 방향은 셀들 SC11, SC21,...및 SC81의 열 등의 셀들의 열을 따른 것이다. 일부 실시예들에서, 셀들 SC11, SC12,...및 SC84의 어레이의 레이아웃은 X 방향을 따른 제1 치수 및 Y 방향을 따른 제2 치수를 갖는다.
일부 실시예들에서, 제1 방향과 제2 방향에 있어서 "실질적으로 따르는", "실질적으로 평행한", 또는 "실질적으로 직교하는"이라는 용어는 기준 방향으로부터 5도, 10도, 15도 등의 편차가 있는 제1 방향을 가리킨다. "실질적으로 따르는" 또는 "실질적으로 평행한"에 대해서는 기준 방향이 제2 방향이고, "실질적으로 직교하는"에 대해서는 기준 방향이 제2 방향으로부터 90도를 이루는 것이다. 제1 방향이 제2 방향에 대하여 "실질적으로 따르는", "실질적으로 평행한", 또는 "실질적으로 직교하는"지를 결정하는 다른 방식들은 본 개시 내용의 가능한 범위 내에 있다. 예를 들어, 제1 기준 방향으로부터의 제1 방향의 편차 각도와 제2 기준 방향으로부터의 제2 방향의 편차 각도의 비는 85%, 90%, 95% 등보다 크다. "실질적으로 따르는" 또는 "실질적으로 평행한"에 대해서는 제1 기준 방향이 제2 기준 방향과 같고, "실질적으로 직교하는"에 대해서는 제1 기준 방향이 제2 기준 방향으로부터 90도를 이루는 것이다. 다른 일례로, 제1 기준 방향으로부터의 제1 방향의 편차 각도와 제2 기준 방향으로부터의 제2 방향의 편차 각도 간의 차는 제2 기준 방향으로부터의 제2 방향의 편차 각도의 5%, 10%, 15% 등보다 작다.
레이아웃 개략도(112)는 세 개의 부분을 포함한다. 중간 부분은 P-FET SPU1과 SPU2에 전용되는 것이고, 좌측 부분은 N-FET SPD1과 SPG1에 전용되는 것이고, 우측 부분은 N-FET SPD2와 SPG2에 전용되는 것이다. P-FET SPU1은 핀 구조(116)와 게이트 구조(124)를 갖는다. 핀 구조(116)는, 도 4에서 예시적으로 설명할 본체 영역, 소스 영역, 드레인 영역, 및 채널 영역을 포함한다. N-FET SPD1은 핀 구조(118), 및 P-FET SPU1로부터 연장되는 게이트 구조(124)를 갖는다. N-FET SPG1은 N-FET SPD1로부터 연장되는 핀 구조(118), 및 게이트 구조(126)를 갖는다. 핀 구조(118)는, N-FET SPD1을 위한 본체 영역, 소스 영역, 드레인 영역, 및 채널 영역을 포함하고, N-FET SPG1을 위한 본체 영역, 제1 소스 또는 드레인 영역, 제2 소스 또는 드레인 영역, 및 채널 영역을 포함한다. N-FET SPD1을 위한 드레인 영역 및 N-FET SPG1을 위한 제1 소스 또는 드레인 영역은 공유된다. P-FET SPU1과 유사하게, P-FET SPU2는 핀 구조(120)와 게이트 구조(128)를 갖는다. N-FET SPD1과 유사하게, N-FET SPD2는 핀 구조(122), 및 P-FET SPU2로부터 연장되는 게이트 구조(128)를 갖는다. N-FET SPG1과 유사하게, N-FET SPG2는 N-FET SPD2로부터 연장되는 핀 구조(122), 및 게이트 구조(130)를 갖는다.
접촉부(132)는 P-FET SPU1의 소스 영역과 접촉한다. 비아(156)는 접촉부(132) 위에 형성되어 그 접촉부에 결합된다. 고 전력 공급 노드 CVdd(도 2에 표시함)는 비아(156)에 결합되고, 이 비아는 다시 접촉부(132)에 결합된다. 접촉부(134)는, P-FET SPU1의 드레인 영역 및 N-FET SPG1의 제1 소스 또는 드레인 영역과 공유되는 N-FET SPD1의 드레인 영역과 접촉한다. 접촉부(134)는, P-FET SPU2와 N-FET SPD2의 게이트 구조(128)와 접촉하는 접촉부(140)에 결합된다. 저장 노드 SSN(도 2에 표시함)은 접촉부(140)에 결합된 접촉부(134)를 포함한다. 접촉부(136)는 N-FET SPD1의 소스 영역과 접촉한다. 비아(158)는 접촉부(136) 위에 형성되어 그 접촉부에 결합된다. 저 전력 공급 노드 CVss(도 2에 표시함)는 비아(158)에 결합되고, 이 비아는 다시 접촉부(136)에 결합된다. 접촉부(138)는 N-FET SPG1의 제2 소스 또는 드레인 영역과 접촉한다. 비아(162)는 접촉부(138) 위에 형성되어 그 접촉부에 결합된다. 비트 라인 SBL은 비아(162)에 결합되고, 이 비아는 다시 접촉부(138)에 결합된다. 접촉부(142)는 N-FET SPG1의 게이트 구조(126)와 접촉한다. 비아(160)는 접촉부(142) 위에 형성되어 그 접촉부에 결합된다. 워드 라인 SWL은 비아(160)에 결합되고, 이 비아는 다시 접촉부(142)에 결합된다.
접촉부(144)는 P-FET SPU2의 소스 영역과 접촉한다. 비아(164)는 접촉부(144) 위에 형성되어 그 접촉부에 결합된다. 고 전력 공급 노드 CVdd(도 2에 표시함)는 비아(164)에 결합되고, 이 비아는 다시 접촉부(144)에 결합된다. 접촉부(146)는, P-FET SPU2의 드레인 영역 및 N-FET SPG2의 제1 소스 또는 드레인 영역과 공유되는 N-FET SPD2의 드레인 영역과 접촉한다. 접촉부(146)는, P-FET SPU1과 N-FET SPD1의 게이트 구조(124)와 접촉하는 접촉부(152)에 결합된다. 상보적 저장 노드 SSNB(도 2에 표시함)는 접촉부(152)에 결합된 접촉부(146)를 포함한다. 접촉부(148)는 N-FET SPD2의 소스 영역과 접촉한다. 비아(166)는 접촉부(148) 위에 형성되어 그 접촉부에 결합된다. 저 전력 공급 노드 CVss(도 2에 표시함)는 비아(166)에 결합되고, 이 비아는 다시 접촉부(148)에 결합된다. 접촉부(150)는 N-FET SPG2의 제2 소스 또는 드레인 영역과 접촉한다. 비아(170)는 접촉부(150) 위에 형성되어 그 접촉부에 결합된다. 상보적 비트 라인 SBLB는 비아(170)에 결합되고, 이 비아는 다시 접촉부(150)에 결합된다. 접촉부(154)는 N-FET SPG2의 게이트 구조(130)와 접촉한다. 비아(168)는 접촉부(154) 위에 형성되어 그 접촉부에 결합된다. 워드 라인 SWL은 비아(168)에 결합되고, 이 비아는 다시 접촉부(154)에 결합된다.
일부 실시예들에서, 비아들(162, 164, 166)은 실질적으로 X 방향을 따라 정렬되고, 비아들(166, 168)은 실질적으로 Y 방향을 따라 정렬되고, 비아들(170, 156, 158)은 실질적으로 X 방향을 따라 정렬되고, 비아들(158, 160)은 실질적으로 Y 방향을 따라 정렬된다. 비아(158)의 중간 라인과 비아(166)의 중간 라인 간의 거리가 X 방향을 따른 셀 피치 CP1x로서 결정된다. 비아(162)의 중간 라인과 비아(170)의 중간 라인 간의 거리가 Y 방향을 따른 셀 피치 CP1y로서 결정된다. 일부 실시예들에서, 셀 피치 CP1x는 셀 피치 CP1y보다 클 수 있다. 예를 들어, 도 3의 구성에 따르면, 4개의 핀(즉, 116, 118, 120, 122)이 X 방향을 따라 배치되고, 두 개의 게이트 구조(즉, 124와 126, 또는 128과 130)가 Y 방향을 따라 배치된다. 따라서, 셀 피치 CP1x와 셀 피치 CP1y 간의 비가 약 2일 수 있다. 레이아웃 개략도(112)의 트랜지스터들의 이러한 배열에 따르면, 도 5를 참조하여 설명할 비트 라인 SBL을 위한 금속 라인(180) 및 상보적 비트 라인 SBLB를 위한 금속 라인(188)은 도 5를 참조하여 설명한 워드 라인 SWL을 위한 금속 라인(192)보다 짧아서, 비트 라인 SBL의 용량 및 상보적 비트 라인 SBLB의 용량이 감소된다. 도 6을 참조하여 설명한 워드 라인 WL을 위한 금속 라인(192)의 두께를 증가시키는 전략을 추가로 채택함으로써, 워드 라인 SWL의 저항이 감소된다.
도 4는 일부 실시예들에 따른 도 3의 레이아웃 개략도(112)의 부분(114)의 개략적 사시도이다. 도 4는 단일 핀 FinFET로서 구현된 N-FET SPG2의 사시도 및 Z 방향을 따른 레이아웃 개략도(112)의 서로 다른 층들의 위치를 도시한다. 레이아웃 개략도(112)의 다른 트랜지스터들은 N-FET SPG2와 유사한 방식으로 Z 방향으로 배열된 대응하는 구성요소들을 갖는다. 핀 구조(122)는, 기판(101)으로부터 Z 방향을 따라 연장되며, 유전 분리 구조(103)에 의해 둘러싸인다. 핀 구조(122)는 유전 분리 구조(103)의 상면(103A) 위로 연장된다. 게이트 구조(130)는, 상면(103A) 상에 형성되며, 핀 구조(122)를 횡단하고, 상면(103A) 위로 연장되는 핀 구조(122)의 채널 영역 주위를 둘러싼다. N-FET SPG2의 제1 소스 또는 드레인 영역 및 제2 소스 또는 드레인 영역은 게이트 구조(130)의 반대측들에서 핀 구조(122)에 위치한다. 핀 구조(122)에서, 채널 영역, 제1 소스 또는 드레인 영역, 및 제2 소스 또는 드레인 영역이 아닌 영역이 본체 영역이다. 일부 실시예들에서, N-FET에 있어서, 채널 영역과 본체 영역은 보론(B) 등의 p형 도펀트로 도핑되고, 소스 영역과 드레인 영역은 n형 비소(As)와 인(P) 등의 도펀트로 도핑된다. 일부 실시예들에서, P-FET에 있어서, 채널 영역과 본체 영역은 보론(B) 등의 n형 도펀트로 도핑되고, 소스 영역과 드레인 영역은 p형 도펀트로 도핑된다. 소스 또는 드레인 접촉부(150)는, 핀 구조(122)의 제2 소스 또는 드레인 영역 위에 형성되며 이러한 제2 소스 또는 드레인 영역과 접촉한다. 비아(170)는 접촉부(150) 위에 형성되어 그 접촉부에 결합된다. 게이트 접촉부(154)는 게이트 구조(130) 위에 형성되어 그 게이트 구조와 접촉한다. 비아(168)는 접촉부(154) 위에 형성되어 그 접촉부에 연결된다.
도 5는 일부 실시예들에 따른 도 2의 셀 SC의 레이아웃 개략도(172)의 평면도이다. 레이아웃 개략도(172)는 도 2의 셀 SC의 금속 층들 사이에 개재된 적층된 금속층들과 비아들을 포함한다. 레이아웃 개략도(172)는 셀 SC의 BEOL 부분일 수 있다. 금속층 M1 아래의 비아0 층의 형성은 IC 제조의 BEOL 부분의 시작으로 여겨진다. 도 5는 금속층들 M1 내지 M3의 랜딩 패드들과 금속 라인들의 부분들 및/또는 배향, 및 그 층들 간의 비아들을 도시한다. 도 5에서, 금속 라인들(190, 194)은, 워드 라인 SWL을 위한 금속 라인(192)과 동일한 층에 위치하며, 이러한 금속 라인의 서로 반대측에 위치한다.
레이아웃 개략도(172)는, 금속층 M1에서의 복수의 금속 라인(174, 180, 188)과 복수의 랜딩 패드(176, 178, 184, 186), 금속층 M2에서의 복수의 금속 라인(190, 192, 194), 금속층 M3에서의 금속 라인(204), 비아0 층에서의 복수의 비아(156, 158, 160, 162, 164, 166(표시하지 않음), 168, 170), 비아1 층에서의 복수의 비아(196, 198, 200(표시하지 않음), 202), 및 비아2 층에서의 복수의 비아(206(표시하지 않음), 208)를 포함한다. 비아들(166, 200, 206)은, 레이아웃 개략도(172)에서 중첩되어 있으며, 도 6을 참조하여 설명할 단면도(182)에서 명확하게 도시되어 있다. 금속층 M1에서의 금속 라인들(174, 180, 188)은 실질적으로 Y 방향을 따라 연장된다. 금속층 M2에서의 금속 라인들(190, 192, 194)은 실질적으로 X 방향을 따라 연장되고, 금속층 M3에서의 금속 라인(204)은 실질적으로 Y 방향을 따라 연장된다.
금속 라인(174)은 비아(156)와 비아(164) 위에 형성되어 이러한 비아들에 결합된다. (도 2에 도시한) 셀 SC의 고 전력 공급 노드 CVdd는 금속 라인(174)의 부분을 포함한다. 금속 라인(174)은, (도 1에 도시한) SRAM 매크로(100)의 적어도 셀들 SC11, SC12,...SC84의 어레이의 레이아웃의 제2 치수를 가로질러 연장된다. 예를 들어, 셀 SC의 고 전력 공급 노드 CVdd는 셀 피치 CP1y를 가로질러 연장되는 금속 라인(174)의 부분을 포함한다. 다른 일례로, 셀 SC의 고 전력 공급 노드 CVdd는, Y 방향으로 금속 라인들(190, 194)의 최외측 경계들 사이에서 연장되는 금속 라인(174)의 부분을 포함한다. 실질적으로 X 방향을 따라 이어지는 금속 라인들의 부분을 포함하는 셀 SC의 다른 노드들은, 고 전력 공급 노드 CVdd를 위한 금속 라인(174)의 부분과 유사하게 정의된 경계들을 갖는다. 금속 라인(180)은 비아(162) 위에 형성되어 그 비아에 결합된다. 비트 라인 SBL은 금속 라인(180)의 부분을 포함한다. 금속 라인(188)은 비아(170) 위에 형성되어 그 비아에 결합된다. 상보적 비트 라인 SBLB는 금속 라인(188)의 부분을 포함한다. 비트 라인 SBL을 위한 금속 라인(180) 및 상보적 비트 라인 SBLB를 위한 금속 라인(188)은, 고 전력 공급 노드 CVdd를 위한 금속 라인(174)의 서로 반대측에 배치된다.
금속 라인(192)은 비아(160) 위에 형성되며 비아(198)와 랜딩 패드(178)를 통해 비아(160)에 결합되고, 비아(168) 위에 형성되며 비아(202)와 랜딩 패드(186)를 통해 비아(168)에 결합된다. (도 2에 도시한) 셀 SC의 워드 라인 SWL은, 랜딩 패드(178), 비아(198), 랜딩 패드(186), 비아(202), 및 금속 라인(192)의 부분을 포함한다. 금속 라인(192)은, 적어도 (도 1에 도시한) SRAM 매크로(100)의 셀들 SC11, SC12,...SC84의 어레이의 레이아웃의 제1 치수를 가로질러 연장된다. 예를 들어, 셀의 워드 라인 SWL은 셀 피치 CP1x를 가로질러 연장되는 금속 라인(192)의 부분을 포함한다. 다른 일례로, 셀 SC의 워드 라인 SWL은, X 방향으로 랜딩 패드들(178, 186)의 최외측 경계들 사이에서 연장되는 금속 라인(192)의 부분을 포함한다. 실질적으로 X 방향을 따라 이어지는 금속 라인들의 부분들을 포함하는 셀 SC의 다른 노드들은 워드 라인 SWL을 위한 금속 라인(192)의 부분과 유사하게 정의된 경계들을 갖는다. 금속 라인(194)은 비아(158) 위에 형성되며 비아(196)와 랜딩 패드(176)를 통해 비아(158)에 결합된다. 금속 라인(190)은 비아(166) 위에 형성되며 비아(200)와 랜딩 패드(184)를 통해 비아(166)에 결합된다. 금속 라인(204)은, 금속 라인(190) 위에 형성되고 비아(206)를 통해 그 금속 라인에 결합되고, 금속 라인(194) 위에 형성되고 비아(208)를 통해 그 금속 라인에 결합된다. 저 전력 공급 노즈 CVss는, 랜딩 패드(176), 비아(196), 금속 라인(194)의 부분, 랜딩 패드(184), 비아(200), 금속 라인(190)의 부분, 비아(206), 비아(208), 및 금속 라인(204)의 부분을 포함한다. 저 전력 공급 노드 CVss를 위한 금속 라인(190)과 금속 라인(194)은 워드 라인 SWL을 위한 금속 라인(192)의 서로 반대측에 배치된다. 일부 실시예들에서, 금속 라인(204)은 또한 전력 메시의 라인으로서 기능한다.
비트 라인 SBL을 위한 금속 라인(180)은 (도 1에 도시한) 셀들 SC11, SC21,...SC81의 열 등의 셀들의 열의 N-FET SPG1의 제2 소스 또는 드레인들을 함께 결합하므로, 금속 라인(180)이 실질적으로 Y 방향을 따라 이어진다. 일부 실시예들에서, 금속층 M1은, 금속 라인들이 실질적으로 Y 방향을 따라 이어지는 N-FET SPG1의 (도 3에 도시한) 핀 구조(118)에 가장 가까운 금속층이다. 또한, 핀 구조(118)에 가장 가까운 금속층은 비트 라인 SBL의 용량을 감소시키도록 선택된다. 따라서, 비트 라인 SBL을 위한 금속 라인(180)이 금속층 M1에 배치된다. 유사하게, 상보적 비트 라인 SBLB를 위한 금속 라인(188)은 금속층 M1에 배치된다. 또한, 워드 라인 SWL을 위한 금속 라인(192)은 셀들 SC11, SC12,...SC14의 행 등의 셀들의 행의 N-FET SPG1과 SPG2의 게이트들을 함께 결합하기 때문에, 금속 라인(192)이 실질적으로 X 방향을 따라 이어진다. 일부 실시예들에서, 금속층 M2는, N-FET SPG1의 (도 3에 도시한) 게이트 구조(126) 및 금속 라인들이 실질적으로 X 방향을 따라 이어지는 N-FET SPG2의 게이트 구조(130)에 가장 가까운 금속층이다. 또한, 게이트 구조들(126, 130)에 가장 가까운 금속층은 워드 라인 SWL의 저항을 감소시키도록 선택된다. 따라서, 워드 라인 SWL을 위한 금속 라인(192)이 금속층 M2에 배치된다.
도 6은 일부 실시예들에 따른 도 2의 셀 SC의 개략적 단면도(182)이다. 단면도(182)는, 도 5의 A-A' 선을 따라 절취한 BEOL 부분의 단면 및 도 3의 A-A' 선을 따라 대응 절취한 FEOL 부분의 단면을 포함한다. 도 6은, 금속층 M1의 두께 T1 및 금속층 M3의 두께 T3보다 임의의 양만큼 큰 두께 T2를 갖는 금속층 M2를 도시한다.
워드 라인 SWL의 저항을 감소시키도록, 금속층 M2의 금속 라인(192)의 두께 T2가 증가된다. 또한, 비트 라인 SBL을 위한 금속 라인(180)의 용량 및 상보적 비트 라인 SBLB를 위한 금속 라인(188)의 용량을 제한하도록, 금속층 M1의 두께 T1은 감소되거나 기술 노드를 위한 디폴트 값과 동일하게 유지된다. 일부 실시예들에서, 두께 T2가 T1과 T3보다 크게 되는 양의 하한은, 기술이 발전함에 따라 셀 SC의 속도 성능이 열화되지 않도록 워드 라인 SWL의 저항에 의존한다. 일부 실시예들에서, 기술이 차세대로 발전할 때 워드 라인 SWL의 저항이 실질적으로 일정하게 유지되면, 두께 T2는 기술 발전으로 인한 저항의 증가를 보상하도록 결정된다. 다른 실시예들에서, 기술이 발전할 때 워드 라인 SWL의 단위 길이 저항이 실질적으로 일정하게 유지되면, 두께 T2는 기술 발전으로 인한 단위 길이 저항의 증가를 보상하도록 결정된다.
일부 실시예들에서, 그 양의 상한은 최대 금속 피치 및 금속 트렌치의 최대 깊이에 의존한다. 예를 들어, 금속층의 두께는 그 금속층의 금속 피치에 관하여 결정된다. 금속 라인들을 형성하도록 구리 등의 금속이 증착된 트렌치들의 측벽들이 하향으로 테이퍼링되기 때문에, 인접하는 트렌치들의 상부에서의 금속 라인들의 브리징(bridging)을 방지하도록 그 인접하는 트렌치들 간의 충분한 간격이 그 트렌치들의 깊이에 관하여 배치된다. 따라서, 금속 라인들의 두께에 관하여 충분한 금속 피치가 배치된다. 또한, 트렌치들의 깊이도, 구리가 트렌치들에 증착되는 경우 보이드가 형성되지 않도록 제한된다. 따라서, 일부 실시예들에서, 두께 T2가 T1과 T3보다 크게 되는 양의 상한은, 경로 설정(routing) 동안 금속층을 위해 얻어지는 최대 금속 피치 및 예를 들어 보이드의 형성 없이 구리를 증착하기 위한 트렌치의 최대 깊이에 의존한다.
일부 실시예들에서, 단면도(182)는 FEOL 부분과 BEOL 부분을 포함한다. FEOL 부분은, 기판(101), 유전 분리 구조(103), 게이트 구조(130), 소스 접촉부(148), 및 게이트 접촉부(154)를 포함한다. 유전 분리 구조(103)는 기판(101) 위에 형성된다. 게이트 구조(103)는 유전 분리 구조(103) 위에 형성된다. 소스 접촉부(148)는 유전 분리 구조(103) 위에 형성된다. 게이트 접촉부(154)는 게이트 구조(130) 위에 형성되어 그 게이트 구조와 접촉한다. BEOL 부분은 적층된 금속층들의 구조를 포함한다. 적층된 금속층들은, 금속층 M1에서의 금속 라인들(184, 186), 금속층 M2에서의 금속 라인들(190, 192, 194), 금속층 M3에서의 금속 라인(204), 비아0 층에서의 비아들(166, 168), 비아1 층에서의 비아들(200, 202), 및 비아2 층에서의 비아들(206, 208)을 포함한다. 비아0 층, 금속층 M1, 비아1 층, 금속층 M2, 비아2 층, 및 금속층 M3는 순서대로 적층된다.
일부 실시예들에서, 금속층 M2의 두께 T2는, 금속층 M2의 바로 아래에 있는 금속층 M1의 두께 T1 및 금속층 M2의 바로 위에 있는 금속층 M3의 두께 T3보다 약 15% 이상의 양만큼 크다. 일부 실시예들에서, 본 명세서에서 사용되는 "약"이라는 용어는, 언급된 값의 5%, 10%, 15% 등의 퍼센트만큼 그 언급된 값보다 크거나 작음을 나타낸다. 다른 실시예들에서, 그 양은 약 30% 이상이다. 또 다른 실시예들에서, 그 양은 약 40% 이상이다. 일부 실시예들에서, 값 15%, 30%, 또는 40%가 그 양의 하한이다. 양의 하한과 상한을 결정하기 위한 실시예들은 도 6을 참조하여 전술하였다. 도 1을 참조하여 전술한 바와 같이, 셀들 S11, S12,...S84의 어레이의 열들의 개수가 증가하면, 워드 라인 SWL1, SWL2,...또는 SWL8(대표적으로 SWL로 표시함)이 길어져, 워드 라인 SWL의 저항이 증가하게 된다. 워드 라인 SWL을 위한 금속 라인(192)은 셀들 SC11 내지 SC14, SC21 내지 SC24,...또는 SC81 내지 SC84의 행을 따라 이어진다. 워드 라인 SWL을 위한 금속 라인(192)의 두께 T2를 증가시킴으로써, 워드 라인 SWL의 저항이 감소되어, SRAM 매크로(100)의 속도 성능이 개선된다.
또한, 도 1을 참조하여 전술한 바와 같이, 행들의 개수가 증가하면, 비트 라인과 상보적 비트 라인의 쌍 SBL1과 SBLB1, SBL2와 SBLB2,...또는 SBL4와 SBLB4(대표적으로 SBL과 SBLB로 표시함)가 길어져, 비트 라인 SBL의 용량과 상보적 비트 라인 SBLB의 용량이 증가하게 된다. 금속층 M1의 두께 T1을 적어도 약 15%, 30%, 또는 40% 등의 양만큼 금속층 M2의 두께 T2보다 실질적으로 작게 함으로써, 비트라인 SBL의 용량과 상보적 비트 라인 SBLB의 용량이 제한되어, 데이터를 감지하거나 기입하기 위한 지연에 악영향을 끼칠 수 있는, 비트라인 SBL과 상보적 비트 라인 SBLB에 대하여 어서트되는 용량성 부하를 제한한다. 게다가, 비트라인 SBL의 용량과 상보적 비트 라인 SBLB의 용량 제한에 의해 셀 안정성과 데이터 감지 마진을 개선할 수 있다.
게다가, 금속층 M1의 두께 T1과 금속층 M3의 두께 T3를 금속층 M2의 두께 T2보다 실질적으로 작게 함으로써, 금속층 M1의 금속 피치가 금속층 M2의 금속 피치보다 작고 금속층 M3의 금속 피치가 금속층 M2의 금속 피치보다 작아서, 금속층 M1과 금속층 M3의 경로설정 밀도를 증가시킨다. 일부 실시예들에서는, 두께 T2를 예를 들어 두께 T1과 T3보다 약 30% 또는 40% 이상 충분히 증가시킴으로써, 금속 라인(192)의 저항이 감소된다. 예를 들어, 감소된 저항은 기술 발전에 따른 저항의 증가를 보상하는 데 충분하다. 따라서, 금속 라인(192)을 다른 금속층의 평행하게 이어지는 금속 라인, 예컨대 도 7과 도 에 도시한 금속층 M4의 금속 라인(210)에 결함함으로써 저항을 추가로 향상시키는 것이 불필요하다. 예를 들어, 도 7과 도 8에서, 워드 라인 SWL의 저항을 감소시키기 위한 금속층 M4의 추가 금속 라인(210) 없이, 금속층 M4의 두께가 감소되어 대응하는 금속 피치가 금속층 M4의 경로설정 밀도에 있어서 개선된다. 게다가, 도 1의 SC1,1, SC1, 2...SC1 ,4 등의 셀들의 행을 가로질러 이어지는 추가 금속 라인(210)이 금속층 M4에 형성되지 않는다. 따라서, 금속층 M2의 금속 라인(192)을 금속층 M4의 금속 라인(210)에 연결하기 위한 중간 금속층 M3과 금속층 M4의 여분의 경로설정 트랙들이 다른 배선들을 위한 경로설정을 용이하게 한다. 이에 따라, 그 구성은 도 1의 SRAM 매크로(100)를 포함하는 반도체 칩의 조밀성(compactness)과 속도를 개선한다.
도 7은 다른 실시예들에 따른 도 2의 셀 SC의 레이아웃 개략도(173)의 평면도이다. 레이아웃 개략도(173)는 셀 SC의 BEOL 부분일 수 있다. 도 5의 레이아웃 개략도(172)에 비해, 레이아웃 개략도(173)는, 금속층 M2의 금속 라인(192)에 평행하게 연장되는 금속층 M4의 금속 라인(210), 및 금속 라인(192)과 금속 라인(210)을 함께 결합하는 금속 스트랩 구조(211)를 더 포함한다. 따라서, 워드 라인 SWL은 금속 스트랩 구조(211) 및 금속 라인(210)의 부분을 더 포함한다. 금속 스트랩 구조(211)는, 금속층 M3의 랜딩 패드(212), 금속 라인(192)과 랜딩 패드(212) 사이의 비아2 층의 비아(214), 및 랜딩 패드(212)와 금속 라인(210) 사이의 비아 3 층의 비아(216)를 포함한다. 간략해지도록, 비아0 층, 금속층 M1, 및 비아1 층은 도 7에 도시하지 않는다.
도 8은 다른 실시예들에 따라 도 7의 B-B' 선을 따라 절취한 개략적 단면도(183)이다. 도 6의 단면도(182)에 비해, 단면도(183)는 금속층 M4의 금속 라인(210)을 더 포함한다. 일부 실시예들에서, 금속 라인(192)의 두께 T2는 두께 T1과 두께 T3보다 제1 양만큼 크고 및/또는 금속 라인(210)의 두께 T4는 두께 T3과 금속층 M5(도시하지 않음)의 두께 T5보다 제2 양만큼 크다. 일부 실시예들에서, 제1 양은 약 15%, 30%, 또는 40% 이상이다. 일부 실시예들에서, 제2 양은 실질적으로 제1 양과 같다. 기술이 예를 들어 2세대 이상 더욱 발전함에 따라, 예를 들어, 두께 T2를 제1 양만큼 증가시키는 것에 더하여 추가 저항 감소를 이용하여 워드 라인 SWL의 저항 증가를 보상할 수 있다. 다른 일례로, 금속 라인(210)의 두께 T4가 평행하게 연장되어 금속 라인(192)에 결합되면, 워드 라인 SWL의 저항이 더욱 감소된다. 게다가, 일부 실시예들에서, 금속층 M4 등의 상측 금속층이 통상적으로 금속층 M2 등의 하측 금속층보다 와이어들로 덜 조밀하게 채워지기 때문에, 금속층 M4를 위한 금속 피치는 일반적으로 금속층 M2의 금속 피치보다 크다. 따라서, 일부 실시예들에서, 제2 양은 제1 양보다 약 10% 이상 크다. 다른 실시예들에서, 제2 양은 제1 양보다 약 20% 크다. 제2 양에 대한 상한과 하한은 도 6을 참조하여 전술한 제1 양과 유사하게 결정된다. 일부 실시예들에서, 금속층 M4의 두께 T4는 전력 메시를 위해 실질적으로 금속층 M2의 두께 T2보다 크거나 같다. 전력 메시는 여러 개의 금속층을 포함한다. 각 금속층은 예를 들어 수평으로 또는 수직으로 이어지는 전력 라인들 또는 전력 레일들을 포함한다. 금속층들은, 임의의 인접하는 금속층들이 예를 들어 직교 방향으로 전력 라인들 또는 전력 레일들을 갖도록 적층된다. 전력 라인 또는 전력 레일로서 기능하는 금속 라인의 평균 고장 수명(MTTF)은, 추정되는 일렉트로마이그레이션을 고려할 때, 전류 밀도의 증가에 따라 감소된다. 따라서, 일부 실시예들에서, 금속층 M4의 두께 T4는 금속층 M4의 전력 라인들의 MTTF를 증가시키도록 증가된다. 예를 들어, 금속층 M4는, CVss 전력 메시를 위해 금속 라인(204)에 결합된 금속 라인을 포함한다.
일부 실시예들에서, 제1 수와 제2 수에 대하여 본 명세서에서 사용되는 "실질적으로 동일한"과 "실질적으로 큰"이라는 용어들은, 제2 수와는 다른 제1 수, 및 제1 수와 제2 수의 평균의 5%, 10%, 15% 등의 퍼센트만큼 제2 수를 초과하는 제1 수를 대응하여 가리키는 것이다. 제1 수가 제2 수에 대하여 "실질적으로 동일한" 또는 "실질적으로 큰" 것을 결정하는 다른 방식들은 본 개시 내용의 가능한 범위 내에 있다. 예를 들어, "실질적으로 동일한"에 대하여, 제2 수에 대한 제1 수의 비는 85% 내지 100%, 90% 내지 100%, 95% 내지 100% 등이다. "실질적으로 큰"에 대하여, 제2 수에 대한 제1 수의 비는 105%, 110%, 115% 등보다 큰 퍼센트이다.
위 설명은, 통상의 기술자가 본 개시 내용의 양태들을 더욱 잘 이해할 수 있도록 워드 라인의 반대측에 있는 저 전력 공급 노드를 위한 금속 라인들을 갖는 SRAM 셀의 특징들을 개략적으로 나타낸 것이다. 통상의 기술자는, 본 개시 내용을, 본 명세서에서 도입되는 실시예들의 동일한 목적들을 실시하기 위한 및/또는 동일한 이점들을 달성하기 위한 다른 공정들과 구조들을 설계하거나 수정하기 위한 기본으로서 쉽게 이용할 수 있음을 이해해야 한다. 또한, 통상의 기술자는, 이러한 균등한 구성이 본 개시 내용의 사상과 범위로부터 벗어나지 않으며 본 명세서에서 다양한 변화, 대체, 변경을 본 개시 내용의 사상과 범위로부터 벗어나지 않고서 행할 수 있음을 인식해야 한다.
비트 라인과 상보성 비트 라인의 쌍의 양쪽에 저전력 공급 노드를 위한 금속 라인을 가진 SRAM 셀
도 9는 다른 실시예에 따른 도 2의 셀(SC)의 개략적 레이아웃 다이어그램(312)의 평면도이다. 개략적 레이아웃 다이어그램(312)은 셀(SC)의 FEOL 및 비아0 층일 수 있다. N-FET(SPG1 및 SPD1) 및 N-FET(SPG2 및 SPD2)가 단일 핀을 가진 도 3의 레이아웃 다이어그램(112)에 비하여, 레이아웃 다이어그램(312)의 N-FET(SPG1 및 SPD1) 및 N-FET(SPG2 및 SPD2)는 액세스를 위해 셀(SC)를 이네블링하기 위한 속도를 강화하기 위해 이중 핀을 가진다. 그러나, 이것은 본 발명을 제한하지 않는다. N-FET(SPG1 및 SPD1) 및 N-FET(SPG2 및 SPD2)는 또 다른 실시예에서는 임의의 다중 핀을 가진 구조물일 수 있다.
레이아웃 다이어그램(312)에서, N-FET(SPG1)는 핀 구조물(317 및 319) 및 핀 구조물(317 및 319)을 모두 통과하는 게이트 구조물(326)을 가진다. 게이트 구조물(326)은 도 3의 게이트 구조물(126)에 대응한다. 핀 구조물(317 및 319)은 도 3의 핀 구조물(118)에 대응한다. 핀 구조물(317 및 319)은 모두 N-FET(SPG1)를 위한 바디 영역, 제1 소스 또는 드레인 영역, 제2 소스 또는 드레인 영역, 및 채널 영역을 포함하며, 그것들은 집합적으로 N-FET(SPG1)의 바디 영역, 제1 소스 또는 드레인 영역, 제2 소스 또는 드레인 영역, 및 채널 영역으로서 작용한다. 접점(338)은 핀 구조물(317 및 319) 모두에서 N-FET(SPG1)를 위한 제2 소스 또는 드레인 영역을 가로질러 연장되고 제2 소스 또는 드레인 영역에 결합된다. 접점(338)은 도 3의 접점(138)에 대응한다. 비아0 층의 비아(362)는 접점(338) 위에 형성되고 접점(338)에 결합된다. 비아(362)는 도 3의 비아(162)에 대응한다. 접점(334)은 핀 구조물(317 및 319) 모두에서 N-FET(SPG1)를 위한 제1 소스 또는 드레인 영역을 가로질러 연장되고 제1 소스 또는 드레인 영역에 결합된다. 접점(334)은 도 3의 접점(134)에 대응한다.
N-FET(SPD1)는 N-FET(SPG1)로부터 연장되는 핀 구조물(317 및 319), 및 핀 구조물(317 및 319)을 모두 통과하는 게이트 구조물(324)을 가진다. 게이트 구조물(324)은 도 3의 게이트 구조물(124)에 대응한다. 핀 구조물(317 및 319)은 도 3의 핀 구조물(118)에 대응한다. 핀 구조물(317 및 319)은 모두 N-FET(SPD1)를 위한 바디 영역, 소스 영역, 드레인 영역, 및 채널 영역을 포함하며, 그것들은 집합적으로 N-FET(SPD1)의 바디 영역, 소스 영역, 드레인 영역, 및 채널 영역으로서 작용한다. N-FET(SPG1)의 제1 소스 또는 드레인 영역 및 N-FET(SPD1)의 드레인 영역은 공유된다. 접점(334)은 또한 N-FET(SPG1)과 N-FET(SPD1) 사이에서 공유된다. 접점(334)은 도 3의 접점(134)에 대응한다. 접점(336)은 핀 구조물(317 및 319) 모두에서 N-FET(SPD1)를 위한 소스 영역을 가로질러 연장되고 소스 영역에 결합된다. 접점(336)은 도 3의 접점(136)에 대응한다. 비아0 층의 비아(358)는 접점(336) 위에 형성되고 접점(336)에 결합된다. 비아(358)는 도 3의 비아(158)에 대응한다.
핀 구조물(317 및 319), 게이트 구조물(326), 접점(338 및 334), 및 비아(362)를 가진 N-FET(SPG1)와 유사하게, N-FET(SPG2)는 핀 구조물(321 및 323), 게이트 구조물(330), 접점(350 및 346), 및 비아(370)를 가진다. 게이트 구조물(330), 접점(350 및 346), 및 비아(370)는 도 3의 대응 게이트 구조물(130), 접점(150 및 146), 및 비아(170)에 대응한다. 핀 구조물(317 및 319), 게이트 구조물(324), 접점(336 및 334), 및 비아(358)를 가진 N-FET(SPD1)과 유사하게, N-FET(SPD2)는 핀 구조물(321 및 323), 게이트 구조물(328), 접점(348 및 346), 및 비아(366)를 가진다. 게이트 구조물(328), 접점(348 및 346), 및 비아(366)는 도 3의 대응 게이트 구조물(128), 접점(148 및 146), 및 비아(166)에 대응한다. 도 9의 P-FET(SPU1 및 SPU2)를 위한 구조적 요소들은 도 3의 P-FET(SPU1 및 SPU2)를 위한 것들과 실질적으로 동일하며, 따라서, 도 9에서 도면 부호를 부여하지 않았다.
레이아웃 다이어그램(312)의 이중 핀을 가진 구성으로 인해, X 방향을 따른 셀 피치(CP2x)는 레이아웃 다이어그램(112)의 셀 피치(CP1x)보다 넓다. 게이트 구조물(326)과 접촉하는 접점(342) 및 게이트 구조물(330)과 접촉하는 접점(354)은 레이아웃 다이어그램(112)의 접점(338) 및 접점(338)과 비교하여 레이아웃 다이어그램(312)의 바깥쪽으로 밀린다. 따라서, 접점(342) 위에 형성되고 접점(342)에 결합되는 비아(360) 및 접점(354) 위에 형성되고 접점(354)에 결합되는 비아(368) 역시 바깥쪽으로 밀린다. 비아(360)의 중간 라인과 비아(368)의 중간 라인 사이의 거리가 되도록 결정되는 셀 피치(CP2x)는 따라서 넓어진다. 몇몇 실시예에서, 비아(366)의 중간 라인과 비아(370)의 중간 라인 사이의 거리가 되도록 결정되는 Y 방향을 따른 셀 피치(CP2y)는 레이아웃 다이어그램(112)의 셀 피치(CP1y)와 실질적으로 같다. 몇몇 실시예에서, 셀 피치(CP2x)는 셀 피치(CP2y)보다 클 수 있다. 예를 들면, 도 9의 배치에 따라, 6개의 핀이 X 방향을 따라 위치되고, 2개의 게이트 구조물이 Y 방향을 따라 위치된다. 따라서, 셀 피치(CP2x)와 셀 피치(CP2y) 사이의 비는 2보다 클 수 있고 예를 들면 2.5일 수 있다. 몇몇 실시예에서, 셀 피치(CP1x)에 대한 셀 피치(CP2x)의 비는 1.15보다 크다. 설명의 목적을 위해, N-FET(SPG1 및 SPD1) 또는 N-FET(SPG2 및 SPD2)를 위한 핀 구조물의 수는 2이다. P-FET(SPU1 및 SPU2)를 위한 핀 구조물의 수는 1이다. N-FET(SPG1 및 SPD1) 또는 N-FET(SPG2 및 SPD2)를 위한 핀 구조물의 다른 수 및 P-FET(SPU1 및 SPU2)를 위한 핀 구조물의 다른 수는 본 발명의 고려되는 범위 내에 있다.
상술한 셀 피치(CP1y)에 대한 셀 피치(CP1x)의 비, 셀 피치(CP2y)에 대한 셀 피치(CP2x)의 비, 및 셀 피치(CP1x)에 대한 셀 피치(CP2x)의 비는 설명의 목적을 위한 것이다. 이것은 본 발명을 제한하지 않는다. 예를 들면, 핀 구조물의 다른 수 및/또는 게이트 구조물의 다른 수로부터 발생하는 다른 피치 비는 본 발명의 범위 내에 있다.
도 10은 몇몇 실시예에 따른 도 9의 레이아웃 다이어그램(312)의 부분(314)의 개략적 사시도이다. 도 4의 부분(114)에 비하여, 부분(314)의 N-FET(SPG2)는 이중 핀을 가진 FinFET로서 구현된다. 레이아웃 다이어그램(312) 내의 N-FET(SPG1, SPD1, 및 SPD2)는 도 10의 N-FET(SPG2)와 유사한 구조를 가진다. 레이아웃 다이어그램(312) 내의 N-FET(SPU1 및 SPU2)는 도 4의 N-FET(SPG2)와 유사한 구조를 가진다. 핀 구조물(321 및 323) 각각은 도 4의 핀 구조물(122)과 유사하다. 게이트 구조물(330)은 핀 구조물(321 및 323)을 통과하고, 각각의 핀 구조물(321 및 323)의 대응 채널 영역을 둘러싼다. 소스 또는 드레인 접점(350)은 핀 구조물(321 및 323) 모두의 제2 소스 또는 드레인 영역 위에 형성되고 제2 소스 또는 드레인 영역과 접촉한다.
도 11은 다른 실시예에 따른 도 2의 셀(SC)의 개략적 레이아웃 다이어그램(372)의 평면도이다. 개략적 레이아웃 다이어그램(372)은 셀(SC)의 BEOL 부분일 수 있다. 도 5의 레이아웃 다이어그램(172)에 비하여, 저전력 공급 노드(CVss)(도 2에 도시됨)는 대응 비트 라인(SBL) 및 상보성 비트 라인(SBLB)을 위한 한 쌍의 금속 라인(380 및 388)과 동일한 층 및 반대쪽에 금속 라인(376)의 부분 및 금속 라인(384)의 부분을 포함한다.
저전력 공급 노드(CVss)는 실질적으로 Y 방향을 따라 연장되는 금속층(M1) 내의 금속 라인(376)의 부분 및 금속 라인(384)의 부분, 비아1 층 내의 비아(396) 및 비아(400), 실질적으로 X 방향을 따라 연장되는 금속층(M2) 내의 금속 라인(390)의 부분, 비아2 층 내의 비아(406), 및 실질적으로 Y 방향을 따라 연장되는 금속층(M3) 내의 금속 라인(404)의 부분을 포함한다. 금속 라인(376)은 비아(358) 위에 형성되고 비아(358)에 결합된다. 금속 라인(376)은 도 5의 랜딩 패드(176)에 대응한다. 비아(358)는 도 5의 비아(158)에 대응한다. 금속 라인(384)은 비아(366) 위에 형성되고 비아(366)에 결합된다. 금속 라인(384)은 도 5의 랜딩 패드(184)에 대응한다. 비아(366)는 도 5의 비아(166)에 대응한다. 금속 라인(390)은 금속 라인(376) 위에 형성되고 비아(396)를 통해 금속 라인(376)에 결합되며, 금속 라인(384) 위에 형성되고 비아(400)를 통해 금속 라인(384)에 결합된다. 금속 라인(390)은 도 5의 금속 라인(190)에 대응한다. 비아(396 및 400)는 도 5의 대응 비아(196 및 200)에 대응한다. 금속 라인(404)은 금속 라인(390) 위에 형성되고 비아(406)를 통해 금속 라인(390)에 결합된다. 금속 라인(404)은 도 5의 금속 라인(204)에 대응한다. 비아(406)는 도 5의 비아(206)에 대응한다. 또한, 워드 라인(SWL)은 금속층(M1) 내의 랜딩 패드(378) 및 랜딩 패드(386), 비아1 층 내의 비아(398) 및 비아(402), 및 금속층(M2) 내의 금속 라인(392)의 부분을 포함한다. 랜딩 패드(378)는 비아(360) 위에 형성되고 비아(360)에 결합된다. 랜딩 패드(378)는 도 5의 랜딩 패드(178)에 대응한다. 비아(360)는 도 5의 비아(160)에 대응한다. 랜딩 패드(386)는 비아(368) 위에 형성되고 비아(368)에 결합된다. 랜딩 패드(386)는 도 5의 랜딩 패드(186)에 대응한다. 비아(368)는 도 5의 비아(168)에 대응한다. 금속 라인(392)은 랜딩 패드(378 및 386) 위에 형성되고 대응 비아(398 및 402)를 통해 랜딩 패드(378 및 386)에 결합된다. 금속 라인(392)은 도 5의 금속 라인(192)에 대응한다. 비아(398 및 402)는 도 5의 대응 비아(198 및 202)에 대응한다.
금속층(M1)에서, 금속 라인(376 및 384)은 대응 비트 라인 및 상보성 비트 라인(SBL 및 SBLB)을 형성하기 위해 금속 라인(380) 및 금속 라인(388)의 반대쪽에 위치된다. 금속 라인(380 및 388)들 사이에서, 고전력 공급 노드(CVdd)를 형성하기 위한 금속 라인(374)이 있다. 금속 라인(380)에 대해, 금속 라인(376)은 금속 라인(374)의 반대쪽에 위치된다. 금속 라인(388)에 대해, 금속 라인(384)은 금속 라인(374)의 반대쪽에 위치된다. 랜딩 패드(378 및 386)는 금속 라인(376 및 384)의 반대쪽에 위치된다. 금속층(M2)에서, 저전력 공급 노드(CVss)를 형성하기 위한 금속 라인(390)은 워드 라인(SWL)을 형성하기 위한 금속 라인(392)의 한 쪽에 위치된다.
도 5의 레이아웃 다이어그램(172)에 비하여, 금속층(M1) 내의 금속 라인(376 및 384)은 또한 X 방향을 따른 셀 피치가 넓어지고 따라서 도 9에 도시된 셀 피치(CP2x)와 매칭되게 한다. 또한, 금속 라인(376)은 레이아웃 다이어그램(372)의 하부에 있는 비아(358)를 레이아웃 다이어그램(372)의 상부에 있는 금속 라인(390)에 결합시키기 때문에, 금속 라인(390)은 도 5의 레이아웃 다이어그램(172)에서와 같이 양쪽 대신에 금속 라인(392)의 한 쪽에 배치될 수 있다. 따라서, 금속 라인(392)의 폭(W2)은 도 5의 금속 라인(192)의 폭(W1)에 비하여 넓어질 약간의 여유 공간을 가진다. 몇몇 실시예에서, 폭(W2)은 적어도 셀 피치(CP2x)(도 9에 표시됨)의 증가로 인한 워드 라인(SWL)의 저항의 증가를 보상하기 위한 계수만큼 폭(W1)보다 크다. 몇몇 실시예에서, 폭(W2)이 폭(W1)보다 큰 계수는 10% 이상이다. 예를 들면, 도 5의 금속 라인(192)의 폭(W1)은 금속 라인(190 및 194)의 폭보다 15% 이상 크고, 도 11의 금속 라인(392)의 폭(W2)은 금속 라인(390)의 폭보다 30% 이상 크다. 몇몇 실시예에서, 폭(W2)이 폭(W1)보다 큰 계수는 워드 라인(SWL)의 저항을 더 감소시키기 위해 30% 이상이다. 몇몇 실시예에서, 폭(W2)을 위한 상한은 도 5에서의 금속 라인(192)의 폭(W1), 금속 라인(192)의 폭, 금속 라인(192)과 금속 라인(194)의 인접 경계선들 사이의 간격의 합과 같다. 폭(W2)이 폭(W1)보다 큰 계수의 상한은 폭(W2)의 상한에 기초하여 결정된다. 증가된 셀 피치(CP2x)를 가진 N-FET(SPG1 및 SPG2)를 위한 핀의 증가된 수 및 워드 라인(SWL)을 위한 넓어진 금속 라인(392)에 의해, 도 9 및 도 11에 레이아웃 다이어그램(312 및 372)로서 구현되는 셀(SC)(도 2에 도시됨)의 속도 성능이 향상된다.
도 12는 다른 실시예에 따른 도 2의 셀(SC)의 단면도(382)이다. 단면도(382)는 도 11의 선(C-C')을 따라 취해진 BEOL 부분의 단면 및 도 9의 선(C-C')을 따라 대응하여 취해진 FEOL 부분의 단면을 포함한다. 금속 라인(190 및 194)이 금속 라인(192)의 양쪽에 형성되는 도 6의 단면도(182)에 비하여, 금속 라인(390)은 금속 라인(392)의 한 쪽에 형성된다. 또한, 비아(400)(도 11에 도시됨), 금속 라인(384) 및 비아(366)는 단면 다이어그램(182) 내의 금속 라인(190) 하에 적층되는 대응 비아(200), 랜딩 패드(184) 및 비아(166)로서 적층되지 않는다. 도 11에 도시되었듯이, 비아(400), 금속 라인(384) 및 비아(366)는 금속 라인(388)과 비아(406) 사이의 위치로 이동된다.
도 6과 유사하게, 금속층(M1)은 금속 라인(386)을 포함하고 두께(T5)를 가지며, 금속층(M2)은 금속 라인(390 및 392)을 포함하고 두께(T6)를 가지며, 금속층(M3)은 금속 라인(404)을 포함하고 두께(T7)를 가진다. 두께(T6)는 약 15% 이상과 같은 계수만큼 두께(T5) 및 두께(T7)보다 크다. 다른 실시예에서, 계수는 약 30% 이상과 같다. 또 다른 실시예에서, 계수는 약 40% 이상과 같다. 값 15%, 30% 또는 40%는 계수의 하한이다. 계수의 하한 및 상한을 결정하기 위한 실시예는 도 6을 참조하여 위에서 제공되었다. 층(M2)의 두께(T6)를 증가시키고 층(M1)의 두께(T5)를 제한하는 이점은 도 6에서 층(M2)의 두께(T2)를 증가시키고 층(M1)의 두께(T1)를 제한하는 이점과 유사하다.
도 7 및 도 8을 참조하여 설명된 금속 라인(192)에 평행하게 연장되는 추가 금속 라인(210)은 또한 여러 가지 실시예에도 적용 가능하다. 도 7과 유사하게, 금속층(M4)의 금속 라인(210)은 금속 라인(404) 위에 배치될 수 있다. 두꺼워진 금속 라인(210)이 금속 라인(392)과 평행하게 연장되고 금속 라인(392)에 결합될 때, 워드 라인(SWL)의 저항은 더 증가된다. 금속 라인(210)의 이점은 도 8과 관련된 상기 절에서 설명되었으며, 상세한 설명은 간결성을 위해 여기에서 생략된다.
몇몇 실시예에서, 반도체 칩은 도 3 내지 도 6을 참조하여 설명된 실시예에 의해 구현되는 셀을 포함하는 제1 SRAM 매크로 및 도 9 내지 도 12를 참조하여 설명된 실시예에 의해 구현되는 셀을 포함하는 제2 SRAM 매크로를 포함한다. 제1 SRAM 매크로는 반도체 칩의 영역 내의 어레이 밀도를 향상시키도록 구성되고, 제2 SRAM 매크로는 반도체 칩의 또 다른 영역 내의 어레이 성능을 향상시키도록 구성된다.
상기 설명은, 당업자가 본 발명의 면모를 더 양호하게 이해할 수 있도록, 비트 라인 및 상보성 비트 라인의 쌍의 반대쪽에 저전력 공급 노드를 위한 금속 라인을 가진 SRAM 셀의 특징을 개략 설명한다. 당업자는 자기들이 동일한 목적을 수행하고 및/또는 여기에 도입된 실시예의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 이해하여야 한다. 당업자는 또한 그러한 균등한 구조는 본 발명의 정신 및 범위를 이탈하지 않고, 본 발명의 정신 및 범위를 이탈하지 않으면서 여기에서 여러 가지로 변화, 대치 및 변경할 수 있다는 것을 깨달아야 한다.
DRAM 매크로
도 13은 몇몇 실시예에 따른 동적 랜덤 액세스 메모리(DRAM) 어레이(500)의 블럭도이다. 도 1의 SRAM 매크로(100)에 비하여, 1개의 대응 비트 라인(DBL1, DBL2, ... 또는 DBL4)은 DRAM 매크로(500)의 각각의 칼럼을 따라 연장된다.
DRAM 매크로(500)는 셀(DC11, DC12, ... 및 DC84)의 어레이, 워드 라인 디코딩 회로(502) 및 IO 회로(504)를 포함한다. 워드 라인 디코딩 회로(502)는 셀(DC11 내지 DC14, DC21 내지 DC24, ... 및 DC81 내지 DC84)의 대응 로우를 따라 연장되는 복수의 워드 라인(DWL1, DWL2, ... 및 DWL8)을 구동한다. IO 회로(504)는 셀(DC11 내지 DC81, DC12 내지 DC82, ... 및 DC14 내지 DC84)의 대응 칼럼을 따라 연장되는 복수의 비트 라인(DBL1, DBL2, ... 및 DBL8)을 구동 또는 수신한다. 몇몇 실시예에서, 셀(DC11 내지 DC81, DC12 내지 DC82, ... 또는 DC14 내지 DC84)의 각각의 칼럼은 대응 단일 종료되는 비트 라인(DBL1, DBL2, ... 또는 DBL4)을 가지므로, 대응 센스 증폭기는 일 단부에서는 단일 종료되는 비트 라인(DBL1, DBL2, ... 또는 DBL4)에 연결되고, 다른 단부에서는 기준 전압에 연결된다.
워드 라인(DWL1, DWL2, ... 및 DWL8) 각각은 셀(DC11 내지 DC14, DC21 내지 DC24, ... 또는 DC81 내지 DC84)의 대응 로우를 따라 연장되고 단정(asserted)되었을 때 셀(DC11 내지 DC14, DC21 내지 DC24, ... 또는 DC81 내지 DC84)의 대응 로우를 이네블링하는 금속 라인을 포함한다. DRAM 매크로(500)의 칼럼의 수가 증가될 때, 워드 라인(DWL1, DWL2, ... 또는 DWL8)을 위한 금속 라인이 길어져, 워드 라인(DWL1, DWL2, ... 또는 DWL8)의 저항이 증가되게 한다. 또한, 기술의 전진에 따른 금속 라인의 규모 축소 크기는 또한 워드 라인(DWL1, DWL2, ... 또는 DWL8)의 저항이 증가되게 한다. 워드 라인(DWL1, DWL2, ... 또는 DWL8)의 저항의 증가로 인해, 셀(DC11 내지 DC14, DC21 내지 DC24, ... 또는 DC81 내지 DC84)의 대응 로우의 액세스를 이네이블링함에 있어서의 지연이 증가된다. 각각의 비트 라인(DBL1, DBL2, ... 또는 DBL4)은 셀(DC11 내지 DC81, DC12 내지 DC82, ... 또는 DC14 내지 DC84)의 대응 칼럼을 따라 연장되며 셀(DC11, DC12, ... 또는 DC84)로부터 센싱되거나 기록될 데이터를 전송하는 금속 라인을 포함한다. 몇몇 상황에서, 로우의 수가 증가될 때, 각각의 비트 라인(DBL1, DBL2, ... 또는 DBL4)을 위한 금속 라인은 길어져, 각각의 비트 라인(DBL1, DBL2, ... 또는 DBL4)의 용량이 증가되고, 센싱 또는 기록을 위해 설정되어야 할 차분 전압을 위한 지연이 증가된다.
도 14는 몇몇 실시예에 따른 도 13의 DRAM 매크로(500) 내의 셀(DC11, DC12, ... 또는 DC84)(설명을 위해 DC로서 표시됨)의 개략적 회로도이다. 도 2의 셀(SC)에 비하여, 셀(DC)은 저전압 공급 노드(CVss)으로 구성되는 저장 디바이스(506) 및 저장 노드(DSN)을 포함한다. 셀(DC)는 저장 디바이스(506) 및 액세스 디바이스(508)를 포함한다. 저장 디바이스(506)는 저장 노드(DSN)에 데이터를 유지하도록 구성된다. 액세스 디바이스(508)는 워드 라인(DWL)에서의 신호에 응답하여 비트 라인(DBL)을 저장 노드(SSN)에 결합시키도록 구성된다.
몇몇 실시예에서, 저장 디바이스(506)는 용량 디바이스(Cd)를 포함한다. 용량 디바이스(Cd)의 양극은 저장 노드(DSN)에 결합된다. 용량 디바이스(Cd)의 음극은 저전압 공급 노드(CVss)에 결합된다. 액세스 디바이스(508)는, 게이트가 워드 라인(DWL)에 결합되고 제1 소스 또는 드레인이 저장 노드(SSN)에 결합되며 제2 소스 또는 드레인이 비트 라인(DBL)에 결합되는 N-FET(DPG1)을 포함한다.
도 2에 도시된 셀(SC)을 위해 도 6 및 도 12를 참조하여 설명된 원리를 도 14에 도시된 셀(DC)에 적용함으로써, 워드 라인(DWL)을 형성하기 위한 금속 라인이 존재하는 금속층은, 비트 라인(DBL)을 형성하기 위한 금속 라인이 존재하는 금속층의 두께 및 저전력 공급 노드(CVss)를 형성하기 위한 금속 라인이 존재하는 금속층의 두께보다 큰 두께를 가진다. 이러한 방식으로, 워드 라인(DWL)의 저항이 감소되어, DRAM 매크로(500)(도 13에 도시됨)의 속도 성능을 향상시킨다. 또한, 각각의 비트 라인(DBL) 상의 용량은 제한되어, 데이터를 센싱 또는 기록하기 위한 지연에 악영향을 주는 비트 라인(DBL)에 단정되는 용량 부하를 제한한다. 또한, 저전력 공급 노드(CVss)를 형성하기 위한 금속 라인이 존재하는 금속층 내의 라우팅 밀도는, 워드 라인(DWL)을 위한 금속 라인이 존재하는 금속층에 비하여 증가된다.
상기 설명은, 당업자가 본 발명의 면모를 더 양호하게 이해할 수 있도록 DRAM 매크로의 특징을 개략 설명한다. 당업자는 자기들이 동일한 목적을 수행하고 및/또는 여기에 도입된 실시예의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 이해하여야 한다. 당업자는 또한 그러한 균등한 구조는 본 발명의 정신 및 범위를 이탈하지 않고, 본 발명의 정신 및 범위를 이탈하지 않으면서 여기에서 여러 가지로 변화, 대치 및 변경할 수 있다는 것을 깨달아야 한다.
픽셀 어레이
도 15는 몇몇 실시예에 따른 픽셀 어레이(600)의 개략적 블럭도이다. 도 16은 몇몇 실시예에 따른 도 15의 픽셀 어레이(600) 내의 셀(PC)의 개략적 블럭도이다. 도 14의 DRAM 매크로(600)의 셀(DC)에 비하여, 셀(PC)의 저장 디바이스(606)는, 고전력 공급 노드(CVcc) 및 저장 노드(PSN)으로 구성된다.
도 15에서, 픽셀 어레이(600)는 셀(PC11, PC12, ... 및 PCmn)의 어레이, 기록 스캐너(602) 및 수평 셀렉터(604)를 포함한다. 복수의 스캐닝 라인(PSL1, ... 및 PSLm) 각각은 셀(PC11 내지 PC1n, ... 및 PCm1 내지 PCmn)의 대응 로우를 따라 연장되는 금속 라인을 포함한다. 기록 스캐너(602)는 복수의 주사 라인(PSL1, ... 및 PSLm)을 연속적으로 선택 및 구동한다. 복수의 데이터 라인(PDL1, PDL2, ... 및 PDLn) 각각은 셀(PC11 내지 PCm1, ... 및 PCn1 내지 PCmn)의 대응 칼럼을 따라 연장되는 금속 라인을 포함한다. 수평 셀렉터(604)는 복수의 데이터 라인(PDL1, PDL2, ... 및 PDLn)을 연속적으로 선택하고, 휘도 데이터를 데이터 라인(PDL1, PDL2, ... 및 PDLn)에 연속적으로 공급한다.
도 16에서, 픽셀 셀(PC)은 저장 디바이스(606), 액세스 디바이스(608), p-형 박막 효과 트랜지스터(TFT1) 및 발광소자(610)를 포함한다. 발광소자(610)는 유기 EL 발광소자(OLED)로서 실시된다. 저장 디바이스(606)는 고전력 공급 노드(CVcc) 및 저장 노드(PSN)로 구성된다. 저장 디바이스(606)는 휘도 데이터를 저장 노드(PSN)에 유지하도록 구성된다. 액세스 디바이스(608)는 주사 라인(PSL)에서의 신호에 응답하여 저장 노드(PSN)에 데이터 라인(PDL)을 결합시키도록 구성된다. 트랜지스터(TFT1)는 저장 노드(PSN)에 결합되는 게이트, 고전력 공급 노드(CVcc)에 결합되는 소스, 및 발광소자(610)의 양극에 결합되는 드레인을 가진다. 발광소자(610)의 음극은 저전력 공급 노드(Gnd)에 결합된다.
몇몇 실시예에서, 저장 디바이스(606)는 용량성 디바이스(Cp)를 포함한다. 용량성 디바이스(Cp)의 양극은 고전력 공급 노드(CVcc)에 결합된다. 용량성 디바이스(Cp)의 음극은 저장 노드(PSN)에 결합된다. 액세스 디바이스(608)는, 게이트가 주사 라인(PSL)에 결합되고 제1 소스 또는 드레인 영역이 저장 노드(PSN)에 결합되며 제2 소스 또는 드레인 영역이 데이터 라인(PDL)에 결합되는 P-FET PPG1을 포함한다.
P-FET PPG1이 주사 라인(PSL)에서의 신호에 응답하여 데이터 라인(PDL)을 저장 노드(PSN)에 결합시킬 때, 용량성 디바이스(Cp)를 가로지르는 전압 전위는 데이터 라인(PDL)에서의 휘도 데이터에 따라 설정된다. 트랜지스터(TFT1)는 저장 노드(PSN)에서의 전압 레벨에 응답하여 턴 ON되어, 발광소자(610)를 통해 흐르는 전류를 발생시킨다. 발광소자(610)는 전류의 값에 따라 주어진 휘도로 광을 방출한다. P-FET PPG1이 주사 라인(PSL)에서의 신호에 응답하여 턴 OFF될 때, 용량성 디바이스(Cp)는 저장 노드(PSN)에 전압 레벨을 유지하여, 트랜지스터(TFT1)가 발광소자(610)를 통해 흐르는 전류를 지속적으로 발생시키게 하고, 발광소자(610)는 P-FET PPG1을 통한 다음의 업데이트까지 주어진 휘도로 지속적으로 광을 방출한다.
셀(SC)(도 2에 도시됨)을 위해 도 6 및 도 12를 참조하여 설명된 원리를 셀(PC)(도 16에 도시됨)에 적용함으로써, 주사 라인(PSL)을 형성하기 위한 금속 라인이 존재하는 금속층은, 데이터 라인(PDL)을 형성하기 위한 금속 라인이 존재하는 금속층의 두께 및 고전력 공급 노드(CVcc)를 형성하기 위한 금속 라인이 존재하는 금속층의 두께보다 큰 두께를 가진다. 이러한 방식으로, 주사 라인(PSL)의 저항이 감소되어, 픽셀 어레이(600)(도 15에 도시됨)의 속도 성능을 향상시킨다. 또한, 각각의 데이터 라인(PDL) 상의 용량은 제한되어, 휘도 데이터를 기록하기 위한 지연에 악영향을 주는 데이터 라인(PDL)에 단정되는 용량 부하를 제한한다. 또한, 고전력 공급 노드(CVcc)를 형성하기 위한 금속 라인이 존재하는 금속층 내의 라우팅 밀도는, 주사 라인(PSL)을 위한 금속 라인이 존재하는 금속층보다 증가된다.
SRAM 매크로(100), DRAM 매크로(500) 및 픽셀 어레이(600)를 위한 실시예가 도 1 내지 도 16을 참조하여 설명되었다. 어레이를 가진 회로의 다른 형태는 본 발명의 고려되는 범위 내에 있다. 예를 들면, 회로의 어레이의 로우 라인은 도 1의 워드 라인(SWL1, ... 및 SWL8), 도 13의 워드 라인(DWL1, ... 및 DWL8), 및 도 15의 주사 라인(PSL1, ... 및 PSLm)과 유사한 방식으로 실시될 수 있다. 유사하게, 어레이의 칼럼 라인은 도 1의 비트 라인 및 상보성 비트 라인(SBL1, 및 SBLB1 ... 및 SBL4 및 SBLB4), 도 13의 비트 라인(DBL1, ... 및 DBL4), 및 도 15의 데이터 라인(PDL1, ... 및 PDLn)과 유사한 방식으로 실시될 수 있다.
상기 설명은, 당업자가 본 발명의 면모를 더 양호하게 이해할 수 있도록 DRAM 매크로의 특징을 개략 설명한다. 당업자는 자기들이 동일한 목적을 수행하고 및/또는 여기에 도입된 실시예의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 이해하여야 한다. 당업자는 또한 그러한 균등한 구조는 본 발명의 정신 및 범위를 이탈하지 않고, 본 발명의 정신 및 범위를 이탈하지 않으면서 여기에서 여러 가지로 변화, 대치 및 변경할 수 있다는 것을 깨달아야 한다.
논리 회로
도 17은 몇몇 실시예에 따른 예시적 논리 회로의 FEOL 및 비아0 층 부분의 레이아웃 다이어그램(700)이다. 도 18은 몇몇 실시예에 따른 논리 회로의 BEOL 부분의 레이아웃 다이어그램(740)이다. 도 19는 몇몇 실시예에 따른 도 17 및 도 18의 선(D-D')을 따라 취한 개략적 단면 다이어그램(742)이다. 도 17 내지 도 19는, 금속층을 위한 두께를 상부 금속층 및 하부 금속층보다 두껍게 되도록 증가시키는 원리가 또한, 금속층 내의 금속 라인의 저항을 감소시키고 하부 금속층 내의 금속 라인 상의 용량을 제한하며 금속층의 라우팅 밀도 위로 상부 금속층의 라우팅 밀도를 증가시키기 위해, 논리 회로에도 적용될 수 있다는 것을 설명한다.
도 17에서, 레이아웃 다이어그램(700)은 2개의 부분을 포함한다. 왼쪽 부분은 P-FET(PU1 및 PU2)에 대응되고, 오른쪽 부분은 N-FET(PD1 및 PD2)에 대응된다. P-FET(PU1)는 실질적으로 Y 방향을 따라 연장되는 3개의 핀 구조물(702), 및 실질적으로 X 방향을 따라 연장되는 게이트 구조물(706)을 가진다. N-FET(PD1)는 실질적으로 Y 방향을 따라 연장되는 3개의 핀 구조물(704), 및 P-FET(PU1)로부터 연장되는 게이트 구조물(706)을 가진다. 접점(714)은 핀 구조물(702) 내의 P-FET(PU1)의 드레인 영역을 핀 구조물(704) 내의 N-FET(PD1)의 드레인 영역에 결합시킨다. 비아0 층 내의 비아(727)는 접점(714) 위에 형성되고 접점(714)에 결합된다. 접점(716)은 핀 구조물(702) 내의 P-FET(PU1)의 소스 영역에 결합된다. 비아0 층 내의 비아(728)는 접점(716) 위에 형성되고 접점(716)에 결합된다. 접점(720)은 핀 구조물(704) 내의 N-FET(PD1)의 소스 영역에 결합된다. 비아0 층 내의 비아(732)는 접점(720) 위에 형성되고 접점(720)에 결합된다. 접점(726)은 게이트 구조물(702)에 결합된다. 비아0 층 내의 비아(738)는 접점(726) 위에 형성되고 접점(726)에 결합된다.
P-FET(PU2)는 P-FET(PU1)으로부터 연장되는 핀 구조물(702), 및 실질적으로 X 방향을 따라 연장되는 게이트 구조물(708)을 가진다. N-FET(PD2)는 N-FET(PD1)으로부터 연장되는 핀 구조물(704), 및 P-FET(PU2)로부터 연장되는 게이트 구조물(708)을 가진다. P-FET(PU2)의 소스 영역은 P-FET(PU1)의 소스 영역과 공유된다. 접점(716) 및 비아(728) 역시 P-FET(PU1)과 P-FET(PU2) 사이에 공유된다. 접점(718)은 핀 구조물(702) 내의 P-FET(PU2)의 드레인 영역에 결합된다. 비아0 층 내의 비아(730)는 접점(718) 위에 형성되고 접점(718)에 결합된다. N-FET(PD2)의 소스 영역은 N-FET(PD1)의 소스 영역과 공유된다. 접점(720) 및 비아(732) 역시 N-FET(PD1)과 N-FET(PD2) 사이에 공유된다. 접점(734)은 핀 구조물(704) 내의 N-FET(PD2)의 드레인 영역에 결합된다. 비아0 층 내의 비아(734)는 접점(722) 위에 형성되고 접점(722)에 결합된다. 접점(724)은 게이트 구조물(708)에 결합된다. 비아0 층 내의 비아(736)는 접점(724) 위에 형성되고 접점(724)에 결합된다.
도 18에서, 레이아웃 다이어그램(740)은 금속층(M1), 금속층(M2), 금속층(M3), 금속층(M1) 아래의 비아0 층, 금속층(M1)과 금속층(M2) 사이에 삽입되는 비아1 층, 및 금속층(M2)과 금속층(M3) 사이에 삽입되는 비아2 층을 포함한다. 레이아웃 다이어그램(740)에서, 금속 라인(744)과 같은 금속층(M1) 내의 복수의 금속 라인은 실질적으로 Y 방향을 따라 연장되며, 비아(728)와 같은 비아0 층 내의 대응 비아 위에 형성되고 대응 비아에 결합된다. 금속 라인(746 및 752)과 같은 금속층(M2) 내의 복수의 금속 라인은 실질적으로 X 방향을 따라 연장되며, 금속층(M1) 내의 대응 금속 라인 위에 형성되고, 비아1 층 내의 대응 비아를 통해 금속층(M1) 내의 대응 금속 라인에 결합된다. 예를 들면, 금속 라인(746)은 비아1 층 내의 비아(748)를 통해 금속층 내의 금속 라인(744)에 결합된다. 금속 라인(750)과 같은 금속층(M3) 내의 복수의 금속 라인은 실질적으로 Y 방향을 따라 연장되며, 금속 라인(752)과 같은 금속층(M2) 내의 대응 금속 라인 위에 형성되고, 비아(754)와 같은 비아2 층 내의 대응 비아를 통해 금속층(M2) 내의 대응 금속 라인에 결합된다.
도 19의 단면 다이어그램(742)은 도 18의 선(D-D')을 따라 취한 BEOL 부분의 단면 및 도 17의 선(D-D')을 따라 취한 대응 FEOL 부분의 단면을 포함한다. FEOL 부분은 기판(701), 핀 구조물(702), 유전층 분리 구조물(703), 게이트 구조물(706 및 708), 및 소스 접점(716)을 포함한다. 핀 구조물(702)은 기판(701) 상에 선다. 유전층 분리 구조물(703)은 기판(701) 상에 형성되고 핀 구조물(702)을 둘러싼다. 게이트 구조물(706 및 708) 각각은 핀 구조물(702)의 부분을 감싸고, 따라서 단면 다이어그램(742)에서 핀 구조물(702) 위에 있는 것으로 도시되었다. 소스 접점(716)은 핀 구조물(702) 위에 형성되고 핀 구조물(702)의 소스 영역과 접촉된다.
BEOL 부분은 적층 금속층의 구조를 포함한다. 적층 금속층은 금속층(M1) 내의 금속 라인(744), 금속층(M2) 내의 금속 라인(746 및 752), 금속층(M3) 내의 금속 라인(750), 비아0 층 내의 비아(728), 비아1 층 내의 비아(748), 및 비아2 층 내의 비아(754)를 포함한다. 비아0 층, 금속층(M1), 비아1 층, 금속층(M2), 비아2 층, 및 금속층(M3)이 그 순서로 적층된다.
몇몇 실시예에서, 금속층(M2)의 두께(T9)는 약 15% 이상인 계수만큼, 금속층(M2) 바로 아래의 금속층(M1)의 두께(T8) 및 금속층(M3) 바로 위의 금속층(M3)의 두께(T10)보다 크다. 다른 실시예에서, 계수는 약 30% 이상이다. 또 다른 실시예에서, 계수는 약 40% 이상이다. 값 15%, 30% 또는 40%는 계수의 하한이다. 계수의 하한 및 상한을 결정하기 위한 실시예는 도 6을 참조하여 제공되었다.
도 17 내지 도 19는 단지 1개의 논리 회로만 도시하였다. 그러나, 이것은 본 발명의 한계가 아니다. 논리 회로의 어레이는 또한 예를 들면 본 발명의의 범위에 속한다. 몇몇 실시예에서, 논리 회로의 어레이는 도 1, 도 13 또는 도 15와 유사한 구성을 가질 수 있다. 논리 회로의 어레이가 도 1, 도 13 또는 도 15와 유사한 구성으로 구성될 때, 도 6, 도 8 및 도 12에 개시된 방법은 또한 칩 밀도 및 속도 성능을 향상시키기 위해 논리 회로의 어레이에 적용될 수 있다. 방법은 위의 절에서 설명되었기 때문에, 상세한 설명은 여기에서 간결성을 위해 생략된다.
더욱이, 도 1 내지 도 19에 개시된 방법은 어레이 회로의 칩 밀도 및/또는 속도 성능을 향상시키기 위해 제1 세트의 신호 라인, 제2 세트의 신호 라인 및 제3 세트의 전력 라인을 가진 임의의 어레이에 적용될 수 있다. 제1 세트의 신호 라인은 제1 방향을 가진 신호 라인일 수 있고, 제2 세트의 신호 라인은 제1 방향과는 다른 제2 방향을 가진 신호 라인일 수 있다. 제3 세트의 전력 라인은 제1 방향과 실질적으로 같은 제3 방향을 가진 전력 라인일 수 있다. 예를 들면, 제1 세트의 신호 라인은 수평 입력/출력 신호 라인일 수 있고, 제2 세트의 신호 라인은 수직 입력/출력 신호 라인일 수 있다. 제3 세트의 전력 라인은 수평 전력 라인일 수 있다.
도 5 내지 도 6, 도 7 내지 도 8, 도 11 내지 도 12를 참조하여 설명한 SRAM 셀(SC)에서, 비트 라인(SBL) 및 상보성 비트 라인(SBLB)을 위한 금속 라인은 금속층(M1) 내에 배치되고, 워드 라인(SWL)을 위한 금속 라인은 금속층(M2) 내에 배치되거나 워드 라인(SWL)을 위한 금속 라인은 금속층(M2 및 M4) 내에 배치되며, 저전력 공급 노드(CVss)를 위한 금속 라인 중의 하나는 금속층(M3) 내에 배치된다. 그러나, 이것은 본 발명의 한계가 아니다. 금속층(M2, M3, 또는 M3 및 M5, 및 M4), 금속층(M3, M4, 또는 M4 및 M6, 및 M5), 및 금속층(M4, M5, 또는 M5 및 M7, 및 M6)과 같은 다른 금속층에 배치되는 비트 라인(SBL), 상보성 비트 라인(SBLB), 워드 라인(SWL), 및 저전력 공급 노드(CVss)를 가진 SRAM 셀은 본 발명의의 고려되는 범위 내에 있다. 유사한 배치가 도 14를 참조하여 설명된 DRAM 셀(DC) 및 도 15를 참조하여 설명된 픽셀 셀(PC)에 적용된다. 또한, 도 18 및 도 19를 참조하여 설명된 논리 회로에서, 핀 구조물(702 및 704)의 방향에 대해 실질적으로 평행하게 연장되는 금속 라인은 금속층(M1) 내에 배치되며, 게이트 구조물(706 및 708)의 방향에 대해 실질적으로 평행하게 연장되는 금속 라인은 금속층(M2) 내에 배치되고, 금속층(M2) 내의 금속 라인의 방향에 대해 실질적으로 직각으로 연장되는 금속 라인은 금속층(M3) 내에 배치된다. 이것 역시 본 발명의 한계가 아니다. 금속층(M2, M3, 및 M4), 금속층(M3, M4, 및 M5), 및 금속층(M4, M5, 및 M6) 등과 같은 다른 금속층 내에 배치되는 금속층(M1) 내의 핀 구조물, 게이트 구조물 및 금속 라인에 대해 실질적으로 평행하게 연장되는 금속 라인을 가진 논리 회로는 본 발명의 고려되는 범위 내에 있다.
일부 실시형태는 후술하는 특색 및/또는 이점 중 하나 또는 이들의 조합을 갖는다. 일부 실시형태에서, 다수의 적층된 금속 층들은 금속 층 바로 아래에 있는 하부 금속 층 및 금속 층 바로 위에 있는 상부 금속 층의 두께보다 적어도 약 15%, 30% 또는 40%와 동일한 팩터로 더 큰 두께를 갖는 금속 층을 포함한다. 일부 실시형태에서, 어레이 회로가 셀의 어레이 및 이 셀의 어레이 위에 구성된 다수의 적층된 금속 층들을 포함한다. 셀의 어레이의 각 셀은 하부 금속 층 내의 제1 금속 라인의 일부를 포함하는 데이터 라인, 금속 층 내의 제2 금속 라인의 일부를 포함하는 제어 라인, 및 상부 금속 층 내의 제3 금속 라인의 일부를 포함하는 전원 공급 노드를 포함한다. 금속 층에서의 증가된 두께로 인하여, 제어 라인의 저항이 감소되므로, 셀의 어레이의 컬럼 수를 증가시키는 것과 기술이 진보함에 따라 금속 라인의 치수를 다운-스케일링(down-scaling)하는 것으로부터 결과로 초래된 성능 열화를 개선하게 된다. 게다가, 하부 금속 층에서의 제한된 두께 때문에, 데이터 라인을 위한 제1 금속 라인 상의 커패시턴스가 제한되므로, 셀의 어레이의 열의 수가 증가함에 따라 데이터 라인에 주장된 용량성 부하에서의 증가를 제한하게 된다. 그러한 용량성 부하에서의 증가는 어레이 회로에 데이터를 입력하고/하거나 그 어레이 회로로부터 데이터를 출력하는 성능에 악영향을 미친다. 추가로, 금속 층과 비교하여 상부 금속 층에서의 더 작은 두께로 인하여, 상부 금속 층의 루팅 밀도(routing density)가 금속 층 위에서 증가하게 된다. 일부 실시형태에서, 제4 금속 라인이 상부 금속 층 바로 위에 배치되지 않을 때, 이러한 배열을 포함하는 반도체 칩의 치밀성(compactness)이 개선된다.
전술내용은 해당 기술 분야의 당업자가 본 개시내용의 양태를 보다 잘 이해할 수 있도록 논리 회로의 특색을 요약한 것이다. 해당 기술 분야의 당업자라면, 본 명세서에 도입된 실시형태의 동일 목적을 수행하고/하거나 그 실시형태의 동일 이점을 달성하기 위한 다른 공정 및 구조를 설계하거나 변형하기 위한 기초로서 본 발명의 개시내용을 용이하게 이용할 수 있다는 점을 이해할 수 있을 것이다. 또한 마찬가지로 해당 기술 분야의 당업자라면, 그러한 균등적인 구성은 본 개시내용의 기술사상 및 영역으로부터 벗어나지 않는다는 점과 본 개시내용의 기술사상 및 영역으로부터 벗어나는 일 없이 다양한 변경, 교체 및 대체를 달성할 수 있다는 점도 이해할 수 있을 것이다.
전술내용은 해당 기술 분야의 당업자가 본 개시내용의 양태를 보다 잘 이해할 수 있도록 여러 실시형태의 특색을 요약한 것이다. 해당 기술 분야의 당업자라면, 본 명세서에 도입된 실시형태의 동일 목적을 수행하고/하거나 그 실시형태의 동일 이점을 달성하기 위한 다른 공정 및 구조를 설계하거나 변형하기 위한 기초로서 본 발명의 개시내용을 용이하게 이용할 수 있다는 점을 이해할 수 있을 것이다. 또한 마찬가지로, 해당 기술 분야의 당업자라면, 그러한 균등적인 구성은 본 개시내용의 기술사상 및 영역으로부터 벗어나지 않는다는 점과 본 개시내용의 기술사상 및 영역으로부터 벗어나는 일 없이 다양한 변경, 교체 및 대체를 달성할 수 있다는 점도 이해할 수 있을 것이다.

Claims (25)

  1. 반도체 칩에 있어서,
    제1 방향을 따라 연장되는, 제1 도전성 층에 형성된 복수의 제1 도전성 라인들;
    상기 제1 방향과 직교하는 제2 방향을 따라 연장되고, 상기 복수의 제1 도전성 라인들과 교차(cross over)하는, 제2 도전성 층에 형성된 복수의 제2 도전성 라인들;
    상기 복수의 제1 도전성 라인들이 상기 복수의 제2 도전성 라인들과 교차하는 곳에 대응하여 위치되는 셀 위치들의 어레이;
    상기 셀 위치들의 어레이 위에 그리고 제3 도전성 층에 형성된 복수의 제3 도전성 라인들; 및
    복수의 액세스 디바이스들로서, 상기 복수의 액세스 디바이스들 각각은 상기 셀 위치들의 어레이 중 대응하는 위치에 위치되고, 게이트, 소스 및 드레인을 갖는 것인, 복수의 액세스 디바이스들
    을 포함하고,
    액세스 디바이스의 소스와 드레인 사이의 제1 도전성 경로는 게이트의 신호에 응답하여 연결되거나 연결이 끊어지고,
    게이트와 소스 사이 및 게이트와 드레인 사이에는 제2 도전성 경로가 존재하지 않고,
    상기 복수의 액세스 디바이스들의 하나의 행의 모든 게이트들 사이에 제3 도전성 경로가 상기 복수의 제2 도전성 라인들 중 대응하는 제2 도전성 라인을 이용하여 형성되고,
    상기 복수의 액세스 디바이스들의 하나의 열의 모든 소스들 사이에 제4 도전성 경로가 상기 복수의 제1 도전성 라인들 중 대응하는 제1 도전성 라인을 이용하여 형성되고,
    상기 제1 도전성 층은 상기 제2 도전성 층보다 하부에 있고,
    상기 제3 도전성 층은 상기 제2 도전성 층보다 상부에 있고,
    상기 제2 도전성 층은 상기 제1 방향 및 상기 제2 방향에 직교하는 제3 방향을 따라 두께를 갖고, 상기 두께는 상기 제1 도전성 층 및 상기 제3 도전성 층의 두께보다 더 두꺼운 것인, 반도체 칩.
  2. 제1항에 있어서,
    상기 복수의 액세스 디바이스들에 대응하는 복수의 저장 디바이스들을 더 포함하고,
    상기 복수의 저장 디바이스들 중 하나의 저장 디바이스는 저장 노드 및 전력 공급 노드를 이용하여 구성되고,
    상기 저장 노드는 상기 전력 공급 노드를 통해 충전되거나 방전되고,
    상기 저장 노드는 드레인에 결합되는 것인, 반도체 칩.
  3. 제1항에 있어서,
    상기 제2 도전성 층의 두께는, 상기 제1 도전성 층 및 상기 제3 도전성 층 중 적어도 하나의 두께보다 적어도 30% 만큼 더 두꺼운 것인, 반도체 칩.
  4. 제1항에 있어서,
    상기 복수의 제2 도전성 라인들의 각각의 제2 도전성 라인과 제2 도전성 라인과 평행으로 연장되고, 상기 제2 도전성 층보다 상부에 있는 제4 도전성 층에 형성되는 임의의 제4 도전성 라인 사이에 제5 도전성 경로가 형성되지 않는, 반도체 칩.
  5. 제1항에 있어서,
    상기 복수의 제2 도전성 라인들 중 하나의 제2 도전성 라인에 결합되고 이 라인에 평행으로 연장되고, 상기 제2 도전성 층보다 상부에 있는 제4 도전성 층에 형성되는 제4 도전성 라인을 더 포함하는, 반도체 칩.
  6. 제5항에 있어서,
    상기 제4 도전성 층은 상기 제2 도전성 층의 두께와 적어도 동일한, 제3 방향을 따라 두께를 갖는 것인, 반도체 칩.
  7. 제1항에 있어서,
    상기 복수의 액세스 디바이스들의 액세스 디바이스는 FinFET를 포함하고, 상기 FinFET는
    핀 구조;
    상기 핀 구조를 횡단하고 상기 핀 구조의 일부의 주위를 둘러싸는 게이트 구조를 포함하고,
    상기 게이트 구조는 게이트에 대응하고,
    상기 게이트 구조의 대향측 상의 상기 핀 구조의 부분들은 대응하는 소스 및 드레인에 대응하는 것인, 반도체 칩.
  8. 제1항에 있어서,
    상기 복수의 액세스 디바이스들의 액세스 디바이스의 드레인은 전력 공급 노드에 결합되고,
    상기 전력 공급 노드는 상기 복수의 제3 도전성 라인들 중 하나의 제3 도전성 라인을 포함하는 것인,
    반도체 칩.
  9. 어레이 셀에 있어서,
    제1 도전성 라인과,
    제2 도전성 라인과,
    적어도 저장 노드 및 전력 공급 노드를 이용하여 구성된 저장 디바이스와,
    상기 제2 도전성 라인에서의 신호에 응답하여 상기 제1 도전성 라인을 상기 저장 노드에 결합하는 제1 액세스 디바이스를 포함하며,
    상기 제1 도전성 라인은, 제1 도전성 층의 제1 금속 라인의 일부를 포함하며,
    상기 제2 도전성 라인은, 제2 도전성 층의 제2 금속 라인의 일부를 포함하며, 상기 제1 도전성 층은 상기 제2 도전성 층보다 하부에 있고,
    상기 전력 공급 노드는 제3 도전성 층의 제3 금속 라인의 일부 및 제4 도전성 층의 제4 금속 라인의 일부를 포함하며, 상기 제3 도전성 층은 상기 제2 도전성 층보다 상부에 있고, 상기 제4 도전성 층은 상기 제3 도전성 층보다 상부에 있고,
    상기 제2 도전성 층은 상기 제3 도전성 층의 두께보다 더 두꺼운 두께를 가지고,
    상기 제4 도전성 층은 상기 제2 도전성 층의 두께와 같거나 더 두꺼운 두께를 갖는 것인, 어레이 셀.
  10. 반도체 칩에 있어서,
    제1 어레이의 셀을 포함하며,
    제1 어레이의 셀의 각 셀은,
    제1 도전성 라인 및 제1 상보형 도전성 라인과,
    제2 도전성 라인과,
    제1 저장 노드, 제1 상보형 저장 노드, 제1 고전원 노드 및 제1 저전원 노드로 구성된 제1 저장 디바이스와,
    상기 제2 도전성 라인에서의 제1 신호에 응답하여 대응하는 제1 도전성 라인 및 제1 상보형 도전성 라인을 대응하는 제1 저장 노드 및 제1 상보형 저장 노드에 연결하도록 구성된 제1 액세스 디바이스 및 제2 액세스 디바이스
    를 포함하며,
    상기 제1 도전성 라인은 제1 도전성 층의 제1 금속 라인의 일부를 포함하며, 상기 제1 상보형 도전성 라인은 상기 제1 도전성 층의 제2 금속 라인의 일부를 포함하며,
    상기 제1 고전원 노드는 상기 제1 도전성 층의 제3 금속 라인의 일부를 포함하며,
    상기 제2 도전성 라인은 제2 도전성 층의 제4 금속 라인의 일부를 포함하며, 상기 제1 도전성 층은 상기 제2 도전성 층의 제1 측부 상에 배치되며,
    상기 제1 저전원 노드는 제3 도전성 층의 제5 금속 라인의 일부를 포함하며, 상기 제3 도전성 층은 상기 제2 도전성 층의 제2 측부 상에 배치되며,
    상기 제2 도전성 층은 상기 제3 도전성 층의 두께보다 더 두꺼운 두께를 가지는 것인 반도체 칩.
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