DE102012108290A1 - Struktur für FinFETs sowie System von SRAM-Zellen und Speicherzelle mit einer solchen Struktur - Google Patents

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Abstract

Ein SRAM-Array ist aus einer Vielzahl aus Gratleitungen gebildeter FinFETs ausgebildet. Jede Gratleitung ist in einem Substrat ausgebildet, wobei ein unterer Abschnitt der Gratleitung von einem Isolationsbereich umgeben ist, und wobei sich ein oberer Abschnitt der Gratleitung oberhalb einer Oberfläche des Isolationsbereiches erstreckt. In einer ersten Querschnittsansicht des SRAM-Arrays weist jede Gratleitung eine rechteckige Form auf. In einer zweiten Querschnittsansicht weisen die Anschlüsse jeder Gratleitung eine angeschrägte Form auf.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie hat aufgrund fortwährender Verbesserungen bei der Integrationsdichte einer Vielfalt elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren, etc.) ein rasches Wachstum erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte in der wiederholten Verringerung der minimalen Bauteilgröße begründet, was es erlaubt, dass mehr Komponenten in einen vorgegebenen Bereich integriert werden können. Die geringere Bauteilgröße kann jedoch zu größeren Leckströmen führen. Da in letzter Zeit das Verlangen nach noch kleineren elektronischen Bauteilen angestiegen ist, ist ein Bedarf entstanden, den Leckstrom bei Halbleiterbauteilen zu verringern.
  • Bei einem komplementären Metalloxidhalbleiter(CMOS)-Feldeffekttransistor (FET) umfassen die aktiven Bereiche einen Drain, eine Source, einen Kanalbereich, der zwischen dem Drain und der Source angebunden ist, und eine Gate auf der Oberseite des Kanals, um den An- und den Auszustand des Kanalbereichs zu steuern. Wenn die Gatespannung eine Grenzspannung überschreitet, wird ein leitender Kanal zwischen dem Drain und der Source ausgebildet. Dies resultiert darin, dass Elektronen oder Löchern ermöglicht wird, sich zwischen dem Drain und der Source zu bewegen. Auf der anderen Seite wird idealerweise der Kanal unterbrochen, und es fließen keine Elektronen oder Löcher zwischen dem Drain und der Source, wenn die Gatespannung geringer als die Grenzspannung ist. Während sich jedoch die Halbleiterbauteile weiter verkleinern, kann die Gate aufgrund des Kurzkanalleckeffektes den Kanalbereich nicht vollständig kontrollieren, insbesondere nicht den Abschnitt des Kanalbereichs, welcher weit entfernt von der Gate angeordnet ist. Daraus resultiert, dass nachdem die Halbleiterbauteile in den unteren Sub-30-Nanometerbereich skaliert worden sind, die entsprechend kurze Gatelänge herkömmlicher Planartransistoren zu der Unfähigkeit der Gate führen kann, den Kanalbereich wesentlich abzuschalten.
  • Mit der Fortentwicklung der Halbleitertechnologien haben sich Fin-Feldeffekttransistoren (FinFETs) als eine wirkungsvolle Alternative herausgestellt, um den Leckstrom in Halbleiterbauteilen weiter zu verringern. Bei einem FinFET erstreckt sich ein aktiver Bereich, der den Drain, den Kanalbereich und die Source umfasst, von der Oberfläche des Halbleitersubstrats, auf welchem der FinFET angeordnet ist, nach oben. Der aktive Bereich des FinFET ist entsprechend einer Rippe in der Querschnittsansicht rechteckig geformt. Zusätzlich umschließt die Gatestruktur des FinFET den aktiven Bereich an drei Seiten wie ein umgekehrtes U. Daraus resultiert, dass die Steuerung des Kanals durch die Gatestruktur stabiler geworden ist. Der Kurzkanalleckeffekt herkömmlicher planarer Transistoren wurde verringert. Somit kann die Gatestruktur den Kanal besser steuern, wenn der FinFET ausgeschaltet ist, um den Leckstrom zu verringern.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung stellt eine Vorrichtung gemäß dem unabhängigen Anspruch 1 bereit, die aufweist:
    einen Isolationsbereich, der in einem Substrat ausgebildet ist;
    eine Gratleitung, die in dem Substrat ausgebildet ist, wobei die Gratleitung mittels einer ersten Gate-Elektrodenstruktur ummantelt ist, um einen ersten Transistor auszubilden, wobei ein Ende der Gratleitung eine angeschrägte Form aufweist, und wobei die Gratleitung einen Kanal aufweist, der zwischen einem ersten Drain/Source-Bereich und einem zweiten Drain/Source-Bereich des ersten Transistors verbunden ist; und
    eine zweite Gate-Elektrode, die die Gratleitung ummantelt, um einen Dummy-Transistor auszubilden.
    • 1. Vorteilhafte Ausführungsformen der Vorrichtung sind in den abhängigen Ansprüchen 2–6 angegeben.
    • 2. Die vorliegende Erfindung stellt weiterhin ein System gemäß dem unabhängigen Anspruch 7 bereit, das aufweist: eine erste durchgängige Gratleitung, welche von einem ersten Pass-Gate-Transistor und einem ersten Pull-Down-Transistor einer ersten Speicherzelle sowie einem dritten Pass-Gate-Transistor und einem dritten Pull-Down-Transistor einer zweiten Speicherzelle geteilt werden; eine zweite durchgängige Gratleitung, die von einem zweiten Pass-Gate-Transistor und einem zweiten Pull-Down-Transistor der ersten Speicherzelle sowie einem vierten Pass-Gate-Transistor und einem vierten Pull-Down-Transistor der zweiten Speicherzelle geteilt wird; eine Vielzahl unterbrochener Gratleitungen für einen Pull-Up-Transistor der ersten Speicherzelle und der zweiten Speicherzelle, und wobei die unterbrochene Gratleitung von einer ersten Gate-Elektrodenstruktur ummantelt ist, um einen Pull-Up-Transistor auszubilden; und wobei ein Ende der unterbrochenen Gratleitung eine angeschrägte Form aufweist; und eine zweite Gate-Elektrode, welche die unterbrochene Gratleitung ummantelt, um einen Dummy-Transistor auszubilden.
    • 3. Vorzugsweise ist ein erstes Ende der unterbrochenen Gratleitung mit einem Spannungspotential verbunden; und ein zweites Ende der unterbrochenen Gratleitung ist in der zweiten Gate-Elektrode eingebettet.
    • 4. Besonders bevorzugt weist die Gratleitung einen unteren Innenwinkel auf, der in einer ersten Querschnittsansicht mehr als 86° beträgt; und das erste Ende sowie das zweite Ende der Gratleitung weisen einen unteren Innenwinkel auf, der in einer zweiten Querschnittsansicht weniger als 83° beträgt.
    • 5. Bei einer Ausführungsform des Systems umfasst die erste Querschnittsansicht eine erste Tiefe; und die zweite Querschnittsansicht umfasst eine zweite Tiefe, wobei die erste Tiefe dem 1,3-fachen der zweiten Tiefe entspricht.
    • 6. Bei einer weiteren Ausführungsform des Systems umfasst die erste Querschnittsansicht eine erste Tiefe und eine zweite Tiefe; und die zweite Querschnittsansicht umfasst eine dritte Tiefe. Vorzugsweise entspricht die zweite Tiefe dem 2-fachen der ersten Tiefe; und die zweite Tiefe entspricht dem 1,3-fachen der dritten Tiefe.
    • 7. Die vorliegende Erfindung stellt darüber hinaus eine Speicherzelle gemäß dem unabhängigen Anspruch 9 bereit, die aufweist: einen ersten Inverter, der einen ersten p-Typ-Transistor (PU) mit einer zweistufigen Gratstruktur und einen ersten n-Typ-Transistor (PD) mit der zweistufigen Gratstruktur aufweist, wobei der erste PU mit dem ersten PD in Reihe verbunden ist; einen zweiten Inverter, der mit dem ersten Inverter über Kreuz verbunden ist und einen zweiten PU mit der zweistufigen Gratstruktur sowie einen zweiten PD mit der zweistufigen Gratstruktur aufweist, wobei der zweite PU mit dem zweiten PD in Serie verbunden ist; einen ersten Pass-Gate-Transistor, der die zweistufige Gratstruktur aufweist, wobei der erste Pass-Gate-Transistor zwischen dem ersten Inverter und einer ersten Bitleitung verbunden ist; einen zweiten Pass-Gate-Transistor, der die zweite Gratstruktur aufweist, wobei der zweite Pass-Gate-Transistor zwischen dem zweiten Inverter und einer zweiten Bitleitung verbunden ist; ein erstes Dummybauteil, das mit dem ersten Inverter verbunden ist; und ein zweites Dummybauteil, das mit dem zweiten Inverter verbunden ist.
    • 8. Vorzugsweise ist der erste Pass-Gate-Transistor auf einer ersten durchgängigen Gratleitung ausgebildet; der erste PD ist auf der ersten durchgängigen Gratleitung ausgebildet; der erste PU ist auf einer ersten unterbrochenen Gratleitung ausgebildet, der zweite PU ist auf einer zweiten unterbrochenen Gratleitung ausgebildet; der zweite Pass-Gate-Transistor ist auf einer zweiten durchgängigen Gratleitung ausgebildet; und der zweite PD ist auf der zweiten durchgängigen Gratleitung ausgebildet.
    • 9. Besonders bevorzugt wird die unterbrochene Gratleitung von einer ersten Gate-Elektrodenstruktur ummantelt, um den PU-Transistor auszubilden; ein Ende der unterbrochenen Gratleitung weist eine angeschrägte Form auf; und eine zweite Gate-Elektrode ummantelt die unterbrochene Gratleitung, um einen Dummy-Transistor auszubilden.
    • 10. Bei einer Ausführungsform der Speicherzelle sind eine Source des Dummy-Transistors und ein Gate des Dummy-Transistors miteinander verbunden.
    • 11. Bei einer weiteren Ausführungsform der Speicherzelle weist die angeschrägte Form einen unteren Innenwinkel auf, der mehr als 86° beträgt; und die unterbrochene Gratleitung weist in einer Querschnittsansicht einen unteren Innenwinkel auf, der weniger als 83° beträgt.
    • 12. In noch einer weiteren Ausführungsform der Speicherzelle sind eine Source des Dummy-Transistors und eine Gate des Dummy-Transistors über einen Kuppenkontakt miteinander verbunden.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Für ein umfassenderes Verständnis der vorliegenden Offenbarung und deren Vorteile wird nunmehr Bezug auf die nachstehende Beschreibung genommen, welche in Verbindung mit den begleitenden Figuren herangezogen wird, wobei:
  • 1 ein Layoutdiagramm eines Halbleiterbauteils mit einer Vielzahl FinFET-Transistoren gemäß einer Ausführungsform veranschaulicht;
  • 2 eine Querschnittsansicht des Halbleiterbauteils gemäß 1 entlang der in 1 dargestellten Strichlinie A-A' veranschaulicht;
  • 3 eine Querschnittsansicht des Halbleiterbauteils gemäß 1 entlang der in 1 gezeigten Linie B-B' veranschaulicht;
  • 4 ein Layoutdiagramm eines FinFET-Transistorarrays gemäß einer Ausführungsform veranschaulicht;
  • 5 ein Layoutdiagramm eines FinFET-Transistorarrays gemäß einer anderen Ausführungsform veranschaulicht;
  • 6 eine Querschnittsansicht des Halbleiterbauteils gemäß 5 entlang der Linie C-C' gemäß 5 veranschaulicht;
  • 7 ein Schaltdiagramm einer sechs Transistoren (6T) aufweisenden SRAM-Zelle gemäß einer Ausführungsform veranschaulicht;
  • 8 ein Layoutdiagramm zweier angrenzender SRAM-Zellen gemäß einer Ausführungsform veranschaulicht;
  • 9 zusätzlich eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten gestrichelten Linie D-D' veranschaulicht;
  • 10 eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten gestrichelten Linie E-E' veranschaulicht;
  • 11 eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie D-D' gemäß einer Ausführungsform veranschaulicht;
  • 12 eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie E-E' veranschaulicht;
  • 13 ein Schaltdiagramm einer Single-Board-SRAM-Bit-Zelle gemäß einer Ausführungsform veranschaulicht;
  • 14 einen äquivalenten Schaltkreis der in 13 gezeigten SRAM-Zelle veranschaulicht;
  • 15 ein Schaltdiagramm eines SRAM-Arrays, welches eine Spalte und zwei Reihen aufweist, gemäß einer Ausführungsform veranschaulicht;
  • 16 ein Layoutdiagramm der in 13 gezeigten SRAM-Zelle veranschaulicht;
  • 17 ein Layoutdiagramm eines SRAM-Arrays aus zwei Reihen und zwei Spalten gemäß einer Ausführungsform veranschaulicht;
  • 18 eine Querschnittsansicht der SRAM-Zelle entlang der in 17 gezeigten Strichlinie F-F' veranschaulicht;
  • 19 ein Layoutdiagramm der in 13 gezeigten SRAM-Zelle gemäß einer weiteren Ausführungsform veranschaulicht;
  • 20 ein Layoutdiagramm eines SRAM-Arrays, das zwei Reihen und zwei Spalten aufweist, gemäß einer anderen Ausführungsform veranschaulicht;
  • 21 ein Layoutdiagramm einer SRAM-Zelle gemäß einer Ausführungsform veranschaulicht;
  • 22 ein Layoutdiagramm einer SRAM-Zelle gemäß einer anderen Ausführungsform veranschaulicht; und
  • 23 ein Layoutdiagramm einer SRAM-Zelle gemäß noch einer anderen Ausführungsform veranschaulicht.
  • Übereinstimmende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich grundsätzlich auf entsprechende Bauteile, soweit dies nicht anderweitig angegeben ist. Die Figuren sind derart gezeichnet, dass sie die relevanten Aspekte der verschiedenen Ausführungsformen klar veranschaulichen und sie sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • GENAUE BESCHREIBUNG DER VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
  • Herstellung und Verwendung der vorliegenden Ausführungsformen werden nachstehend im Detail diskutiert. Es sollte jedoch anerkannt werden, dass die vorliegende Offenbarung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die auf einem weiten Gebiet spezifischer Anwendungen umgesetzt werden können. Die diskutierten spezifischen Ausführungsformen dienen lediglich zur Veranschaulichung spezifischer Art und Weisen, um die Ausführungsformen der Offenbarung anzuwenden und beschränken nicht den Umfang der Offenbarung.
  • Die vorliegende Offenbarung wird mit Bezug auf Ausführungsformen in einem bestimmten Zusammenhang beschrieben, nämlich einem Fin-Feldeffekttransistor (FinFET), der an seinen Anschlusselementen eine angeschrägte Form aufweist. Die Ausführungsformen der Offenbarung können dennoch ebenso auf eine Vielfalt von Halbleiterbauteilen angewendet werden. Nachfolgend werden verschiedene Ausführungsformen in Bezug auf die begleitenden Zeichnungen im Detail erläutert.
  • 1 veranschaulicht ein Layoutdiagramm eines Halbleiterbauteils, welches eine Vielzahl FinFET-Transistoren gemäß einer Ausführungsform der Erfindung aufweist. Das Halbleiterbauteil 100 umfasst zwei Abschnitte. Der erste Abschnitt 102 kann über einem n-Wall ausgebildet sein. Der zweite Abschnitt 104 ist über einem p-Wall ausgebildet. Wie der Fachmann ohne weiteres verstehen wird, ist ein Drain/Source-Bereich eines Fin-Transistors grundsätzlich mit einer im Vergleich zu der Dotantart des Walls, in welchem der Drain/Source-Bereich ausgebildet ist, entgegengesetzten Dotantart dotiert. Beispielsweise ist der Drain/Source-Bereich eines Fin-Transistors grundsätzlich p-dotiert, wenn der Wall, in welchem der aktive Bereich ausgebildet ist, ein n-Wall ist.
  • Wie in 1 dargestellt ist, kann das Halbleiterbauteil 100 vier Gatebereiche aufweisen, die sich parallel von links nach rechts über den ersten Abschnitt 102 und den zweiten Abschnitt 104 erstrecken. Das Halbleiterbauteil 100 kann sechs aktive Bereiche aufweisen. Insbesondere weist der erste Abschnitt 102 drei aktive Bereiche auf. Gemäß einer Ausführungsform weisen die aktiven Bereiche des ersten Abschnitts 102 eine gratförmige Struktur auf (nicht gezeigt, jedoch in 2 dargestellt) und erstrecken sich über die Oberfläche des Halbleitersubstrats. Wie in 1 gezeigt ist, sind die aktiven Bereiche parallel ausgebildet. Ebenso weist der zweite Abschnitt 104 drei aktive Bereiche auf. Gemäß einer Ausführungsform weisen die aktiven Bereiche des zweiten Abschnitts 104 eine gratförmige Struktur auf, welche sich über die Oberfläche des Halbleitersubstrats erstreckt. Wie in 1 gezeigt ist, erstrecken sich die Gatebereiche und die aktiven Bereiche orthogonal zueinander. An dem Schnittpunkt eines Gatebereichs und eines aktiven Bereichs ist ein Transistor ausgebildet.
  • Das Halbleiterbauteil kann darüber hinaus verschiedene Kontakte haben, wie den Gatekontakt 122 oder den Gatekontakt 124, die über den Gatebereichen ausgebildet sind. Die Kontakte umfassen die in 1 gezeigten Gatekontakte und können dazu verwendet werden, unterschiedliche aktive Bereiche des Halbleiterbauteils miteinander zu verbinden. Gemäß einer Ausführungsform können die Kontakte irgendein geeignetes leitfähiges Material aufweisen, wie einen dotierten Halbleiter oder ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen.
  • Die 2 veranschaulicht eine Querschnittsansicht des Halbleiterbauteils gemäß 1 entlang der in 1 gezeigten Strichlinie A-A'. Wie in 2 gezeigt ist, können sechs FinFETs über einem Substrat 202 ausgebildet sein. Das Substrat 202 kann ein Siliziumsubstrat sein. Alternativ kann das Substrat 202 andere Halbleitermaterialien wie Germanium, Halbleitermaterialverbindungen wie Silizium-Karbid, Gallium-Arsenid, Indium-Arsenid, Indium-Phosphid und dergleichen aufweisen. Gemäß einer Ausführungsform kann das Substrat 202 eine kristalline Struktur aufweisen. Gemäß einer anderen Ausführungsform kann das Substrat 202 ein Silizium-auf-Nichtleiter(SOI)-Substrat sein.
  • In dem Substrat 202 sind ein n-Wallbereich 212 und ein p-Wallbereich 214 ausgebildet. Wieder mit Bezug auf 1 ist der erste Abschnitt 102 des Halbleiterbauteils 100 über dem n-Wallbereich 212 ausgebildet. Ebenso ist der zweite Abschnitt 104 des Halbleiterbauteils 100 über dem p-Wallbereich 214 ausgebildet. Drei Gratstrukturen 242 sind über dem n-Wall 212 ausgebildet. Wie in 2 gezeigt ist, erstreckt sich jede Gratstruktur von der Oberfläche des n-Walls 212 nach oben. Die Gratstruktur weist in einer Querschnittsansicht eine rechtwinklige Form auf. Zusätzlich ummantelt die Gate-Elektrode 222 jede Gratstruktur an drei Seiten wie ein umgekehrtes U. Es sollte festgehalten werden, dass eine dielektrische Gateschicht zwischen der Gratstruktur und der Gate-Elektrode ausgebildet ist. Es sollte weiter festgehalten werden, dass während 2 die Gratstruktur mit rechtwinkliger Form zeigt, die Seitenwände der Gratstruktur keine vertikale Linie sein dürfen. Die Gratstruktur kann eine trapezförmige Gestalt aufweisen. Gemäß einer Ausführungsform ist der untere Innenwinkel der Trapezform größer als 86°. Ebenso sind drei Gratstrukturen 244 über dem p-Wall 214 ausgebildet. Wie in 2 gezeigt ist, erstreckt sich jede Gratstruktur von der Oberseite des p-Walls 204 nach oben. Die Gratstruktur weist in einer Querschnittsansicht eine rechtwinklige Form auf. Zusätzlich ummantelt die Gate-Elektrode 234 jede Gratstruktur an drei Seiten wie ein umgekehrtes U. Darüber hinaus kann ein Gatekontakt 124 über der Gate-Elektrode 234 angeordnet sein. Wie in 2 gezeigt ist, sind die Gratstrukturen (z. B. die Gratstrukturen 242 und 244) mittels eines Isolationsbereichs 222 teilweise umschlossen. Genauer sind die Bodenabschnitte der Gratstrukturen (z. B. die Bodenabschnitte der Gratstruktur 242) in den Isolationsbereich 222 eingebettet. Gemäß einer Ausführungsform kann der Isolationsbereich 222 unter Verwendung einer Shallow-Trench-Isolation(STI)-Struktur realisiert sein.
  • Die STI-Strukturen (z. B. der Isolationsbereich 222) können unter Verwendung geeigneter Techniken, einschließlich der Fotolithographie und Ätzprozessen hergestellt sein. Insbesondere können die Fotolithographie und die Ätzprozesse das Abscheiden eines gewöhnlich verwendeten Maskenmaterials wie eines Fotolacks über dem Substrat 202, das Belichten des Maskenmaterials entsprechend einem Muster und das Ätzen des Substrats 202 entsprechend dem Muster umfassen. Auf diese Weise kann eine Vielzahl Öffnungen ausgebildet werden. Die Öffnungen werden daraufhin mit dielektrischen Materialien aufgefüllt, um die STI-Strukturen (z. B. die Isolationsbereiche 222) auszubilden. Ein chemisch/mechanischer Polierprozess (CMP) wird daraufhin angewendet, um überschüssige Anteile des dielektrischen Materials zu entfernen, wobei die verbleibenden Anteile den Isolationsbereich darstellen.
  • 3 veranschaulicht eine Querschnittsansicht des Halbleiterbauteils gemäß 1 entlang der in 1 gezeigten Linie P-P'. In 3 sind die Gatestrukturen 312 und 314 in der Gratlinie 306 ausgebildet. Die Gatestrukturen 312 und 314 können jeweils ein Gatedielektrikum, eine Gate-Elektrode und dielektrische Seitenwandabstandshalter umfassen. Das Gatedielektrikum und die Gate-Elektrode können durch das aufeinanderfolgende Abscheiden einer dielektrischen Schicht und einer Elektrodenschicht auf dem Substrat 202 und durch Ätzen der Schichten zu dem strukturierten Gatedielektrikum und der strukturierten Gate-Elektrode ausgebildet werden. Eine dielektrische Schicht kann daraufhin konform abgeschieden und geätzt werden, um die dielektrischen Seitenwandabstandshalter auszubilden. Der Fachmann wird ohne weiteres erkennen, welche Materialien und Prozesse für das Ausbilden dieser Komponenten geeignet sind.
  • Die 3 veranschaulicht weiterhin zwei andere Gatestrukturen 316 und 318, die teilweise über der Gratlinie 306 ausgebildet sind. Mit anderen Worten sind die Anschlusselemente der Gratlinie 306 in die Gatestruktur 316 bzw. 318 eingebettet. Wieder mit Bezug auf 1 ist das Ende der Gratlinie durch den Gatebereich von vier Seiten ummantelt. Wie es in 1 gezeigt ist, ist das Ende der Gratlinie in den Gatebereich eingebettet. Die Querschnittsansicht zeigt, dass die Anschlusselemente der eingebetteten Gratlinie eine angeschrägte Form aufweisen. Genauer gesagt, beträgt in der Querschnittsansicht gemäß 3 der untere Innenwinkel der angeschrägten Form weniger als 83°.
  • In 3 sind Drain/Source-Bereiche 322 ausgebildet. Die Drain/Source-Bereiche 322 können durch das Ätzen von Öffnungen in den Drain/Source-Bereichen des Grates 306 und durch epitaktisches Aufwachsen der Drain/Source-Bereiche 322 ausgebildet werden. Die Drain/Source-Bereiche 322 können z. B. Silizium-Germanium (SiGe) für einen p-Typ-Transistor oder Silizium-Karbon (SiC) für einen n-Typ-Transistor aufweisen, obwohl auch andere Materialien verwendet werden können.
  • Gemäß einer Ausführungsform ist der FinFET ein p-Typ-Transistor, wobei ein epitaktisch aufgewachsenes Material der Drain/Source-Bereiche 322 aus einer Gruppe bestehend aus SiGe, SiGeC, Ge, Si, III–V-Halbleiterverbindungsmaterialien und irgendwelchen Kombinationen dieser ausgewählt ist. Auf der anderen Seite ist, wenn der FinFET ein n-Typ-Transistor ist, ein epitaktisch aufgewachsenes Material der Drain/Source-Bereiche 322 aus einer Gruppe bestehend aus SiP, SiC, SiPC, Si, III–V-Halbleitermaterialverbindungen und irgendwelchen Kombinationen dieser ausgewählt.
  • Die Drain/Source-Bereiche 322 können nach dem epitaktischen Aufwachsen oder in-situ während des Wachstums dotiert werden. Nachdem die Drain/Source-Bereiche 322 ausgebildet sind, werden zusätzliche Seitenwandabstandshalter auf den Seitenwänden der Gatestrukturen (z. B. der Gatestruktur 312) ausgebildet. Die Abstandshalter können durch konformes Abscheiden einer dielektrischen Schicht über dem Substrat 202 und durch Ätzen ausgebildet sein.
  • Das Halbleiterbauteil kann darüber hinaus eine dielektrische Zwischenschicht (nicht dargestellt) aufweisen, die über dem Substrat 202 und dem Grat 306 ausgebildet ist. Die dielektrische Zwischenschicht wird zu einer Oberfläche der Gatestrukturen planarisiert, beispielsweise mittels chemisch-mechanischem Polieren (CMP). Kontaktöffnungen werden geätzt und ein leitendes Material wird in den Kontaktöffnungen und über der dielektrischen Zwischenschicht abgeschieden.
  • Das leitfähige Material wird zu einer Oberfläche der dielektrischen Zwischenschicht planarisiert, beispielsweise mittels chemisch-mechanischem Polieren (CMP), wobei leitfähiges Material in den Kontaktöffnungen zurückbleibt, um Kontakte 332 auszubilden. Das Ätzen und das Abscheiden kann durch irgendeinen geeigneten Ätz- bzw. Abscheideprozess realisiert sein.
  • Die Kontakte 332 können irgendein geeignetes leitfähiges Material aufweisen, wie einen dotierten Halbleiter oder ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Darüber hinaus kann eine Sperrschicht (nicht dargestellt) zwischen dem leitfähigen Material und der dielektrischen Zwischenschicht ausgebildet sein, wobei eine Ätzbegrenzungsschicht (nicht dargestellt) über dem Substrat 202 unterhalb der dielektrischen Zwischenschicht ausgebildet sein kann. Der Fachmann wird ohne weiteres geeignete Prozesse und Materialien finden, die für die Ausbildung dieser Komponenten verwendet werden.
  • Eine vorteilhafte Eigenschaft des Vorliegens eines angeschrägt geformten Gratanschlusskontaktes besteht darin, dass der Gratanschlusskontakt mit der angeschrägten Form dabei hilft, das elektrische Feld zwischen dem Gratende und der Dummy-Gate-Elektrode (beispielsweise dem Gate 316 und 318) zu verringern. Daraus resultiert, dass der FinFET einheitliche Eigenschaften aufweist, und derartig einheitliche Eigenschaften helfen dabei, die Geschwindigkeit und Funktionalität des FinFET zu verbessern.
  • Die 4 veranschaulicht ein Layoutdiagramm eines FinFET-Transistorarrays gemäß einer Ausführungsform. Das FinFET-Transistorarray 400 umfasst zwei Transistorzellen, nämlich die Transistorzelle 402 und die Transistorzelle 404. Jede Transistorzelle gemäß 4 ist ähnlich zu einem Halbleiterbauteil 100, wie es in 1 gezeigt ist, so dass dies hier nicht im Einzelnen diskutiert wird. Es sollte festgehalten werden, dass die Gratlinien in 4 sich nicht ununterbrochen zwischen den angrenzenden Transistorzellen erstrecken. Um die Isolation zwischen verschiedenen FinFET-Transistoren weiter zu verbessern, erstrecken sich die Gratlinien nicht bis in die angrenzende Transistorzelle hinein. Stattdessen endet die Gratlinie bei den Dummygates (beispielsweise den Dummygates 412, 414, 416 und 418).
  • Es sollte darüber hinaus festgehalten werden, dass die Dummygates (beispielsweise die Dummygates 412, 414, 416 und 418) mit Masse verbunden sein können, wenn eine Gratlinie einen n-Typ-Transistor auf einem p-Wall ausbildet. Auf der anderen Seite können die Dummygates mit einem Hochvoltpotential verbunden sein, wenn eine Gratlinie einen p-Typ-Transistor auf einem n-Wall bildet.
  • Die 5 veranschaulicht ein Layoutdiagramm eines FinFET-Transistorarrays gemäß einer anderen Ausführungsform. Das FinFET-Transistorarray umfasst zwei Transistorzellen, nämlich die Transistorzelle 502 und die Transistorzelle 504. Jede Transistorzelle gemäß 5 endet in der Transistorzelle, die in 4 gezeigt ist, davon abgesehen, dass das Ende der Gratlinie jeder Transistorzelle nicht in die Dummygate eingebettet ist. Stattdessen erstreckt sich die Gratlinie außerhalb des Gatebereichs und bildet einen freien Knotenpunkt. Im Vergleich zu der in 1 gezeigten Gratlinie hilft die Gratlinienstruktur, die in 5 gezeigt ist, dabei, das Gate-Dielectric-Breakdown-Problem zu vermeiden. Daraus resultiert, dass die Zuverlässigkeit des FinFET verbessert ist.
  • Die 6 veranschaulicht eine Querschnittsansicht des Halbleiterbauteils gemäß 5 entlang der Linie C-C' gemäß 5. Die Querschnittsansicht gemäß 6 ähnelt der Querschnittsansicht gemäß 3, mit dem Unterschied, dass die Anschlusselemente der Gratlinie jeder Transistorzelle nicht in die Dummygate eingebettet sind. Wie in 6 gezeigt ist, weisen die Anschlusselemente der Gratlinie (z. B. die Anschlusselemente 612, 614 und 616) eine angeschrägte Form auf. Darüber hinaus sind die Gatestrukturen (z. B. die Gatestrukturen 622, 624, 626 und 628) nicht auf den Seitenwänden der Gratlinien ausgebildet. Stattdessen sind die Gatestrukturen über der Oberseite der Gratlinien ausgebildet. Die 7 veranschaulicht ein Schaltdiagramm einer sechs Transistoren (6T) aufweisenden SRAM-Zelle gemäß einer Ausführungsform. Die SRAM-Zelle 700 weist einen ersten Inverter, der von einem Pull-Up-p-Typ-Metalloxidhalbleiter(PMOS)-Transistor PU1 und einem Pull-Down-n-Typ-Metalloxidhalbleiter(NMOS)-Transistor PD1 gebildet ist, auf. Die SRAM-Zelle 700 weist weiterhin einen zweiten Inverter auf, der von einem Pull-Up-PMOS-Transistor PU2 und einem Pull-Down-NMOS-Transistor PD2 gebildet ist. Darüber hinaus sind der erste und der zweite Inverter zwischen einer Spannungsbusleitung VCC und einem Massepotential VSS verbunden.
  • Wie in 7 gezeigt ist, sind der erste und der zweite Inverter über Kreuz verbunden. D. h., dass der erste Inverter einen Eingang aufweist, der mit dem Ausgang des zweiten Inverters verbunden ist. Ebenso weist der zweite Inverter einen Eingang auf, der mit dem Ausgang des ersten Inverters verbunden ist. Der Ausgang des ersten Inverters wird als Speicherknoten SN bezeichnet. Ebenso wird der Ausgang des zweiten Inverters als Speicherknoten SNB bezeichnet. In einem normalen Betriebsmodus befindet sich der Speicherknoten SN in einem entgegengesetzten Logikzustand wie der Speicherknoten SNB. Durch die Verwendung der zwei über Kreuz verbundenen Inverter kann die SRAM-Zelle 700 die Daten unter Verwendung einer Riegelstruktur (ledged structure) beibehalten, so dass die gespeicherten Daten nicht verlorengehen, ohne dass ein Aktualisierungsablauf angewendet wird.
  • Bei einem SRAM-Array (nicht dargestellt), das die 6T-SRAM-Zellen verwendet, sind die Zellen in Reihen und Spalten angeordnet. Die Spalten des SRAM-Arrays werden mithilfe eines Bitlinienpaares ausgebildet, nämlich einer ersten Bitlinie BL und einer zweiten Bitlinie BLB. Darüber hinaus sind die Zellen des SRAM-Arrays zwischen entsprechenden Bitlinienpaaren angeordnet. Wie in 7 gezeigt ist, ist die SRAM-Zelle 700 zwischen der Bitlinie BL und der Bitlinie BLB angeordnet.
  • Wie in 7 gezeigt ist, weist die SRAM-Zelle 700 weiterhin einen ersten Pass-Gate-Transistor PG1 auf, der zwischen der Bitlinie BL und dem Ausgang des ersten Inverters verbunden ist. Die SRAM-Zelle 700 weist weiterhin einen zweiten Pass-Gate-Transistor PG2 auf, der zwischen der Bitlinie BLB und dem Ausgang des zweiten Inverters verbunden ist. Die Gates des ersten Pass-Gate-Transistors PG1 und des zweiten Pass-Gate-Transistors PG2 sind mit einer Wordline (WL) verbunden.
  • Wie in dem Schaltdiagramm gemäß 7 gezeigt ist, sind die Transistoren PU1 und PU2 p-Typ-Transistoren. Die Transistoren PU1 und PU2 können durch eine Vielfalt von p-Typ-Transistoren, wie planare p-Typ-Feldeffekttransistoren (PFETs), p-Typ-Fin-Feldeffekttransistoren (FinFETs) oder dergleichen ausgeführt sein. Die Transistoren PD1, PD2, PG1 und PG2 sind n-Typ-Transistoren. Die Transistoren PD1, PD2, PG1 und PG2 können mithilfe einer Vielfalt von n-Typ-Transistoren, wie planare n-Typ-Feldeffektransistoren (NFETs), n-Typ-FinFETs oder dergleichen umgesetzt sein.
  • Wenn beim Betrieb die Pass-Gate-Transistoren PG1 und PG2 inaktiv sind, wird die SRAM-Zelle 700 die komplementären Werte an den Speicherknoten SN und SNB auf unbestimmte Zeit beibehalten. Dies ist der Fall, weil jeder Inverter des Paares von über Kreuz verbundenen Invertern den Input des anderen antreibt, wodurch die Spannungen an den Speicherknoten beibehalten werden. Dieser Zustand wird stabil beibehalten, bis die Energiezufuhr von der SRAM entfernt wird, oder bis ein Schreibzyklus durchgeführt wird, der die gespeicherten Daten in den Speicherknoten ändert.
  • Während eines Schreibvorgangs werden die Bitlinien BL und BLB auf entgegengesetzte Werte entsprechend der neuen Daten, die in die SRAM-Zelle 700 geschrieben werden, gesetzt. Beispielsweise kann bei einem SRAM-Schreibvorgang ein logischer Zustand „1”, der in einem Datenriegel der SRAM-Zelle 700 gespeichert ist, zurückgesetzt werden, indem BL auf „0” und BLB auf „1” gesetzt werden. In Erwiderung auf einen Binärcode eines Reihendecoders (nicht dargestellt) wird eine Wortzeile, die mit dem Pass-Gate-Transistor der SRAM-Zelle 700 verbunden ist, vorgegeben, so dass dem Datenriegel vorgegeben wird, mit einem READ-Prozess fortzusetzen.
  • Während eines READ-Prozesses wird über einen aktivierten. Pass-Gate-Transistor PG1 und PG2 eine Bitlinie, die mit dem eine logische „0” speichernden Speicherknoten verbunden ist, auf eine niedrigere Spannung entladen. Währenddessen verbleiben die anderen Bitzeilen bei ihrer vorgeladenen Spannung, weil kein Entladungspfad zwischen den anderen Bitlinien und dem Speicherknoten, der die logische „1” speichert, besteht. Die Differenzialspannung zwischen BL und BLB (ungefähr in einem Bereich zwischen 50 bis 100 mV) wird mit einem Leseverstärker (nicht dargestellt) gemessen. Darüber hinaus verstärkt der Leseverstärker die Differenzspannung und gibt den logischen Status der Speicherzelle über einen Datenpuffer weiter.
  • 8 veranschaulicht ein Layoutdiagramm zweier aneinandergrenzender SRAM-Zellen gemäß einer Ausführungsform. Wie der Fachmann wissen wird, können die Zellenlayouts umgedreht oder rotiert werden, um höhere Packungsdichten zu ermöglichen, wenn die Zellen (beispielsweise die SRAM-Zellen 802 und 804) zusammen angeordnet sind, um ein Array auszubilden. Häufig können durch das Umdrehen der Zelle entlang einer Zellgrenze oder -achse und durch das Anordnen der umgedrehten Zelle angrenzend an die ursprüngliche Zelle gemeinsame Knoten und Verbindungen miteinander verbunden werden, ohne die Packungsdichte zu erhöhen.
  • Der untere Abschnitt von 8 veranschaulicht ein Layoutdiagramm der in 7 gezeigten SRAM-Zellen gemäß einer Ausführungsform. Wie in 8 gezeigt ist, können darin vier aktive Bereiche vorliegen, von denen jeder mithilfe einer Gratleitung ausgebildet ist. Die aktiven Bereiche erstrecken sich in einer in 8 gezeigten y-Richtung parallel über die Breite der SRAM-Zelle 802. Der untere Abschnitt von 8 veranschaulicht weiterhin vier Gatebereiche. Die Gatebereiche erstrecken sich in einer in 8 gezeigten x-Richtung parallel entlang der Länge der SRAM-Zelle 802. Darüber hinaus erstrecken sich die Gratleitungen in dem Layoutdiagramm orthogonal zu den Gatebereichen. Ein Transistor ist an einer Schnittstelle einer Gratleitung und einem Gatebereich ausgebildet. Wie in 8 gezeigt ist, sind Gate-Transistoren der SRAM-Zelle an verschiedenen Schnittpunkten ausgebildet. Beispielsweise ist der erste Pass-Gate-Transistor PG1 an dem Schnittpunkt zwischen der ersten Gratleitung und dem mit PG1 bezeichneten Gatebereich ausgebildet.
  • Zwei vertikale Strichlinien, welche die SRAM-Zelle 802 unterteilen, kennzeichnen Grenzen zwischen einem p-Typ-Wall in dem Substrat und einem n-Typ-Wall in dem Substrat, in welchem entsprechende Fin-Transistoren ausgebildet sind. Wie der Fachmann ohne weiteres verstehen wird, ist ein Drain/Source-Bereich eines Fin-Transistors grundsätzlich mit einem entgegengesetzten Dotant im Vergleich zu dem Dotant des Walls, in welchem der Drain/Source-Bereich ausgebildet ist, dotiert. Beispielsweise ist ein Source/Drain-Bereich eines Fin-Transistors grundsätzlich p-dotiert, wenn der Wall, in welchem der aktive Bereich ausgebildet ist, ein n-Typ-Wall ist.
  • Wie in 8 gezeigt ist, sind die aktiven Bereiche der Transistoren PG1 und PD1 in einem p-Wall ausgebildet. Daraus resultiert, dass diese Transistoren n-Typ-Transistoren sind. Die aktiven Bereiche der Transistoren PU1 und PU2 sind in einem n-Typ-Wall ausgebildet. Daraus folgt, dass diese Transistoren p-Typ-Transistoren sind. Die aktiven Bereiche der Transistoren PD2 und PG2 sind in einem p-Typ-Wall ausgebildet. Auf ähnliche Weise sind diese Transistoren n-Typ-Transistoren.
  • Wie in 8 gezeigt ist, wird ein einziger Gatebereich als Gate der Transistoren PG1 und PU1 verwendet. Ein anderer einzelner Gatebereich wird als Gate der Transistoren PG2 und PU2 verwendet. Auf diese Weise ist jeder einzelne Gatebereich mit dem Gate der entsprechenden zwei Transistoren elektrisch verbunden. In 8 ist ein einzelner Gatebereich dem Pass-Gate-Transistor PG1 zugeordnet. Ein anderer einzelner Gatebereich ist dem Pass-Gate-Transistor PG2 zugeordnet. Der Fachmann wird jedoch feststellen, dass der einzelne Gatebereich, der dem Pass-Gate-Transistor PG1 zugeordnet ist, sich über eine Zellengrenze hinaus erstrecken kann, so dass er sich den Gatebereich mit einer angrenzenden SRAM-Zelle (nicht dargestellt) (unv.), entsprechend dem Gatebereich für den Pass-Gate-Transistor PG2, teilen kann.
  • Verschiedene Kontaktierungen und ihre entsprechenden Durchkontaktierungen für die Bindung untereinander können angewendet werden, um die Komponenten in der SRAM-Zelle 820 zu verbinden. Ein Word-Leitungskontakt WL kann über eine Durchkontaktierung und einen Gatekontakt mit dem Gate des Pass-Gate-Transistors PG1 verbunden werden, und ein anderer Word-Leitungskontakt WL ist mit dem Gate des Pass-Gate-Transistors PG2 verbunden. Ebenso ist ein Bit-Leitungskontakt BL mit dem Drain des Pass-Gate-Transistors PG1 verbunden und ein komplementärer Bit-Leitungskontakt BLB ist mit dem Drain des Pass-Gate-Transistors PG2 verbunden.
  • Ein Energiequellenkontakt VCC ist mit der Source des Pull-Up-Transistors PU1 verbunden, wobei ein anderer Energiequellenkontakt VCC mit der Source des Pull-Up-Transistors PU2 verbunden ist. Ein Erdungskontakt VSS ist mit der Source des Pull-Down-Transistors PD1 verbunden, wobei ein anderer Erdungskontakt VSS mit der Source des Pull-Down-Transistors PD2 verbunden ist. Ein Speicherknotenkontakt SN verbindet die Source des Transistors PG1 und die Drains der Transistoren PD1 und PU1. Ein weiterer Speicherknotenkontakt SNB verbindet die Source des Transistors PG2 mit den Drains der Transistoren PD2 und PU2.
  • Die SRAM-Zelle 804 ist eine Duplikatzelle, jedoch gedreht um die X-Achse am oberen Ende der SRAM-Zelle 802. Die gemeinsamen Bauelemente BL, VCC und VSS sind miteinander verbunden, um Platz zu sparen. Somit passen die zwei Zellen in einen Raum, der kleiner als das Zweifache des Zellgrenzenbereichs ist. Die N-Wälle sind miteinander verbunden und erstrecken sich in Y-Richtung, ebenso wie die P-Wälle.
  • Die 8 veranschaulicht weiterhin den p-Wall-Bereich, wobei sich zwei aneinandergrenzende SRAM-Zellen eine durchgängige Gratleitung teilen. Im Gegensatz dazu wird in dem n-Wallbereich eine unterbrochene Gratleitung verwendet, um die Transistoren auszubilden. Beispielsweise werden der PU1 der SRAM-Zelle 802 und der PU1 der SRAM-Zelle 804 durch zwei unterschiedliche Gratleitungen ausgebildet. Genauer wird in der SRAM-Zelle 802 der PU1 an dem Schnittpunkt zwischen einer unterbrochenen Gratleitung und ihrem entsprechenden Gatebereich ausgebildet. Ein erster Drain/Source-Bereich des PU1 ist über einen Kontakt mit VCC verbunden. Ein zweiter Drain/Source-Bereich des PU1 ist mit dem Speicherknoten SN verbunden.
  • 9 veranschaulicht weiterhin eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie D-D'. Wie in. 9 gezeigt ist, zeigt die Querschnittsansicht der Gratleitung 814, dass jede Gratleitung (z. B. die Gratleitung PD, Dummy, PU und PG) eine rechtwinklige Form aufweist. Der obere Abschnitt des Grats erstreckt sich über die Oberseite des Isolationsbereichs 812. Darüber hinaus ummanteln die Gatebereiche die oberen Abschnitte der Gratleitungen entlang dreier Seiten. Daraus resultiert, dass die Gatestruktur den Kanal besser steuern kann, um den Leckstrom zu verringern.
  • Es sollte festgehalten werden, dass, während 9 zeigt, dass jede Gratleitung in einer Querschnittsansicht eine rechtwinklige Form aufweist, aufgrund von Schwankungen beim Betrieb oder bei der Verarbeitung, die Gratleitung eine geringfügig abweichende Form, etwa die Form eines Trapezes, aufweisen kann. Gemäß einer Ausführungsform beträgt der untere Innenwinkel der Trapezform mehr als 86°, wenn die Gratleitung eine Trapezform aufweist. Es sollte weiter festgehalten werden, dass die Höhe der in 9 gezeigten Gratleitungen als eine erste STI-Tiefe vorgegeben ist. Die genaue Definition der ersten STI-Tiefe wird mit Bezug auf 10 weiter unten beschrieben.
  • 10 veranschaulicht eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie E-E'. Die Querschnittsansicht gemäß 10 ähnelt der Querschnittsansicht gemäß 3, mit der Ausnahme, dass eine Vielzahl Kuppenkontakte verwendet wird, um die Kontakte der Drain/Source-Bereiche und der Dummy-Gatestrukturen zu verbinden. Darüber hinaus ist die Höhe der Gratleitungen als eine zweite STI-Tiefe festgelegt. Gemäß einer Ausführungsform beträgt das Verhältnis zwischen der in 9 gezeigten ersten STI-Tiefe und der in 10 gezeigten zweiten STI-Tiefe ungefähr 1,3.
  • Die 11 veranschaulicht eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie T-T' gemäß einer anderen Ausführungsform. Die Gratleitung wird von zwei Abschnitten ausgebildet. Jeder Grat weist ein oberes Rechteck auf, das auf einem darunterliegenden Trapez aufgesetzt ist. Gemäß einer Ausführungsform beträgt der untere Innenwinkel des Trapezbereichs zwischen ungefähr 86° und ungefähr 90°. Es sollte festgehalten werden, dass die in 11 gezeigte Gratform lediglich ein Beispiel ist, welches den Umfang der Ansprüche nicht über Gebühr einschränken sollte. Der Fachmann wird viele Variationen, Abwandlungen und Modifikationen in Betracht ziehen. So kann beispielsweise aufgrund von Variationen bei der Verarbeitung und dem Betrieb entweder der obere Abschnitt oder der untere Abschnitt eine Form aufweisen, die einem Trapez oder einem Rechteck ähnelt. Der Fachmann wird erkennen, dass eine Gratstruktur, welche geringfügige Abweichungen in der Form aufweist, völlig geeignet ist, um in den Umfang der vorliegenden Offenbarung aufgenommen zu werden.
  • Wie in 11 gezeigt ist, ist die Höhe des oberen Abschnitts der Gratleitung als eine dritte STI-Tiefe vorgegeben. Ebenso ist die Höhe der Gratleitung als eine vierte STI-Tiefe vorgegeben. Gemäß einer Ausführungsform beträgt das Verhältnis zwischen der vierten STI-Tiefe und der dritten STI-Tiefe ungefähr 2. Ein Vorteil eines breiteren unteren Trapezes liegt darin, dass der Wallwiderstand des FinFET verbessert wird, weil die größere Breite des unteren Rechteckes dabei hilft, den Wallwiderstand zu verringern.
  • Gemäß einer Ausführungsform können der obere Abschnitt des oberen Rechtecks und der obere Abschnitt des unteren Trapezes unterschiedliche Dotierungskonzentrationen aufweisen, um eine bessere Transistorgrenzwertfeinabstimmung sowie eine bessere Anti-Durchschlags- und Wallisolation zu erreichen. Beispielsweise kann der obere Abschnitt des Rechtecks eine höhere Dotierungskonzentration als der obere Abschnitt des Rechtecks aufweisen.
  • 12 veranschaulicht eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie E-E'. Die Querschnittsansicht gemäß 12 ist ähnlich zu der Querschnittsansicht in 10, so dass sie hier nicht detaillierter diskutiert wird. Wie in 12 gezeigt ist, ist die Höhe der Gratlinie als eine fünfte STI-Höhe festgelegt. Gemäß einer Ausführungsform beträgt das Verhältnis zwischen der in 11 gezeigten vierten STI-Tiefe und der in 12 gezeigten fünften STI-Tiefe ungefähr 1,3.
  • 13 veranschaulicht ein Schaltdiagramm einer Single-Port-SRAM-Bitzelle gemäß einer Ausführungsform. Die Zelle umfasst Pull-Up-Transistoren PU1 und PU2, Pull-Down-Transistoren PD1 und PD2, Pass-Gate-Transistoren PG1 und PG2, und Dummy-Transistoren Dummy-1 und Dummy-2. Wie in dem Schaltdiagramm gezeigt ist, sind die Transistoren PU1, PU2, IS1 und IS2 p-Typ-Transistoren, wie planare p-Typ-Feldeffekttransistoren (PFETs) oder p-Typ-Fin-Feldeffekttransistoren (FinFETs), und die Transistoren PG1, PG2, PD1 und PD2 sind n-Typ-Transistoren, wie planare n-Typ-Feldeffekttransistoren (NFETs) oder n-Typ-FinFETs.
  • Die Drains der Pull-Up-Transistoren PU1 und Pull-Down-Transistoren PD1 sowie die Drains der Pull-Up-Transistoren PU2 und Pull-Down-Transistoren PD2 sind miteinander verbunden. Die Transistoren PU1 und PD1 sind über Kreuz mit den Transistoren PU2 und PD2 verbunden, um einen Datenriegel auszubilden. Die Gates der Transistoren PU1 und PD1 sind ebenso wie die Drains der Transistoren PU2 und PD2 miteinander verbunden, wobei die Gates der Transistoren PU2 und PD2 miteinander und mit den Drains der Transistoren PU1 und PD2 verbunden sind. Die Sources der Pull-Up-Transistoren PU1 und PU2 sind mit der Spannungsversorgung Vdd verbunden, und die Sources der Pull-Down-Transistoren PD1 und PD2 sind mit einer Erdspannung Vss verbunden.
  • Der Speicherknoten N1 des Datenriegels ist mit der Bitleitung BL über den Pass-Gate-Transistor PG1 verbunden, und der Speicherknoten N2 ist an die komplementäre Bitleitung BLB über den Pass-Gate-Transistor PG2 verbunden. Die Speicherknoten N1 und N2 sind komplementäre Knoten, welche häufig auf entgegengesetzten logischen Niveaus vorliegen (Logisch hoch oder logisch niedrig). Die Gates der Pass-Gate-Transistoren PG1 und PG2 sind an eine Word-Leitung WL angebunden. Die Source und das Gate des Dummy-Transistors Dummy-1 sind miteinander und mit dem Speicherknoten N1 verbunden, und die Source und das Gate des Dummy-Transistors Dummy-2 sind miteinander und mit dem Speicherknoten N2 verbunden. Die Drains der Dummy-Transistoren Dummy-1 und Dummy-2 werden als potenzialfrei („floating”) bezeichnet, können jedoch in aneinandergrenzenden Zellen mit entsprechenden Dummy-Transistoren verbunden sein.
  • 14 veranschaulicht einen zu der in 13 gezeigten SRAM-Zelle äquivalenten Schaltkreis. Die in 13 gezeigten über Kreuz verbundenen Inverter können durch zwei Inverter ersetzt werden. Wie in 14 gezeigt ist, ist der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters verbunden. Ebenso ist der Ausgang des zweiten Inverters mit dem Eingang des ersten Inverters verbunden. Auf diese Weise kann ein logischer Zustand der SRAM-Zelle zuverlässig aufrechterhalten werden.
  • 15 veranschaulicht ein Schaltdiagramm gemäß einer Ausführungsform, das eine Spalte und zwei Zeilen aufweist. Das SRAM-Array 1500 umfasst zwei SRAM-Zellen. Jede SRAM-Zelle weist eine Struktur auf, die ähnlich zu der in 14 gezeigten ist, so dass diese zur Vermeidung unnötiger Wiederholungen nicht im Detail diskutiert wird.
  • 16 veranschaulicht ein Layoutdiagramm der in 13 gezeigten SRAM-Zelle. In 16 erstreckt sich ein aktiver Bereich über die Breite der Zelle in einem p-Typ-Wall, um Bestandteile der Transistoren PG1 und PD1 auszubilden, und auf ähnliche Weise erstreckt sich ein weiterer aktiver Bereich über die Breite der Zelle in einem p-Typ-Wall, um Bestandteile der Transistoren PG2 und PD2 auszubilden. Ebenso sind in einem n-Wall PU1 und Dummy-1 an den Schnittpunkten zwischen der ersten Gratleitung und zwei Gatebereichen ausgebildet. Die Source und das Gate von Dummy-1 sind miteinander und mit dem Speicherknoten SN verbunden. Der Drain von Dummy-1 wird als potenzialfrei bezeichnet, er kann jedoch mit entsprechenden Dummy-Transistoren in aneinandergrenzenden Zellen verbunden sein. Auf ähnliche Weise sind PU2 und Dummy-2 an Schnittpunkten zwischen der zweiten Gratleitung und zwei Gatebereichen ausgebildet. Die Source und das Gate von Dummy-2 sind miteinander und mit dem Speicherknoten SNB verbunden. Der Drain von Dummy-2 wird als potenzialfrei bezeichnet, kann jedoch in aneinandergrenzenden Zellen mit entsprechenden Dummy-Transistoren verbunden sein.
  • 17 veranschaulicht ein Layoutdiagramm eines SRAM-Arrays mit zwei Reihen und zwei Spalten gemäß einer Ausführungsform. Jede SRAM-Zelle gemäß 17 ähnelt der in 16 gezeigten SRAM-Zelle 1600, so dass diese hier nicht detaillierter diskutiert wird. Das SRAM-Array 1700 weist zwei Spalten und zwei Reihen mit SRAM-Zellen auf. Wie in 17 gezeigt ist, sind die Dummy-Transistoren in dem SRAM-Array abwechselnd ausgebildet. Insbesondere sind die Dummy-Transistoren in einer SRAM-Zelle symmetrisch zu den Dummy-Transistoren in der an diese angrenzende SRAM-Zelle angeordnet. Mit anderen Worten sind die Dummy-Transistoren in dem SRAM-Array Spiegelbilder entlang einer Begrenzung zwischen den aneinandergrenzenden Zellen.
  • Die 17 veranschaulicht weiterhin, dass Pull-Down-Transistoren und Pass-Gate-Transistoren des SRAM-Arrays mithilfe durchgängiger Gratleitungen ausgebildet sind. Mit anderen Worten erstrecken sich die durchgängigen Gratleitungen durch das Array von SRAM-Zellen hindurch. Eine vorteilhafte Eigenschaft des Vorliegens durchgängiger Gratleitungen besteht darin, dass sich die durchgängigen Gratleitungen über eine Mehrzahl SRAM-Zellen erstrecken können, ohne dabei von einem Isolationsbereich unterbrochen zu werden. Diese Konfiguration kann die Einheitlichkeit eines Arraylayouts verbessern und dadurch Lithografieprobleme vermeiden, welche bei der Ausbildung der aktiven Bereiche, insbesondere der Ausbildung der Grate für FinFET-Aktivbereiche und in kleinen Technikknoten entstehen können.
  • 17 veranschaulicht weiterhin Dummy-Transistoren, die symmetrisch ausgebildet sind. Ein Vorteil von Dummy-Transistoren, die symmetrisch angeordnet sind, besteht darin, dass die Verbindungskapazität an den Bitleitungen von zwei aneinandergrenzenden SRAM-Zellen besser ausgeglichen ist. Eine derartig ausgeglichene Verbindungskapazität hilft dabei, die Geschwindigkeit und Funktionalität eines SRAM-Arrays zu verbessern. Darüber hinaus tragen die Dummy-Transistoren, welche in der in 17 gezeigten symmetrischen Weise angeordnet sind, dazu bei, andere elektrische Eigenschaften des SRAM, wie die Betriebsgeschwindigkeit, die Zellentibereinstimmung, die minimale Betriebsspannung und dergleichen zu verbessern.
  • 18 veranschaulicht eine Querschnittsansicht der SRAM-Zelle entlang der in 17 gezeigten Strichlinie F-F'. Die Querschnittsansicht gemäß 18 ähnelt der Querschnittsansicht gemäß 6, so dass sie hier nicht detaillierter diskutiert wird.
  • Die 19 veranschaulicht ein Layoutdiagramm der in 13 gezeigten SRAM-Zelle gemäß einer anderen Ausführungsform. Das Layoutdiagramm gemäß 19 ähnelt dem von 17, mit der Ausnahme, dass die Transistoren in dem p-Typ-Wall durch zwei aktive Bereiche ausgebildet sind. In 19 erstrecken sich zwei aktive Bereiche über die Breite der Zelle in eifern p-Typ-Wall, um Bestandteile der Transistoren PD1 und PD2 auszubilden, und auf ähnliche Weise erstrecken sich zwei aktive Bereiche über die Breite der Zelle in einem p-Typ-Wall, um Bestandteile der Transistoren PD2 und PG2 auszubilden. Verschiedene Abwandlungen können an den Kontakten und Gates vorgenommen werden, um sich so weit zu erstrecken, dass sie geeignete Bauteile überdecken und/oder kontaktieren. Ein Vorteil des Vorliegens der Transistoren PD1, PG1, PD2 und PG2, welche durch zwei aktive Bereiche ausgebildet sind, liegt darin, dass die Kanalbreite jedes Transistors effektiv verdoppelt werden kann, wodurch die Betriebsfähigkeit jedes Transistors erhöht wird.
  • 20 veranschaulicht ein Layoutdiagramm eines SRAM-Arrays gemäß einer anderen Ausführungsform, welches zwei Reihen und zwei Spalten aufweist. Das Layoutdiagramm des SRAM-Arrays 2000 in 20 ähnelt dem des SRAM-Arrays 1700, das in 17 gezeigt ist, mit der Ausnahme, dass die Transistoren in dem p-Wall durch zwei Gratleitungen ausgebildet sind. Ein Vorteil des Vorliegens von zwei Gratleitungen besteht darin, dass sich die Kanalweite jedes Transistors erhöht, so dass die Funktionalität und die Geschwindigkeit des SRAM-Arrays verbessert werden kann.
  • 21 veranschaulicht ein Layoutdiagramm einer SRAM-Zelle gemäß einer Ausführungsform. Wieder mit Bezug auf 7 kann die SRAM-Zelle 700 eine erste VSS-Leitung, eine zweite VSS-Leitung, eine erste Bitleitung BL, eine zweite Bitleitung BLB und eine Energiezufuhreitung VCC aufweisen. In 21 sind die fünf zuvor beschriebenen Leitungen in einer zweiten Verbindungsschicht M2 ausgebildet. Genauer erstrecken sich diese fünf Leitungen, nämlich die Leitungen VSS1, BL, VCC, BLB und VSS2 parallel entlang der in 21 gezeigten y-Achse.
  • In 7 weist die SRAM-Zelle 700 weiterhin eine erste Word-Leitung und ihre entsprechenden Auflageflächen auf. Wie in 21 gezeigt ist, sind die erste Word-Leitung und die Auflageflächen in der ersten Verbindungsschicht M1 ausgebildet. Darüber hinaus werden eine Vielzahl Durchkontaktierungen Via1 dazu verwendet, um die Schaltkreise der ersten Verbindungsschicht M1 und die Schaltkreise der zweiten Verbindungsschicht M2 miteinander zu verbinden.
  • Die 22 veranschaulicht ein Layoutdiagramm einer SRAM-Zelle gemäß einer anderen Ausführungsform. Das Layoutdiagramm gemäß 22 ähnelt dem von 21, mit der Ausnahme, dass die Auflageflächen, VSS-Leitungen, VDD-Leitungen und Bitleitungen in der ersten Verbindungsschicht M1 ausgebildet sind, und die Word-Leitung in der zweiten Verbindungsschicht M2 ausgebildet ist. Darüber hinaus zeigt die 22, dass eine Vielzahl Durchkontaktierungen Via0 zwischen Kontakten und der ersten Verbindungsschicht M1 ausgebildet sein können.
  • Die 23 veranschaulicht ein Layoutdiagramm einer SRAM-Zelle gemäß noch einer anderen Ausführungsform. Das Layoutdiagramm gemäß 23 ähnelt dem von 22, mit der Ausnahme, dass ein VSS-Energienetz angewendet wird, um die Funktionalität und die Geschwindigkeit der SRAM-Zelle weiter zu verbessern. Wie in 23 gezeigt ist, ist das VSS-Energienetz in der zweiten Verbindungsschicht M2 ausgebildet.
  • Obwohl Ausführungsformen der vorliegenden Offenbarung und ihre Vorteile im Detail beschrieben worden sind, sollte verstanden werden, dass verschiedene Änderungen, Ersetzungen und Abwandlungen hiervon durchgeführt werden können, ohne dass dadurch vom Umfang der Offenbarung, wie sie in den anhängenden Ansprüchen beschrieben ist, abgewichen wird.
  • Darüber hinaus ist nicht beabsichtigt, den Umfang der vorliegenden Anmeldung auf bestimmte Ausführungsformen des Prozesses, der Maschine, der Herstellung, der Zusammensetzung der Materie, der Mittel, der Verfahren und Schritte, die im Anmeldetext beschrieben sind, zu beschränken. Wie der Fachmann ohne weiteres aufgrund der vorliegenden Offenbarung zu schätzen weiß, können Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzung der Materie, Mittel, Verfahren oder Schritte, die bereits existieren oder später erst entwickelt werden, welche im Wesentlichen dieselbe Funktion durchführen oder im Wesentlichen dasselbe Ergebnis wie die entsprechenden hier beschriebenen Ausführungsformen erreichen, entsprechend der vorliegenden Offenbarung verwendet werden. Dementsprechend ist beabsichtigt, dass die anhängenden Ansprüche in ihrem Schutzumfang derartige Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzung der Materie, Mittel, Verfahren oder Schritte mit einschließen.

Claims (10)

  1. Vorrichtung, die aufweist: einen Isolationsbereich, der in einem Substrat ausgebildet ist; eine Gratleitung, die in dem Substrat ausgebildet ist, wobei: die Gratleitung von einer ersten Gate-Elektrodenstruktur ummantelt ist, um einen ersten Transistor auszubilden; und ein Ende der Gratleitung eine angeschrägte Form aufweist, und wobei die Gratleitung aufweist: einen Kanal, der zwischen einem ersten Drain/Source-Bereich und einem zweiten Drain/Source-Bereich des ersten Transistors verbunden ist; und eine zweite Gate-Elektrode, die die Gratleitung ummantelt, um einen Dummy-Transistor auszubilden.
  2. Vorrichtung nach Anspruch 1, bei der das Ende der Gratleitung in der zweiten Gate-Elektrode eingebettet ist.
  3. Vorrichtung nach Anspruch 1, bei der: sich das Ende der Gratleitung außerhalb der zweiten Gate-Elektrode erstreckt, um einen floating node auszubilden, und wobei die zweite Gate-Elektrode darauf ausgelegt ist, dass: die zweite Gate-Elektrode mit Masse verbunden ist, wenn die Gratleitung und die zweite Gate-Elektrode einen n-Typ-Transistor ausbilden; und die zweite Gate-Elektrode an ein Hochspannungspotential angeschlossen ist, wenn die Gratleitung und die zweite Gate-Elektrode einen p-Typ-Transistor ausbilden.
  4. Vorrichtung nach einem der Ansprüche 1–3, bei der der erste Drain/Source-Bereich und der zweite Drain/Source-Bereich und der Kanal einen p-Typ-FinFET ausbilden, und wobei ein epitaktisch aufgewachsenes Material des ersten Drain/Source-Bereiches und des zweiten Drain/Source-Bereiches aus einer Gruppe bestehend aus SiGe, SiGeC, Ge, Si, III–V-Halbleiterverbindungsmaterialien und irgendwelchen Kombinationen dieser ausgewählt ist, oder wobei der erste Drain/Source-Bereich, der zweite Drain/Source-Bereich und der Kanal einen n-Typ-FinFET ausbilden und wobei ein epitaktisch aufgewachsenes Material des ersten Drain/Source-Bereichs und des zweiten Drain/Source-Bereichs aus einer Gruppe bestehend aus SiP, SiC, SiPC, Si, III–V-Halbleiterverbindungsmaterialien und irgendwelchen Kombinationen dieser, ausgewählt ist.
  5. Vorrichtung nach einem der vorangegangenen Ansprüche, bei der der Isolationsbereich eine Shallow-Trench-Isolationsstruktur aufweist.
  6. Vorrichtung nach einem der vorangegangenen Ansprüche, bei der: in einer ersten Querschnittsansicht die Gratleitung einen unteren Innenwinkel von mehr als 86° aufweist, und/oder in einer zweiten Querschnittsansicht das Ende der Gratleitung einen unteren Innenwinkel von weniger als 83° aufweist.
  7. System, das aufweist: eine erste durchgängige Gratleitung, die sich ein erster Pass-Gate-Transistor und ein erster Pull-Down-Transistor einer ersten Speicherzelle sowie ein dritter Pass-Gate-Transistor und ein dritter Pull-Down-Transistor einer zweiten Speicherzelle teilen; eine zweite durchgängige Gratleitung, die sich ein zweiter Pass-Gate-Transistor und ein zweiter Pull-Down-Transistor einer ersten Speicherzelle sowie ein vierter Pass-Gate-Transistor und ein vierter Pull-Down-Transistor der zweiten Speicherzelle teilen; eine Vielzahl unterbrochener Gratleitungen für den Pull-Up-Transistor der ersten Speicherzelle und der zweiten Speicherzelle, und wobei: die unterbrochene Gratleitung von einer ersten Gate-Elektrodenstruktur ummantelt ist, um einen Pull-Up-Transistor auszubilden; wobei ein Ende der unterbrochenen Gratleitung eine angeschrägte Form aufweist; und eine zweite Gate-Elektrode die unterbrochene Gratleitung ummantelt, um einen Dummy-Transistor auszubilden.
  8. System nach Anspruch 7, bei dem: ein erstes Ende der unterbrochenen Gratleitung mit einem Spannungspotential verbunden ist; und ein zweites Ende der unterbrochenen Gratleitung in die zweite Gate-Elektrode eingebettet ist.
  9. Speicherzelle, die aufweist: einen ersten Inverter, der aufweist: einen ersten p-Typ-Transistor (PU), der eine 2-Stufen-Gratstruktur aufweist; und einen ersten n-Typ-Transistor (PD), der die 2-Stufen-Gratstruktur aufweist, wobei der erste PU mit dem ersten PD in Reihe verbunden ist; einen zweiten, mit dem ersten Inverter über Kreuz verbundenen Inverter, der aufweist: einen zweiten PU, der die 2-Stufen-Gratstruktur aufweist; und einen zweiten PD, der die 2-Stufen-Gratstruktur aufweist, wobei der zweite PU mit dem zweiten PD in Serie verbunden ist; einen ersten Pass-Gate-Transistor, der die 2-Stufen-Gratstruktur aufweist, wobei der erste Pass-Gate-Transistor zwischen dem ersten Inverter und einer ersten Bitleitung verbunden ist; einen zweiten Pass-Gate-Transistor, der die 2-Stufen-Gratstruktur aufweist, wobei der zweite Pass-Gate-Transistor zwischen dem zweiten Inverter und einer zweiten Bitleitung verbunden ist; eine erste Dummy-Vorrichtung, die mit dem ersten Inverter verbunden ist; und eine zweite Dummy-Vorrichtung, die mit dem zweiten Inverter verbunden ist.
  10. Speicherzelle nach Anspruch 9, bei der: der erste Pass-Gate-Transistor auf einer ersten durchgängigen Gratleitung ausgebildet ist; der erste PD auf der ersten Gratleitung ausgebildet ist; der erste PU auf einer ersten unterbrochenen Gratleitung ausgebildet ist; der zweite PU auf einer zweiten unterbrochenen Gratleitung ausgebildet ist; der zweite Pass-Gate-Transistor auf einer zweiten durchgängigen Gratleitung ausgebildet ist; und der zweite PD auf der zweiten durchgängigen Gratleitung ausgebildet ist.
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