KR20230049464A - 반도체 메모리 소자 - Google Patents

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KR20230049464A
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김성경
민다혜
정욱진
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삼성전자주식회사
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Abstract

본 발명의 개념에 따른, 반도체 메모리 소자는, 메모리 셀 영역 및 테스트 영역을 포함하는 기판; 상기 메모리 셀 영역 상에 제공되는 활성 패턴; 상기 활성 패턴 상에 제공되는 소스/드레인 패턴; 상기 테스트 영역 상에 제공되는 더미 패턴; 상기 더미 패턴 상에서 제1 방향으로 연장되는 제1 게이트 전극; 상기 더미 패턴 및 상기 제1 게이트 전극과 접촉하는 제1 공유 콘택; 및 상기 제1 공유 콘택 상의 제1 배선층을 포함하되, 상기 제1 배선층은 상기 제1 공유 콘택과 전기적으로 연결되는 제1 테스트 배선을 포함하고, 상기 제1 공유 콘택은, 상기 더미 패턴과 접촉하는 제1 콘택 패턴 및 상기 제1 게이트 전극에 전기적으로 연결되는 제1 게이트 콘택을 포함하며, 상기 제1 게이트 콘택은, 상기 제1 게이트 전극에 접속하는 몸체부, 및 상기 몸체부로부터 상기 제1 콘택 패턴 내로 연장되는 돌출부를 포함하고, 상기 활성 패턴의 상면의 최저 레벨은 상기 더미 패턴의 상면의 최저 레벨보다 낮을 수 있다.

Description

반도체 메모리 소자 {Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 에스램 셀을 포함하는 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 불량 검출이 용이한 반도체 메모리 소자를 제공하는 것에 있다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 메모리 셀 영역 및 테스트 영역을 포함하는 기판; 상기 메모리 셀 영역 상에 제공되는 활성 패턴; 상기 활성 패턴 상에 제공되는 소스/드레인 패턴; 상기 테스트 영역 상에 제공되는 더미 패턴; 상기 더미 패턴 상에서 제1 방향으로 연장되는 제1 게이트 전극; 상기 더미 패턴 및 상기 제1 게이트 전극과 접촉하는 제1 공유 콘택; 및 상기 제1 공유 콘택 상의 제1 배선층을 포함하되, 상기 제1 배선층은 상기 제1 공유 콘택과 전기적으로 연결되는 제1 테스트 배선을 포함하고, 상기 제1 공유 콘택은, 상기 더미 패턴과 접촉하는 제1 콘택 패턴 및 상기 제1 게이트 전극에 전기적으로 연결되는 제1 게이트 콘택을 포함하며, 상기 제1 게이트 콘택은, 상기 제1 게이트 전극에 접속하는 몸체부, 및 상기 몸체부로부터 상기 제1 콘택 패턴 내로 연장되는 돌출부를 포함하고, 상기 활성 패턴의 상면의 최저 레벨은 상기 더미 패턴의 상면의 최저 레벨보다 낮을 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상의 메모리 셀 영역 및 테스트 영역; 상기 테스트 영역 상에 제공되는 더미 패턴; 상기 더미 패턴 상에서 제1 방향으로 연장되는 제1 게이트 전극; 상기 더미 패턴 및 상기 제1 게이트 전극과 접촉하는 제1 공유 콘택; 상기 제1 게이트 전극으로부터 상기 제1 방향에 교차하는 제2 방향으로 이격되는 제2 게이트 전극; 상기 제1 공유 콘택으로부터 상기 제1 방향으로 이격되는 제2 공유 콘택; 및 상기 제1 및 제2 공유 콘택들 상에 제공되어 이들과 접속하는 제1 배선층을 포함하되, 상기 제1 배선층은 상기 제2 방향으로 연장되며 상기 제1 및 제2 공유 콘택들에 각각 전기적으로 연결되는 제1 테스트 배선 및 제2 테스트 배선을 포함하고, 상기 제1 공유 콘택은 상기 더미 패턴과 접촉하는 제1 콘택 패턴 및 상기 제1 게이트 전극에 전기적으로 연결되는 제1 게이트 콘택을 포함하며, 상기 제2 공유 콘택은 상기 더미 패턴과 접촉하는 제2 콘택 패턴 및 상기 제2 게이트 전극에 전기적으로 연결되는 제2 게이트 콘택을 포함하되, 상기 제1 게이트 콘택은, 상기 제1 게이트 전극에 접속하는 제1 몸체부, 및 상기 제1 몸체부로부터 상기 제1 콘택 패턴 내로 연장되는 제1 돌출부를 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 메모리 셀 영역 및 테스트 영역을 포함하는 기판; 상기 메모리 셀 영역 상에 제공되는 활성 패턴; 상기 활성 패턴 상에 제공되는 소스/드레인 패턴; 상기 테스트 영역 상에 제공되는 더미 패턴; 상기 기판 상에 제공되어 상기 활성 패턴 및 상기 더미 패턴 각각의 하부의 측벽을 덮는 소자 분리막, 상기 활성 패턴 및 상기 더미 패턴 각각의 상부는 상기 소자 분리막 위로 돌출되며; 상기 활성 패턴 상에 제공되어 제1 방향으로 연장되는 제1 게이트 전극, 상기 제1 게이트 전극과 상기 소스/드레인 패턴은 상기 제1 방향에 교차하는 제2 방향으로 서로 인접하며; 상기 소스/드레인 패턴 및 상기 제1 게이트 전극에 접속하여 이들을 서로 전기적으로 연결하는 제1 공유 콘택; 상기 더미 패턴 상에서 상기 제1 방향으로 연장되는 제2 게이트 전극; 상기 더미 패턴 및 상기 제2 게이트 전극과 접촉하는 제2 공유 콘택; 상기 제1 및 제2 게이트 전극들 각각의 측벽 상의 게이트 스페이서; 상기 제1 및 제2 게이트 전극들 각각의 상면 상의 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 층간 절연막; 상기 층간 절연막 상에 순차적으로 적층된 제1 배선층, 제2 배선층, 및 제3 배선층을 포함하되, 상기 제1 공유 콘택은, 상기 층간 절연막을 관통하여 상기 소스/드레인 패턴에 전기적으로 연결되는 활성 콘택 및 상기 게이트 캐핑 패턴을 관통하여 제1 게이트 전극에 전기적으로 연결되는 제1 게이트 콘택을 포함하고, 상기 제2 공유 콘택은, 상기 층간 절연막을 관통하여 상기 더미 패턴에 접촉하는 제1 콘택 패턴 및 상기 게이트 캐핑 패턴을 관통하여 제2 게이트 전극에 전기적으로 연결되는 제2 게이트 콘택을 포함하며, 상기 제1 게이트 콘택은, 상기 제1 게이트 전극에 접속하는 제1 몸체부, 및 상기 제1 몸체부로부터 상기 활성 패턴 내로 연장되는 제1 돌출부를 포함하고, 상기 제2 게이트 콘택은, 상기 제2 게이트 전극에 접속하는 제2 몸체부, 및 상기 제2 몸체부로부터 상기 제1 콘택 패턴 내로 연장되는 제2 돌출부를 포함하며, 상기 제1 배선층은 상기 제2 공유 콘택과 전기적으로 연결되어 상기 제2 방향으로 연장되는 제1 테스트 배선을 포함하고, 상기 활성 패턴의 상면의 최저 레벨은 상기 더미 패턴의 상면의 최저 레벨보다 낮을 수 있다.
본 발명에 따르면, 제1 테스트 배선과 제2 테스트 배선 각각에 서로 상이한 전압을 인가하여 그 차이를 점점 증가시키는 전압 램핑(voltage ramping) 방식을 이용하여 쇼트 불량을 비파괴 형식으로 측정할 수 있다. 이에 따라, 반도체 소자의 크기가 작아짐에 따라 발생하는 활성 콘택과 게이트 전극 사이의 쇼트 불량 검출 시간을 줄이고 파괴 분석으로 인한 웨이퍼의 손실을 방지하여 비용을 절감할 수 있다. 결과적으로, 반도체 메모리 소자의 불량 검출이 보다 용이해질 수 있다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 배선층들을 나타낸 사시도이다.
도 3은 도 2의 메모리 셀을 나타낸 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 5a 내지 도 5j는 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선, H-H'선, I-I'선, 및 J-J'선에 따른 단면도들이다.
도 6a는 도 5b의 M 영역을 확대한 단면도이다.
도 6b는 도 6a의 제1 공유 콘택을 간략히 나타낸 사시도이다.
도 7a 내지 도 11h는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 12a 내지 도 12c는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 4의 G-G'선, I-I'선 및 J-J'선에 따른 단면도들이다.
도 13a 내지 도 13c는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 에스램 셀은 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 패스-게이트 트랜지스터(TA1) 및 제2 패스-게이트 트랜지스터(TA2)를 포함할 수 있다. 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들일 수 있다. 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2) 및 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인 및 제1 풀-다운 트랜지스터(TD1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 게이트 및 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 및 제2 풀-다운 트랜지스터(TD2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 게이트 및 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 패스-게이트 트랜지스터(TA1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 패스-게이트 트랜지스터(TA1)의 제2 소스/드레인은 제1 비트 라인(BL1)에 연결될 수 있다. 제2 패스-게이트 트랜지스터(TA2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 패스-게이트 트랜지스터(TA2)의 제2 소스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 에스램 셀이 구현될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 배선층들을 나타낸 사시도이다. 도 3은 도 2의 메모리 셀을 나타낸 평면도이다.
도 2 및 도 3을 참조하면, 기판(100) 상에 메모리 셀(CE)이 제공될 수 있다. 도 3을 참조하면, 메모리 셀(CE)은 2X2로 배열된 제1 내지 제4 비트 셀들(CE1-CE4)을 포함할 수 있다. 각각의 제1 내지 제4 비트 셀들(CE1-CE4)은, 앞서 도 1을 참조하여 설명한 에스램 셀일 수 있다. 대표적으로, 제1 비트 셀(CE1)에 관한 구체적인 구조는 도 4 및 도 5a 내지 도 5e를 참조하여 후술한다. 제2 내지 제4 비트 셀들(CE2, CE3, CE4) 각각은, 제1 비트 셀(CE1)과 대칭 구조를 가질 수 있다.
메모리 셀(CE) 상에 제1 배선층(M1), 제2 배선층(M2) 및 제3 배선층(M3)이 제공될 수 있다. 제1 내지 제3 배선층들(M1, M2, M3)은 순차적으로 적층될 수 있다. 제1 내지 제3 배선층들(M1, M2, M3)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
제1 배선층(M1)은 제2 방향(D2)으로 연장되는 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 전원 라인(VDD)을 포함할 수 있다. 전원 라인(VDD)은 제1 비트 라인(BL1)과 제2 비트 라인(BL2) 사이에 개재될 수 있다. 평면적 관점에서, 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 전원 라인(VDD)은 라인 형태를 가질 수 있다. 전원 라인(VDD)의 제1 방향(D1)으로의 폭은, 제1 및 제2 비트 라인들(BL1, BL2) 각각의 제1 방향(D1)으로의 폭보다 클 수 있다.
제1 배선층(M1)은, 제1 및 제2 비트 라인들(BL1, BL2)에 인접하는 제1 하부 랜딩 패드(LLP1) 및 제2 하부 랜딩 패드(LLP2)를 더 포함할 수 있다. 제1 및 제2 하부 랜딩 패드들(LLP1, LLP2)은 제2 방향(D2)을 따라 배열될 수 있다. 평면적 관점에서, 제1 및 제2 하부 랜딩 패드들(LLP1, LLP2)은 섬 형태(island shape)를 가질 수 있다.
제1 배선층(M1)은, 제1 비트 라인(BL1), 제2 비트 라인(BL2), 전원 라인(VDD), 제1 하부 랜딩 패드(LLP1) 및 제2 하부 랜딩 패드(LLP2) 아래에 각각 제공된 제1 비아들을 더 포함할 수 있다. 제1 비아들을 통해, 메모리 셀(CE)과 제1 배선층(M1)이 전기적으로 연결될 수 있다.
제2 배선층(M2)은 접지 라인(VSS) 및 상부 랜딩 패드(ULP)를 포함할 수 있다. 접지 라인(VSS)은 매쉬 형태의 도전 구조체일 수 있다. 접지 라인(VSS)은 적어도 하나의 제1 개구부(OP1)를 가질 수 있다. 구체적으로, 접지 라인(VSS)은 제2 방향(D2)으로 연장되는 제1 부분(P1) 및 제1 방향(D1)으로 연장되는 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)의 폭은 제2 부분(P2)의 폭보다 클 수 있다. 서로 인접하는 한 쌍의 제1 부분들(P1) 및 서로 인접하는 한 쌍의 제2 부분들(P2)에 의해 제1 개구부(OP1)가 정의될 수 있다.
제1 개구부(OP1) 내에 한 쌍의 상부 랜딩 패드들(ULP)이 배치될 수 있다. 제1 개구부(OP1) 내의 한 쌍의 상부 랜딩 패드들(ULP)은 제2 방향(D2)으로 배열될 수 있다. 평면적 관점에서, 상부 랜딩 패드들(ULP)은 섬 형태(island shape)를 가질 수 있다.
접지 라인(VSS)의 제2 부분들(P2)은 제1 하부 랜딩 패드들(LLP1)과 각각 수직적으로 중첩될 수 있다. 상부 랜딩 패드들(ULP)은 제2 하부 랜딩 패드들(LLP2)과 각각 수직적으로 중첩될 수 있다.
제2 배선층(M2)은, 접지 라인(VSS) 및 상부 랜딩 패드(ULP) 아래에 각각 제공된 제2 비아들(VI2)을 더 포함할 수 있다. 접지 라인(VSS)이 제2 비아(VI2)를 통해 제1 배선층(M1)의 제1 하부 랜딩 패드(LLP1)와 전기적으로 연결될 수 있다. 접지 라인(VSS) 아래에 제2 비아(VI2)가 복수개로 제공되므로, 복수개의 제1 하부 랜딩 패드들(LLP1)이 하나의 접지 라인(VSS)에 공통으로 연결될 수 있다. 상부 랜딩 패드(ULP)가 제2 비아(VI2)를 통해 제1 배선층(M1)의 제2 하부 랜딩 패드(LLP2)와 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 제2 배선층(M2)은 접지 라인(VSS), 상부 랜딩 패드들(ULP) 및 제2 비아들(VI2)만으로 구성될 수 있다. 다시 말하면, 제2 배선층(M2)은 접지 라인(VSS)을 제외한 다른 라인들(예를 들어, 비트 라인, 전원 라인 및 워드 라인)을 포함하지 않을 수 있다.
제3 배선층(M3)은 제1 방향(D1)으로 연장되는 워드 라인들(WL)을 포함할 수 있다. 워드 라인들(WL)은 제2 방향(D2)으로 배열될 수 있다. 평면적 관점에서, 워드 라인들(WL)은 라인 형태를 가질 수 있다.
제3 배선층(M3)은, 워드 라인(WL) 아래에 제공된 제3 비아(VI3)를 더 포함할 수 있다. 워드 라인(WL)이 제3 비아(VI3)를 통해 제2 배선층(M2)의 상부 랜딩 패드(ULP)와 전기적으로 연결될 수 있다. 다시 말하면, 워드 라인(WL)이 제3 비아(VI3), 상부 랜딩 패드(ULP) 및 제2 비아(VI2)를 통해 제1 배선층(M1)의 제2 하부 랜딩 패드(LLP2)와 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 제3 배선층(M3)은 워드 라인들(WL) 및 제3 비아들(VI3)만으로 구성될 수 있다. 다시 말하면, 제3 배선층(M3)은 워드 라인(WL)을 제외한 다른 라인들(예를 들어, 비트 라인, 전원 라인 및 접지 라인)을 포함하지 않을 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다. 도 5a 내지 도 5j는 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선, H-H'선, I-I'선, 및 J-J'선에 따른 단면도들이다. 도 6a는 도 5b의 M 영역을 확대한 단면도이다. 도 6b는 도 6a의 제1 공유 콘택을 간략히 나타낸 사시도이다.
도 1, 도 3, 도 4 및 도 5a 내지 도 5j를 참조하면, 메모리 셀 영역(MCR) 및 테스트 영역(TSR)을 포함하는 기판(100)이 제공될 수 있다. 메모리 셀 영역(MCR)은 제1 비트 셀(CE1) 및 제2 비트 셀(CE2)을 포함할 수 있다. 테스트 영역(TSR)은 제1 테스트 셀(TC1) 및 제2 테스트 셀(TC2)을 포함할 수 있다. 기판(100) 상의 제1 비트 셀(CE1) 및 제2 비트 셀(CE2) 각각은 도 1의 에스램 셀을 포함할 수 있다. 즉, 메모리 셀 영역(MCR)은 에스램 셀이 배치되는 기판(100) 상의 영역일 수 있다. 일 예로, 테스트 영역(TSR)은 에스램 셀이 배치되지 않는 기판(100) 상의 영역일 수 있다. 다른 예로, 테스트 영역(TSR)은 스크라이브 라인(scribe line)이 형성되는 영역일 수 있다.
제2 비트 셀(CE2)은 제1 비트 셀(CE1)과 제2 방향(D2)으로 인접하게 배치될 수 있다. 제1 및 제2 비트 셀들(CE1, CE2) 상에 제1 및 제2 활성 패턴들(AP1, AP2), 게이트 전극들(GE), 활성 콘택들(AC) 및 게이트 콘택들(GC)이 제공될 수 있다. 이하, 도 1, 도 3, 도 4 및 도 5a 내지 도 5e를 참조하여 제1 비트 셀(CE1)을 대표적으로 상세히 설명한다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부일 수 있다. 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 트렌치(TR)가 정의될 수 있다. 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 소자 분리막(ST) 위로 수직하게 돌출된 핀(fin) 형태를 가질 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 활성 핀일 수 있다.
소자 분리막(ST)의 상면은 트렌치들(TR) 중 어느 하나를 향해 함몰되는 리세스 영역(RSR)을 포함할 수 있다. 리세스 영역(RSR)은 제1 및 제2 소스/드레인 패턴들(SD1, SD2)이 형성되는 메모리 셀 영역(MCR) 상에만 형성될 수 있다.
본 실시예에 따르면, 제1 비트 셀(CE1)은 한 쌍의 제1 활성 패턴들(AP1) 및 두 쌍의 제2 활성 패턴들(AP2)을 포함할 수 있다. 두 쌍의 제2 활성 패턴들(AP2) 중 한 쌍은, 제1 패스-게이트 트랜지스터(TA1)의 바디 및 제1 풀-다운 트랜지스터(TD1)의 바디를 구성할 수 있다. 두 쌍의 제2 활성 패턴들(AP2) 중 나머지 한 쌍은, 제2 패스-게이트 트랜지스터(TA2)의 바디 및 제2 풀-다운 트랜지스터(TD2)의 바디를 구성할 수 있다. 한 쌍의 제1 활성 패턴들(AP1) 중 하나는, 제1 풀-업 트랜지스터(TU1)의 바디를 구성할 수 있다. 한 쌍의 제1 활성 패턴들(AP1) 중 다른 하나는, 제2 풀-업 트랜지스터(TU2)의 바디를 구성할 수 있다. 서로 인접하는 한 쌍의 제1 활성 패턴들(AP1) 간의 간격은, 서로 인접하는 한 쌍의 제2 활성 패턴들(AP2) 간의 간격보다 클 수 있다.
본 발명의 다른 실시예에 따르면, 두 쌍의 제2 활성 패턴들(AP2) 대신 두 개의 제2 활성 패턴들(AP2)이 제공될 수 있다. 다시 말하면, 서로 인접하는 한 쌍의 제2 활성 패턴들(AP2)이 병합되어, 하나의 제2 활성 패턴(AP2)으로 제공될 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 채널 패턴들(CH1) 및 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 채널 패턴들(CH2) 및 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 p형의 불순물 영역들일 수 있다. 제2 소스/드레인 패턴들(SD2)은 n형의 불순물 영역들일 수 있다. 제1 채널 패턴들(CH1) 각각은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있고, 제2 채널 패턴들(CH2) 각각은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 기판(100)과 동일하거나 다른 반도체 원소를 포함할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소와 동일한 반도체 원소를 포함할 수 있다.
서로 인접하는 한 쌍의 제2 활성 패턴들(AP2) 상의 제2 소스/드레인 패턴들(SD2)은 서로 병합되어, 하나의 제2 소스/드레인 패턴(SD2)을 구성할 수 있다. 이는, 한 쌍의 제2 활성 패턴들(AP2) 사이의 간격이 상대적으로 작기 때문이다 (도 5c 참조).
게이트 전극들(GE)은, 제1 비트 셀(CE1) 상의 제1 내지 제4 게이트 전극들(GE1-GE4)을 포함할 수 있다. 제1 내지 제4 게이트 전극들(GE1-GE4)은, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 제1 내지 제4 게이트 전극들(GE1-GE4)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 제1 게이트 전극(GE1)은 제4 게이트 전극(GE4)과 대칭을 이룰 수 있고, 제2 게이트 전극(GE2)은 제3 게이트 전극(GE3)과 대칭을 이룰 수 있다.
제2 게이트 전극(GE2)과 제4 게이트 전극(GE4)은 제1 방향(D1)으로 나란히 정렬될 수 있다. 제2 게이트 전극(GE2)과 제4 게이트 전극(GE4) 사이에 절연 패턴(SP)이 개재되어, 이들을 서로 분리시킬 수 있다. 제1 게이트 전극(GE1)과 제3 게이트 전극(GE3)은 제1 방향(D1)으로 나란히 정렬될 수 있다. 제1 게이트 전극(GE1)과 제3 게이트 전극(GE3) 사이에 절연 패턴(SP)이 개재되어, 이들을 서로 분리시킬 수 있다.
게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 한 쌍의 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 한 쌍의 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 한 쌍의 게이트 스페이서들(GS)의 상면들은 후술할 게이트 캐핑 패턴(GP)에 의해 덮일 수 있다.
게이트 스페이서(GS)는 SiO, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서(GS)는 SiO, SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다.
본 발명의 일 실시예로, 게이트 절연막(GI)은 고유전막 또는 실리콘 산화막과 고유전막의 조합을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
도 5d를 다시 참조하면, 제2 게이트 전극(GE2)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 제4 게이트 전극(GE4)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 각각 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 내지 제4 층간 절연막들(110, 120, 130, 140)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다.
제1 층간 절연막(110)은 하부 절연막(LIL) 및 상부 절연막(UIL)을 포함할 수 있다. 상부 절연막(UIL)은 게이트 캐핑 패턴들(GP) 및 후술할 활성 콘택(AC)의 리세스 부(RSP)를 덮을 수 있다. 상부 절연막(UIL)은 하부 절연막(LIL)과 동일하거나 다른 절연 물질을 포함할 수 있다. 예를 들어, 하부 절연막(LIL)은 SiO를 포함할 수 있고, 상부 절연막(UIL)은 SiO, SiOC 또는 SiC를 포함할 수 있다.
활성 콘택들(AC)은 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속될 수 있다. 활성 콘택들(AC)의 상면들은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 활성 콘택들(AC)은, 제1 비트 셀(CE1) 상의 제1 내지 제8 활성 콘택들(AC1-AC8)을 포함할 수 있다. 반도체 메모리 소자의 크기가 작아짐에 따라, 활성 콘택(AC)과 이에 인접한 게이트 전극(GE) 사이에 쇼트 불량이 발생할 수 있다. 활성 콘택(AC)과 이에 인접한 게이트 전극(GE) 사이의 거리에 따라 쇼트 불량 여부가 결정될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)에 의해 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 캐핑 패턴(GP)의 측벽의 적어도 일부를 덮을 수 있다.
활성 콘택(AC)은 연결부(CNP) 및 리세스 부(RSP)를 포함할 수 있다. 활성 콘택(AC)의 연결부(CNP)의 상면은 리세스 부(RSP)의 상면보다 높을 수 있다. 활성 콘택(AC)의 연결부(CNP)의 상면은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 활성 콘택(AC)의 리세스 부(RSP)의 상면 상에는 상부 절연막(UIL)이 제공될 수 있다.
연결부(CNP) 상에는 제1 비아(VI1)가 배치될 수 있다. 다시 말하면, 연결부(CNP)는 제1 비아(VI1)와 접촉하기 위해 수직한 방향, 즉 제3 방향(D3)으로 연장될 수 있다. 활성 콘택(AC)은 연결부(CNP) 및 제1 비아(VI1)를 통해 제1 배선층(M1)과 전기적으로 연결될 수 있다.
활성 콘택들(AC) 중 제2 활성 콘택(AC2)의 연결부(CNP)는 제1 게이트 콘택(GC1)과 접촉할 수 있다 (도 5b 참조). 제2 활성 콘택(AC2)은 연결부(CNP)를 통해 제1 게이트 콘택(GC1)과 전기적으로 연결될 수 있다. 활성 콘택들(AC) 중 제5 활성 콘택(AC5)의 연결부(CNP)는 제2 게이트 콘택(GC2)과 접촉할 수 있다 (도 5b 참조). 제5 활성 콘택(AC5)은 연결부(CNP)를 통해 제2 게이트 콘택(GC2)과 전기적으로 연결될 수 있다.
활성 콘택(AC)과 그에 연결되는 소스/드레인 패턴(SD1, SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE) 상에 그와 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 게이트 콘택(GC)은, 제1 층간 절연막(110), 게이트 스페이서들(GS) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 접속될 수 있다.
게이트 콘택(GC)의 상면 및 활성 콘택(AC)의 연결부(CNP)의 상면은, 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 콘택(GC)의 바닥면은, 활성 콘택(AC)의 바닥면보다 더 높을 수 있다. 게이트 콘택(GC)의 바닥면은, 활성 콘택(AC)의 리세스 부(RSP)의 상면보다 높고 연결부(CNP)의 상면보다 낮을 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속 질화막 또는 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
게이트 콘택들(GC)은, 제1 비트 셀(CE1) 상의 제1 및 제2 게이트 콘택들(GC1, GC2)을 포함할 수 있다. 제1 게이트 콘택(GC1)은 제3 게이트 전극(GE3)에 접속할 수 있고, 제2 게이트 콘택(GC2)은 제2 게이트 전극(GE2)에 접속할 수 있다.
도 4 및 도 5b를 다시 참조하면, 제1 비트 셀(CE1) 상에서, 제1 게이트 콘택(GC1) 및 그와 접촉하는 제2 활성 콘택(AC2)은 제1 공유 콘택(SHC1)을 구성할 수 있다. 제1 공유 콘택(SHC1)을 통해, 제3 게이트 전극(GE3)이 그에 인접하는 제1 소스/드레인 패턴(SD1)과 전기적으로 연결될 수 있다. 제2 게이트 콘택(GC2) 및 그와 접촉하는 제5 활성 콘택(AC5)은 제2 공유 콘택(SHC2)을 구성할 수 있다.
제1 층간 절연막(110) 상에 순차적으로 적층된 제2 층간 절연막(120), 제3 층간 절연막(130) 및 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제2 내지 제4 층간 절연막들(120, 130, 140)은 실리콘 산화막을 포함할 수 있다.
제2 층간 절연막(120) 내에 제1 배선층(M1)이 제공될 수 있다. 제1 배선층(M1)은, 앞서 도 2를 참조하여 설명한 바와 같이, 제1 비트 라인(BL1), 제2 비트 라인(BL2), 전원 라인(VDD), 제1 하부 랜딩 패드(LLP1), 제2 하부 랜딩 패드(LLP2) 및 제1 비아들(VI1)을 포함할 수 있다.
제3 층간 절연막(130) 내에 제2 배선층(M2)이 제공될 수 있다. 제2 배선층(M2)은, 앞서 도 2를 참조하여 설명한 바와 같이, 접지 라인(VSS), 상부 랜딩 패드(ULP) 및 제2 비아들(VI2)을 포함할 수 있다.
제4 층간 절연막(140) 내에 제3 배선층(M3)이 제공될 수 있다. 제3 배선층(M3)은, 앞서 도 2를 참조하여 설명한 바와 같이, 워드 라인들(WL) 및 제3 비아들(VI3)을 포함할 수 있다. 제2 배선층(M2) 및 제3 배선층(M3)은 메모리 셀 영역(MCR) 상에만 제공되고, 테스트 영역(TSR) 상에는 제공되지 않을 수 있다.
제1 비트 셀(CE1)에 있어서, 제1 및 제2 활성 패턴들(AP1, AP2) 및 제1 내지 제4 게이트 전극들(GE1-GE4)은 메모리 트랜지스터들을 구성할 수 있다. 제1 비트 셀(CE1)의 메모리 트랜지스터들은, 앞서 도 1을 참조하여 설명한 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 패스-게이트 트랜지스터(TA1) 및 제2 패스-게이트 트랜지스터(TA2)를 포함할 수 있다.
제1 게이트 전극(GE1)은 제1 패스-게이트 트랜지스터(TA1)의 게이트일 수 있다. 제1 게이트 전극(GE1)은 워드 라인(WL)과 전기적으로 연결될 수 있다. 제2 게이트 전극(GE2)은 제1 풀-다운 및 제1 풀-업 트랜지스터들(TD1, TU1)의 공통 게이트일 수 있다. 제3 게이트 전극(GE3)은 제2 풀-다운 및 제2 풀-업 트랜지스터들(TD2, TU2)의 공통 게이트일 수 있다. 제4 게이트 전극(GE4)은 제2 패스-게이트 트랜지스터(TA2)의 게이트일 수 있다. 제4 게이트 전극(GE4)은 워드 라인(WL)과 전기적으로 연결될 수 있다.
제1 활성 콘택(AC1)은 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제1 활성 콘택(AC1)은 접지 라인(VSS)과 전기적으로 연결될 수 있다.
제2 활성 콘택(AC2)은 제1 풀-다운 트랜지스터(TD1)와 제1 패스-게이트 트랜지스터(TA1)의 공통 소스/드레인(제1 소스/드레인)과 전기적으로 연결될 수 있다. 제2 활성 콘택(AC2)은 제1 방향(D1)으로 연장되어, 제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인과 전기적으로 연결될 수 있다.
제1 게이트 콘택(GC1) 및 제2 활성 콘택(AC2)은 제1 공유 콘택(SHC1)을 구성할 수 있다. 제1 공유 콘택(SHC1)을 통해 제2 활성 콘택(AC2)과 제3 게이트 전극(GE3)이 서로 전기적으로 연결될 수 있다. 다시 말하면, 제1 공유 콘택(SHC1)을 통해 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 공통 소스/드레인이 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 공통 게이트에 전기적으로 연결될 수 있다. 제1 공유 콘택(SHC1)은 도 1의 제1 노드(N1)에 대응할 수 있다.
제3 활성 콘택(AC3)은 제1 패스-게이트 트랜지스터(TA1)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제3 활성 콘택(AC3)은 제1 비아(V1)를 통해 제1 비트 라인(BL1)과 전기적으로 연결될 수 있다 (도 5a 참조).
제4 활성 콘택(AC4)은 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제4 활성 콘택(AC4)은 제1 비아(V1)를 통해 전원 라인(VDD)과 전기적으로 연결될 수 있다 (도 5b 참조).
제5 활성 콘택(AC5)은 제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인과 전기적으로 연결될 수 있다. 제5 활성 콘택(AC5)은 제1 방향(D1)으로 연장되어, 제2 풀-다운 트랜지스터(TD2)와 제2 패스-게이트 트랜지스터(TA2)의 공통 소스/드레인(제1 소스/드레인)과 전기적으로 연결될 수 있다.
제2 게이트 콘택(GC2) 및 제5 활성 콘택(AC5)은 제2 공유 콘택(SHC2)을 구성할 수 있다. 제2 공유 콘택(SHC2)을 통해 제5 활성 콘택(AC5)과 제2 게이트 전극(GE2)이 서로 전기적으로 연결될 수 있다. 다시 말하면, 제2 공유 콘택(SHC2)을 통해 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 공통 소스/드레인이 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 공통 게이트에 전기적으로 연결될 수 있다. 제2 공유 콘택(SHC2)은 도 1의 제2 노드(N2)에 대응할 수 있다.
제6 활성 콘택(AC6)은 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제6 활성 콘택(AC6)은 제1 비아(V1)를 통해 전원 라인(VDD)과 전기적으로 연결될 수 있다 (도 5c 참조).
제7 활성 콘택(AC7)은 제2 패스-게이트 트랜지스터(TA2)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제7 활성 콘택(AC7)은 제1 비아(V1)를 통해 제2 비트 라인(BL2)과 전기적으로 연결될 수 있다.
제8 활성 콘택(AC8)은 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제8 활성 콘택(AC8)은 접지 라인(VSS)과 전기적으로 연결될 수 있다.
테스트 영역(TSR) 상에 제1 테스트 셀(TC1) 및 제2 테스트 셀(TC2)이 제공될 수 있다. 제2 테스트 셀(TC2)은 제1 테스트 셀(TC1)과 제2 방향(D2)으로 인접하게 배치될 수 있다. 테스트 셀들(TC1, TC2)은 어레이 형태로 제공될 수 있다. 제1 및 제2 테스트 셀들(TC1, TC2) 상에 제1 및 제2 더미 패턴들(DP1, DP2), 게이트 전극들(GE), 콘택 패턴들(CP) 및 게이트 콘택(GC)이 제공될 수 있다. 이하, 도 4 및 도 5f 내지 도 5j를 참조하여 제1 테스트 셀(TC1)을 대표적으로 상세히 설명한다.
소자 분리막(ST)이 제1 및 제2 더미 패턴들(DP1, DP2)을 정의할 수 있다. 제1 및 제2 더미 패턴들(DP1, DP2)은 기판(100)의 일부일 수 있다. 서로 인접하는 제1 및 제2 더미 패턴들(DP1, DP2) 사이에 트렌치(TR)가 정의될 수 있다. 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다. 제1 및 제2 더미 패턴들(DP1, DP2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 더미 패턴들(DP1, DP2)의 상부들 각각은 소자 분리막(ST) 위로 수직하게 돌출된 핀(fin) 형태를 가질 수 있다.
테스트 영역(TSR) 상에서 소자 분리막(ST)의 상면은 평평한 프로파일을 가질 수 있다. 즉, 테스트 영역(TSR) 상에서, 소자 분리막(ST)의 상면에는 메모리 셀 영역(MCR)에서의 리세스 영역(RSR)이 형성되지 않을 수 있다.
본 실시예에 따르면, 제1 테스트 셀(TC1)은 한 쌍의 제1 더미 패턴들(DP1) 및 두 쌍의 제2 더미 패턴들(DP2)을 포함할 수 있다. 서로 인접하는 한 쌍의 제1 더미 패턴들(DP1)간의 간격은, 서로 인접하는 한 쌍의 제2 더미 패턴들(DP2)간의 간격보다 클 수 있다.
제1 및 제2 더미 패턴들(DP1, DP2)의 상부들에는 메모리 셀 영역(MCR)에서와 달리, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)이 제공되지 않을 수 있다. 테스트 영역(TSR) 상에 제1 및 제2 소스/드레인 패턴들(SD1, SD2)이 형성되지 않으므로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 이에 인접한 게이트 전극(GE) 사이에 쇼트가 나는 현상을 막을 수 있다. 이로써, 후술할 쇼트 불량 검출 시 오류가 발생하는 것을 방지할 수 있다.
게이트 전극들(GE)은, 제1 테스트 셀(TC1) 상의 제1 내지 제4 게이트 전극들(GE1-GE4)을 포함할 수 있다. 제1 내지 제4 게이트 전극들(GE1-GE4)은, 제1 및 제2 더미 패턴들(DP1, DP2)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 제1 게이트 전극(GE1)은 제4 게이트 전극(GE4)과 대칭을 이룰 수 있고, 제2 게이트 전극(GE2)은 제3 게이트 전극(GE3)과 대칭을 이룰 수 있다.
제2 게이트 전극(GE2)과 제4 게이트 전극(GE4)은 제1 방향(D1)으로 나란히 정렬될 수 있다. 제2 게이트 전극(GE2)과 제4 게이트 전극(GE4) 사이에 절연 패턴(SP)이 개재되어, 이들을 서로 분리시킬 수 있다. 제1 게이트 전극(GE1)과 제3 게이트 전극(GE3)은 제1 방향(D1)으로 나란히 정렬될 수 있다. 제1 게이트 전극(GE1)과 제3 게이트 전극(GE3) 사이에 절연 패턴(SP)이 개재되어, 이들을 서로 분리시킬 수 있다. 즉, 제1 테스트 셀(TC1) 상의 제1 내지 제4 게이트 전극들(GE1-GE4)은 제1 비트 셀(CE1) 상의 제1 내지 제4 게이트 전극들(GE1-GE4)의 구조와 실질적으로 동일할 수 있다.
테스트 영역(TSR) 상의 게이트 전극(GE)의 제1 방향(D1)으로의 측벽들에는 절연 패턴들(SP)이 배치될 수 있다(도 5i 참조). 테스트 영역(TSR) 상의 게이트 전극(GE)은 절연 패턴들(SP) 사이에 개재될 수 있다.
게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 한 쌍의 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 한 쌍의 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 한 쌍의 게이트 스페이서들(GS)의 상면들은 후술할 게이트 캐핑 패턴(GP)에 의해 덮일 수 있다. 게이트 전극(GE)과 제1 및 제2 더미 패턴들(DP1, DP2) 사이에 게이트 절연막(GI)이 개재될 수 있다.
제1 층간 절연막(110)은 하부 절연막(LIL) 및 상부 절연막(UIL)을 포함할 수 있다. 상부 절연막(UIL)은 게이트 캐핑 패턴들(GP) 및 후술할 콘택 패턴(CP)의 리세스 부(RSP)를 덮을 수 있다. 상부 절연막(UIL)은 하부 절연막(LIL)과 동일하거나 다른 절연 물질을 포함할 수 있다. 예를 들어, 하부 절연막(LIL)은 SiO를 포함할 수 있고, 상부 절연막(UIL)은 SiO, SiOC 또는 SiC를 포함할 수 있다.
콘택 패턴들(CP)은 제1 층간 절연막(110)을 관통하여 제1 및 제2 더미 패턴들(DP1, DP2) 각각의 상면과 접촉할 수 있다. 콘택 패턴들(CP)의 상면들은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 콘택 패턴들(CP)은, 제1 테스트 셀(TC1) 상의 제1 내지 제8 콘택 패턴들(CP1-CP8)을 포함할 수 있다.
콘택 패턴(CP)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 콘택 패턴(CP)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)에 의해 자기 정렬적으로 형성될 수 있다. 예를 들어, 콘택 패턴(CP)은 게이트 캐핑 패턴(GP)의 측벽의 적어도 일부를 덮을 수 있다.
콘택 패턴(CP)은 연결부(CNP) 및 리세스 부(RSP)를 포함할 수 있다. 콘택 패턴(CP)의 연결부(CNP)의 상면은 리세스 부(RSP)의 상면보다 높을 수 있다. 콘택 패턴(CP)의 연결부(CNP)의 상면은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 콘택 패턴(CP)의 리세스 부(RSP)의 상면 상에는 상부 절연막(UIL)이 제공될 수 있다. 즉, 콘택 패턴(CP)은 활성 콘택(AC)과 실질적으로 동일한 구조를 가질 수 있다. 다시 말하면, 제1 테스트 셀(TC1)의 제1 내지 제8 콘택 패턴들(CP1-CP8)은 제1 비트 셀(CE1)의 제1 내지 제8 활성 콘택들(AC1-AC8)의 구조와 실질적으로 동일할 수 있다.
연결부(CNP) 상에는 제1 비아(VI1)가 배치될 수 있다. 다시 말하면, 연결부(CNP)는 제1 비아(VI1)와 접촉하기 위해 수직한 방향, 즉 제3 방향(D3)으로 연장될 수 있다. 콘택 패턴들(CP) 중 어느 하나는 연결부(CNP) 및 제1 비아(VI1)를 통해 제1 배선층(M1)과 전기적으로 연결될 수 있다.
콘택 패턴들(CP) 중 제2 콘택 패턴(CP2)의 연결부(CNP)는 제1 게이트 콘택(GC1)과 접촉할 수 있다 (도 5g 참조). 제2 콘택 패턴(CP2)은 연결부(CNP)를 통해 제1 게이트 콘택(GC1)과 전기적으로 연결될 수 있다. 콘택 패턴들(CP) 중 제5 콘택 패턴(CP5)의 연결부(CNP)는 제2 게이트 콘택(GC2)과 접촉할 수 있다 (도 5g 참조). 제5 콘택 패턴(CP5)은 연결부(CNP)를 통해 제2 게이트 콘택(GC2)과 전기적으로 연결될 수 있다.
게이트 전극(GE) 상에 그와 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 게이트 콘택(GC)은, 제1 층간 절연막(110), 게이트 스페이서들(GS) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 접속될 수 있다.
게이트 콘택(GC)의 상면 및 콘택 패턴(CP)의 연결부(CNP)의 상면은, 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 콘택(GC)의 바닥면은, 콘택 패턴(CP)의 바닥면보다 더 높을 수 있다. 게이트 콘택(GC)의 바닥면은, 콘택 패턴(CP)의 리세스 부(RSP)의 상면보다 높고 연결부(CNP)의 상면보다 낮을 수 있다.
도 4 및 도 5g를 다시 참조하면, 제1 테스트 셀(TC1) 상에서, 제1 게이트 콘택(GC1) 및 그와 접촉하는 제2 콘택 패턴(CP2)은 제3 공유 콘택(SHC3)을 구성할 수 있다. 제2 게이트 콘택(GC2) 및 그와 접촉하는 제5 콘택 패턴(CP5)은 제4 공유 콘택(SHC4)을 구성할 수 있다.
제2 층간 절연막(120) 내에 제1 배선층(M1)이 제공될 수 있다. 제1 배선층(M1)은, 테스트 영역(TSR) 상에서 제1 테스트 배선(M1_T1), 제2 테스트 배선(M1_T2) 및 제1 비아들(VI1)을 포함할 수 있다.
제1 테스트 배선(M1_T1) 및 제2 테스트 배선(M1_T2) 각각은 서로 평행하게 제2 방향(D2)으로 연장될 수 있다. 제1 테스트 배선(M1_T1) 및 제2 테스트 배선(M1_T2)은 제2 배선층(M2) 및 제3 배선층(M3)으로부터 이격될 수 있다. 제1 테스트 배선(M1_T1)은 제3 공유 콘택(SHC3)과 접속할 수 있다. 제2 테스트 배선(M1_T2)은 제4 공유 콘택(SHC4)과 접속할 수 있다. 제1 테스트 배선(M1_T1)과 제3 공유 콘택(SHC3) 사이, 그리고 제2 테스트 배선(M1_T2)과 제4 공유 콘택(SHC4) 사이에 제1 비아들(VI1)이 각각 개재될 수 있다.
제3 공유 콘택(SHC3)에 접속하는 제1 비아(VI1)는 제2 콘택 패턴(CP2)의 연결부(CNP)와 수직적으로 중첩될 수 있다. 제4 공유 콘택(SHC4)에 접속하는 제1 비아(VI1)는 제5 콘택 패턴(CP5)의 연결부(CNP)와 수직적으로 중첩될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상면의 최저 레벨은 제1 레벨(LV1)일 수 있다. 메모리 셀 영역(MCR) 상에서 제1 층간 절연막(110)의 하면의 최저 레벨은 제3 레벨(LV3)일 수 있다(도 5c 및 도 5e 참조). 더미 패턴들(DP) 각각의 상면의 최저 레벨은 제2 레벨(LV2)일 수 있다. 테스트 영역(TSR) 상에서 제1 층간 절연막(110)의 하면의 최저 레벨은 제4 레벨(LV4)일 수 있다(도 5h 및 도 5j 참조). 제1 레벨(LV1)은 제2 레벨(LV2)보다 낮을 수 있다. 제3 레벨(LV3)은 제4 레벨(LV4)보다 낮을 수 있다. 이는 후술하겠지만 테스트 영역(TSR) 상에 제1 및 제2 소스/드레인 패턴들(SD1, SD2)이 형성되지 않기 때문이다.
제1 테스트 배선(M1_T1)과 제2 테스트 배선(M1_T2)에 서로 상이한 전압을 인가할 수 있다. 제1 테스트 배선(M1_T1)에 인가되는 전압과 제2 테스트 배선(M1_T2)에 인가되는 전압 차이를 점점 증가시키면서 제2 콘택 패턴(CP2)과 이에 인접하는 제2 게이트 전극(GE2)(또는 제5 콘택 패턴(CP5)과 제3 게이트 전극(GE3)) 사이의 절연 물질의 파괴를 유도하여, 항복 전압(breakdown voltage)을 측정할 수 있다. 측정된 항복 전압의 크기에 따라 제2 콘택 패턴(CP2)과 이에 인접하는 제2 게이트 전극(GE2) 사이의 거리를 정량화할 수 있다. 이에 따라, 테스트 영역(TSR)과 실질적으로 동일한 구조를 갖는 메모리 셀 영역(MCR)에서의 활성 콘택(AC)과 이에 인접한 게이트 전극(GE) 사이의 쇼트 불량 또한 비파괴 형식으로 측정할 수 있다.
종래에는, 게이트 전극과 활성 콘택 사이의 쇼트 불량을 확인하기 위하여 전자 빔 검사(electron beam inspection) 및 나노 프로빙(nano probing)을 이용해 쇼트가 난 영역을 찾고, 그 영역을 잘라 파괴 분석을 진행하였다. 본 발명의 실시예들에 따르면, 제1 테스트 배선(M1_T1)과 제2 테스트 배선(M1_T2) 각각에 서로 상이한 전압을 인가하여 그 차이를 점점 증가시키는 전압 램핑(voltage ramping) 방식을 이용하여 쇼트 불량을 비파괴 형식으로 측정할 수 있다. 이에 따라, 반도체 소자의 크기가 작아짐에 따라 발생하는 활성 콘택과 게이트 전극 사이의 쇼트 불량 검출 시간을 줄이고 파괴 분석으로 인한 웨이퍼의 손실을 방지하여 비용을 절감할 수 있다. 결과적으로, 반도체 메모리 소자의 불량 검출이 보다 용이해질 수 있다.
도 6a 및 도 6b를 참조하면, 제1 공유 콘택(SHC1)의 제1 게이트 콘택(GC1) 및 제2 활성 콘택(AC2) 각각은 배리어 패턴(BM) 및 도전 패턴(FM)을 포함할 수 있다. 제1 게이트 콘택(GC1)의 도전 패턴(FM)과 제2 활성 콘택(AC2)의 도전 패턴(FM) 사이에 제1 게이트 콘택(GC1)의 배리어 패턴(BM)이 개재될 수 있다.
제1 게이트 콘택(GC1)은 제3 게이트 전극(GE3)에 접속하는 몸체부(BDP) 및 몸체부(BDP)로부터 제2 방향(D2)으로 수평적으로 돌출된 돌출부(PRP)를 포함할 수 있다. 돌출부(PRP)는 제2 활성 콘택(AC2)과 수직적으로 중첩될 수 있다. 몸체부(BDP)는 제2 활성 콘택(AC2)과 중첩되지 않고 오프셋될 수 있다. 돌출부(PRP)는 제2 활성 콘택(AC2)과 직접 접촉할 수 있다. 다시 말하면, 돌출부(PRP)를 통해 제1 게이트 콘택(GC1)이 제2 활성 콘택(AC2)에 연결될 수 있다.
돌출부(PRP)는 몸체부(BDP)로부터 제2 활성 콘택(AC2)의 중심을 향해 연장될 수 있다. 돌출부(PRP)는 제2 활성 콘택(AC2)의 상부를 파고드는 형태를 가질 수 있다. 돌출부(PRP)는 제2 활성 콘택(AC2)의 내부에 매립되는 형태를 가질 수 있다.
돌출부(PRP)는 몸체부(BDP)의 바닥면에 비해 더 높은 레벨에 위치할 수 있다. 다시 말하면, 돌출부(PRP)의 최하부는 제3 게이트 전극(GE3)의 상면보다 더 높을 수 있다. 일 실시예로, 돌출부(PRP)의 상면은 몸체부(BDP)의 상면과 공면을 이룰 수 있다. 다른 실시예로, 돌출부(PRP)의 상면은 몸체부(BDP)의 상면보다 낮을 수도 있다.
제1 게이트 콘택(GC1)의 돌출부(PRP)가 제2 활성 콘택(AC2)의 내부에 매립되는 형태를 가짐으로써, 제1 게이트 콘택(GC1)과 제2 활성 콘택(AC2) 간의 접촉 면적이 상대적으로 커질 수 있다. 이로써, 제1 게이트 콘택(GC1)과 제2 활성 콘택(AC2) 간의 접촉 저항이 상대적으로 작아질 수 있다.
제1 게이트 콘택(GC1)의 돌출부(PRP)는 제2 활성 콘택(AC2)과 중첩되게 제공될 수 있다. 이로써 제1 게이트 콘택(GC1)의 형성 시, 돌출부(PRP)를 통해 제1 게이트 콘택(GC1)과 제2 활성 콘택(AC2)간의 정렬 마진을 확보할 수 있다. 다시 말하면, 돌출부(PRP)를 통해 제1 게이트 콘택(GC1)과 제2 활성 콘택(AC2)간의 오정렬을 막을 수 있다. 결과적으로 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
제2 내지 제4 공유 콘택들(SHC2-SHC4) 또한 각각 제1 공유 콘택(SHC1)과 실질적으로 동일한 구조를 가질 수 있다.
도 7a 내지 도 11h는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 도 4의 A-A'선에 따른 단면도들이다. 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 도 4의 B-B'선에 따른 단면도들이다. 도 7c, 도 8c, 도 9c, 도 10c 및 도 11c는 도 4의 C-C'선에 따른 단면도들이다. 도 7d, 도 8d, 도 9d, 도 10d 및 도 11d는 도 4의 D-D'선에 따른 단면도들이다. 도 7e, 도 8e, 도 9e, 도 10e 및 도 11e는 도 4의 F-F'선에 따른 단면도들이다. 도 7f, 도 8f, 도 9f, 도 10f 및 도 11f는 도 4의 G-G'선에 따른 단면도들이다. 도 7g, 도 8g, 도 9g, 도 10g 및 도 11g는 도 4의 H-H'선에 따른 단면도들이다. 도 7h, 도 8h, 도 9h, 도 10h 및 도 11h는 도 4의 I-I'선에 따른 단면도들이다.
도 4 및 도 7a 내지 도 7h를 참조하면, 메모리 셀 영역(MCR) 및 테스트 영역(TSR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2) 그리고 제1 및 제2 더미 패턴들(DP1, DP2)을 정의하는 트렌치들(TR)이 형성될 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 사이 그리고 제1 및 제2 더미 패턴들(DP1, DP2) 사이에 트렌치들(TR)이 형성될 수 있다.
기판(100) 상에 트렌치들(TR)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 그리고 제1 및 제2 더미 패턴들(DP1, DP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 4 및 도 8a 내지 도 8h를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2) 그리고 제1 및 제2 더미 패턴들(DP1, DP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
테스트 영역(TSR)을 덮는 마스크막(MK)이 형성될 수 있다. 마스크막(MK)은 테스트 영역(TSR)만을 덮고 메모리 셀 영역(MCR)을 덮지 않을 수 있다. 즉, 마스크막(MK)에 의해 메모리 셀 영역(MCR)이 노출될 수 있다.
제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다. 구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다. 이로써, 메모리 셀 영역(MCR) 상의 소자 분리막(ST)의 상면에 리세스 영역(RSR)이 형성될 수 있다.
제1 활성 패턴(AP1)의 제1 리세스(RS1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 실시예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 실시예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다. 구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스들(RS2)이 형성될 수 있다.
제2 활성 패턴(AP2)의 제2 리세스(RS2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
마스크막(MK)에 의해 테스트 영역(TSR) 상에는 제1 및 제2 소스/드레인 패턴들(SD1, SD2)이 형성되지 않을 수 있다. 마스크막(MK)에 의해 테스트 영역(TSR) 상의 소자 분리막(ST)의 상면은 평평한 프로파일을 가질 수 있다.
도 4 및 도 9a 내지 도 9h를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 하부 절연막(LIL)이 형성될 수 있다. 일 예로, 하부 절연막(LIL)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 하부 절연막(LIL)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴(PP)의 일부를 제거하고 절연 물질을 채워 절연 패턴(SP)이 형성될 수 있다. 절연 패턴(SP)에 의해, 후속으로 형성되는 게이트 전극(GE)이 제1 내지 제4 게이트 전극들(GE1-GE4)로 나뉘어질 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴(PP)이 선택적으로 제거될 수 있다. 희생 패턴(PP)이 제거됨으로써 빈 공간이 형성될 수 있다. 희생 패턴(PP)이 제거된 상기 빈 공간 내에 게이트 절연막(GI) 및 게이트 전극(GE)이 순차적으로 형성될 수 있다.
게이트 전극(GE) 및 게이트 스페이서(GS)를 리세스하고, 리세스된 게이트 전극(GE) 및 리세스된 게이트 스페이서(GS) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)은 하부 절연막(LIL)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다.
하부 절연막(LIL)을 관통하여, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC) 및 콘택 패턴들(CP)이 형성될 수 있다. 구체적으로, 제1 포토리소그래피 공정을 통해 하부 절연막(LIL)내에 제1 콘택 홀들이 형성될 수 있다. 제1 콘택 홀들은 활성 콘택들(AC) 및 콘택 패턴들(CP)을 정의할 수 있다. 제1 콘택 홀들은 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 그리고 제1 및 제2 더미 패턴들(DP1, DP2)을 노출할 수 있다. 제1 콘택 홀들은 게이트 캐핑 패턴들(GP)을 마스크로 하여 자기 정렬적으로 형성될 수 있다.
제1 콘택 홀들을 통해 노출된 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 상에 실리사이드 패턴들(SC)이 형성될 수 있다. 제1 콘택 홀 내에 배리어 패턴(BM) 및 도전 패턴(FM)을 순차적으로 형성함으로써, 활성 콘택(AC)이 형성될 수 있다. 활성 콘택(AC)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 하부 절연막(LIL)의 상면과 공면을 이룰 수 있다.
제1 콘택 홀들을 통해 노출된 제1 및 제2 더미 패턴들(DP1, DP2) 상에 콘택 패턴(CP)이 형성될 수 있다. 콘택 패턴(CP)을 형성하는 것은, 제1 콘택 홀 내에 배리어 패턴(BM) 및 도전 패턴(FM)을 순차적으로 형성하는 것을 포함할 수 있다. 콘택 패턴(CP)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 하부 절연막(LIL)의 상면과 공면을 이룰 수 있다.
도 4 및 도 10a 내지 도 10h를 참조하면, 활성 콘택(AC)의 일부 영역 그리고 콘택 패턴(CP)의 일부 영역 상에 마스크 패턴(MAP)이 형성될 수 있다. 마스크 패턴(MAP)은, 활성 콘택(AC)의 연결부(CNP), 및 콘택 패턴(CP)의 연결부(CNP)가 형성될 영역을 정의할 수 있다.
마스크 패턴(MAP)을 식각 마스크로, 마스크 패턴(MAP)을 제외한 나머지 영역을 식각하여 리세스 홀(RSH)이 형성될 수 있다. 리세스 홀(RSH)을 형성하기 위한 식각 공정 동안, 게이트 캐핑 패턴(GP)의 상부가 리세스될 수 있다. 상기 식각 공정 동안, 마스크 패턴(MAP)에 덮이지 않은 활성 콘택(AC)의 나머지 영역 그리고 콘택 패턴(CP)의 나머지 영역이 리세스되어 각각 리세스 부(RSP)가 형성될 수 있다. 활성 콘택(AC)의 리세스 부(RSP)의 상면 그리고 콘택 패턴(CP)의 리세스 부(RSP)의 상면은 게이트 전극(GE)의 상면보다 낮아질 수 있다. 상기 식각 공정 동안, 하부 절연막(LIL)의 상부도 리세스될 수 있다.
도 4 및 도 11a 내지 도 11h를 참조하면, 리세스 홀(RSH)을 채우는 상부 절연막(UIL)이 형성될 수 있다. 상부 절연막(UIL)은 하부 절연막(LIL)과 동일하거나 다른 절연 물질을 포함할 수 있다. 상부 절연막(UIL)은 활성 콘택(AC)의 리세스 부(RSP)의 상면 그리고 콘택 패턴(CP)의 리세스 부(RSP)의 상면을 덮을 수 있다. 상부 절연막(UIL)과 하부 절연막(LIL)은 제1 층간 절연막(110)을 구성할 수 있다.
제1 층간 절연막(110) 상에 희생 절연막(SAL)이 형성될 수 있다. 희생 절연막(SAL) 및 게이트 캐핑 패턴(GP)을 관통하여, 게이트 전극(GE)에 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
구체적으로, 제2 포토리소그래피 공정을 통해 희생 절연막(SAL)을 관통하는 제2 콘택 홀들이 형성될 수 있다. 제2 콘택 홀은 게이트 콘택(GC)을 정의할 수 있다. 제2 콘택 홀은 게이트 전극(GE)의 상면을 노출할 수 있다. 제2 콘택 홀 내에 배리어 패턴(BM) 및 도전 패턴(FM)을 순차적으로 형성함으로써, 게이트 콘택(GC)이 형성될 수 있다. 게이트 콘택(GC)의 상면은, 희생 절연막(SAL)의 상면과 공면을 이룰 수 있다.
게이트 콘택들(GC) 중 제1 게이트 콘택(GC1)은 제2 활성 콘택(AC2)과 일부 중첩되도록 형성될 수 있다. 이로써, 제1 게이트 콘택(GC1)이 제2 활성 콘택(AC2)의 상부를 관통하면서 제3 게이트 전극(GE3)의 상면에 접속할 수 있다. 제1 게이트 콘택(GC1)은 제2 활성 콘택(AC2)과 직접 접촉하면서, 제1 공유 콘택(SHC1)을 형성할 수 있다. 제2 내지 제4 공유 콘택들(SHC2-SHC4)도 이와 실질적으로 동일한 공정으로 형성될 수 있다.
본 발명의 반도체 메모리 소자의 제조방법에 따르면, 활성 콘택(AC)을 형성한 후 게이트 콘택(GC)을 그의 일부가 활성 콘택(AC)에 중첩되도록 형성할 수 있다. 이로써 게이트 콘택(GC)에 활성 콘택(AC) 내에 매립되는 돌출부(PRP, 도 6 참조)가 형성될 수 있다. 결과적으로 공유 콘택(SHC), 즉 제1 노드(N1)의 전기적 저항이 감소하고 에스램 셀의 동작 속도 및 전기적 특성이 향상될 수 있다.
도 4 및 도 5a 내지 도 5j를 다시 참조하면, 활성 콘택들(AC) 및 콘택 패턴들(CP)의 상면들이 노출될 때까지 게이트 콘택들(GC) 및 희생 절연막(SAL) 상에 평탄화 공정이 수행될 수 있다. 이로써, 희생 절연막(SAL)은 모두 제거될 수 있다. 게이트 콘택(GC)의 상면은 활성 콘택(AC)의 상면 및 콘택 패턴(CP)의 상면과 공면을 이룰 수 있다.
제1 층간 절연막(110) 상에 제2 내지 제4 층간 절연막들(120, 130, 140)이 순차적으로 형성될 수 있다. BEOL(Back end of line) 공정을 통하여, 제2 층간 절연막(120) 내에 제1 배선층(M1)이 형성될 수 있고, 제3 층간 절연막(130) 내에 제2 배선층(M2)이 형성될 수 있으며, 제4 층간 절연막(140) 내에 제3 배선층(M3)이 형성될 수 있다. 제2 배선층(M2) 및 제3 배선층(M3)은 메모리 셀 영역(MCR) 상에만 형성될 수 있다. 제1 배선층(M1)은 테스트 영역(TSR) 상의 제1 및 제2 테스트 배선들(M1_T1, M1_T2)을 포함할 수 있다.
도 12a 내지 도 12c는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 4의 G-G'선, I-I'선 및 J-J'선에 따른 단면도들이다. 본 실시예에서는, 도 4 및 도 5a 내지 도 5j를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고 차이점에 대해 상세히 설명한다.
도 4 및 도 12a 내지 도 12c를 참조하면, 제1 테스트 배선(M1_T1)과 제3 공유 콘택(SHC3) 사이의 제1 비아(VI1)는 제2 콘택 패턴(CP2)으로부터 수평적으로 오프셋될 수 있다. 제2 테스트 배선(M1_T2)과 제4 공유 콘택(SHC4) 사이의 제1 비아(VI1)는 제5 콘택 패턴(CP5)으로부터 수평적으로 오프셋될 수 있다.
제1 테스트 배선(M1_T1)과 제3 공유 콘택(SHC3) 사이의 제1 비아(VI1)는 제3 게이트 전극(GE)과 수직적으로 중첩될 수 있다. 제2 테스트 배선(M1_T2)과 제4 공유 콘택(SHC4) 사이의 제1 비아(VI1)는 제2 게이트 전극(GE2)과 수직적으로 중첩될 수 있다. 즉, 제3 공유 콘택(SHC3) 또는 제4 공유 콘택(SHC4) 상에서 제1 비아(VI1)의 위치는 자유롭게 변경될 수 있다.
도 13a 내지 도 13c는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 도 4 및 도 5a 내지 도 5j를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고 차이점에 대해 상세히 설명한다.
도 4 및 도 13a 내지 도 13c를 참조하면, 기판(100) 상에 제1 및 제2 활성 패턴들(AP1, AP2)이 제공될 수 있다. 제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은, 각각의 제1 채널 패턴들(CH1)을 둘러쌀 수 있다. 구체적으로 게이트 전극(GE)은, 제1 채널 패턴들(CH1) 각각의 제1 상면(TS1), 제1 측벽들(SW1) 및 제1 바닥면(BS1) 상에 제공될 수 있다 (도 13c 참조). 게이트 전극(GE)은, 각각의 제2 채널 패턴들(CH2)을 둘러쌀 수 있다. 구체적으로 게이트 전극(GE)은, 제2 채널 패턴들(CH2) 각각의 제2 상면(TS2), 제2 측벽들(SW2) 및 제2 바닥면(BS2) 상에 제공될 수 있다 (도 13c 참조). 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET(Multi Bridge Channel Field Effect Transistor) 또는 GAAFET(Gate All Around Field Effect Transistor))일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 패턴(AP2) 상에서, 게이트 절연막(GI)과 제2 소스/드레인 패턴(SD2) 사이에 내측 스페이서(IP)가 개재될 수 있다. 게이트 전극(GE)은, 게이트 절연막(GI)과 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 패턴(AP1) 상에서, 내측 스페이서(IP)는 생략될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 메모리 셀 영역 및 테스트 영역을 포함하는 기판;
    상기 메모리 셀 영역 상에 제공되는 활성 패턴;
    상기 활성 패턴 상에 제공되는 소스/드레인 패턴;
    상기 테스트 영역 상에 제공되는 더미 패턴;
    상기 더미 패턴 상에서 제1 방향으로 연장되는 제1 게이트 전극;
    상기 더미 패턴 및 상기 제1 게이트 전극과 접촉하는 제1 공유 콘택; 및
    상기 제1 공유 콘택 상의 제1 배선층을 포함하되,
    상기 제1 배선층은 상기 제1 공유 콘택과 전기적으로 연결되는 제1 테스트 배선을 포함하고,
    상기 제1 공유 콘택은, 상기 더미 패턴과 접촉하는 제1 콘택 패턴 및 상기 제1 게이트 전극에 전기적으로 연결되는 제1 게이트 콘택을 포함하며,
    상기 제1 게이트 콘택은, 상기 제1 게이트 전극에 접속하는 몸체부, 및 상기 몸체부로부터 상기 제1 콘택 패턴 내로 연장되는 돌출부를 포함하고,
    상기 활성 패턴의 상면의 최저 레벨은 상기 더미 패턴의 상면의 최저 레벨보다 낮은 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 돌출부는 상기 제1 콘택 패턴과 수직적으로 중첩되고,
    상기 몸체부는 상기 제1 콘택 패턴으로부터 수평적으로 오프셋되는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 몸체부의 상면은 상기 제1 콘택 패턴의 상면과 공면을 이루는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 콘택 패턴은, 연결부 및 상기 연결부를 제외한 리세스 부를 포함하고,
    상기 연결부는 상기 돌출부와 접촉하며,
    상기 리세스 부의 상면은 상기 연결부의 상면보다 낮은 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제1 게이트 전극으로부터 상기 제1 방향에 교차하는 제2 방향으로 이격되는 제2 게이트 전극; 및
    상기 제1 공유 콘택으로부터 상기 제1 방향으로 이격되는 제2 공유 콘택을 더 포함하되,
    상기 제2 공유 콘택은, 상기 더미 패턴과 접촉하며 상기 제1 방향으로 연장되는 제2 콘택 패턴 및 상기 제2 게이트 전극에 전기적으로 연결되는 제2 게이트 콘택을 포함하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 제1 배선층은 상기 제2 공유 콘택과 전기적으로 연결되는 제2 테스트 배선을 더 포함하되,
    상기 제2 테스트 배선에 인가되는 전압은 상기 제1 테스트 배선에 인가되는 전압과 서로 상이한 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 반도체 메모리 소자는 상기 제1 배선층 상의 제2 배선층을 더 포함하되,
    상기 제2 배선층은 상기 제1 테스트 배선으로부터 이격된 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 제1 테스트 배선과 상기 제1 공유 콘택 사이의 제1 비아를 더 포함하되,
    상기 제1 비아는 상기 제1 콘택 패턴과 수직적으로 중첩되는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제1 테스트 배선과 상기 제1 공유 콘택 사이의 제1 비아를 더 포함하되,
    상기 제1 비아는 상기 제1 콘택 패턴으로부터 수평적으로 오프셋되는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 제1 게이트 전극은 절연 패턴들 사이에 개재되는 반도체 메모리 소자.

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