DE102012108290A1 - Structure for FinFETs as well as system of SRAM cells and memory cell having such a structure - Google Patents

Structure for FinFETs as well as system of SRAM cells and memory cell having such a structure Download PDF

Info

Publication number
DE102012108290A1
DE102012108290A1 DE102012108290A DE102012108290A DE102012108290A1 DE 102012108290 A1 DE102012108290 A1 DE 102012108290A1 DE 102012108290 A DE102012108290 A DE 102012108290A DE 102012108290 A DE102012108290 A DE 102012108290A DE 102012108290 A1 DE102012108290 A1 DE 102012108290A1
Authority
DE
Germany
Prior art keywords
transistor
gate
ridge line
line
pass
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102012108290A
Other languages
German (de)
Other versions
DE102012108290B4 (en
Inventor
Jhon-Jhy Liaw
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102012108290A1 publication Critical patent/DE102012108290A1/en
Application granted granted Critical
Publication of DE102012108290B4 publication Critical patent/DE102012108290B4/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Ein SRAM-Array ist aus einer Vielzahl aus Gratleitungen gebildeter FinFETs ausgebildet. Jede Gratleitung ist in einem Substrat ausgebildet, wobei ein unterer Abschnitt der Gratleitung von einem Isolationsbereich umgeben ist, und wobei sich ein oberer Abschnitt der Gratleitung oberhalb einer Oberfläche des Isolationsbereiches erstreckt. In einer ersten Querschnittsansicht des SRAM-Arrays weist jede Gratleitung eine rechteckige Form auf. In einer zweiten Querschnittsansicht weisen die Anschlüsse jeder Gratleitung eine angeschrägte Form auf.An SRAM array is formed of a plurality of fin lines of formed FinFETs. Each ridge line is formed in a substrate, wherein a lower portion of the ridge line is surrounded by an isolation area, and an upper portion of the ridge line extends above a surface of the isolation area. In a first cross-sectional view of the SRAM array, each fin line has a rectangular shape. In a second cross-sectional view, the terminals of each ridge line have a tapered shape.

Description

HINTERGRUNDBACKGROUND

Die Halbleiterindustrie hat aufgrund fortwährender Verbesserungen bei der Integrationsdichte einer Vielfalt elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren, etc.) ein rasches Wachstum erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte in der wiederholten Verringerung der minimalen Bauteilgröße begründet, was es erlaubt, dass mehr Komponenten in einen vorgegebenen Bereich integriert werden können. Die geringere Bauteilgröße kann jedoch zu größeren Leckströmen führen. Da in letzter Zeit das Verlangen nach noch kleineren elektronischen Bauteilen angestiegen ist, ist ein Bedarf entstanden, den Leckstrom bei Halbleiterbauteilen zu verringern.The semiconductor industry has experienced rapid growth due to continuous improvements in the integration density of a variety of electronic components (eg, transistors, diodes, resistors, capacitors, etc.). For the most part, this improvement in integration density is due to the repeated reduction in minimum component size, which allows more components to be integrated within a given range. However, the smaller component size can lead to larger leakage currents. As the demand for even smaller electronic components has recently increased, a need has arisen to reduce the leakage current in semiconductor devices.

Bei einem komplementären Metalloxidhalbleiter(CMOS)-Feldeffekttransistor (FET) umfassen die aktiven Bereiche einen Drain, eine Source, einen Kanalbereich, der zwischen dem Drain und der Source angebunden ist, und eine Gate auf der Oberseite des Kanals, um den An- und den Auszustand des Kanalbereichs zu steuern. Wenn die Gatespannung eine Grenzspannung überschreitet, wird ein leitender Kanal zwischen dem Drain und der Source ausgebildet. Dies resultiert darin, dass Elektronen oder Löchern ermöglicht wird, sich zwischen dem Drain und der Source zu bewegen. Auf der anderen Seite wird idealerweise der Kanal unterbrochen, und es fließen keine Elektronen oder Löcher zwischen dem Drain und der Source, wenn die Gatespannung geringer als die Grenzspannung ist. Während sich jedoch die Halbleiterbauteile weiter verkleinern, kann die Gate aufgrund des Kurzkanalleckeffektes den Kanalbereich nicht vollständig kontrollieren, insbesondere nicht den Abschnitt des Kanalbereichs, welcher weit entfernt von der Gate angeordnet ist. Daraus resultiert, dass nachdem die Halbleiterbauteile in den unteren Sub-30-Nanometerbereich skaliert worden sind, die entsprechend kurze Gatelänge herkömmlicher Planartransistoren zu der Unfähigkeit der Gate führen kann, den Kanalbereich wesentlich abzuschalten.In a complementary metal oxide semiconductor (CMOS) field effect transistor (FET), the active regions include a drain, a source, a channel region connected between the drain and the source, and a gate on the top of the channel to surround the on and Off state of the channel area to control. When the gate voltage exceeds a threshold voltage, a conductive channel is formed between the drain and the source. This results in allowing electrons or holes to move between the drain and the source. On the other hand, ideally, the channel is broken and no electrons or holes flow between the drain and the source when the gate voltage is less than the threshold voltage. However, as the semiconductor devices continue to shrink, due to the short channel flip effect, the gate can not fully control the channel region, especially not the portion of the channel region that is located far from the gate. As a result, after the semiconductor devices have been scaled to the sub-30 nanometer lower range, the correspondingly short gate length of conventional planar transistors may result in the inability of the gate to substantially turn off the channel region.

Mit der Fortentwicklung der Halbleitertechnologien haben sich Fin-Feldeffekttransistoren (FinFETs) als eine wirkungsvolle Alternative herausgestellt, um den Leckstrom in Halbleiterbauteilen weiter zu verringern. Bei einem FinFET erstreckt sich ein aktiver Bereich, der den Drain, den Kanalbereich und die Source umfasst, von der Oberfläche des Halbleitersubstrats, auf welchem der FinFET angeordnet ist, nach oben. Der aktive Bereich des FinFET ist entsprechend einer Rippe in der Querschnittsansicht rechteckig geformt. Zusätzlich umschließt die Gatestruktur des FinFET den aktiven Bereich an drei Seiten wie ein umgekehrtes U. Daraus resultiert, dass die Steuerung des Kanals durch die Gatestruktur stabiler geworden ist. Der Kurzkanalleckeffekt herkömmlicher planarer Transistoren wurde verringert. Somit kann die Gatestruktur den Kanal besser steuern, wenn der FinFET ausgeschaltet ist, um den Leckstrom zu verringern.With the advancement of semiconductor technologies, fin field effect transistors (FinFETs) have emerged as an effective alternative to further reduce the leakage current in semiconductor devices. In a FinFET, an active region including the drain, the channel region, and the source extends upward from the surface of the semiconductor substrate on which the FinFET is disposed. The active area of the FinFET is rectangular shaped according to a rib in the cross-sectional view. In addition, the gate structure of the FinFET encloses the active region on three sides like an inverted U. As a result, the control of the channel by the gate structure has become more stable. The short channel leakage effect of conventional planar transistors has been reduced. Thus, the gate structure can better control the channel when the FinFET is turned off to reduce the leakage current.

ZUSAMMENFASSUNG DER ERFINDUNGSUMMARY OF THE INVENTION

Die vorliegende Erfindung stellt eine Vorrichtung gemäß dem unabhängigen Anspruch 1 bereit, die aufweist:
einen Isolationsbereich, der in einem Substrat ausgebildet ist;
eine Gratleitung, die in dem Substrat ausgebildet ist, wobei die Gratleitung mittels einer ersten Gate-Elektrodenstruktur ummantelt ist, um einen ersten Transistor auszubilden, wobei ein Ende der Gratleitung eine angeschrägte Form aufweist, und wobei die Gratleitung einen Kanal aufweist, der zwischen einem ersten Drain/Source-Bereich und einem zweiten Drain/Source-Bereich des ersten Transistors verbunden ist; und
eine zweite Gate-Elektrode, die die Gratleitung ummantelt, um einen Dummy-Transistor auszubilden.

  • 1. Vorteilhafte Ausführungsformen der Vorrichtung sind in den abhängigen Ansprüchen 2–6 angegeben.
  • 2. Die vorliegende Erfindung stellt weiterhin ein System gemäß dem unabhängigen Anspruch 7 bereit, das aufweist: eine erste durchgängige Gratleitung, welche von einem ersten Pass-Gate-Transistor und einem ersten Pull-Down-Transistor einer ersten Speicherzelle sowie einem dritten Pass-Gate-Transistor und einem dritten Pull-Down-Transistor einer zweiten Speicherzelle geteilt werden; eine zweite durchgängige Gratleitung, die von einem zweiten Pass-Gate-Transistor und einem zweiten Pull-Down-Transistor der ersten Speicherzelle sowie einem vierten Pass-Gate-Transistor und einem vierten Pull-Down-Transistor der zweiten Speicherzelle geteilt wird; eine Vielzahl unterbrochener Gratleitungen für einen Pull-Up-Transistor der ersten Speicherzelle und der zweiten Speicherzelle, und wobei die unterbrochene Gratleitung von einer ersten Gate-Elektrodenstruktur ummantelt ist, um einen Pull-Up-Transistor auszubilden; und wobei ein Ende der unterbrochenen Gratleitung eine angeschrägte Form aufweist; und eine zweite Gate-Elektrode, welche die unterbrochene Gratleitung ummantelt, um einen Dummy-Transistor auszubilden.
  • 3. Vorzugsweise ist ein erstes Ende der unterbrochenen Gratleitung mit einem Spannungspotential verbunden; und ein zweites Ende der unterbrochenen Gratleitung ist in der zweiten Gate-Elektrode eingebettet.
  • 4. Besonders bevorzugt weist die Gratleitung einen unteren Innenwinkel auf, der in einer ersten Querschnittsansicht mehr als 86° beträgt; und das erste Ende sowie das zweite Ende der Gratleitung weisen einen unteren Innenwinkel auf, der in einer zweiten Querschnittsansicht weniger als 83° beträgt.
  • 5. Bei einer Ausführungsform des Systems umfasst die erste Querschnittsansicht eine erste Tiefe; und die zweite Querschnittsansicht umfasst eine zweite Tiefe, wobei die erste Tiefe dem 1,3-fachen der zweiten Tiefe entspricht.
  • 6. Bei einer weiteren Ausführungsform des Systems umfasst die erste Querschnittsansicht eine erste Tiefe und eine zweite Tiefe; und die zweite Querschnittsansicht umfasst eine dritte Tiefe. Vorzugsweise entspricht die zweite Tiefe dem 2-fachen der ersten Tiefe; und die zweite Tiefe entspricht dem 1,3-fachen der dritten Tiefe.
  • 7. Die vorliegende Erfindung stellt darüber hinaus eine Speicherzelle gemäß dem unabhängigen Anspruch 9 bereit, die aufweist: einen ersten Inverter, der einen ersten p-Typ-Transistor (PU) mit einer zweistufigen Gratstruktur und einen ersten n-Typ-Transistor (PD) mit der zweistufigen Gratstruktur aufweist, wobei der erste PU mit dem ersten PD in Reihe verbunden ist; einen zweiten Inverter, der mit dem ersten Inverter über Kreuz verbunden ist und einen zweiten PU mit der zweistufigen Gratstruktur sowie einen zweiten PD mit der zweistufigen Gratstruktur aufweist, wobei der zweite PU mit dem zweiten PD in Serie verbunden ist; einen ersten Pass-Gate-Transistor, der die zweistufige Gratstruktur aufweist, wobei der erste Pass-Gate-Transistor zwischen dem ersten Inverter und einer ersten Bitleitung verbunden ist; einen zweiten Pass-Gate-Transistor, der die zweite Gratstruktur aufweist, wobei der zweite Pass-Gate-Transistor zwischen dem zweiten Inverter und einer zweiten Bitleitung verbunden ist; ein erstes Dummybauteil, das mit dem ersten Inverter verbunden ist; und ein zweites Dummybauteil, das mit dem zweiten Inverter verbunden ist.
  • 8. Vorzugsweise ist der erste Pass-Gate-Transistor auf einer ersten durchgängigen Gratleitung ausgebildet; der erste PD ist auf der ersten durchgängigen Gratleitung ausgebildet; der erste PU ist auf einer ersten unterbrochenen Gratleitung ausgebildet, der zweite PU ist auf einer zweiten unterbrochenen Gratleitung ausgebildet; der zweite Pass-Gate-Transistor ist auf einer zweiten durchgängigen Gratleitung ausgebildet; und der zweite PD ist auf der zweiten durchgängigen Gratleitung ausgebildet.
  • 9. Besonders bevorzugt wird die unterbrochene Gratleitung von einer ersten Gate-Elektrodenstruktur ummantelt, um den PU-Transistor auszubilden; ein Ende der unterbrochenen Gratleitung weist eine angeschrägte Form auf; und eine zweite Gate-Elektrode ummantelt die unterbrochene Gratleitung, um einen Dummy-Transistor auszubilden.
  • 10. Bei einer Ausführungsform der Speicherzelle sind eine Source des Dummy-Transistors und ein Gate des Dummy-Transistors miteinander verbunden.
  • 11. Bei einer weiteren Ausführungsform der Speicherzelle weist die angeschrägte Form einen unteren Innenwinkel auf, der mehr als 86° beträgt; und die unterbrochene Gratleitung weist in einer Querschnittsansicht einen unteren Innenwinkel auf, der weniger als 83° beträgt.
  • 12. In noch einer weiteren Ausführungsform der Speicherzelle sind eine Source des Dummy-Transistors und eine Gate des Dummy-Transistors über einen Kuppenkontakt miteinander verbunden.
The present invention provides an apparatus according to independent claim 1 which comprises:
an isolation region formed in a substrate;
a ridge line formed in the substrate, the ridge line being sheathed by a first gate electrode structure to form a first transistor, wherein one end of the ridge line has a tapered shape, and wherein the ridge line has a channel disposed between a first one Drain / source region and a second drain / source region of the first transistor is connected; and
a second gate electrode overlying the ridge line to form a dummy transistor.
  • 1. Advantageous embodiments of the device are specified in the dependent claims 2-6.
  • 2. The present invention further provides a system according to independent claim 7, comprising: a first continuous ridge line comprising a first pass-gate transistor and a first pull-down transistor of a first memory cell and a third pass-gate Transistor and a third pull-down transistor of a second memory cell are shared; a second continuous ridge line shared by a second pass-gate transistor and a second pull-down transistor of the first memory cell and a fourth pass-gate transistor and a fourth pull-down transistor of the second memory cell; a plurality of interrupted ridge lines for a pull-up transistor of the first memory cell and the second memory cell, and wherein the broken ridge line is covered by a first gate electrode structure to form a pull-up transistor; and wherein one end of the broken ridge line has a tapered shape; and a second gate electrode overlying the broken ridge line to form a dummy transistor.
  • 3. Preferably, a first end of the broken ridge line is connected to a voltage potential; and a second end of the broken ridge line is embedded in the second gate electrode.
  • 4. Particularly preferably, the ridge line has a lower inner angle, which is more than 86 ° in a first cross-sectional view; and the first end and the second end of the fin line have a lower inner angle, which is less than 83 ° in a second cross-sectional view.
  • 5. In one embodiment of the system, the first cross-sectional view includes a first depth; and the second cross-sectional view includes a second depth, wherein the first depth is 1.3 times the second depth.
  • 6. In another embodiment of the system, the first cross-sectional view includes a first depth and a second depth; and the second cross-sectional view includes a third depth. Preferably, the second depth is twice the first depth; and the second depth is 1.3 times the third depth.
  • 7. The present invention further provides a memory cell according to independent claim 9, comprising: a first inverter comprising a first p-type transistor (PU) having a two-stage fin structure and a first n-type transistor (PD) having the two-stage fin structure, wherein the first PU is connected in series with the first PD; a second inverter cross-connected to the first inverter and having a second PU having the two-stage fin structure and a second PD having the two-stage fin structure, the second PU being connected in series with the second PD; a first pass-gate transistor having the two-stage fin structure, the first pass-gate transistor connected between the first inverter and a first bit line; a second pass-gate transistor having the second fin structure, the second pass-gate transistor connected between the second inverter and a second bit line; a first dummy component connected to the first inverter; and a second dummy component connected to the second inverter.
  • 8. Preferably, the first pass-gate transistor is formed on a first continuous ridge line; the first PD is formed on the first continuous ridge line; the first PU is formed on a first broken ridge line, the second PU is formed on a second broken ridge line; the second pass-gate transistor is formed on a second continuous ridge line; and the second PD is formed on the second continuous ridge line.
  • 9. Particularly preferably, the interrupted ridge line is encased by a first gate electrode structure in order to form the PU transistor; one end of the broken ridge line has a tapered shape; and a second gate electrode sheathed the broken ridge line to form a dummy transistor.
  • 10. In one embodiment of the memory cell, a source of the dummy transistor and a gate of the dummy transistor are connected together.
  • 11. In a further embodiment of the storage cell, the bevelled shape has a lower inner angle which is more than 86 °; and the broken ridge line has a lower interior angle, which is less than 83 °, in a cross-sectional view.
  • 12. In yet another embodiment of the memory cell, a source of the dummy transistor and a gate of the dummy transistor are connected to each other via a tip contact.

KURZE BESCHREIBUNG DER FIGURENBRIEF DESCRIPTION OF THE FIGURES

Für ein umfassenderes Verständnis der vorliegenden Offenbarung und deren Vorteile wird nunmehr Bezug auf die nachstehende Beschreibung genommen, welche in Verbindung mit den begleitenden Figuren herangezogen wird, wobei:For a more complete understanding of the present disclosure and its advantages, reference is now made to the following description, taken in conjunction with the accompanying drawings, in which:

1 ein Layoutdiagramm eines Halbleiterbauteils mit einer Vielzahl FinFET-Transistoren gemäß einer Ausführungsform veranschaulicht; 1 illustrates a layout diagram of a semiconductor device including a plurality of FinFET transistors according to an embodiment;

2 eine Querschnittsansicht des Halbleiterbauteils gemäß 1 entlang der in 1 dargestellten Strichlinie A-A' veranschaulicht; 2 a cross-sectional view of the semiconductor device according to 1 along the in 1 illustrated dashed line AA 'illustrated;

3 eine Querschnittsansicht des Halbleiterbauteils gemäß 1 entlang der in 1 gezeigten Linie B-B' veranschaulicht; 3 a cross-sectional view of the semiconductor device according to 1 along the in 1 illustrated line BB 'illustrated;

4 ein Layoutdiagramm eines FinFET-Transistorarrays gemäß einer Ausführungsform veranschaulicht; 4 illustrates a layout diagram of a FinFET transistor array according to an embodiment;

5 ein Layoutdiagramm eines FinFET-Transistorarrays gemäß einer anderen Ausführungsform veranschaulicht; 5 illustrates a layout diagram of a FinFET transistor array according to another embodiment;

6 eine Querschnittsansicht des Halbleiterbauteils gemäß 5 entlang der Linie C-C' gemäß 5 veranschaulicht; 6 a cross-sectional view of the semiconductor device according to 5 along the line CC 'according to 5 illustrated;

7 ein Schaltdiagramm einer sechs Transistoren (6T) aufweisenden SRAM-Zelle gemäß einer Ausführungsform veranschaulicht; 7 FIG. 3 illustrates a circuit diagram of a six transistor (6T) SRAM cell according to one embodiment; FIG.

8 ein Layoutdiagramm zweier angrenzender SRAM-Zellen gemäß einer Ausführungsform veranschaulicht; 8th illustrates a layout diagram of two adjacent SRAM cells according to one embodiment;

9 zusätzlich eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten gestrichelten Linie D-D' veranschaulicht; 9 additionally a cross-sectional view of the SRAM cell along the in 8th illustrated dotted line DD 'illustrated;

10 eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten gestrichelten Linie E-E' veranschaulicht; 10 a cross-sectional view of the SRAM cell along the in 8th illustrated dashed line EE 'illustrated;

11 eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie D-D' gemäß einer Ausführungsform veranschaulicht; 11 a cross-sectional view of the SRAM cell along the in 8th illustrated dotted line DD 'according to one embodiment;

12 eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie E-E' veranschaulicht; 12 a cross-sectional view of the SRAM cell along the in 8th illustrated dashed line EE 'illustrated;

13 ein Schaltdiagramm einer Single-Board-SRAM-Bit-Zelle gemäß einer Ausführungsform veranschaulicht; 13 FIG. 3 illustrates a circuit diagram of a single-board SRAM bit cell according to one embodiment; FIG.

14 einen äquivalenten Schaltkreis der in 13 gezeigten SRAM-Zelle veranschaulicht; 14 an equivalent circuit of in 13 illustrated SRAM cell illustrated;

15 ein Schaltdiagramm eines SRAM-Arrays, welches eine Spalte und zwei Reihen aufweist, gemäß einer Ausführungsform veranschaulicht; 15 FIG. 3 illustrates a circuit diagram of an SRAM array having a column and two rows, according to an embodiment; FIG.

16 ein Layoutdiagramm der in 13 gezeigten SRAM-Zelle veranschaulicht; 16 a layout diagram of the in 13 illustrated SRAM cell illustrated;

17 ein Layoutdiagramm eines SRAM-Arrays aus zwei Reihen und zwei Spalten gemäß einer Ausführungsform veranschaulicht; 17 illustrates a layout diagram of a two row and two column SRAM array according to one embodiment;

18 eine Querschnittsansicht der SRAM-Zelle entlang der in 17 gezeigten Strichlinie F-F' veranschaulicht; 18 a cross-sectional view of the SRAM cell along the in 17 illustrated dashed line FF 'illustrated;

19 ein Layoutdiagramm der in 13 gezeigten SRAM-Zelle gemäß einer weiteren Ausführungsform veranschaulicht; 19 a layout diagram of the in 13 illustrated SRAM cell according to another embodiment illustrated;

20 ein Layoutdiagramm eines SRAM-Arrays, das zwei Reihen und zwei Spalten aufweist, gemäß einer anderen Ausführungsform veranschaulicht; 20 illustrates a layout diagram of an SRAM array having two rows and two columns, according to another embodiment;

21 ein Layoutdiagramm einer SRAM-Zelle gemäß einer Ausführungsform veranschaulicht; 21 illustrates a layout diagram of an SRAM cell according to one embodiment;

22 ein Layoutdiagramm einer SRAM-Zelle gemäß einer anderen Ausführungsform veranschaulicht; und 22 illustrates a layout diagram of an SRAM cell according to another embodiment; and

23 ein Layoutdiagramm einer SRAM-Zelle gemäß noch einer anderen Ausführungsform veranschaulicht. 23 illustrates a layout diagram of an SRAM cell according to yet another embodiment.

Übereinstimmende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich grundsätzlich auf entsprechende Bauteile, soweit dies nicht anderweitig angegeben ist. Die Figuren sind derart gezeichnet, dass sie die relevanten Aspekte der verschiedenen Ausführungsformen klar veranschaulichen und sie sind nicht notwendigerweise maßstabsgetreu gezeichnet.Corresponding reference numerals and symbols in the various figures basically refer to corresponding components unless otherwise indicated. The figures are drawn to clearly illustrate the relevant aspects of the various embodiments and are not necessarily drawn to scale.

GENAUE BESCHREIBUNG DER VERANSCHAULICHENDEN AUSFÜHRUNGSFORMENDETAILED DESCRIPTION OF ILLUSTRATIVE EMBODIMENTS

Herstellung und Verwendung der vorliegenden Ausführungsformen werden nachstehend im Detail diskutiert. Es sollte jedoch anerkannt werden, dass die vorliegende Offenbarung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die auf einem weiten Gebiet spezifischer Anwendungen umgesetzt werden können. Die diskutierten spezifischen Ausführungsformen dienen lediglich zur Veranschaulichung spezifischer Art und Weisen, um die Ausführungsformen der Offenbarung anzuwenden und beschränken nicht den Umfang der Offenbarung.Production and use of the present embodiments will be discussed in detail below. It should be appreciated, however, that the present disclosure provides many applicable inventive concepts that can be implemented in a wide range of specific applications. The specific embodiments discussed are merely illustrative of specific ways to apply the embodiments of the disclosure and do not limit the scope of the disclosure.

Die vorliegende Offenbarung wird mit Bezug auf Ausführungsformen in einem bestimmten Zusammenhang beschrieben, nämlich einem Fin-Feldeffekttransistor (FinFET), der an seinen Anschlusselementen eine angeschrägte Form aufweist. Die Ausführungsformen der Offenbarung können dennoch ebenso auf eine Vielfalt von Halbleiterbauteilen angewendet werden. Nachfolgend werden verschiedene Ausführungsformen in Bezug auf die begleitenden Zeichnungen im Detail erläutert.The present disclosure will be described with reference to embodiments in a specific context, namely a fin field effect transistor (FinFET), which has a tapered shape at its connection elements. Nevertheless, the embodiments of the disclosure may also be applied to a variety of semiconductor devices. Hereinafter, various embodiments will be explained in detail with reference to the accompanying drawings.

1 veranschaulicht ein Layoutdiagramm eines Halbleiterbauteils, welches eine Vielzahl FinFET-Transistoren gemäß einer Ausführungsform der Erfindung aufweist. Das Halbleiterbauteil 100 umfasst zwei Abschnitte. Der erste Abschnitt 102 kann über einem n-Wall ausgebildet sein. Der zweite Abschnitt 104 ist über einem p-Wall ausgebildet. Wie der Fachmann ohne weiteres verstehen wird, ist ein Drain/Source-Bereich eines Fin-Transistors grundsätzlich mit einer im Vergleich zu der Dotantart des Walls, in welchem der Drain/Source-Bereich ausgebildet ist, entgegengesetzten Dotantart dotiert. Beispielsweise ist der Drain/Source-Bereich eines Fin-Transistors grundsätzlich p-dotiert, wenn der Wall, in welchem der aktive Bereich ausgebildet ist, ein n-Wall ist. 1 FIG. 12 illustrates a layout diagram of a semiconductor device including a plurality of FinFET transistors according to one embodiment of the invention. The semiconductor device 100 includes two sections. The first paragraph 102 can be formed over a n-wall. The second section 104 is trained over a p-wall. As one of ordinary skill in the art will readily appreciate, a drain / source region of a fin transistor is basically doped with a dopant species opposite to the type of dopant of the wall in which the drain / source region is formed. For example, the drain / source region of a fin transistor is basically p-doped when the wall in which the active region is formed is an n-wall.

Wie in 1 dargestellt ist, kann das Halbleiterbauteil 100 vier Gatebereiche aufweisen, die sich parallel von links nach rechts über den ersten Abschnitt 102 und den zweiten Abschnitt 104 erstrecken. Das Halbleiterbauteil 100 kann sechs aktive Bereiche aufweisen. Insbesondere weist der erste Abschnitt 102 drei aktive Bereiche auf. Gemäß einer Ausführungsform weisen die aktiven Bereiche des ersten Abschnitts 102 eine gratförmige Struktur auf (nicht gezeigt, jedoch in 2 dargestellt) und erstrecken sich über die Oberfläche des Halbleitersubstrats. Wie in 1 gezeigt ist, sind die aktiven Bereiche parallel ausgebildet. Ebenso weist der zweite Abschnitt 104 drei aktive Bereiche auf. Gemäß einer Ausführungsform weisen die aktiven Bereiche des zweiten Abschnitts 104 eine gratförmige Struktur auf, welche sich über die Oberfläche des Halbleitersubstrats erstreckt. Wie in 1 gezeigt ist, erstrecken sich die Gatebereiche und die aktiven Bereiche orthogonal zueinander. An dem Schnittpunkt eines Gatebereichs und eines aktiven Bereichs ist ein Transistor ausgebildet.As in 1 is shown, the semiconductor device 100 have four gate areas extending parallel from left to right across the first section 102 and the second section 104 extend. The semiconductor device 100 can have six active areas. In particular, the first section 102 three active areas. According to one embodiment, the active areas of the first section 102 a ridge-shaped structure (not shown, but in 2 shown) and extend over the surface of the semiconductor substrate. As in 1 is shown, the active areas are formed in parallel. Likewise, the second section 104 three active areas. According to one embodiment, the active areas of the second section 104 a ridge-shaped structure extending over the surface of the semiconductor substrate. As in 1 is shown, the gate regions and the active regions extend orthogonal to each other. At the intersection of a gate region and an active region, a transistor is formed.

Das Halbleiterbauteil kann darüber hinaus verschiedene Kontakte haben, wie den Gatekontakt 122 oder den Gatekontakt 124, die über den Gatebereichen ausgebildet sind. Die Kontakte umfassen die in 1 gezeigten Gatekontakte und können dazu verwendet werden, unterschiedliche aktive Bereiche des Halbleiterbauteils miteinander zu verbinden. Gemäß einer Ausführungsform können die Kontakte irgendein geeignetes leitfähiges Material aufweisen, wie einen dotierten Halbleiter oder ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen.The semiconductor device may also have various contacts, such as the gate contact 122 or the gate contact 124 formed over the gate areas. The contacts include those in 1 shown gate contacts and can be used to connect different active areas of the semiconductor device with each other. According to one embodiment, the contacts may comprise any suitable conductive material, such as a doped semiconductor or a metal such as copper, titanium, tungsten, aluminum or the like.

Die 2 veranschaulicht eine Querschnittsansicht des Halbleiterbauteils gemäß 1 entlang der in 1 gezeigten Strichlinie A-A'. Wie in 2 gezeigt ist, können sechs FinFETs über einem Substrat 202 ausgebildet sein. Das Substrat 202 kann ein Siliziumsubstrat sein. Alternativ kann das Substrat 202 andere Halbleitermaterialien wie Germanium, Halbleitermaterialverbindungen wie Silizium-Karbid, Gallium-Arsenid, Indium-Arsenid, Indium-Phosphid und dergleichen aufweisen. Gemäß einer Ausführungsform kann das Substrat 202 eine kristalline Struktur aufweisen. Gemäß einer anderen Ausführungsform kann das Substrat 202 ein Silizium-auf-Nichtleiter(SOI)-Substrat sein.The 2 FIG. 12 illustrates a cross-sectional view of the semiconductor device according to FIG 1 along the in 1 shown dashed line A-A '. As in 2 can show six FinFETs over a substrate 202 be educated. The substrate 202 may be a silicon substrate. Alternatively, the substrate 202 other semiconductor materials such as germanium, semiconductor material compounds such as silicon carbide, gallium arsenide, indium arsenide, indium phosphide and the like. According to one embodiment, the substrate 202 have a crystalline structure. According to another embodiment, the substrate 202 a silicon on non-conductor (SOI) substrate.

In dem Substrat 202 sind ein n-Wallbereich 212 und ein p-Wallbereich 214 ausgebildet. Wieder mit Bezug auf 1 ist der erste Abschnitt 102 des Halbleiterbauteils 100 über dem n-Wallbereich 212 ausgebildet. Ebenso ist der zweite Abschnitt 104 des Halbleiterbauteils 100 über dem p-Wallbereich 214 ausgebildet. Drei Gratstrukturen 242 sind über dem n-Wall 212 ausgebildet. Wie in 2 gezeigt ist, erstreckt sich jede Gratstruktur von der Oberfläche des n-Walls 212 nach oben. Die Gratstruktur weist in einer Querschnittsansicht eine rechtwinklige Form auf. Zusätzlich ummantelt die Gate-Elektrode 222 jede Gratstruktur an drei Seiten wie ein umgekehrtes U. Es sollte festgehalten werden, dass eine dielektrische Gateschicht zwischen der Gratstruktur und der Gate-Elektrode ausgebildet ist. Es sollte weiter festgehalten werden, dass während 2 die Gratstruktur mit rechtwinkliger Form zeigt, die Seitenwände der Gratstruktur keine vertikale Linie sein dürfen. Die Gratstruktur kann eine trapezförmige Gestalt aufweisen. Gemäß einer Ausführungsform ist der untere Innenwinkel der Trapezform größer als 86°. Ebenso sind drei Gratstrukturen 244 über dem p-Wall 214 ausgebildet. Wie in 2 gezeigt ist, erstreckt sich jede Gratstruktur von der Oberseite des p-Walls 204 nach oben. Die Gratstruktur weist in einer Querschnittsansicht eine rechtwinklige Form auf. Zusätzlich ummantelt die Gate-Elektrode 234 jede Gratstruktur an drei Seiten wie ein umgekehrtes U. Darüber hinaus kann ein Gatekontakt 124 über der Gate-Elektrode 234 angeordnet sein. Wie in 2 gezeigt ist, sind die Gratstrukturen (z. B. die Gratstrukturen 242 und 244) mittels eines Isolationsbereichs 222 teilweise umschlossen. Genauer sind die Bodenabschnitte der Gratstrukturen (z. B. die Bodenabschnitte der Gratstruktur 242) in den Isolationsbereich 222 eingebettet. Gemäß einer Ausführungsform kann der Isolationsbereich 222 unter Verwendung einer Shallow-Trench-Isolation(STI)-Struktur realisiert sein.In the substrate 202 are an n-wall area 212 and a p-wall area 214 educated. Again with respect to 1 is the first section 102 of the semiconductor device 100 over the n-wall area 212 educated. Likewise, the second section 104 of the semiconductor device 100 above the p-wall area 214 educated. Three ridge structures 242 are above the n-wall 212 educated. As in 2 As shown, each ridge structure extends from the surface of the n-wall 212 up. The ridge structure has a rectangular shape in a cross-sectional view. In addition, the gate electrode sheathed 222 each ridge structure on three sides like an inverted U. It should be noted that a gate dielectric layer is formed between the ridge structure and the gate electrode. It should be further stated that during 2 the ridge structure with a rectangular shape shows that the side walls of the ridge structure must not be a vertical line. The ridge structure may have a trapezoidal shape. According to one embodiment, the lower internal angle of the trapezoidal shape is greater than 86 °. Likewise, there are three ridge structures 244 over the p-wall 214 educated. As in 2 is shown, each ridge structure extends from the top of the p-wall 204 up. The ridge structure has a rectangular shape in a cross-sectional view. In addition, the gate electrode sheathed 234 each ridge structure on three sides like an inverted U. In addition, a gate contact 124 over the gate electrode 234 be arranged. As in 2 are shown, the ridge structures (eg., The ridge structures 242 and 244 ) by means of an isolation region 222 partially enclosed. More specifically, the bottom portions of the fin structures (eg, the bottom portions of the fin structure 242 ) in the isolation area 222 embedded. According to one embodiment, the isolation region 222 be realized using a shallow-trench isolation (STI) structure.

Die STI-Strukturen (z. B. der Isolationsbereich 222) können unter Verwendung geeigneter Techniken, einschließlich der Fotolithographie und Ätzprozessen hergestellt sein. Insbesondere können die Fotolithographie und die Ätzprozesse das Abscheiden eines gewöhnlich verwendeten Maskenmaterials wie eines Fotolacks über dem Substrat 202, das Belichten des Maskenmaterials entsprechend einem Muster und das Ätzen des Substrats 202 entsprechend dem Muster umfassen. Auf diese Weise kann eine Vielzahl Öffnungen ausgebildet werden. Die Öffnungen werden daraufhin mit dielektrischen Materialien aufgefüllt, um die STI-Strukturen (z. B. die Isolationsbereiche 222) auszubilden. Ein chemisch/mechanischer Polierprozess (CMP) wird daraufhin angewendet, um überschüssige Anteile des dielektrischen Materials zu entfernen, wobei die verbleibenden Anteile den Isolationsbereich darstellen.The STI structures (eg the isolation area 222 ) can be fabricated using suitable techniques, including photolithography and etching processes. In particular, photolithography and etching processes may deposit a commonly used mask material such as a photoresist over the substrate 202 , exposing the mask material according to a pattern and etching the substrate 202 cover according to the pattern. In this way, a plurality of openings can be formed. The openings are then filled with dielectric materials around the STI structures (eg, the isolation areas 222 ) train. A chemical / mechanical polishing (CMP) process is then used to remove excess portions of the dielectric material, with the remaining portions representing the isolation region.

3 veranschaulicht eine Querschnittsansicht des Halbleiterbauteils gemäß 1 entlang der in 1 gezeigten Linie P-P'. In 3 sind die Gatestrukturen 312 und 314 in der Gratlinie 306 ausgebildet. Die Gatestrukturen 312 und 314 können jeweils ein Gatedielektrikum, eine Gate-Elektrode und dielektrische Seitenwandabstandshalter umfassen. Das Gatedielektrikum und die Gate-Elektrode können durch das aufeinanderfolgende Abscheiden einer dielektrischen Schicht und einer Elektrodenschicht auf dem Substrat 202 und durch Ätzen der Schichten zu dem strukturierten Gatedielektrikum und der strukturierten Gate-Elektrode ausgebildet werden. Eine dielektrische Schicht kann daraufhin konform abgeschieden und geätzt werden, um die dielektrischen Seitenwandabstandshalter auszubilden. Der Fachmann wird ohne weiteres erkennen, welche Materialien und Prozesse für das Ausbilden dieser Komponenten geeignet sind. 3 FIG. 12 illustrates a cross-sectional view of the semiconductor device according to FIG 1 along the in 1 shown line P-P '. In 3 are the gate structures 312 and 314 in the ridge line 306 educated. The gate structures 312 and 314 Each may include a gate dielectric, a gate electrode, and dielectric sidewall spacers. The gate dielectric and the gate electrode may be formed by sequentially depositing a dielectric layer and an electrode layer on the substrate 202 and formed by etching the layers to the patterned gate dielectric and the patterned gate electrode. A dielectric layer may then be conformally deposited and etched to form the dielectric sidewall spacers. Those skilled in the art will readily appreciate which materials and processes are suitable for forming these components.

Die 3 veranschaulicht weiterhin zwei andere Gatestrukturen 316 und 318, die teilweise über der Gratlinie 306 ausgebildet sind. Mit anderen Worten sind die Anschlusselemente der Gratlinie 306 in die Gatestruktur 316 bzw. 318 eingebettet. Wieder mit Bezug auf 1 ist das Ende der Gratlinie durch den Gatebereich von vier Seiten ummantelt. Wie es in 1 gezeigt ist, ist das Ende der Gratlinie in den Gatebereich eingebettet. Die Querschnittsansicht zeigt, dass die Anschlusselemente der eingebetteten Gratlinie eine angeschrägte Form aufweisen. Genauer gesagt, beträgt in der Querschnittsansicht gemäß 3 der untere Innenwinkel der angeschrägten Form weniger als 83°. The 3 further illustrates two other gate structures 316 and 318 partially over the ridge line 306 are formed. In other words, the connection elements are the ridge line 306 in the gate structure 316 respectively. 318 embedded. Again with respect to 1 The end of the ridge line is encased by the gate area of four sides. As it is in 1 is shown, the end of the ridge line is embedded in the gate region. The cross-sectional view shows that the connection elements of the embedded ridge line have a tapered shape. More specifically, in the cross-sectional view of FIG 3 the lower internal angle of the beveled shape is less than 83 °.

In 3 sind Drain/Source-Bereiche 322 ausgebildet. Die Drain/Source-Bereiche 322 können durch das Ätzen von Öffnungen in den Drain/Source-Bereichen des Grates 306 und durch epitaktisches Aufwachsen der Drain/Source-Bereiche 322 ausgebildet werden. Die Drain/Source-Bereiche 322 können z. B. Silizium-Germanium (SiGe) für einen p-Typ-Transistor oder Silizium-Karbon (SiC) für einen n-Typ-Transistor aufweisen, obwohl auch andere Materialien verwendet werden können.In 3 are drain / source regions 322 educated. The drain / source regions 322 can be achieved by etching openings in the drain / source regions of the ridge 306 and by epitaxially growing the drain / source regions 322 be formed. The drain / source regions 322 can z. Silicon germanium (SiGe) for a p-type transistor or silicon carbon (SiC) for an n-type transistor, although other materials may be used.

Gemäß einer Ausführungsform ist der FinFET ein p-Typ-Transistor, wobei ein epitaktisch aufgewachsenes Material der Drain/Source-Bereiche 322 aus einer Gruppe bestehend aus SiGe, SiGeC, Ge, Si, III–V-Halbleiterverbindungsmaterialien und irgendwelchen Kombinationen dieser ausgewählt ist. Auf der anderen Seite ist, wenn der FinFET ein n-Typ-Transistor ist, ein epitaktisch aufgewachsenes Material der Drain/Source-Bereiche 322 aus einer Gruppe bestehend aus SiP, SiC, SiPC, Si, III–V-Halbleitermaterialverbindungen und irgendwelchen Kombinationen dieser ausgewählt.According to one embodiment, the FinFET is a p-type transistor, wherein an epitaxially grown material of the drain / source regions 322 is selected from a group consisting of SiGe, SiGeC, Ge, Si, III-V compound semiconductor materials and any combinations thereof. On the other hand, when the FinFET is an n-type transistor, an epitaxially grown material of the drain / source regions 322 selected from a group consisting of SiP, SiC, SiPC, Si, III-V semiconductor material compounds and any combinations thereof.

Die Drain/Source-Bereiche 322 können nach dem epitaktischen Aufwachsen oder in-situ während des Wachstums dotiert werden. Nachdem die Drain/Source-Bereiche 322 ausgebildet sind, werden zusätzliche Seitenwandabstandshalter auf den Seitenwänden der Gatestrukturen (z. B. der Gatestruktur 312) ausgebildet. Die Abstandshalter können durch konformes Abscheiden einer dielektrischen Schicht über dem Substrat 202 und durch Ätzen ausgebildet sein.The drain / source regions 322 may be doped after epitaxial growth or in-situ during growth. After the drain / source areas 322 are formed, additional sidewall spacers on the sidewalls of the gate structures (eg the gate structure 312 ) educated. The spacers may be formed by conformally depositing a dielectric layer over the substrate 202 and be formed by etching.

Das Halbleiterbauteil kann darüber hinaus eine dielektrische Zwischenschicht (nicht dargestellt) aufweisen, die über dem Substrat 202 und dem Grat 306 ausgebildet ist. Die dielektrische Zwischenschicht wird zu einer Oberfläche der Gatestrukturen planarisiert, beispielsweise mittels chemisch-mechanischem Polieren (CMP). Kontaktöffnungen werden geätzt und ein leitendes Material wird in den Kontaktöffnungen und über der dielektrischen Zwischenschicht abgeschieden.The semiconductor device may further include a dielectric interlayer (not shown) overlying the substrate 202 and the ridge 306 is trained. The dielectric interlayer is planarized to a surface of the gate structures, for example by chemical mechanical polishing (CMP). Contact openings are etched and a conductive material is deposited in the contact openings and over the dielectric interlayer.

Das leitfähige Material wird zu einer Oberfläche der dielektrischen Zwischenschicht planarisiert, beispielsweise mittels chemisch-mechanischem Polieren (CMP), wobei leitfähiges Material in den Kontaktöffnungen zurückbleibt, um Kontakte 332 auszubilden. Das Ätzen und das Abscheiden kann durch irgendeinen geeigneten Ätz- bzw. Abscheideprozess realisiert sein.The conductive material is planarized to a surface of the interlayer dielectric, for example, by chemical mechanical polishing (CMP), leaving conductive material in the contact openings to contact 332 train. The etching and deposition may be realized by any suitable etching or deposition process.

Die Kontakte 332 können irgendein geeignetes leitfähiges Material aufweisen, wie einen dotierten Halbleiter oder ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Darüber hinaus kann eine Sperrschicht (nicht dargestellt) zwischen dem leitfähigen Material und der dielektrischen Zwischenschicht ausgebildet sein, wobei eine Ätzbegrenzungsschicht (nicht dargestellt) über dem Substrat 202 unterhalb der dielektrischen Zwischenschicht ausgebildet sein kann. Der Fachmann wird ohne weiteres geeignete Prozesse und Materialien finden, die für die Ausbildung dieser Komponenten verwendet werden.The contacts 332 may comprise any suitable conductive material such as a doped semiconductor or a metal such as copper, titanium, tungsten, aluminum or the like. In addition, a barrier layer (not shown) may be formed between the conductive material and the interlayer dielectric layer, with an etch stop layer (not shown) over the substrate 202 may be formed below the dielectric intermediate layer. One skilled in the art will readily find suitable processes and materials used to formulate these components.

Eine vorteilhafte Eigenschaft des Vorliegens eines angeschrägt geformten Gratanschlusskontaktes besteht darin, dass der Gratanschlusskontakt mit der angeschrägten Form dabei hilft, das elektrische Feld zwischen dem Gratende und der Dummy-Gate-Elektrode (beispielsweise dem Gate 316 und 318) zu verringern. Daraus resultiert, dass der FinFET einheitliche Eigenschaften aufweist, und derartig einheitliche Eigenschaften helfen dabei, die Geschwindigkeit und Funktionalität des FinFET zu verbessern.An advantageous characteristic of having a tapered grating terminal contact is that the grating terminal contact with the tapered shape helps to reduce the electric field between the ridge end and the dummy gate electrode (eg, the gate) 316 and 318 ) to reduce. As a result, the FinFET has uniform characteristics, and such uniform characteristics help to improve the speed and functionality of the FinFET.

Die 4 veranschaulicht ein Layoutdiagramm eines FinFET-Transistorarrays gemäß einer Ausführungsform. Das FinFET-Transistorarray 400 umfasst zwei Transistorzellen, nämlich die Transistorzelle 402 und die Transistorzelle 404. Jede Transistorzelle gemäß 4 ist ähnlich zu einem Halbleiterbauteil 100, wie es in 1 gezeigt ist, so dass dies hier nicht im Einzelnen diskutiert wird. Es sollte festgehalten werden, dass die Gratlinien in 4 sich nicht ununterbrochen zwischen den angrenzenden Transistorzellen erstrecken. Um die Isolation zwischen verschiedenen FinFET-Transistoren weiter zu verbessern, erstrecken sich die Gratlinien nicht bis in die angrenzende Transistorzelle hinein. Stattdessen endet die Gratlinie bei den Dummygates (beispielsweise den Dummygates 412, 414, 416 und 418).The 4 FIG. 12 illustrates a layout diagram of a FinFET transistor array according to an embodiment. FIG. The FinFET transistor array 400 comprises two transistor cells, namely the transistor cell 402 and the transistor cell 404 , Each transistor cell according to 4 is similar to a semiconductor device 100 as it is in 1 is shown, so this is not discussed in detail here. It should be noted that the ridge lines in 4 do not continuously extend between the adjacent transistor cells. To further improve the isolation between different FinFET transistors, the ridge lines do not extend into the adjacent transistor cell. Instead, the ridge line ends at the dummy gates (for example, the dummy gates 412 . 414 . 416 and 418 ).

Es sollte darüber hinaus festgehalten werden, dass die Dummygates (beispielsweise die Dummygates 412, 414, 416 und 418) mit Masse verbunden sein können, wenn eine Gratlinie einen n-Typ-Transistor auf einem p-Wall ausbildet. Auf der anderen Seite können die Dummygates mit einem Hochvoltpotential verbunden sein, wenn eine Gratlinie einen p-Typ-Transistor auf einem n-Wall bildet.It should also be noted that the dummy gates (for example, the dummy gates 412 . 414 . 416 and 418 ) may be connected to ground when a ridge line forms an n-type transistor on a p-wall. On the other hand, the dummy gates may be connected to a high-voltage potential when a ridge line forms a p-type transistor on an n-wall.

Die 5 veranschaulicht ein Layoutdiagramm eines FinFET-Transistorarrays gemäß einer anderen Ausführungsform. Das FinFET-Transistorarray umfasst zwei Transistorzellen, nämlich die Transistorzelle 502 und die Transistorzelle 504. Jede Transistorzelle gemäß 5 endet in der Transistorzelle, die in 4 gezeigt ist, davon abgesehen, dass das Ende der Gratlinie jeder Transistorzelle nicht in die Dummygate eingebettet ist. Stattdessen erstreckt sich die Gratlinie außerhalb des Gatebereichs und bildet einen freien Knotenpunkt. Im Vergleich zu der in 1 gezeigten Gratlinie hilft die Gratlinienstruktur, die in 5 gezeigt ist, dabei, das Gate-Dielectric-Breakdown-Problem zu vermeiden. Daraus resultiert, dass die Zuverlässigkeit des FinFET verbessert ist. The 5 illustrates a layout diagram of a FinFET transistor array according to another embodiment. The FinFET transistor array comprises two transistor cells, namely the transistor cell 502 and the transistor cell 504 , Each transistor cell according to 5 ends in the transistor cell, which in 4 is shown, except that the end of the ridge line of each transistor cell is not embedded in the dummy gate. Instead, the ridge line extends outside the gate area and forms a free node. Compared to the in 1 shown ridge line helps the ridge line structure in 5 is shown avoiding the gate dielectrical breakdown problem. As a result, the reliability of the FinFET is improved.

Die 6 veranschaulicht eine Querschnittsansicht des Halbleiterbauteils gemäß 5 entlang der Linie C-C' gemäß 5. Die Querschnittsansicht gemäß 6 ähnelt der Querschnittsansicht gemäß 3, mit dem Unterschied, dass die Anschlusselemente der Gratlinie jeder Transistorzelle nicht in die Dummygate eingebettet sind. Wie in 6 gezeigt ist, weisen die Anschlusselemente der Gratlinie (z. B. die Anschlusselemente 612, 614 und 616) eine angeschrägte Form auf. Darüber hinaus sind die Gatestrukturen (z. B. die Gatestrukturen 622, 624, 626 und 628) nicht auf den Seitenwänden der Gratlinien ausgebildet. Stattdessen sind die Gatestrukturen über der Oberseite der Gratlinien ausgebildet. Die 7 veranschaulicht ein Schaltdiagramm einer sechs Transistoren (6T) aufweisenden SRAM-Zelle gemäß einer Ausführungsform. Die SRAM-Zelle 700 weist einen ersten Inverter, der von einem Pull-Up-p-Typ-Metalloxidhalbleiter(PMOS)-Transistor PU1 und einem Pull-Down-n-Typ-Metalloxidhalbleiter(NMOS)-Transistor PD1 gebildet ist, auf. Die SRAM-Zelle 700 weist weiterhin einen zweiten Inverter auf, der von einem Pull-Up-PMOS-Transistor PU2 und einem Pull-Down-NMOS-Transistor PD2 gebildet ist. Darüber hinaus sind der erste und der zweite Inverter zwischen einer Spannungsbusleitung VCC und einem Massepotential VSS verbunden.The 6 FIG. 12 illustrates a cross-sectional view of the semiconductor device according to FIG 5 along the line CC 'according to 5 , The cross-sectional view according to 6 similar to the cross-sectional view according to 3 , with the difference that the connection elements of the ridge line of each transistor cell are not embedded in the dummy gate. As in 6 8, the connection elements of the ridge line (eg, the connection elements 612 . 614 and 616 ) has a tapered shape. In addition, the gate structures (eg the gate structures 622 . 624 . 626 and 628 ) are not formed on the sidewalls of the ridge lines. Instead, the gate structures are formed over the top of the ridge lines. The 7 FIG. 12 illustrates a circuit diagram of a six transistor (6T) SRAM cell according to one embodiment. FIG. The SRAM cell 700 comprises a first inverter formed by a pull-up p-type metal oxide semiconductor (PMOS) transistor PU1 and a pull-down n-type metal oxide semiconductor (NMOS) transistor PD1. The SRAM cell 700 further comprises a second inverter formed by a pull-up PMOS transistor PU2 and a pull-down NMOS transistor PD2. Moreover, the first and second inverters are connected between a voltage bus line VCC and a ground potential VSS.

Wie in 7 gezeigt ist, sind der erste und der zweite Inverter über Kreuz verbunden. D. h., dass der erste Inverter einen Eingang aufweist, der mit dem Ausgang des zweiten Inverters verbunden ist. Ebenso weist der zweite Inverter einen Eingang auf, der mit dem Ausgang des ersten Inverters verbunden ist. Der Ausgang des ersten Inverters wird als Speicherknoten SN bezeichnet. Ebenso wird der Ausgang des zweiten Inverters als Speicherknoten SNB bezeichnet. In einem normalen Betriebsmodus befindet sich der Speicherknoten SN in einem entgegengesetzten Logikzustand wie der Speicherknoten SNB. Durch die Verwendung der zwei über Kreuz verbundenen Inverter kann die SRAM-Zelle 700 die Daten unter Verwendung einer Riegelstruktur (ledged structure) beibehalten, so dass die gespeicherten Daten nicht verlorengehen, ohne dass ein Aktualisierungsablauf angewendet wird.As in 7 is shown, the first and the second inverter are connected crosswise. That is, the first inverter has an input connected to the output of the second inverter. Likewise, the second inverter has an input connected to the output of the first inverter. The output of the first inverter is referred to as storage node SN. Similarly, the output of the second inverter is referred to as a storage node SNB. In a normal operating mode, the storage node SN is in an opposite logic state as the storage node SNB. By using the two cross-connected inverters, the SRAM cell can 700 maintain the data using a led structure so that the stored data is not lost without applying an update process.

Bei einem SRAM-Array (nicht dargestellt), das die 6T-SRAM-Zellen verwendet, sind die Zellen in Reihen und Spalten angeordnet. Die Spalten des SRAM-Arrays werden mithilfe eines Bitlinienpaares ausgebildet, nämlich einer ersten Bitlinie BL und einer zweiten Bitlinie BLB. Darüber hinaus sind die Zellen des SRAM-Arrays zwischen entsprechenden Bitlinienpaaren angeordnet. Wie in 7 gezeigt ist, ist die SRAM-Zelle 700 zwischen der Bitlinie BL und der Bitlinie BLB angeordnet.In an SRAM array (not shown) using the 6T SRAM cells, the cells are arranged in rows and columns. The columns of the SRAM array are formed using a pair of bit lines, namely a first bit line BL and a second bit line BLB. In addition, the cells of the SRAM array are arranged between corresponding bit line pairs. As in 7 is shown is the SRAM cell 700 between the bit line BL and the bit line BLB.

Wie in 7 gezeigt ist, weist die SRAM-Zelle 700 weiterhin einen ersten Pass-Gate-Transistor PG1 auf, der zwischen der Bitlinie BL und dem Ausgang des ersten Inverters verbunden ist. Die SRAM-Zelle 700 weist weiterhin einen zweiten Pass-Gate-Transistor PG2 auf, der zwischen der Bitlinie BLB und dem Ausgang des zweiten Inverters verbunden ist. Die Gates des ersten Pass-Gate-Transistors PG1 und des zweiten Pass-Gate-Transistors PG2 sind mit einer Wordline (WL) verbunden.As in 7 shows the SRAM cell 700 a first pass-gate transistor PG1 connected between the bit line BL and the output of the first inverter. The SRAM cell 700 further comprises a second pass-gate transistor PG2 connected between the bit line BLB and the output of the second inverter. The gates of the first pass-gate transistor PG1 and the second pass-gate transistor PG2 are connected to a wordline (WL).

Wie in dem Schaltdiagramm gemäß 7 gezeigt ist, sind die Transistoren PU1 und PU2 p-Typ-Transistoren. Die Transistoren PU1 und PU2 können durch eine Vielfalt von p-Typ-Transistoren, wie planare p-Typ-Feldeffekttransistoren (PFETs), p-Typ-Fin-Feldeffekttransistoren (FinFETs) oder dergleichen ausgeführt sein. Die Transistoren PD1, PD2, PG1 und PG2 sind n-Typ-Transistoren. Die Transistoren PD1, PD2, PG1 und PG2 können mithilfe einer Vielfalt von n-Typ-Transistoren, wie planare n-Typ-Feldeffektransistoren (NFETs), n-Typ-FinFETs oder dergleichen umgesetzt sein.As in the circuit diagram according to 7 is shown, the transistors PU1 and PU2 are p-type transistors. The transistors PU1 and PU2 may be implemented by a variety of p-type transistors, such as planar p-type field effect transistors (PFETs), p-type fin field effect transistors (FinFETs), or the like. The transistors PD1, PD2, PG1 and PG2 are n-type transistors. The transistors PD1, PD2, PG1, and PG2 may be implemented using a variety of n-type transistors, such as n-type planar field effect transistors (NFETs), n-type FinFETs, or the like.

Wenn beim Betrieb die Pass-Gate-Transistoren PG1 und PG2 inaktiv sind, wird die SRAM-Zelle 700 die komplementären Werte an den Speicherknoten SN und SNB auf unbestimmte Zeit beibehalten. Dies ist der Fall, weil jeder Inverter des Paares von über Kreuz verbundenen Invertern den Input des anderen antreibt, wodurch die Spannungen an den Speicherknoten beibehalten werden. Dieser Zustand wird stabil beibehalten, bis die Energiezufuhr von der SRAM entfernt wird, oder bis ein Schreibzyklus durchgeführt wird, der die gespeicherten Daten in den Speicherknoten ändert.In operation, when the pass gate transistors PG1 and PG2 are inactive, the SRAM cell becomes 700 maintain the complementary values at the storage nodes SN and SNB indefinitely. This is because each inverter of the pair of cross-connected inverters drives the input of the other, thereby maintaining the voltages on the storage nodes. This state is stably maintained until the power supply is removed from the SRAM or until a write cycle is performed which changes the stored data into the storage node.

Während eines Schreibvorgangs werden die Bitlinien BL und BLB auf entgegengesetzte Werte entsprechend der neuen Daten, die in die SRAM-Zelle 700 geschrieben werden, gesetzt. Beispielsweise kann bei einem SRAM-Schreibvorgang ein logischer Zustand „1”, der in einem Datenriegel der SRAM-Zelle 700 gespeichert ist, zurückgesetzt werden, indem BL auf „0” und BLB auf „1” gesetzt werden. In Erwiderung auf einen Binärcode eines Reihendecoders (nicht dargestellt) wird eine Wortzeile, die mit dem Pass-Gate-Transistor der SRAM-Zelle 700 verbunden ist, vorgegeben, so dass dem Datenriegel vorgegeben wird, mit einem READ-Prozess fortzusetzen.During a write operation, the bit lines BL and BLB become opposite values corresponding to the new data entering the SRAM cell 700 be written, set. For example, in an SRAM write, a logical state "1" may be present in a data latch of the SRAM cell 700 is reset by setting BL to "0" and BLB to "1". In response to a binary code of a row decoder (not shown) becomes a word line associated with the pass-gate transistor of the SRAM cell 700 is predetermined, so that the data latch is specified to continue with a READ process.

Während eines READ-Prozesses wird über einen aktivierten. Pass-Gate-Transistor PG1 und PG2 eine Bitlinie, die mit dem eine logische „0” speichernden Speicherknoten verbunden ist, auf eine niedrigere Spannung entladen. Währenddessen verbleiben die anderen Bitzeilen bei ihrer vorgeladenen Spannung, weil kein Entladungspfad zwischen den anderen Bitlinien und dem Speicherknoten, der die logische „1” speichert, besteht. Die Differenzialspannung zwischen BL und BLB (ungefähr in einem Bereich zwischen 50 bis 100 mV) wird mit einem Leseverstärker (nicht dargestellt) gemessen. Darüber hinaus verstärkt der Leseverstärker die Differenzspannung und gibt den logischen Status der Speicherzelle über einen Datenpuffer weiter.During a READ process is activated via an. Pass-gate transistor PG1 and PG2 a bit line, which is connected to the logic "0" storing storage node, discharged to a lower voltage. Meanwhile, the other bit lines remain at their precharged voltage because there is no discharge path between the other bit lines and the storage node storing the logical "1". The differential voltage between BL and BLB (approximately in a range between 50 to 100 mV) is measured with a sense amplifier (not shown). In addition, the sense amplifier amplifies the differential voltage and passes the logic state of the memory cell via a data buffer.

8 veranschaulicht ein Layoutdiagramm zweier aneinandergrenzender SRAM-Zellen gemäß einer Ausführungsform. Wie der Fachmann wissen wird, können die Zellenlayouts umgedreht oder rotiert werden, um höhere Packungsdichten zu ermöglichen, wenn die Zellen (beispielsweise die SRAM-Zellen 802 und 804) zusammen angeordnet sind, um ein Array auszubilden. Häufig können durch das Umdrehen der Zelle entlang einer Zellgrenze oder -achse und durch das Anordnen der umgedrehten Zelle angrenzend an die ursprüngliche Zelle gemeinsame Knoten und Verbindungen miteinander verbunden werden, ohne die Packungsdichte zu erhöhen. 8th FIG. 12 illustrates a layout diagram of two contiguous SRAM cells according to one embodiment. FIG. As one skilled in the art will appreciate, the cell layouts may be inverted or rotated to allow for higher packing densities when the cells (e.g., the SRAM cells 802 and 804 ) are arranged together to form an array. Often, by flipping the cell along a cell boundary or axis and placing the inverted cell adjacent to the original cell, common nodes and interconnects can be interconnected without increasing packing density.

Der untere Abschnitt von 8 veranschaulicht ein Layoutdiagramm der in 7 gezeigten SRAM-Zellen gemäß einer Ausführungsform. Wie in 8 gezeigt ist, können darin vier aktive Bereiche vorliegen, von denen jeder mithilfe einer Gratleitung ausgebildet ist. Die aktiven Bereiche erstrecken sich in einer in 8 gezeigten y-Richtung parallel über die Breite der SRAM-Zelle 802. Der untere Abschnitt von 8 veranschaulicht weiterhin vier Gatebereiche. Die Gatebereiche erstrecken sich in einer in 8 gezeigten x-Richtung parallel entlang der Länge der SRAM-Zelle 802. Darüber hinaus erstrecken sich die Gratleitungen in dem Layoutdiagramm orthogonal zu den Gatebereichen. Ein Transistor ist an einer Schnittstelle einer Gratleitung und einem Gatebereich ausgebildet. Wie in 8 gezeigt ist, sind Gate-Transistoren der SRAM-Zelle an verschiedenen Schnittpunkten ausgebildet. Beispielsweise ist der erste Pass-Gate-Transistor PG1 an dem Schnittpunkt zwischen der ersten Gratleitung und dem mit PG1 bezeichneten Gatebereich ausgebildet.The lower section of 8th illustrates a layout diagram of the in 7 shown SRAM cells according to one embodiment. As in 8th 4, there may be four active regions therein, each formed by means of a ridge line. The active areas extend in an in 8th shown y-direction parallel across the width of the SRAM cell 802 , The lower section of 8th further illustrates four gate areas. The gate regions extend in an in 8th shown x-direction parallel along the length of the SRAM cell 802 , Moreover, the ridge lines in the layout diagram extend orthogonal to the gate regions. A transistor is formed at an interface of a ridge line and a gate area. As in 8th is shown, gate transistors of the SRAM cell are formed at different intersections. For example, the first pass-gate transistor PG1 is formed at the intersection between the first fin line and the gate area designated PG1.

Zwei vertikale Strichlinien, welche die SRAM-Zelle 802 unterteilen, kennzeichnen Grenzen zwischen einem p-Typ-Wall in dem Substrat und einem n-Typ-Wall in dem Substrat, in welchem entsprechende Fin-Transistoren ausgebildet sind. Wie der Fachmann ohne weiteres verstehen wird, ist ein Drain/Source-Bereich eines Fin-Transistors grundsätzlich mit einem entgegengesetzten Dotant im Vergleich zu dem Dotant des Walls, in welchem der Drain/Source-Bereich ausgebildet ist, dotiert. Beispielsweise ist ein Source/Drain-Bereich eines Fin-Transistors grundsätzlich p-dotiert, wenn der Wall, in welchem der aktive Bereich ausgebildet ist, ein n-Typ-Wall ist.Two vertical dashed lines representing the SRAM cell 802 divide boundaries between a p-type wall in the substrate and an n-type wall in the substrate in which respective fin transistors are formed. As one of ordinary skill in the art will readily appreciate, a drain / source region of a fin transistor is generally doped with an opposite dopant as compared to the dopant of the wall in which the drain / source region is formed. For example, a source / drain region of a fin transistor is basically p-doped when the wall in which the active region is formed is an n-type wall.

Wie in 8 gezeigt ist, sind die aktiven Bereiche der Transistoren PG1 und PD1 in einem p-Wall ausgebildet. Daraus resultiert, dass diese Transistoren n-Typ-Transistoren sind. Die aktiven Bereiche der Transistoren PU1 und PU2 sind in einem n-Typ-Wall ausgebildet. Daraus folgt, dass diese Transistoren p-Typ-Transistoren sind. Die aktiven Bereiche der Transistoren PD2 und PG2 sind in einem p-Typ-Wall ausgebildet. Auf ähnliche Weise sind diese Transistoren n-Typ-Transistoren.As in 8th is shown, the active regions of the transistors PG1 and PD1 are formed in a p-Wall. As a result, these transistors are n-type transistors. The active regions of the transistors PU1 and PU2 are formed in an n-type wall. It follows that these transistors are p-type transistors. The active regions of the transistors PD2 and PG2 are formed in a p-type wall. Similarly, these transistors are n-type transistors.

Wie in 8 gezeigt ist, wird ein einziger Gatebereich als Gate der Transistoren PG1 und PU1 verwendet. Ein anderer einzelner Gatebereich wird als Gate der Transistoren PG2 und PU2 verwendet. Auf diese Weise ist jeder einzelne Gatebereich mit dem Gate der entsprechenden zwei Transistoren elektrisch verbunden. In 8 ist ein einzelner Gatebereich dem Pass-Gate-Transistor PG1 zugeordnet. Ein anderer einzelner Gatebereich ist dem Pass-Gate-Transistor PG2 zugeordnet. Der Fachmann wird jedoch feststellen, dass der einzelne Gatebereich, der dem Pass-Gate-Transistor PG1 zugeordnet ist, sich über eine Zellengrenze hinaus erstrecken kann, so dass er sich den Gatebereich mit einer angrenzenden SRAM-Zelle (nicht dargestellt) (unv.), entsprechend dem Gatebereich für den Pass-Gate-Transistor PG2, teilen kann.As in 8th is shown, a single gate region is used as the gate of the transistors PG1 and PU1. Another single gate region is used as the gate of the transistors PG2 and PU2. In this way, each individual gate region is electrically connected to the gate of the corresponding two transistors. In 8th a single gate region is associated with the pass-gate transistor PG1. Another single gate region is associated with the pass-gate transistor PG2. However, those skilled in the art will recognize that the single gate region associated with the pass-gate transistor PG1 may extend beyond a cell boundary so as to cover the gate region with an adjacent SRAM cell (not shown) (unv.). , corresponding to the gate region for the pass-gate transistor PG2.

Verschiedene Kontaktierungen und ihre entsprechenden Durchkontaktierungen für die Bindung untereinander können angewendet werden, um die Komponenten in der SRAM-Zelle 820 zu verbinden. Ein Word-Leitungskontakt WL kann über eine Durchkontaktierung und einen Gatekontakt mit dem Gate des Pass-Gate-Transistors PG1 verbunden werden, und ein anderer Word-Leitungskontakt WL ist mit dem Gate des Pass-Gate-Transistors PG2 verbunden. Ebenso ist ein Bit-Leitungskontakt BL mit dem Drain des Pass-Gate-Transistors PG1 verbunden und ein komplementärer Bit-Leitungskontakt BLB ist mit dem Drain des Pass-Gate-Transistors PG2 verbunden.Different contacts and their corresponding interconnect vias can be applied to the components in the SRAM cell 820 connect to. One word line contact WL may be connected via a via and a gate contact to the gate of the pass gate transistor PG1, and another word line contact WL is connected to the gate of the pass gate transistor PG2. Similarly, a bit line contact BL is connected to the drain of the pass gate transistor PG1, and a complementary bit line contact BLB is connected to the drain of the pass gate transistor PG2.

Ein Energiequellenkontakt VCC ist mit der Source des Pull-Up-Transistors PU1 verbunden, wobei ein anderer Energiequellenkontakt VCC mit der Source des Pull-Up-Transistors PU2 verbunden ist. Ein Erdungskontakt VSS ist mit der Source des Pull-Down-Transistors PD1 verbunden, wobei ein anderer Erdungskontakt VSS mit der Source des Pull-Down-Transistors PD2 verbunden ist. Ein Speicherknotenkontakt SN verbindet die Source des Transistors PG1 und die Drains der Transistoren PD1 und PU1. Ein weiterer Speicherknotenkontakt SNB verbindet die Source des Transistors PG2 mit den Drains der Transistoren PD2 und PU2.A power source contact VCC is connected to the source of the pull-up transistor PU1, and another power source contact VCC is connected to the source of the pull-up transistor PU2. A ground contact VSS is connected to the source of the pull-down transistor PD1, and another ground contact VSS is connected to the source of the pull-down transistor PD2. A storage node contact SN connects the source of the transistor PG1 and the drains of the transistors PD1 and PU1. Another storage node contact SNB connects the source of the transistor PG2 to the drains of the transistors PD2 and PU2.

Die SRAM-Zelle 804 ist eine Duplikatzelle, jedoch gedreht um die X-Achse am oberen Ende der SRAM-Zelle 802. Die gemeinsamen Bauelemente BL, VCC und VSS sind miteinander verbunden, um Platz zu sparen. Somit passen die zwei Zellen in einen Raum, der kleiner als das Zweifache des Zellgrenzenbereichs ist. Die N-Wälle sind miteinander verbunden und erstrecken sich in Y-Richtung, ebenso wie die P-Wälle.The SRAM cell 804 is a duplicate cell, but rotated around the X axis at the top of the SRAM cell 802 , The common components BL, VCC and VSS are interconnected to save space. Thus, the two cells fit into a space that is less than twice the cell boundary area. The N-walls are connected to each other and extend in the Y-direction, as well as the P-ramparts.

Die 8 veranschaulicht weiterhin den p-Wall-Bereich, wobei sich zwei aneinandergrenzende SRAM-Zellen eine durchgängige Gratleitung teilen. Im Gegensatz dazu wird in dem n-Wallbereich eine unterbrochene Gratleitung verwendet, um die Transistoren auszubilden. Beispielsweise werden der PU1 der SRAM-Zelle 802 und der PU1 der SRAM-Zelle 804 durch zwei unterschiedliche Gratleitungen ausgebildet. Genauer wird in der SRAM-Zelle 802 der PU1 an dem Schnittpunkt zwischen einer unterbrochenen Gratleitung und ihrem entsprechenden Gatebereich ausgebildet. Ein erster Drain/Source-Bereich des PU1 ist über einen Kontakt mit VCC verbunden. Ein zweiter Drain/Source-Bereich des PU1 ist mit dem Speicherknoten SN verbunden.The 8th further illustrates the p-wall region where two contiguous SRAM cells share a contiguous ridge line. In contrast, in the n-wall region, a broken ridge line is used to form the transistors. For example, the PU1 becomes the SRAM cell 802 and the PU1 of the SRAM cell 804 formed by two different gratings. Exactly in the SRAM cell 802 the PU1 is formed at the intersection between a broken ridge line and its corresponding gate area. A first drain / source region of the PU1 is connected via a contact with VCC. A second drain / source region of the PU1 is connected to the storage node SN.

9 veranschaulicht weiterhin eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie D-D'. Wie in. 9 gezeigt ist, zeigt die Querschnittsansicht der Gratleitung 814, dass jede Gratleitung (z. B. die Gratleitung PD, Dummy, PU und PG) eine rechtwinklige Form aufweist. Der obere Abschnitt des Grats erstreckt sich über die Oberseite des Isolationsbereichs 812. Darüber hinaus ummanteln die Gatebereiche die oberen Abschnitte der Gratleitungen entlang dreier Seiten. Daraus resultiert, dass die Gatestruktur den Kanal besser steuern kann, um den Leckstrom zu verringern. 9 further illustrates a cross-sectional view of the SRAM cell along the in FIG 8th shown dotted line D-D '. As in. 9 is shown, shows the cross-sectional view of the ridge line 814 in that each ridge line (eg the ridge line PD, dummy, PU and PG) has a rectangular shape. The upper portion of the ridge extends over the top of the isolation area 812 , In addition, the gate areas encase the upper portions of the ridge lines along three sides. As a result, the gate structure can better control the channel to reduce the leakage current.

Es sollte festgehalten werden, dass, während 9 zeigt, dass jede Gratleitung in einer Querschnittsansicht eine rechtwinklige Form aufweist, aufgrund von Schwankungen beim Betrieb oder bei der Verarbeitung, die Gratleitung eine geringfügig abweichende Form, etwa die Form eines Trapezes, aufweisen kann. Gemäß einer Ausführungsform beträgt der untere Innenwinkel der Trapezform mehr als 86°, wenn die Gratleitung eine Trapezform aufweist. Es sollte weiter festgehalten werden, dass die Höhe der in 9 gezeigten Gratleitungen als eine erste STI-Tiefe vorgegeben ist. Die genaue Definition der ersten STI-Tiefe wird mit Bezug auf 10 weiter unten beschrieben.It should be noted that while 9 shows that each ridge line in a cross-sectional view has a rectangular shape due to variations in operation or processing, the ridge line may have a slightly different shape, such as the shape of a trapezoid. According to one embodiment, the lower inner angle of the trapezoidal shape is more than 86 °, when the ridge line has a trapezoidal shape. It should be further stated that the amount of in 9 shown gratings is given as a first STI depth. The exact definition of the first STI depth is related to 10 described below.

10 veranschaulicht eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie E-E'. Die Querschnittsansicht gemäß 10 ähnelt der Querschnittsansicht gemäß 3, mit der Ausnahme, dass eine Vielzahl Kuppenkontakte verwendet wird, um die Kontakte der Drain/Source-Bereiche und der Dummy-Gatestrukturen zu verbinden. Darüber hinaus ist die Höhe der Gratleitungen als eine zweite STI-Tiefe festgelegt. Gemäß einer Ausführungsform beträgt das Verhältnis zwischen der in 9 gezeigten ersten STI-Tiefe und der in 10 gezeigten zweiten STI-Tiefe ungefähr 1,3. 10 FIG. 12 illustrates a cross-sectional view of the SRAM cell along the in FIG 8th shown dashed line E-E '. The cross-sectional view according to 10 similar to the cross-sectional view according to 3 with the exception that a plurality of dome contacts are used to connect the contacts of the drain / source regions and the dummy gate structures. In addition, the height of the ridge lines is set as a second STI depth. According to one embodiment, the ratio between the in 9 shown first STI depth and the in 10 second STI depth about 1.3.

Die 11 veranschaulicht eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie T-T' gemäß einer anderen Ausführungsform. Die Gratleitung wird von zwei Abschnitten ausgebildet. Jeder Grat weist ein oberes Rechteck auf, das auf einem darunterliegenden Trapez aufgesetzt ist. Gemäß einer Ausführungsform beträgt der untere Innenwinkel des Trapezbereichs zwischen ungefähr 86° und ungefähr 90°. Es sollte festgehalten werden, dass die in 11 gezeigte Gratform lediglich ein Beispiel ist, welches den Umfang der Ansprüche nicht über Gebühr einschränken sollte. Der Fachmann wird viele Variationen, Abwandlungen und Modifikationen in Betracht ziehen. So kann beispielsweise aufgrund von Variationen bei der Verarbeitung und dem Betrieb entweder der obere Abschnitt oder der untere Abschnitt eine Form aufweisen, die einem Trapez oder einem Rechteck ähnelt. Der Fachmann wird erkennen, dass eine Gratstruktur, welche geringfügige Abweichungen in der Form aufweist, völlig geeignet ist, um in den Umfang der vorliegenden Offenbarung aufgenommen zu werden.The 11 FIG. 12 illustrates a cross-sectional view of the SRAM cell along the in FIG 8th shown dashed line TT 'according to another embodiment. The ridge line is formed by two sections. Each ridge has an upper rectangle, which is placed on an underlying trapezoid. According to one embodiment, the lower internal angle of the trapezoidal region is between about 86 ° and about 90 °. It should be noted that the in 11 Burr shape shown is merely an example which should not unduly limit the scope of the claims. Those skilled in the art will take many variations, modifications and modifications into consideration. For example, due to variations in processing and operation, either the upper portion or the lower portion may have a shape that resembles a trapezoid or a rectangle. One skilled in the art will recognize that a fin structure having slight deviations in shape is wholly suitable for inclusion in the scope of the present disclosure.

Wie in 11 gezeigt ist, ist die Höhe des oberen Abschnitts der Gratleitung als eine dritte STI-Tiefe vorgegeben. Ebenso ist die Höhe der Gratleitung als eine vierte STI-Tiefe vorgegeben. Gemäß einer Ausführungsform beträgt das Verhältnis zwischen der vierten STI-Tiefe und der dritten STI-Tiefe ungefähr 2. Ein Vorteil eines breiteren unteren Trapezes liegt darin, dass der Wallwiderstand des FinFET verbessert wird, weil die größere Breite des unteren Rechteckes dabei hilft, den Wallwiderstand zu verringern.As in 11 is shown, the height of the upper portion of the ridge line is predetermined as a third STI depth. Likewise, the height of the ridge line is given as a fourth STI depth. According to one embodiment, the ratio between the fourth STI depth and the third STI depth is approximately 2. An advantage of a wider lower trapezoid is that the wall resistance of the FinFET is improved because the larger width of the lower rectangle helps reduce wall resistance to reduce.

Gemäß einer Ausführungsform können der obere Abschnitt des oberen Rechtecks und der obere Abschnitt des unteren Trapezes unterschiedliche Dotierungskonzentrationen aufweisen, um eine bessere Transistorgrenzwertfeinabstimmung sowie eine bessere Anti-Durchschlags- und Wallisolation zu erreichen. Beispielsweise kann der obere Abschnitt des Rechtecks eine höhere Dotierungskonzentration als der obere Abschnitt des Rechtecks aufweisen.In one embodiment, the upper portion of the upper rectangle and the upper portion of the lower trapezoid may have different doping concentrations to provide better transistor threshold fine tuning, as well as better anti-breakdown and wall isolation to reach. For example, the upper portion of the rectangle may have a higher doping concentration than the upper portion of the rectangle.

12 veranschaulicht eine Querschnittsansicht der SRAM-Zelle entlang der in 8 gezeigten Strichlinie E-E'. Die Querschnittsansicht gemäß 12 ist ähnlich zu der Querschnittsansicht in 10, so dass sie hier nicht detaillierter diskutiert wird. Wie in 12 gezeigt ist, ist die Höhe der Gratlinie als eine fünfte STI-Höhe festgelegt. Gemäß einer Ausführungsform beträgt das Verhältnis zwischen der in 11 gezeigten vierten STI-Tiefe und der in 12 gezeigten fünften STI-Tiefe ungefähr 1,3. 12 FIG. 12 illustrates a cross-sectional view of the SRAM cell along the in FIG 8th shown dashed line E-E '. The cross-sectional view according to 12 is similar to the cross-sectional view in FIG 10 so it will not be discussed in more detail here. As in 12 is shown, the height of the ridge line is set as a fifth STI height. According to one embodiment, the ratio between the in 11 shown fourth STI depth and the in 12 fifth STI depth about 1.3.

13 veranschaulicht ein Schaltdiagramm einer Single-Port-SRAM-Bitzelle gemäß einer Ausführungsform. Die Zelle umfasst Pull-Up-Transistoren PU1 und PU2, Pull-Down-Transistoren PD1 und PD2, Pass-Gate-Transistoren PG1 und PG2, und Dummy-Transistoren Dummy-1 und Dummy-2. Wie in dem Schaltdiagramm gezeigt ist, sind die Transistoren PU1, PU2, IS1 und IS2 p-Typ-Transistoren, wie planare p-Typ-Feldeffekttransistoren (PFETs) oder p-Typ-Fin-Feldeffekttransistoren (FinFETs), und die Transistoren PG1, PG2, PD1 und PD2 sind n-Typ-Transistoren, wie planare n-Typ-Feldeffekttransistoren (NFETs) oder n-Typ-FinFETs. 13 FIG. 12 illustrates a circuit diagram of a single port SRAM bitcell according to one embodiment. FIG. The cell includes pull-up transistors PU1 and PU2, pull-down transistors PD1 and PD2, pass-gate transistors PG1 and PG2, and dummy transistors Dummy-1 and Dummy-2. As shown in the circuit diagram, the transistors PU1, PU2, IS1 and IS2 are p-type transistors, such as planar p-type field effect transistors (PFETs) or p-type fin field effect transistors (FinFETs), and the transistors PG1, PG2, PD1 and PD2 are n-type transistors, such as planar n-type field effect transistors (NFETs) or n-type FinFETs.

Die Drains der Pull-Up-Transistoren PU1 und Pull-Down-Transistoren PD1 sowie die Drains der Pull-Up-Transistoren PU2 und Pull-Down-Transistoren PD2 sind miteinander verbunden. Die Transistoren PU1 und PD1 sind über Kreuz mit den Transistoren PU2 und PD2 verbunden, um einen Datenriegel auszubilden. Die Gates der Transistoren PU1 und PD1 sind ebenso wie die Drains der Transistoren PU2 und PD2 miteinander verbunden, wobei die Gates der Transistoren PU2 und PD2 miteinander und mit den Drains der Transistoren PU1 und PD2 verbunden sind. Die Sources der Pull-Up-Transistoren PU1 und PU2 sind mit der Spannungsversorgung Vdd verbunden, und die Sources der Pull-Down-Transistoren PD1 und PD2 sind mit einer Erdspannung Vss verbunden.The drains of the pull-up transistors PU1 and pull-down transistors PD1 and the drains of the pull-up transistors PU2 and pull-down transistors PD2 are connected together. Transistors PU1 and PD1 are cross-connected to transistors PU2 and PD2 to form a data latch. The gates of the transistors PU1 and PD1 are connected to one another like the drains of the transistors PU2 and PD2, the gates of the transistors PU2 and PD2 being connected to one another and to the drains of the transistors PU1 and PD2. The sources of the pull-up transistors PU1 and PU2 are connected to the power supply Vdd, and the sources of the pull-down transistors PD1 and PD2 are connected to a ground voltage Vss.

Der Speicherknoten N1 des Datenriegels ist mit der Bitleitung BL über den Pass-Gate-Transistor PG1 verbunden, und der Speicherknoten N2 ist an die komplementäre Bitleitung BLB über den Pass-Gate-Transistor PG2 verbunden. Die Speicherknoten N1 und N2 sind komplementäre Knoten, welche häufig auf entgegengesetzten logischen Niveaus vorliegen (Logisch hoch oder logisch niedrig). Die Gates der Pass-Gate-Transistoren PG1 und PG2 sind an eine Word-Leitung WL angebunden. Die Source und das Gate des Dummy-Transistors Dummy-1 sind miteinander und mit dem Speicherknoten N1 verbunden, und die Source und das Gate des Dummy-Transistors Dummy-2 sind miteinander und mit dem Speicherknoten N2 verbunden. Die Drains der Dummy-Transistoren Dummy-1 und Dummy-2 werden als potenzialfrei („floating”) bezeichnet, können jedoch in aneinandergrenzenden Zellen mit entsprechenden Dummy-Transistoren verbunden sein.The storage node N1 of the data latch is connected to the bit line BL via the pass-gate transistor PG1, and the storage node N2 is connected to the complementary bit line BLB via the pass-gate transistor PG2. The storage nodes N1 and N2 are complementary nodes which are often at opposite logical levels (logical high or logic low). The gates of the pass-gate transistors PG1 and PG2 are connected to a word line WL. The source and the gate of the dummy transistor dummy-1 are connected to each other and to the storage node N1, and the source and the gate of the dummy transistor dummy-2 are connected to each other and to the storage node N2. The drains of the dummy transistors dummy-1 and dummy-2 are referred to as floating, but may be connected in contiguous cells to corresponding dummy transistors.

14 veranschaulicht einen zu der in 13 gezeigten SRAM-Zelle äquivalenten Schaltkreis. Die in 13 gezeigten über Kreuz verbundenen Inverter können durch zwei Inverter ersetzt werden. Wie in 14 gezeigt ist, ist der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters verbunden. Ebenso ist der Ausgang des zweiten Inverters mit dem Eingang des ersten Inverters verbunden. Auf diese Weise kann ein logischer Zustand der SRAM-Zelle zuverlässig aufrechterhalten werden. 14 illustrates one to the in 13 shown SRAM cell equivalent circuit. In the 13 shown cross-connected inverters can be replaced by two inverters. As in 14 is shown, the output of the first inverter is connected to the input of the second inverter. Similarly, the output of the second inverter is connected to the input of the first inverter. In this way, a logical state of the SRAM cell can be reliably maintained.

15 veranschaulicht ein Schaltdiagramm gemäß einer Ausführungsform, das eine Spalte und zwei Zeilen aufweist. Das SRAM-Array 1500 umfasst zwei SRAM-Zellen. Jede SRAM-Zelle weist eine Struktur auf, die ähnlich zu der in 14 gezeigten ist, so dass diese zur Vermeidung unnötiger Wiederholungen nicht im Detail diskutiert wird. 15 Figure 12 illustrates a circuit diagram according to an embodiment having one column and two rows. The SRAM array 1500 includes two SRAM cells. Each SRAM cell has a structure similar to that in FIG 14 is shown so that it is not discussed in detail to avoid unnecessary repetition.

16 veranschaulicht ein Layoutdiagramm der in 13 gezeigten SRAM-Zelle. In 16 erstreckt sich ein aktiver Bereich über die Breite der Zelle in einem p-Typ-Wall, um Bestandteile der Transistoren PG1 und PD1 auszubilden, und auf ähnliche Weise erstreckt sich ein weiterer aktiver Bereich über die Breite der Zelle in einem p-Typ-Wall, um Bestandteile der Transistoren PG2 und PD2 auszubilden. Ebenso sind in einem n-Wall PU1 und Dummy-1 an den Schnittpunkten zwischen der ersten Gratleitung und zwei Gatebereichen ausgebildet. Die Source und das Gate von Dummy-1 sind miteinander und mit dem Speicherknoten SN verbunden. Der Drain von Dummy-1 wird als potenzialfrei bezeichnet, er kann jedoch mit entsprechenden Dummy-Transistoren in aneinandergrenzenden Zellen verbunden sein. Auf ähnliche Weise sind PU2 und Dummy-2 an Schnittpunkten zwischen der zweiten Gratleitung und zwei Gatebereichen ausgebildet. Die Source und das Gate von Dummy-2 sind miteinander und mit dem Speicherknoten SNB verbunden. Der Drain von Dummy-2 wird als potenzialfrei bezeichnet, kann jedoch in aneinandergrenzenden Zellen mit entsprechenden Dummy-Transistoren verbunden sein. 16 illustrates a layout diagram of the in 13 shown SRAM cell. In 16 an active region extends across the width of the cell in a p-type wall to form components of transistors PG1 and PD1, and similarly, another active region extends across the width of the cell in a p-type wall. to form components of the transistors PG2 and PD2. Also, in an n-wall, PU1 and dummy-1 are formed at the intersections between the first fin line and two gate areas. The source and the gate of dummy-1 are connected to each other and to the storage node SN. The drain of dummy-1 is said to be floating, but it may be connected to corresponding dummy transistors in adjacent cells. Similarly, PU2 and dummy-2 are formed at intersections between the second fin line and two gate areas. The source and the gate of dummy-2 are connected to each other and to the storage node SNB. The drain of dummy-2 is said to be floating, but may be connected in contiguous cells to corresponding dummy transistors.

17 veranschaulicht ein Layoutdiagramm eines SRAM-Arrays mit zwei Reihen und zwei Spalten gemäß einer Ausführungsform. Jede SRAM-Zelle gemäß 17 ähnelt der in 16 gezeigten SRAM-Zelle 1600, so dass diese hier nicht detaillierter diskutiert wird. Das SRAM-Array 1700 weist zwei Spalten und zwei Reihen mit SRAM-Zellen auf. Wie in 17 gezeigt ist, sind die Dummy-Transistoren in dem SRAM-Array abwechselnd ausgebildet. Insbesondere sind die Dummy-Transistoren in einer SRAM-Zelle symmetrisch zu den Dummy-Transistoren in der an diese angrenzende SRAM-Zelle angeordnet. Mit anderen Worten sind die Dummy-Transistoren in dem SRAM-Array Spiegelbilder entlang einer Begrenzung zwischen den aneinandergrenzenden Zellen. 17 FIG. 12 illustrates a layout diagram of a two row and two column SRAM array according to one embodiment. FIG. Each SRAM cell according to 17 resembles the in 16 shown SRAM cell 1600 , so this is not discussed in more detail here. The SRAM array 1700 has two columns and two rows of SRAM cells. As in 17 shown, the dummy Transistors in the SRAM array formed alternately. In particular, the dummy transistors in an SRAM cell are arranged symmetrically with respect to the dummy transistors in the adjacent SRAM cell. In other words, the dummy transistors in the SRAM array are mirror images along a boundary between the adjacent cells.

Die 17 veranschaulicht weiterhin, dass Pull-Down-Transistoren und Pass-Gate-Transistoren des SRAM-Arrays mithilfe durchgängiger Gratleitungen ausgebildet sind. Mit anderen Worten erstrecken sich die durchgängigen Gratleitungen durch das Array von SRAM-Zellen hindurch. Eine vorteilhafte Eigenschaft des Vorliegens durchgängiger Gratleitungen besteht darin, dass sich die durchgängigen Gratleitungen über eine Mehrzahl SRAM-Zellen erstrecken können, ohne dabei von einem Isolationsbereich unterbrochen zu werden. Diese Konfiguration kann die Einheitlichkeit eines Arraylayouts verbessern und dadurch Lithografieprobleme vermeiden, welche bei der Ausbildung der aktiven Bereiche, insbesondere der Ausbildung der Grate für FinFET-Aktivbereiche und in kleinen Technikknoten entstehen können.The 17 further illustrates that pull-down transistors and pass-gate transistors of the SRAM array are formed by means of continuous gratings. In other words, the continuous ridge lines extend through the array of SRAM cells. An advantageous feature of the presence of continuous gratings is that the continuous gratings can extend over a plurality of SRAM cells without being interrupted by an isolation region. This configuration can improve the uniformity of an array layout and thereby avoid lithography problems that may arise in the formation of the active areas, particularly the formation of ridges for FinFET active areas and in small engineering nodes.

17 veranschaulicht weiterhin Dummy-Transistoren, die symmetrisch ausgebildet sind. Ein Vorteil von Dummy-Transistoren, die symmetrisch angeordnet sind, besteht darin, dass die Verbindungskapazität an den Bitleitungen von zwei aneinandergrenzenden SRAM-Zellen besser ausgeglichen ist. Eine derartig ausgeglichene Verbindungskapazität hilft dabei, die Geschwindigkeit und Funktionalität eines SRAM-Arrays zu verbessern. Darüber hinaus tragen die Dummy-Transistoren, welche in der in 17 gezeigten symmetrischen Weise angeordnet sind, dazu bei, andere elektrische Eigenschaften des SRAM, wie die Betriebsgeschwindigkeit, die Zellentibereinstimmung, die minimale Betriebsspannung und dergleichen zu verbessern. 17 further illustrates dummy transistors formed symmetrically. An advantage of dummy transistors arranged symmetrically is that the connection capacitance on the bit lines of two adjacent SRAM cells is better balanced. Such balanced connection capacity helps improve the speed and functionality of an SRAM array. In addition, the dummy transistors, which are in the in 17 are arranged in a symmetrical manner, to improve other electrical characteristics of the SRAM, such as operating speed, cell matching, minimum operating voltage, and the like.

18 veranschaulicht eine Querschnittsansicht der SRAM-Zelle entlang der in 17 gezeigten Strichlinie F-F'. Die Querschnittsansicht gemäß 18 ähnelt der Querschnittsansicht gemäß 6, so dass sie hier nicht detaillierter diskutiert wird. 18 FIG. 12 illustrates a cross-sectional view of the SRAM cell along the in FIG 17 shown dashed line F-F '. The cross-sectional view according to 18 similar to the cross-sectional view according to 6 so it will not be discussed in more detail here.

Die 19 veranschaulicht ein Layoutdiagramm der in 13 gezeigten SRAM-Zelle gemäß einer anderen Ausführungsform. Das Layoutdiagramm gemäß 19 ähnelt dem von 17, mit der Ausnahme, dass die Transistoren in dem p-Typ-Wall durch zwei aktive Bereiche ausgebildet sind. In 19 erstrecken sich zwei aktive Bereiche über die Breite der Zelle in eifern p-Typ-Wall, um Bestandteile der Transistoren PD1 und PD2 auszubilden, und auf ähnliche Weise erstrecken sich zwei aktive Bereiche über die Breite der Zelle in einem p-Typ-Wall, um Bestandteile der Transistoren PD2 und PG2 auszubilden. Verschiedene Abwandlungen können an den Kontakten und Gates vorgenommen werden, um sich so weit zu erstrecken, dass sie geeignete Bauteile überdecken und/oder kontaktieren. Ein Vorteil des Vorliegens der Transistoren PD1, PG1, PD2 und PG2, welche durch zwei aktive Bereiche ausgebildet sind, liegt darin, dass die Kanalbreite jedes Transistors effektiv verdoppelt werden kann, wodurch die Betriebsfähigkeit jedes Transistors erhöht wird.The 19 illustrates a layout diagram of the in 13 shown SRAM cell according to another embodiment. The layout diagram according to 19 is similar to that of 17 with the exception that the transistors in the p-type wall are formed by two active regions. In 19 For example, two active regions extend across the width of the cell into a p-type ramp to form components of transistors PD1 and PD2, and similarly, two active regions extend across the width of the cell in a p-type ramp Form components of the transistors PD2 and PG2. Various modifications may be made to the contacts and gates to extend so far as to cover and / or contact suitable components. An advantage of having the transistors PD1, PG1, PD2 and PG2 formed by two active regions is that the channel width of each transistor can be effectively doubled, thereby increasing the operability of each transistor.

20 veranschaulicht ein Layoutdiagramm eines SRAM-Arrays gemäß einer anderen Ausführungsform, welches zwei Reihen und zwei Spalten aufweist. Das Layoutdiagramm des SRAM-Arrays 2000 in 20 ähnelt dem des SRAM-Arrays 1700, das in 17 gezeigt ist, mit der Ausnahme, dass die Transistoren in dem p-Wall durch zwei Gratleitungen ausgebildet sind. Ein Vorteil des Vorliegens von zwei Gratleitungen besteht darin, dass sich die Kanalweite jedes Transistors erhöht, so dass die Funktionalität und die Geschwindigkeit des SRAM-Arrays verbessert werden kann. 20 Figure 12 illustrates a layout diagram of an SRAM array according to another embodiment having two rows and two columns. The layout diagram of the SRAM array 2000 in 20 is similar to the SRAM array 1700 , this in 17 with the exception that the transistors in the p-Wall are formed by two ridge lines. An advantage of having two ridge lines is that the channel width of each transistor increases, so the functionality and speed of the SRAM array can be improved.

21 veranschaulicht ein Layoutdiagramm einer SRAM-Zelle gemäß einer Ausführungsform. Wieder mit Bezug auf 7 kann die SRAM-Zelle 700 eine erste VSS-Leitung, eine zweite VSS-Leitung, eine erste Bitleitung BL, eine zweite Bitleitung BLB und eine Energiezufuhreitung VCC aufweisen. In 21 sind die fünf zuvor beschriebenen Leitungen in einer zweiten Verbindungsschicht M2 ausgebildet. Genauer erstrecken sich diese fünf Leitungen, nämlich die Leitungen VSS1, BL, VCC, BLB und VSS2 parallel entlang der in 21 gezeigten y-Achse. 21 illustrates a layout diagram of an SRAM cell according to an embodiment. Again with respect to 7 can the SRAM cell 700 a first VSS line, a second VSS line, a first bit line BL, a second bit line BLB, and a power supply line VCC. In 21 For example, the five lines described above are formed in a second connection layer M2. More specifically, these five lines, namely lines VSS1, BL, VCC, BLB and VSS2 extend in parallel along the in 21 shown y-axis.

In 7 weist die SRAM-Zelle 700 weiterhin eine erste Word-Leitung und ihre entsprechenden Auflageflächen auf. Wie in 21 gezeigt ist, sind die erste Word-Leitung und die Auflageflächen in der ersten Verbindungsschicht M1 ausgebildet. Darüber hinaus werden eine Vielzahl Durchkontaktierungen Via1 dazu verwendet, um die Schaltkreise der ersten Verbindungsschicht M1 und die Schaltkreise der zweiten Verbindungsschicht M2 miteinander zu verbinden.In 7 assigns the SRAM cell 700 continue to have a first Word line and its corresponding pads. As in 21 is shown, the first word line and the bearing surfaces are formed in the first connection layer M1. Moreover, a plurality of vias Via1 are used to connect the circuits of the first connection layer M1 and the circuits of the second connection layer M2 to each other.

Die 22 veranschaulicht ein Layoutdiagramm einer SRAM-Zelle gemäß einer anderen Ausführungsform. Das Layoutdiagramm gemäß 22 ähnelt dem von 21, mit der Ausnahme, dass die Auflageflächen, VSS-Leitungen, VDD-Leitungen und Bitleitungen in der ersten Verbindungsschicht M1 ausgebildet sind, und die Word-Leitung in der zweiten Verbindungsschicht M2 ausgebildet ist. Darüber hinaus zeigt die 22, dass eine Vielzahl Durchkontaktierungen Via0 zwischen Kontakten und der ersten Verbindungsschicht M1 ausgebildet sein können.The 22 illustrates a layout diagram of an SRAM cell according to another embodiment. The layout diagram according to 22 is similar to that of 21 with the exception that the bearing surfaces, VSS lines, VDD lines and bit lines are formed in the first connection layer M1, and the word line is formed in the second connection layer M2. In addition, the shows 22 in that a multiplicity of plated-through holes Via0 can be formed between contacts and the first connection layer M1.

Die 23 veranschaulicht ein Layoutdiagramm einer SRAM-Zelle gemäß noch einer anderen Ausführungsform. Das Layoutdiagramm gemäß 23 ähnelt dem von 22, mit der Ausnahme, dass ein VSS-Energienetz angewendet wird, um die Funktionalität und die Geschwindigkeit der SRAM-Zelle weiter zu verbessern. Wie in 23 gezeigt ist, ist das VSS-Energienetz in der zweiten Verbindungsschicht M2 ausgebildet.The 23 illustrates a layout diagram of an SRAM cell according to yet another embodiment. The layout diagram according to 23 is similar to that of 22 with the exception that a VSS power network is used to further enhance the functionality and speed of the SRAM cell. As in 23 is shown, the VSS power network is formed in the second connection layer M2.

Obwohl Ausführungsformen der vorliegenden Offenbarung und ihre Vorteile im Detail beschrieben worden sind, sollte verstanden werden, dass verschiedene Änderungen, Ersetzungen und Abwandlungen hiervon durchgeführt werden können, ohne dass dadurch vom Umfang der Offenbarung, wie sie in den anhängenden Ansprüchen beschrieben ist, abgewichen wird.Although embodiments of the present disclosure and their advantages have been described in detail, it should be understood that various changes, substitutions and alterations can be made herein without departing from the scope of the disclosure as described in the appended claims.

Darüber hinaus ist nicht beabsichtigt, den Umfang der vorliegenden Anmeldung auf bestimmte Ausführungsformen des Prozesses, der Maschine, der Herstellung, der Zusammensetzung der Materie, der Mittel, der Verfahren und Schritte, die im Anmeldetext beschrieben sind, zu beschränken. Wie der Fachmann ohne weiteres aufgrund der vorliegenden Offenbarung zu schätzen weiß, können Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzung der Materie, Mittel, Verfahren oder Schritte, die bereits existieren oder später erst entwickelt werden, welche im Wesentlichen dieselbe Funktion durchführen oder im Wesentlichen dasselbe Ergebnis wie die entsprechenden hier beschriebenen Ausführungsformen erreichen, entsprechend der vorliegenden Offenbarung verwendet werden. Dementsprechend ist beabsichtigt, dass die anhängenden Ansprüche in ihrem Schutzumfang derartige Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzung der Materie, Mittel, Verfahren oder Schritte mit einschließen.Furthermore, it is not intended to limit the scope of the present application to specific embodiments of the process, machine, manufacture, composition of matter, means, methods, and steps described in the application text. As those skilled in the art will readily appreciate based on the present disclosure, processes, machines, manufacturing methods, composition of matter, means, methods, or steps that already exist or may be developed later, perform substantially the same function or substantially the same result as the corresponding embodiments described herein can be used in accordance with the present disclosure. Accordingly, it is intended that the appended claims encompass within their scope such processes, machines, manufacturing processes, matter composition, means, processes or steps.

Claims (10)

Vorrichtung, die aufweist: einen Isolationsbereich, der in einem Substrat ausgebildet ist; eine Gratleitung, die in dem Substrat ausgebildet ist, wobei: die Gratleitung von einer ersten Gate-Elektrodenstruktur ummantelt ist, um einen ersten Transistor auszubilden; und ein Ende der Gratleitung eine angeschrägte Form aufweist, und wobei die Gratleitung aufweist: einen Kanal, der zwischen einem ersten Drain/Source-Bereich und einem zweiten Drain/Source-Bereich des ersten Transistors verbunden ist; und eine zweite Gate-Elektrode, die die Gratleitung ummantelt, um einen Dummy-Transistor auszubilden.Apparatus comprising: an isolation region formed in a substrate; a ridge line formed in the substrate, wherein: the fin line is sheathed by a first gate electrode structure to form a first transistor; and one end of the fin line has a tapered shape, and wherein the fin line comprises: a channel connected between a first drain / source region and a second drain / source region of the first transistor; and a second gate electrode overlying the ridge line to form a dummy transistor. Vorrichtung nach Anspruch 1, bei der das Ende der Gratleitung in der zweiten Gate-Elektrode eingebettet ist.The device of claim 1, wherein the end of the fin line is embedded in the second gate electrode. Vorrichtung nach Anspruch 1, bei der: sich das Ende der Gratleitung außerhalb der zweiten Gate-Elektrode erstreckt, um einen floating node auszubilden, und wobei die zweite Gate-Elektrode darauf ausgelegt ist, dass: die zweite Gate-Elektrode mit Masse verbunden ist, wenn die Gratleitung und die zweite Gate-Elektrode einen n-Typ-Transistor ausbilden; und die zweite Gate-Elektrode an ein Hochspannungspotential angeschlossen ist, wenn die Gratleitung und die zweite Gate-Elektrode einen p-Typ-Transistor ausbilden.Apparatus according to claim 1, wherein: the end of the fin line extends outside the second gate electrode to form a floating node, and wherein the second gate electrode is configured to: the second gate electrode is grounded when the ridge line and the second gate electrode form an n-type transistor; and the second gate electrode is connected to a high voltage potential when the ridge line and the second gate electrode form a p-type transistor. Vorrichtung nach einem der Ansprüche 1–3, bei der der erste Drain/Source-Bereich und der zweite Drain/Source-Bereich und der Kanal einen p-Typ-FinFET ausbilden, und wobei ein epitaktisch aufgewachsenes Material des ersten Drain/Source-Bereiches und des zweiten Drain/Source-Bereiches aus einer Gruppe bestehend aus SiGe, SiGeC, Ge, Si, III–V-Halbleiterverbindungsmaterialien und irgendwelchen Kombinationen dieser ausgewählt ist, oder wobei der erste Drain/Source-Bereich, der zweite Drain/Source-Bereich und der Kanal einen n-Typ-FinFET ausbilden und wobei ein epitaktisch aufgewachsenes Material des ersten Drain/Source-Bereichs und des zweiten Drain/Source-Bereichs aus einer Gruppe bestehend aus SiP, SiC, SiPC, Si, III–V-Halbleiterverbindungsmaterialien und irgendwelchen Kombinationen dieser, ausgewählt ist.Device according to one of claims 1-3, wherein the first drain / source region and the second drain / source region and the channel form a p-type FinFET, and wherein an epitaxially grown material of the first drain / source region and the second drain / source region consists of a group consisting of SiGe, SiGeC, Ge, Si, III-V compound semiconductor materials and any combinations thereof, or wherein the first drain / source region, the second drain / source region, and the channel form an n-type FinFET, and wherein an epitaxially grown material of the first drain / source region and the second drain / source region is one group consisting of SiP, SiC, SiPC, Si, III-V compound semiconductor materials and any combinations thereof. Vorrichtung nach einem der vorangegangenen Ansprüche, bei der der Isolationsbereich eine Shallow-Trench-Isolationsstruktur aufweist.Device according to one of the preceding claims, wherein the insulation region has a shallow trench isolation structure. Vorrichtung nach einem der vorangegangenen Ansprüche, bei der: in einer ersten Querschnittsansicht die Gratleitung einen unteren Innenwinkel von mehr als 86° aufweist, und/oder in einer zweiten Querschnittsansicht das Ende der Gratleitung einen unteren Innenwinkel von weniger als 83° aufweist.Device according to one of the preceding claims, in which: in a first cross-sectional view, the ridge line has a lower inner angle of more than 86 °, and / or in a second cross-sectional view, the end of the flash line has a lower interior angle of less than 83 °. System, das aufweist: eine erste durchgängige Gratleitung, die sich ein erster Pass-Gate-Transistor und ein erster Pull-Down-Transistor einer ersten Speicherzelle sowie ein dritter Pass-Gate-Transistor und ein dritter Pull-Down-Transistor einer zweiten Speicherzelle teilen; eine zweite durchgängige Gratleitung, die sich ein zweiter Pass-Gate-Transistor und ein zweiter Pull-Down-Transistor einer ersten Speicherzelle sowie ein vierter Pass-Gate-Transistor und ein vierter Pull-Down-Transistor der zweiten Speicherzelle teilen; eine Vielzahl unterbrochener Gratleitungen für den Pull-Up-Transistor der ersten Speicherzelle und der zweiten Speicherzelle, und wobei: die unterbrochene Gratleitung von einer ersten Gate-Elektrodenstruktur ummantelt ist, um einen Pull-Up-Transistor auszubilden; wobei ein Ende der unterbrochenen Gratleitung eine angeschrägte Form aufweist; und eine zweite Gate-Elektrode die unterbrochene Gratleitung ummantelt, um einen Dummy-Transistor auszubilden.A system comprising: a first continuous ridge line sharing a first pass-gate transistor and a first pull-down transistor of a first memory cell, and a third pass-gate transistor and a third pull-down transistor of a second memory cell ; a second continuous ridge line sharing a second pass-gate transistor and a second pull-down transistor of a first memory cell, and a fourth pass-gate transistor and a fourth pull-down transistor of the second memory cell; a plurality of interrupted ridge lines for the pull-up transistor of the first memory cell and the second memory cell, and wherein: the broken ridge line is covered by a first gate electrode structure to form a pull-up transistor; one end of the broken ridge line having a tapered shape; and a second gate electrode overlying the broken ridge line to form a dummy transistor. System nach Anspruch 7, bei dem: ein erstes Ende der unterbrochenen Gratleitung mit einem Spannungspotential verbunden ist; und ein zweites Ende der unterbrochenen Gratleitung in die zweite Gate-Elektrode eingebettet ist.The system of claim 7, wherein: a first end of the broken ridge line is connected to a voltage potential; and a second end of the broken ridge line is embedded in the second gate electrode. Speicherzelle, die aufweist: einen ersten Inverter, der aufweist: einen ersten p-Typ-Transistor (PU), der eine 2-Stufen-Gratstruktur aufweist; und einen ersten n-Typ-Transistor (PD), der die 2-Stufen-Gratstruktur aufweist, wobei der erste PU mit dem ersten PD in Reihe verbunden ist; einen zweiten, mit dem ersten Inverter über Kreuz verbundenen Inverter, der aufweist: einen zweiten PU, der die 2-Stufen-Gratstruktur aufweist; und einen zweiten PD, der die 2-Stufen-Gratstruktur aufweist, wobei der zweite PU mit dem zweiten PD in Serie verbunden ist; einen ersten Pass-Gate-Transistor, der die 2-Stufen-Gratstruktur aufweist, wobei der erste Pass-Gate-Transistor zwischen dem ersten Inverter und einer ersten Bitleitung verbunden ist; einen zweiten Pass-Gate-Transistor, der die 2-Stufen-Gratstruktur aufweist, wobei der zweite Pass-Gate-Transistor zwischen dem zweiten Inverter und einer zweiten Bitleitung verbunden ist; eine erste Dummy-Vorrichtung, die mit dem ersten Inverter verbunden ist; und eine zweite Dummy-Vorrichtung, die mit dem zweiten Inverter verbunden ist.Memory cell comprising: a first inverter comprising: a first p-type transistor (PU) having a 2-step fin structure; and a first n-type transistor (PD) having the 2-stage fin structure, the first PU being connected in series with the first PD; a second inverter connected to the first inverter, comprising: a second PU having the 2-step fin structure; and a second PD having the 2-step fin structure, wherein the second PU is connected in series to the second PD; a first pass-gate transistor having the two-stage fin structure, the first pass-gate transistor connected between the first inverter and a first bit line; a second pass-gate transistor having the two-stage fin structure, the second pass-gate transistor connected between the second inverter and a second bit line; a first dummy device connected to the first inverter; and a second dummy device connected to the second inverter. Speicherzelle nach Anspruch 9, bei der: der erste Pass-Gate-Transistor auf einer ersten durchgängigen Gratleitung ausgebildet ist; der erste PD auf der ersten Gratleitung ausgebildet ist; der erste PU auf einer ersten unterbrochenen Gratleitung ausgebildet ist; der zweite PU auf einer zweiten unterbrochenen Gratleitung ausgebildet ist; der zweite Pass-Gate-Transistor auf einer zweiten durchgängigen Gratleitung ausgebildet ist; und der zweite PD auf der zweiten durchgängigen Gratleitung ausgebildet ist.A memory cell according to claim 9, wherein: the first pass-gate transistor is formed on a first continuous ridge line; the first PD is formed on the first fin line; the first PU is formed on a first interrupted ridge line; the second PU is formed on a second interrupted ridge line; the second pass-gate transistor is formed on a second continuous ridge line; and the second PD is formed on the second continuous ridge line.
DE102012108290A 2012-05-03 2012-09-06 Structure for FinFETs as well as system of SRAM cells and memory cell having such a structure Active DE102012108290B4 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/463,687 US9041115B2 (en) 2012-05-03 2012-05-03 Structure for FinFETs
US13/463,687 2012-05-03

Publications (2)

Publication Number Publication Date
DE102012108290A1 true DE102012108290A1 (en) 2013-11-07
DE102012108290B4 DE102012108290B4 (en) 2013-11-28

Family

ID=49384432

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012108290A Active DE102012108290B4 (en) 2012-05-03 2012-09-06 Structure for FinFETs as well as system of SRAM cells and memory cell having such a structure

Country Status (5)

Country Link
US (3) US9041115B2 (en)
KR (2) KR20130124129A (en)
CN (1) CN103383964B (en)
DE (1) DE102012108290B4 (en)
TW (1) TWI560854B (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016114613A1 (en) * 2016-05-03 2017-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of making the same

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8723268B2 (en) 2012-06-13 2014-05-13 Synopsys, Inc. N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
KR20140049356A (en) 2012-10-17 2014-04-25 삼성전자주식회사 Semiconductor device
US8836040B2 (en) * 2012-11-07 2014-09-16 Qualcomm Incorporated Shared-diffusion standard cell architecture
KR101983633B1 (en) * 2012-11-30 2019-05-29 삼성전자 주식회사 Semiconductor device and fabricated method thereof
US8859355B1 (en) 2013-05-06 2014-10-14 International Business Machines Corporation Method to make dual material finFET on same substrate
US9412664B2 (en) 2013-05-06 2016-08-09 International Business Machines Corporation Dual material finFET on single substrate
KR102072410B1 (en) 2013-08-07 2020-02-03 삼성전자 주식회사 Semiconductor device and fabricated method thereof
US8999779B2 (en) * 2013-09-06 2015-04-07 International Business Machines Corporation Locally raised epitaxy for improved contact by local silicon capping during trench silicide processings
US9105724B2 (en) * 2013-09-18 2015-08-11 Broadcom Corporation Field effect transistor structure having one or more fins
US9991285B2 (en) 2013-10-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming FinFET device
US9502408B2 (en) * 2013-11-14 2016-11-22 Globalfoundries Inc. FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same
KR102169629B1 (en) * 2013-12-09 2020-10-26 삼성전자주식회사 Test pattern of semiconductor device
KR102193493B1 (en) * 2014-02-03 2020-12-21 삼성전자주식회사 Semiconductor devices and methods of manufacturing the same
US9147748B1 (en) * 2014-05-01 2015-09-29 Globalfoundries Inc. Methods of forming replacement spacer structures on semiconductor devices
JP2015220420A (en) * 2014-05-21 2015-12-07 富士通セミコンダクター株式会社 Semiconductor device manufacturing method and semiconductor device
US10431295B2 (en) * 2014-05-30 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of controlling the same
US9379236B2 (en) * 2014-06-04 2016-06-28 Broadcom Corporation LDMOS device and structure for bulk FinFET technology
US9373678B2 (en) * 2014-06-17 2016-06-21 Globalfoundries Inc. Non-planar capacitors with finely tuned capacitance values and methods of forming the non-planar capacitors
US9793273B2 (en) * 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
US9418728B2 (en) * 2014-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port static random-access memory cell
KR102202754B1 (en) * 2014-08-14 2021-01-15 삼성전자주식회사 Semiconductor device
JP6449082B2 (en) 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 Semiconductor device
US9397157B2 (en) 2014-08-20 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device structure including a fin-embedded isolation region and methods thereof
KR102311937B1 (en) * 2014-09-23 2021-10-14 삼성전자주식회사 Semiconductor device having contact plug and method of forming the same
US9263453B1 (en) 2014-09-30 2016-02-16 International Business Machines Corporation Secondary use of aspect ratio trapping holes as eDRAM structure
KR102255174B1 (en) 2014-10-10 2021-05-24 삼성전자주식회사 Semiconductor device having active region and method of forming the same
US9634013B2 (en) * 2014-10-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for semiconductor fabrication
KR102233073B1 (en) * 2014-12-03 2021-03-29 삼성전자주식회사 Semiconductor device and method for fabricating the same
KR102290793B1 (en) 2014-12-18 2021-08-19 삼성전자주식회사 Semiconductor device, methods of forming patterns for semiconductor device, and methods of manufacturing semiconductor devices
KR102262827B1 (en) 2014-12-30 2021-06-08 삼성전자주식회사 Semiconductor device and the fabricating method thereof
US9859275B2 (en) * 2015-01-26 2018-01-02 International Business Machines Corporation Silicon nitride fill for PC gap regions to increase cell density
KR102352154B1 (en) * 2015-03-03 2022-01-17 삼성전자주식회사 Integrated circuit device
US9443957B1 (en) * 2015-03-12 2016-09-13 International Business Machines Corporation Self-aligned source and drain regions for semiconductor devices
KR102307467B1 (en) * 2015-03-20 2021-09-29 삼성전자주식회사 Semiconductor device comprising active fin
US9613953B2 (en) * 2015-03-24 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device
KR102352153B1 (en) * 2015-03-25 2022-01-17 삼성전자주식회사 Integrated circuit device and method for manufacturing the same
KR102318393B1 (en) 2015-03-27 2021-10-28 삼성전자주식회사 Semiconductor devices including field effect transistors
KR102258112B1 (en) 2015-04-01 2021-05-31 삼성전자주식회사 Semiconductor device and method for manufacturing the same
US9537007B2 (en) * 2015-04-07 2017-01-03 Qualcomm Incorporated FinFET with cut gate stressor
US9368512B1 (en) * 2015-06-03 2016-06-14 International Business Machines Corporation Double diamond shaped unmerged epitaxy for tall fins in tight pitch
KR102448597B1 (en) 2015-06-24 2022-09-27 삼성전자주식회사 Semiconductor device
US9564489B2 (en) * 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US10262870B2 (en) 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10269651B2 (en) * 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US20170025509A1 (en) * 2015-07-24 2017-01-26 International Business Machines Corporation Strained silicon germanium fin with controlled junction for finfet devices
TWI650804B (en) * 2015-08-03 2019-02-11 聯華電子股份有限公司 Semiconductor device and method for fabricating the same
CN106505039B (en) * 2015-09-08 2019-09-27 中芯国际集成电路制造(上海)有限公司 A kind of semiconductor devices and preparation method thereof, electronic device
US9679978B2 (en) 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9858985B2 (en) 2015-10-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dual port SRAM cell
KR102323943B1 (en) 2015-10-21 2021-11-08 삼성전자주식회사 Method of manufacturing semiconductor device
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US10014066B2 (en) 2015-11-30 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness
US9997522B2 (en) 2015-12-03 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a local interconnect in a semiconductor device
US9842843B2 (en) 2015-12-03 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing static random access memory device
US9564428B1 (en) * 2015-12-15 2017-02-07 International Business Machines Corporation Forming metal-insulator-metal capacitor
US10163882B2 (en) * 2015-12-16 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and layout thereof
US9947756B2 (en) * 2016-02-18 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US10535670B2 (en) * 2016-02-25 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory having an erase gate formed between two floating gates with two word lines formed on other sides and a method for forming the same
US9748226B1 (en) * 2016-02-27 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor
US10074657B2 (en) 2016-04-28 2018-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing fins and semiconductor device which includes fins
US10181526B2 (en) * 2016-06-02 2019-01-15 Samsung Electronics Co., Ltd. Field effect transistor including multiple aspect ratio trapping structures
US10128254B2 (en) 2016-06-20 2018-11-13 Samsung Electronics Co., Ltd. Semiconductor device
CN107564953B (en) * 2016-07-01 2021-07-30 中芯国际集成电路制造(上海)有限公司 Varactor and method of manufacturing the same
KR102514097B1 (en) * 2016-08-03 2023-03-23 삼성전자주식회사 Semiconductor device and method for fabricating the same
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
CN108022926B (en) 2016-11-04 2020-10-09 中芯国际集成电路制造(上海)有限公司 Semiconductor device and method of forming the same
US9818876B1 (en) * 2016-11-11 2017-11-14 Globalfoundries Inc. Method for fabricating a finFET metallization architecture using a self-aligned contact etch
CN108091639B (en) * 2016-11-23 2020-05-08 中芯国际集成电路制造(北京)有限公司 Semiconductor resistor and method for manufacturing the same
CN106611782B (en) * 2016-12-27 2020-10-02 上海集成电路研发中心有限公司 Method for reducing parasitic resistance of FinFET (Fin field Effect transistor)
TWI699781B (en) * 2016-12-28 2020-07-21 聯華電子股份有限公司 Static random-access memory device
KR102568562B1 (en) 2017-01-24 2023-08-18 삼성전자주식회사 Semiconductor device
KR102330087B1 (en) * 2017-04-03 2021-11-22 삼성전자주식회사 Semiconductor device and method for fabricating the same
KR102285271B1 (en) * 2017-04-03 2021-08-03 삼성전자주식회사 Semiconductor device
US10056390B1 (en) * 2017-04-20 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET SRAM having discontinuous PMOS fin lines
KR102307127B1 (en) 2017-06-14 2021-10-05 삼성전자주식회사 Semiconductor device
US10181425B1 (en) * 2017-07-17 2019-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-end structure engineering for semiconductor applications
US10319435B2 (en) * 2017-08-30 2019-06-11 Taiwan Semiconductor Manufacturing Company Limited Write assist for a memory device and methods of forming the same
TWI632644B (en) * 2017-08-30 2018-08-11 絡達科技股份有限公司 Intergrated circuit structure
US10163904B1 (en) * 2017-08-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure
US10211206B1 (en) * 2017-11-01 2019-02-19 Globalfoundries Inc. Two-port vertical SRAM circuit structure and method for producing the same
US10879174B2 (en) 2018-03-14 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10734478B2 (en) 2018-03-19 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10629706B2 (en) 2018-05-10 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin and gate dimensions for optimizing gate formation
CN110473832B (en) * 2018-05-11 2021-11-12 中芯国际集成电路制造(上海)有限公司 Semiconductor structure and forming method thereof, static random access memory and forming method thereof
US10971586B2 (en) 2018-06-28 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Double height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US11177256B2 (en) 2018-06-28 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Odd-fin height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US11315933B2 (en) 2018-06-29 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and method for forming the same
US10672770B2 (en) * 2018-08-14 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US11004852B2 (en) * 2018-10-30 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US10985272B2 (en) * 2018-11-05 2021-04-20 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors
US11056591B2 (en) * 2019-04-11 2021-07-06 Globalfoundries U.S. Inc. Epitaxial structures of semiconductor devices that are independent of local pattern density
US11087831B2 (en) * 2019-08-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around memory devices
US10930590B1 (en) 2019-08-23 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect device and method
US11183591B2 (en) * 2019-10-30 2021-11-23 Avago Technologies International Sales Pte. Ltd. Lateral double-diffused metal-oxide-semiconductor (LDMOS) fin field effect transistor with enhanced capabilities
WO2021217582A1 (en) * 2020-04-30 2021-11-04 华为技术有限公司 Integrated circuit
KR20230049464A (en) * 2021-10-06 2023-04-13 삼성전자주식회사 Semiconductor memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008014295A1 (en) * 2007-03-16 2008-09-18 Infineon Technologies Ag Resistive memory and procedures
US20120001232A1 (en) * 2010-06-30 2012-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Rom cell circuit for finfet devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6924560B2 (en) * 2003-08-08 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compact SRAM cell with FinFET
JP2005064500A (en) 2003-08-14 2005-03-10 Samsung Electronics Co Ltd Multi-structured silicon fin and manufacturing method for the same
KR100799101B1 (en) 2005-12-27 2008-01-29 주식회사 하이닉스반도체 Method for manufacturing fin transistor
CN100539153C (en) * 2006-10-02 2009-09-09 台湾积体电路制造股份有限公司 Semiconductor structure and memory cell
US7592675B2 (en) * 2006-10-02 2009-09-22 Taiwan Semiconductor Manufacutring Company, Ltd. Partial FinFET memory cell
JP2008117838A (en) 2006-11-01 2008-05-22 Elpida Memory Inc Semiconductor device, and method for manufacturing the same
JP4461154B2 (en) * 2007-05-15 2010-05-12 株式会社東芝 Semiconductor device
US8174073B2 (en) * 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs
JP2009130210A (en) * 2007-11-26 2009-06-11 Toshiba Corp Semiconductor device
KR100979359B1 (en) 2008-05-30 2010-08-31 주식회사 하이닉스반도체 Method of fabricating semiconductor apparatus having saddle-fin transistor and semiconductor apparatus fabricated thereby
US8294212B2 (en) * 2009-09-18 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM bit cell with low standby current, low supply voltage and high speed

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008014295A1 (en) * 2007-03-16 2008-09-18 Infineon Technologies Ag Resistive memory and procedures
US20120001232A1 (en) * 2010-06-30 2012-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Rom cell circuit for finfet devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
X. Wu et al.: Impacts of Nonrectangular Fin Cross Section on the Electrical Characteristics of FinFET. In: IEEE Transactions on Electron Devices, 52, 2005, 1, 63 - 68. *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016114613A1 (en) * 2016-05-03 2017-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of making the same
US10163880B2 (en) 2016-05-03 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of fabricating the same
US10325900B2 (en) 2016-05-03 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit and method of fabricating the same
US10950594B2 (en) 2016-05-03 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and method of fabricating the same
DE102016114613B4 (en) * 2016-05-03 2021-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and process for its manufacture

Also Published As

Publication number Publication date
US20170077106A1 (en) 2017-03-16
TW201349460A (en) 2013-12-01
KR20140080475A (en) 2014-06-30
US20130292777A1 (en) 2013-11-07
US20150255462A1 (en) 2015-09-10
US9831253B2 (en) 2017-11-28
KR20130124129A (en) 2013-11-13
CN103383964A (en) 2013-11-06
US9041115B2 (en) 2015-05-26
DE102012108290B4 (en) 2013-11-28
TWI560854B (en) 2016-12-01
KR101531795B1 (en) 2015-06-25
US9502419B2 (en) 2016-11-22
CN103383964B (en) 2016-07-27

Similar Documents

Publication Publication Date Title
DE102012108290B4 (en) Structure for FinFETs as well as system of SRAM cells and memory cell having such a structure
DE102013103057B4 (en) Semiconductor device using FinFETs with two-level fins
DE102013104983B4 (en) Cell layout for SRAM FinFET transistors
DE102013101816B4 (en) Device for SRAM cells
DE102014110957B4 (en) Static dual port RAM cell
DE102013102427B4 (en) Dual-port SRAM connection structure
DE102005001134B4 (en) Junction-contact structures in semiconductor devices, particularly SRAM devices, and methods of making same
DE102014110425B4 (en) semiconductor device
DE4219854C2 (en) Electrically erasable and programmable semiconductor memory device and a method for producing the same
DE102014207415B4 (en) Process for the manufacture of standard densely packed cells for integrated circuit products
DE102006005679B4 (en) Semiconductor device having a transistor structure and method for producing the same
DE4214923C2 (en) Mask ROM device and a method of manufacturing the same
DE102017117936A1 (en) SRAM cell with balanced write port
DE19832795B4 (en) Static cell of a random access memory with optimized aspect ratio and semiconductor memory device that comprises at least one memory cell
DE102008045037A1 (en) Static RAM cell structure and multiple contact scheme for connecting dual-channel transistors
DE10248722A1 (en) Integrated circuit arrangement with capacitor and manufacturing process
DE102016117156A1 (en) A method of manufacturing a static random access memory device
DE102021108583B4 (en) IC product with a FinFET device with a single active fin and an electrically inactive structure for fins to reduce strain
DE102013202739A1 (en) SRAM integrated circuits with buried saddle-shaped FINFET and method of making same
DE102019103481A1 (en) CONTACT SIZES TO REDUCE THE BRIDGE RISK AND IMPROVE PERFORMANCE
DE102020134397A1 (en) MEMORY ARRAY CONTACT STRUCTURES
DE102017123047A1 (en) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEM
EP1552561B1 (en) Integrated circuit arrangement comprising capacitors and preferably planar transistors, and production method
DE102020110781B4 (en) HYBRID SRAM DESIGN WITH NANO STRUCTURES
DE102019117897B4 (en) SEMICONDUCTOR DEVICE FOR LOGIC AND MEMORY CO-OPTIMIZATION AND CIRCUIT

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20140301

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027110000

Ipc: H10B0010000000