TWI601256B - 積體電路與其製造方法 - Google Patents

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林仲德
江庭瑋
莊惠中
蘇品岱
田麗鈞
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台灣積體電路製造股份有限公司
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Description

積體電路與其製造方法
本揭露是關於一種積體電路佈局。
半導體積體電路(integrated circuit；IC)工業已經歷指數性增長。IC材料及設計之技術進步已生產數代IC，其中每一代都具有比上一代更小及更複雜的電路。
超大型積體電路(very-large-scale integration；VLSI)技術的趨勢已產生更窄的互連線及更小觸點。此外，積體電路設計變得更複雜及更密集。更多裝置壓縮在積體電路中以改良效能。
根據本揭露之一些實施例，積體電路包括第一單元與第二單元。第一單元包括至少一第一主動區域及穿過第一主動區域的至少一第一閘電極。第二單元包括至少一第二主動區域及穿過第二主動區域之至少一第二閘電極。第一閘電極及第二閘電極端到端排列。積體電路進一步包括部分存在於第一 主動區域及第二主動區域邊緣上之至少一虛設閘電極。虛設閘電極至少在第一主動區域與第二主動區域之間是連續的。
根據本揭露之一些實施例，積體電路包括至少一第一主動區域、穿過第一主動區域的至少一第一閘電極、至少一第二主動區域、穿過第二主動區域的至少一第二閘電極，在此情況下第二閘電極與第一閘電極斷開。積體電路進一步包括部分地存在於第一主動區域與第二主動區域邊緣上之至少一第一虛設閘電極，在此情況下第一虛設閘電極之長度大於第一閘電極長度。
根據本揭露之一些實施例，藉由使用處理器配置積體電路佈局的方法包括：使用處理器，從單元庫中選擇複數個單元；使用處理器，將單元置於積體電路佈局上，其中放置單元之步驟在積體電路佈局上形成至少一連續的PODE(聚集在OD邊緣上)，及連續的PODE延伸穿過單元之間的至少一共同邊界；基於積體電路佈局產生用於製造積體電路的指令集；及在非暫時性機器可讀取儲存媒體中儲存指令集。
100‧‧‧單元
112‧‧‧第一電晶體區域
114‧‧‧第二電晶體區域
120a‧‧‧P型主動區域
120b‧‧‧P型主動區域
120c‧‧‧P型主動區域
120d‧‧‧P型主動區域
121a‧‧‧源極區域
121b‧‧‧源極區域
121c‧‧‧源極區域
121d‧‧‧源極區域
123a‧‧‧汲極區域
123b‧‧‧汲極區域
123c‧‧‧汲極區域
123d‧‧‧汲極區域
124a‧‧‧N型主動區域
124b‧‧‧N型主動區域
124c‧‧‧N型主動區域
124d‧‧‧N型主動區域
125a‧‧‧汲極區域
125b‧‧‧汲極區域
125c‧‧‧汲極區域
125d‧‧‧汲極區域
126a‧‧‧源極區域
126b‧‧‧源極區域
126c‧‧‧源極區域
126d‧‧‧源極區域
130a‧‧‧虛設閘電極
130b‧‧‧虛設閘電極
130c‧‧‧虛設閘電極
150‧‧‧閘電極
150a‧‧‧閘電極
150b‧‧‧閘電極
150c‧‧‧閘電極
150d‧‧‧閘電極
160‧‧‧切削圖案
160a‧‧‧切削圖案
160b‧‧‧切削圖案
160c‧‧‧切削圖案
160d‧‧‧切削圖案
212‧‧‧頂緣
214‧‧‧底緣
215‧‧‧共同邊界線
216‧‧‧側邊緣
218‧‧‧側邊緣
300‧‧‧反相器
310‧‧‧PMOS電晶體
320‧‧‧NMOS電晶體
330‧‧‧輸入埠
340‧‧‧輸出埠
350‧‧‧VDD電源線路
360‧‧‧VSS接地線路
370a‧‧‧第一層金屬導線
370b‧‧‧第一層金屬導線
370c‧‧‧第一層金屬導線
380a‧‧‧導電通孔零
380b‧‧‧導電通孔零
380c‧‧‧導電通孔零
382a‧‧‧導電通孔一
382b‧‧‧導電通孔一
400‧‧‧單元
402‧‧‧頂緣
404‧‧‧底緣
412‧‧‧PMOS區域
414‧‧‧NMOS區域
420a‧‧‧P型主動區域
420b‧‧‧P型主動區域
420c‧‧‧P型主動區域
420d‧‧‧P型主動區域
424a‧‧‧N型主動區域
424b‧‧‧N型主動區域
424c‧‧‧N型主動區域
424d‧‧‧N型主動區域
430a‧‧‧虛設閘電極
430b‧‧‧虛設閘電極
440a‧‧‧閘電極
440b‧‧‧閘電極
450a‧‧‧VDD電源線路
450b‧‧‧VDD電源線路
460a‧‧‧VSS接地線路
460b‧‧‧VSS接地線路
470a‧‧‧第一層金屬導線
470b‧‧‧第一層金屬導線
470c‧‧‧第一層金屬導線
470d‧‧‧第一層金屬導線
470e‧‧‧第一層金屬導線
480a‧‧‧導電通孔零
480b‧‧‧導電通孔零
480c‧‧‧導電通孔零
480d‧‧‧導電通孔零
480e‧‧‧導電通孔零
482a‧‧‧導電通孔一
482b‧‧‧導電通孔一
482c‧‧‧導電通孔一
482d‧‧‧導電通孔一
490a‧‧‧切削圖案
490b‧‧‧切削圖案
510‧‧‧操作
520‧‧‧操作
600‧‧‧處理系統
602‧‧‧處理器
604‧‧‧輸入裝置
606‧‧‧輸出裝置
608‧‧‧非暫時性機器可讀取儲存媒體
610‧‧‧光遮罩發生器
H‧‧‧單元高度
W‧‧‧單元寬度
本揭露之態樣最佳在閱讀附圖時根據下文之詳細說明來進行理解。應注意，依據工業中之標準實踐，多個特徵並未按比例繪製。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1圖是依據本揭露之一些實施例的單元佈局之俯視圖。
第2圖是依據本揭露之一些實施例之佈局的俯視圖。
第3圖是依據本揭露之一些實施例之反相器之示意圖。
第4圖是依據本揭露之一些實施例之佈局的俯視圖。
第5A圖至第5C圖是依據本揭露之不同實施例的單元佈局之俯視圖。
第6圖是依據本揭露之一些實施例之佈局。
第7圖是依據本揭露之一些實施例之配置積體電路佈局的方法之流程圖。
第8圖是依據本揭露之一些實施例用以產生上述佈局實施例中一或更多個實施例的處理系統。
以下揭示內容提供眾多不同的實施例或實例以用於實施本案提供之標的物的不同特徵。下文中描述組件及排列之特定實例以簡化本揭露。此些組件及排列當然僅為實例，及不意欲進行限制。例如，在下文之描述中，第一特徵在第二特徵上方或之上的形成可包括其中第一特徵與第二特徵以直接接觸方式形成的實施例，及亦可包括其中在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵無法直接接觸之實施例。此外，本揭露在多個實例中可重複元件符號及/或字母。此重複用於實現簡化與明晰之目的，及其自身並不規定所論述之多個實施例及/或配置之間的關係。
此外，本案中可使用諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等之空間相對術語在以便於描述，以描述一個元 件或特徵與另一或更多個元件或特徵之關係，如圖式中所圖示。空間相對術語意欲包含在使用或操作中之裝置除圖式中繪示之定向以外的不同定向。或者，設備可經定向(旋轉90度或其他定向)，及本案中使用之空間相對描述詞同樣可相應地進行解釋。
請參看第1圖，在此圖式中，第1圖是依據本揭露之一些實施例之單元佈局的俯視圖。單元100存在於半導體基板上。單元100具有單元邊界，此單元邊界包括頂緣212、底緣214，及相對側邊緣216及218。單元高度H界定在頂緣212與底緣214之間。單元寬度W界定在相對側邊緣216與218之間。
單元100包括第一電晶體區域112及第二電晶體區域114，其中第一電晶體區域112垂直排列在第二電晶體區域114旁。共同邊界線215分離第一電晶體區域112與第二電晶體區域114。單元100之第一電晶體區域112可經排列以形成P通道金氧半導體(P-channel Metal Oxide Semiconductor；PMOS)電晶體，及可被視作PMOS區域112。單元100之第二電晶體區域114可經排列以形成N通道金氧半導體(N-channel Metal Oxide Semiconductor；NMOS)電晶體，及可被視作NMOS區域114。
複數個P型主動區域120a至120d存在於PMOS區域112中，及複數個N型主動區域124a至124d存在於NMOS區域114中。在一些實施例中，諸如P型主動區域120a至120d及N型主動區域124a至124d的主動區域亦在本案中被稱作OD (氧化物尺寸區域)。在第1圖中，P型主動區域120a至120d實質上垂直於頂緣212及實質上等距間隔開。N型主動區域124a至124d實質上垂直於底緣214及實質上等距間隔開。在一些實施例中，P型主動區域120a至120d及N型主動區域124a至124d是鰭狀，及P型主動區域120a至120d及N型主動區域124a至124d實質上彼此平行，及在PMOS區域112及NMOS區域114中交錯。
閘電極150a至150d及虛設閘電極130a至130c存在於半導體基板上方。在第1圖中，閘電極150a至150d及虛設閘電極130a至130c實質上彼此平行，及實質上平行於頂緣212、共同邊界線215，及底緣214。閘電極150a至150d及虛設閘電極130a至130c由多晶矽或諸如金屬、金屬合金及金屬矽化物之其他導電材料形成。虛設閘電極130a至130c經排列以不充當任何電晶體的閘極。在一些實施例中，閘電極及虛設閘電極，如閘電極150a至150d及虛設閘電極130a至130c在本案中亦被稱作PO。在一些實施例中，虛設閘電極130a至130c在本案中亦被稱作PODE(聚集在OD邊緣上)。
閘電極150a及150b存在於PMOS區域112中。閘電極150a穿過P型主動區域120a及120c，及閘電極150a部分地存在於P型主動區域120b之邊緣上，在此P型主動區域120b中，閘電極150a被視作P型主動區域120b之虛設閘電極。閘電極150b穿過P型主動區域120b及120d，及閘電極150b部分地存在於P型主動區域120c之邊緣上，在此P型主動區域120c中，閘電極150b被視作P型主動區域120c之虛設閘電極。閘電 極150c及150d存在於NMOS區域114中。閘電極150c穿過N型主動區域124a及124c，及閘電極150c部分地存在於N型主動區域124b之邊緣上，在此N型主動區域124b中，閘電極150c被視作N型主動區域124b之虛設閘電極。閘電極150d穿過N型主動區域124b及124d，及閘電極150d部分地存在於N型主動區域124c之邊緣上，在此N型主動區域124c中，閘電極150d被視作N型主動區域124c之虛設閘電極。
單元100進一步包括複數個切削圖案160a至160d，如切取多晶矽(cut polysilicon；CPO)圖案，此等圖案分別用於端接閘電極150a至150d。切削圖案160a至160d分別表示截取剖面或圖案化區域，在此等切取剖面或圖案化區域中移除閘電極150a至150d。在一些實施例中，由於切削圖案160a至160d之存在，閘電極150a至150d中之至少一者之長度小於虛設閘電極130a至130c中至少一者之長度。
在一些實施例中，閘電極150a至150d在單元100中交錯。如第1圖中所示，閘電極150a及150c從側邊緣216伸出，同時，此閘電極150a與150c分別由切削圖案160a及160c與側邊緣218相間隔，及閘電極150b及150d從側邊218伸出，同時，此閘電極150b與150d分別由切削圖案160b及160d與側邊緣216相間隔。
在一些實施例中，虛設閘電極130a存在於頂緣212上，虛設閘電極130b存在於共同邊界線215上，及虛設閘電極130c存在於底緣214上。閘電極150a及150b存在於虛設閘電極130a與130b之間，在此兩個閘電極中，閘電極150a存 在於虛設閘電極130a與閘電極150b之間，及閘電極150b存在於閘電極150a與虛設閘電極130b之間。閘電極150c及150d存在於虛設閘電極130b與130c之間，在此兩個閘電極中，閘電極150c存在於虛設閘電極130b與閘電極150d之間，及閘電極150d存在於閘電極150c與虛設閘電極130c之間。
在一些實施例中，P型主動區域120a至120d交錯於PMOS區域112中，及N型主動區域124a至124d交錯於NMOS區域114中。如第1圖中所示，P型主動區域120a及120c部分地存在於虛設閘電極130a下方，同時與虛設閘電極130b間隔開。P型主動區域120b及120d部分地存在於虛設閘電極130b下方，同時與虛設閘電極130a間隔開。N型主動區域124a及124c部分地存在於虛設閘電極130b下方，同時與虛設閘電極130c間隔開。N型主動區域124b及124d部分地存在於虛設閘電極130c下方，同時與虛設閘電極130b間隔開。
請參看第2圖，其中第2圖是依據本揭露之一些實施例之佈局的俯視圖。此佈局包括在至少單列中鄰接之複數個單元100。單元100之單元高度H實質上相同，此賦能單元100被置於列中。虛設閘電極130a至130c實質上沿列之縱向延伸。因此，虛設閘電極130a至130c之長度不受單元100之單元高度H約束。
在一些實施例中，虛設閘電極130a至130c在相鄰單元100之至少對應的主動區域之間延續。如第2圖中所示，處於同一水平位準的相鄰單元100之虛設閘電極130a至130c整體彼此連接。例如，相鄰單元100之虛設閘電極130a整體連 接至彼此，相鄰單元100之虛設閘電極130b整體連接至彼此，及相鄰單元100之虛設閘電極130c整體連接至彼此。因此，虛設閘電極130a至130可被視作穿過單元100之連續導線，及虛設閘電極130a至130c之長度分別可與單元100之單元寬度W之和相同。
如第2圖中所示，虛設閘電極130a至130c連續穿過相鄰單元100之至少一共同邊界。因為切削圖案160分別端接閘電極150，虛設閘電極130a至130c中至少一者之長度大於閘電極150中至少一者之長度，其中每一閘電極150之長度是對應之切削圖案160之間的距離。
在一些實施例中，虛設閘電極130a至130c至少延伸穿過列中鄰接的兩個相鄰單元100。如第2圖中所示，切削圖案160分別存在於端到端的相鄰閘電極150之間，因此虛設閘電極130a至130c中至少一者之長度大於至少兩個端到端的相鄰閘電極150之長度之和。
因為虛設閘電極130a至130c是連續及導電的，因此虛設閘電極130a至130c可用於互連單元100。也就是說，一些信號可穿過虛設閘電極130a至130c，而非穿過第一層金屬導線或第二層金屬導線。因此，可減少用於互連單元100之第一層金屬導線或第二層金屬導線之量。此外，相鄰單元100之間的間距亦可減小，因為用於互連單元100之第一層金屬導線或第二層金屬導線的量減小。
請參看第3圖，此圖是依據本揭露之一些實施例之反相器之示意圖。反相器300包括PMOS電晶體310及 NMOS電晶體320。反相器300之輸入埠330電連接至PMOS電晶體310及NMOS電晶體320之閘極端子。反相器300之輸出埠340電連接至PMOS電晶體310及NMOS電晶體320之汲極端子。
當輸入埠330設定為「0」(例如接地電壓)時，PMOS電晶體310接通，及NMOS電晶體320關閉。在此情境下，電流從電壓汲極(voltage drain drain；VDD)流經PMOS電晶體310到達輸出埠340。當輸入埠330設定為「1」(例如操作電壓)時，PMOS電晶體310關閉，及NMOS電晶體320接通。在此種情境下，電流從輸出埠340流經NMOS電晶體320到達輸出電壓源極(voltage source source；VSS)。
第4圖是依據本揭露之一些實施例之佈局的俯視圖。單元100之PMOS區域112包括四個PMOS電晶體，如第3圖中之PMOS電晶體310。源極區域121a至121d及汲極區域123a至123d分別存在於P型主動區域120a至120d中。相鄰的源極區域121a至121d及汲極區域123a至123d中之每一者位於對應閘電極相對側。在此種情況下，相鄰的源極區域121a至121d、汲極區域123a至123d中之每一者及對應閘電極形成PMOS電晶體。例如，源極區域121a、汲極區域123a及閘電極150a形成第一PMOS電晶體。再例如，源極區域121b、汲極區域123b及閘電極150b形成第二PMOS電晶體。又例如，源極區域121c、汲極區域123c及閘電極150a形成第三PMOS電晶體。又例如，源極區域121d、汲極區域123d及閘電極150b形成第四PMOS電晶體。
單元100之NMOS區域114包括四個NMOS電晶體，如第3圖中之NMOS電晶體320。汲極區域125a至125d及源極區域126a至126d分別存在於N型主動區域124a至124d中。相鄰的汲極區域125a至125d及源極區域126a至126d中之每一者位於對應閘電極之相對側。在此種情況下，相鄰的汲極區域125a至125d、源極區域126a至126d中之每一者及對應閘電極形成NMOS電晶體。例如，汲極區域125a、源極區域126a及閘電極150c形成第一NMOS電晶體。另例如，汲極區域125b、源極區域126b及閘電極150d形成第二NMOS電晶體。又例如，汲極區域125c、源極區域126c及閘電極150c形成第三NMOS電晶體。又例如，汲極區域125d、源極區域126d及閘電極150d形成第四NMOS電晶體。
例如在第二層金屬導線中實施VDD電源線路350及VSS接地線路360。依據自上而下之次序，VDD電源線路350經由導電通孔一382a、第一層金屬導線370a，及導電通孔零380a連接至對應PMOS電晶體之源極區域121a至121d中的每一者。同樣，VSS接地線路360經由導電通孔一382b、第一層金屬導線370b及導電通孔零380b連接至對應NMOS電晶體之源極區域126a至126d之每一者。PMOS電晶體之汲極區域123a至123d經由導電通孔零380c及第一層金屬導線370c而分別連接至NMOS電晶體之汲極區域125a至125d。
在單元100經排列以形成兩個反相器的一些實施例中，兩個反相器之輸出埠分別位於至少兩個輸出金屬線(未圖示)上。輸出金屬線中之一者電連接至PMOS電晶體之汲極 區域123a及123c中之每一者及NMOS電晶體之汲極區域125a及125c中之每一者，及輸出金屬線中另一者電連接至PMOS電晶體之汲極區域123b及123d中之每一者及NMOS電晶體之汲極區域125b及125d中之每一者。另一方面，兩個反相器之輸入埠分別位於兩個輸入金屬線(未圖示)上。輸入金屬線中之一者電連接至閘電極150a及150c中之每一者，及輸入金屬線中之另一者電連接至閘電極150b及150d中之每一者。因此，兩個反相器可在單元100內形成。
請參看第5A圖至第5C圖，此等圖式是依據本揭露之一些實施例的單元佈局在俯視圖。第5A-5C圖與第1圖中之差異包括P型主動區域120a至120d、N型主動區域124a至124d及閘電極150a至150d之排列。請參看第5A圖，P型主動區域120b及120d部分地存在於虛設閘電極130a下方，同時與虛設閘電極130b相間隔。P型主動區域120a及120c部分地存在於虛設閘電極130b下方，同時與虛設閘電極130a相間隔。N型主動區域124b及124d部分地存在於虛設閘電極130b下方，同時與虛設閘電極130c相間隔。N型主動區域124a及124c部分地存在於虛設閘電極130c下方，同時與虛設閘電極130b相間隔。閘電極150a及150c從側邊緣218伸出，同時分別藉由切削圖案160a及160c與側邊緣216相間隔，及閘電極150b及150d從側邊緣216伸出，同時分別藉由切削圖案160b及160d與側邊緣216相間隔。
請參看第5B圖，P型主動區域120a及120b部分地存在於虛設閘電極130a下方，同時與虛設閘電極130b間隔 開。P型主動區域120a及120d部分地存在於虛設閘電極130b下方，同時與虛設閘電極130a相間隔。N型主動區域124a及124b部分地存在於虛設閘電極130c下方，同時與虛設閘電極130c相間隔。N型主動區域124c及124d部分地存在於虛設閘電極130c下方，同時與虛設閘電極130b相間隔。閘電極150a穿過P型主動區域120a及120b，同時不穿過P型主動區域120c及120d。閘電極150b穿過P型主動區域120c及120d，同時不穿過P型主動區域120a及120b。閘電極150c穿過N型主動區域124a及124b，同時不穿過N型主動區域124c及124d。閘電極150d穿過N型主動區域124c及124d，同時不穿過N型主動區域124a及124b。
請參看第5C圖，P型主動區域120c及120d部分地存在於虛設閘電極130a下方，同時與虛設閘電極130b相間隔。P型主動區域120a及120b部分地存在於虛設閘電極130b下方，同時與虛設閘電極130a相間隔。N型主動區域124c及124d部分地存在於虛設閘電極130b下方，同時與虛設閘電極130c相間隔。N型主動區域124a及124b部分地存在於虛設閘電極130c下方，同時與虛設閘電極130b相間隔。閘電極150a穿過P型主動區域120c及120d，同時不穿過P型主動區域120a及120b。閘電極150b穿過P型主動區域120a及120b，同時不穿過P型主動區域120c及120d。閘電極150c穿過N型主動區域124c及124d，同時不穿過N型主動區域124a及124b。閘電極150d穿過N型主動區域124a及124b，同時不穿過N型主動區域124c及124d。
第6圖是依據本揭露之一些實施例之佈局的俯視圖。單元400包括PMOS區域412及NMOS區域414，在此單元中，NMOS區域414水平排列在PMOS區域412旁。複數個P型主動區域420a至420d存在於PMOS區域412中。P型主動區域420a至420d實質上平行於彼此及在PMOS區域412中交錯。P型主動區域420a至420d實質上垂直於單元400之頂緣402。
複數個N型主動區域424a至424d存在於NMOS區域414中。N型主動區域424a至424d實質上平行於彼此及在NMOS區域414中交錯。N型主動區域424a至424d亦實質上垂直於單元400之頂緣402。
單元400包括複數個虛設閘電極430a及430b及複數個閘電極440a及440b。虛設閘電極430a及430b分別存在於單元400之頂緣402上及底緣404上。虛設閘電極430a部分地存在於P型主動區域420a及420c及N型主動區域424a及424c之邊緣上。虛設閘電極430b部分地存在於P型主動區域420b及420c及N型主動區域424b及424d之邊緣上。閘電極440a及440b排列在虛設閘電極430a與430b之間。閘電極440a及440b實質上平行於彼此及實質上平行於頂緣402。
單元400進一步包括複數個切削圖案490a及490b，以分別用於端接閘電極440a及440b。閘電極440a穿過P型主動區域420a及420c及N型主動區域424a及424c，同時由於切削圖案490a之存在而不穿過N型主動區域424d。閘電極440b穿過N型主動區域424b及424d及P型主動區域420b及 420d，同時由於切削圖案490b之存在而不穿過P型主動區域420a。
在一些實施例中，閘電極440a部分地存在於P型主動區域420b及420d及N型主動區域424b之邊緣上，因此閘電極440a被視作P型主動區域420b及420d及N型主動區域424b中每一者的虛設閘電極。閘電極440b部分地存在於P型主動區域420c及N型主動區域424a及424c之邊緣上，因此閘電極440b被視作P型主動區域420c及N型主動區域424a及424c中每一者的虛設閘電極。
例如在第二層金屬導線中實施兩個VDD電源線路450a及450b。VDD電源線路450a及450b分別排列在單元400之相對側。例如在第二層金屬導線中實施兩個VSS接地線路460a及460b。VSS接地線路460a及460b亦排列在單元400之相對側。在第6圖中，VDD電源線路450a存在於VSS接地線路460a與單元400之頂緣402之間，及VDD電源線路450b存在於單元400之底緣404與VSS接地線路460b之間。
依據自上而下之次序，VDD電源線路450a經由導電通孔一482a、第一層金屬導線470a，及導電通孔零480a連接至P型主動區域420a及420c中的每一源極區域。VDD電源線路450b經由導電通孔一482b、第一層金屬導線470b及導電通孔零480b連接至P型主動區域420b及420d中的每一源極區域。VSS接地線路460a經由導電通孔一482c、第一層金屬導線470c及導電通孔零480c連接至N型主動區域424a及424c中的每一源極區域。VSS接地線路460b經由導電通孔一482d、 第一層金屬導線470d及導電通孔零480d連接至N型主動區域424b及424d中的每一源極區域。
P型主動區域420a至420d中之汲極區域經由第一層金屬導線470e及導電通孔零480e分別連接至N型主動區域424a至424d中的對應汲極區域。因此，P型主動區域420a中之源極區域連接至VDD電源線路450a，P型主動區域420a中之汲極區域連接至N型主動區域424a中之汲極區域，及N型主動區域424a中之源極區域連接至VSS接地線路460a。P型主動區域420c中之源極區域連接至VDD電源線路450a，P型主動區域420c中之汲極區域連接至N型主動區域424c中之汲極區域，及N型主動區域424c中之源極區域連接至VSS接地線路460a。P型主動區域420a及420c，及N型主動區域424a及424c共用閘電極440a，由此，提供包括P型主動區域420a及420c、N型主動區域424a及424c及閘電極440a之反相器。
同樣，P型主動區域420b中之源極區域連接至VDD電源線路450b，P型主動區域420b中之汲極區域連接至N型主動區域424b中之汲極區域，及N型主動區域424b中之源極區域連接至VSS接地線路460b。P型主動區域420d中之源極區域連接至VDD電源線路450b，P型主動區域420d中之汲極區域連接至N型主動區域424d中之汲極區域，及N型主動區域424d中之源極區域連接至VSS接地線路460b。P型主動區域420b及420d，及N型主動區域424b及424d共享閘電極440b，由此，提供包括P型主動區域420b及420d、N型主動區域424b及424d及閘電極440b之反相器。
請參看第7圖，此圖是依據本揭露之一些實施例之配置積體電路佈局的方法的流程圖。在積體電路之設計中，使用具有預定功能之多個單元，及單元佈局儲存在例如至少一單元庫中。此方法從操作510開始，其中複數個單元選自此單元庫。此等單元可為上述單元中任何單元。此方法進行至操作520，其中單元被置入積體電路佈局上之一或更多個所需位置，及與至少一列鄰接。單元之虛設閘電極中至少一者連續穿過相鄰單元之間的至少一共同邊界。
請參看第8圖，此圖是依據本揭露之一些實施例用以產生上述佈局實施例中一或更多個實施例的處理系統600。處理系統600包括處理器602，此處理器可包括中央處理單元、輸入/輸出電路系統、信號處理電路系統，及揮發性及/或非揮發性記憶體。處理器602自輸入裝置604接收輸入，如使用者輸入。輸入裝置604可包括鍵盤、滑鼠、平板電腦、接觸靈敏表面、尖筆、揚聲器等等中的一或多者。處理器亦可接收來自非暫時性機器可讀取儲存媒體608之輸入，如標準單元佈局、單元庫、模型等等。非暫時性機器可讀取儲存媒體可本地定位於處理器602，或可遠離處理器602，其中處理器602與非暫時性機器可讀取儲存媒體608之間的通信發生於網路上，如電話網路、網際網路、區域網路、廣域網路，等等。非暫時性機器可讀取儲存媒體608可包括硬碟、磁性儲存器、光學儲存器、非揮發性記憶體儲存器及類似物中之一或更多者。非暫時性機器可讀取儲存媒體608中所包括的可為用於組織儲存在非暫時性機器可讀取儲存媒體608上之資料與指令的資料 庫軟體。處理系統600可包括輸出裝置606，如用於向使用者輸出資訊的顯示器裝置、揚聲器等等中之一或更多者。如上所述，處理器602產用於積體電路之佈局。此佈局可儲存在非暫時性機器可讀取儲存媒體608上。諸如光遮罩發生器610之一或更多個積體電路製造機器可在本地或在網路上、直接或經由諸如處理器602之中間處理器而與非暫時性機器可讀取儲存媒體608通信。在一些實施例中，光遮罩發生器610產生將用於積體電路之製造的一或更多個光遮罩，以與儲存在非暫時性機器可讀取儲存媒體608中之佈局相一致。
在一些實施例中，至少一虛設閘電極連續地延伸穿過單元。因為虛設閘電極導電，因此虛設閘電極可用於互連單元。換言之，一些信號可穿過虛設閘電極，而非穿過第一層金屬導線或第二層金屬導線。因此，可減少用於互連單元之第一層金屬導線或第二層金屬導線的量。
前述內容概括數個實施例之特徵，以便彼等熟習此項技術者可更佳地理解本揭露之態樣。彼等熟習此項技術者應瞭解，本揭露可易於用作設計或修正其他製程及結構之基礎，以實現與本案介紹之實施例相同的目的及/或達到與其相同的優勢。彼等熟習此項技術者亦應瞭解，同等構造不脫離本揭露之精神及範疇，及可在不脫離本揭露精神及範疇之情況下在本案中進行多種變更、取代及更動。
100‧‧‧單元
130a‧‧‧虛設閘電極
130b‧‧‧虛設閘電極
130c‧‧‧虛設閘電極
150‧‧‧閘電極
160‧‧‧切削圖案
H‧‧‧單元高度
W‧‧‧單元寬度

Claims (9)

  1. 一種積體電路，包括：一第一單元，包括：至少一第一主動區域；以及穿過該第一主動區域之至少一第一閘電極；一第二單元，包括：至少一第二主動區域；以及穿過該第二主動區域之至少一第二閘電極，其中該第一閘電極及該第二閘電極端到端排列；以及至少一虛設閘電極，該虛設閘電極部分存在於該第一主動區域及該第二主動區域的邊緣上，該虛設閘電極至少在該第一主動區域與該第二主動區域之間是連續的，且該虛設閘電極至少穿過該第一單元及該第二單元。
  2. 如請求項1所述之積體電路，其中該第一單元具有該些第一主動區域，該些第一主動區域交錯在該第一單元中。
  3. 如請求項1所述之積體電路，其中該第一單元具有該些第一閘電極，該些第一閘電極交錯在該第一單元中。
  4. 如請求項1所述之積體電路，其中該虛設閘電極是導電的。
  5. 如請求項1所述之積體電路，其中該第一單元與該第二單元在至少一列中鄰接，及該虛設閘電極實質上沿該列之一縱向延伸。
  6. 一種積體電路，包括：至少一第一主動區域；穿過該第一主動區域之至少一第一閘電極；至少一第二主動區域；穿過該第二主動區域之至少一第二閘電極，該第二閘電極與該第一閘電極斷開；以及至少一第一虛設閘電極，該第一虛設閘電極部分地存在於該第一主動區域及該第二主動區域之邊緣上，其中該第一虛設閘電極之一長度大於該第一閘電極之一長度與該第二閘電極之一長度的總和。
  7. 如請求項6所述之積體電路，其中該第一閘電極及該第二閘電極為端到端排列。
  8. 一種用於藉由使用一處理器配置一積體電路佈局之方法，該方法包括以下步驟：藉由使用該處理器，從一單元庫選擇複數個單元；藉由使用該處理器，將該些單元放置於該積體電路佈局上，其中該放置該些單元的步驟在該積體電路佈局上形成至少一連續的虛設閘電極，及該連續的虛設閘電極延伸穿過至少相鄰兩該些單元； 產生一指令集以用於基於該積體電路佈局製造一積體電路；以及將該指令集儲存在一非暫時性機器可讀取儲存媒體中。
  9. 如請求項8所述之方法，其中該放置步驟包括在至少一列中鄰接該些單元。
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