CN114556563A - 半导体集成电路装置 - Google Patents

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Abstract

终端单元(C11)包括：在Y方向上分别形成在与纳米片(22a、23a)相同的位置处的纳米片(122a、123a)、和分别包围纳米片(122a、123)的Y方向上的外周的虚设栅极布线(143、146)。纳米片(22a、122a)的Y方向上的一侧的面分别从栅极布线(41)及虚设栅极布线(142)露出。纳米片(23a、123a)的Y方向上的一侧的面分别从栅极布线(43)及虚设栅极布线(146)露出。

Description

半导体集成电路装置
技术领域
本公开涉及一种包括标准单元(以下亦适当地简称为单元)的半导体集成电路装置，该标准单元包含纳米片FET(Field Effect Transistor：场效应晶体管)。
作为在半导体基板上形成半导体集成电路的方法，已知有标准单元方式。标准单元方式是指：通过事先将具有特定逻辑功能的基本单元(例如反相器、锁存器、触发器、全加器等)作为标准单元准备好，将多个标准单元布置在半导体基板上，用布线将这些标准单元连接起来，这样来设计LSI(大规模集成电路)芯片。
LSI的基本构成要素即晶体管通过缩小栅极长度(按比例缩小：scaling)而实现了集成度的提高、工作电压的降低以及工作速度的提高。但是，近年来，出现的问题是过度地按比例缩小会引起截止电流，截止电流又会引起功耗显著增大。为解决该问题，人们已开始积极对立体构造的晶体管进行研究，即让晶体管构造从现有的平面型变为立体型。纳米片FET(纳米线FET)作为立体构造晶体管之一而备受瞩目。
纳米片FET中得到提倡的是栅极电极呈叉形的叉片(fork sheet)晶体管。在非专利文献1中公开了使用了叉片晶体管的SRAM存储单元的版图，实现了半导体集成电路装置(半导体存储装置)的小面积化。
非专利文献1：P.Weckx et al.，“Stacked nanosheet fork architecture forSRAM design and device co-optimization toward 3nm”，2017 IEEE Internationa]Electron Devices Meeting(IEDM)，December 2017，IEDM17-505～508
发明内容
-发明要解决的技术问题-
在本说明书中，将栅极电极呈叉形的纳米片FET按照现有技术称为叉片晶体管。
此处，标准单元除了包含例如“与非门”、“或非门”等具有逻辑功能的单元(以下适当地称为逻辑单元)以外，还包含不具有逻辑功能的单元。不具有逻辑功能的单元例如有“终端单元”。“终端单元”是指无助于电路块的逻辑功能、用于使电路块终结的单元。通过布置终端单元，能够抑制位于比终端单元靠内侧的单元的版图图案的完成形状的偏差，从而能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
迄今为止，尚未对使用了叉片晶体管的终端单元的构造、包含使用了叉片晶体管的终端单元的半导体集成电路装置的版图进行具体的研究。
本公开提供了一种半导体集成电路装置的版图，该半导体集成电路装置包含使用了叉片晶体管的终端单元。
-用以解决技术问题的技术方案-
在本公开的第一方面中，半导体集成电路装置包括多个单元行，多个单元行分别包括沿第一方向排列着布置的多个标准单元，多个单元行之一即第一单元行包括第一标准单元和第二标准单元，所第一标准单元具有逻辑功能，所第二标准单元布置于第一单元行的两端中的至少一端，且不具有逻辑功能。第一标准单元包括第一区域、第二区域、第一纳米片、第二纳米片、第一栅极布线以及第二栅极布线，第一区域是第一导电型晶体管的形成区域，第二区域是与第一导电型不同的第二导电型晶体管的形成区域，第二区域在与第一方向垂直的第二方向上与第一区域相邻，第一纳米片沿第一方向延伸，且形成于第一区域，第二纳米片沿第一方向延伸，且形成于第二区域，第一栅极布线沿第二方向延伸，且包围第一纳米片的第二方向、以及与第一方向及第二方向垂直的第三方向上的外周，第二栅极布线沿第二方向延伸，且包围第二纳米片的第二方向及第三方向上的外周。第二标准单元包括第三纳米片、第四纳米片、第一虚设栅极布线以及第二虚设栅极布线，第三纳米片沿第一方向延伸，在第二方向上形成在与第一纳米片相同的位置处，第四纳米片沿第一方向延伸，在所第二方向上形成在与第二纳米片相同的位置处，第一虚设栅极布线沿第二方向延伸，且包围第三纳米片的第二方向及第三方向上的外周，第二虚设栅极布线沿第二方向延伸，且包围第四纳米片的第二方向及第三方向上的外周。第一纳米片的第二方向上的一侧即第一侧的面从第一栅极布线露出。第二纳米片的第二方向上的一侧即第二侧的面从第二栅极布线露出。第三纳米片的第二方向上的第一侧的面从第一虚设栅极布线露出。第四纳米片的第二方向上的第二侧的面从第二虚设栅极布线露出。
根据该方面，不具有逻辑功能的第二标准单元布置于第一单元行的两端中的至少一端，第一单元行布置有具有逻辑功能的第一标准单元。第一标准单元包括第一纳米片及第二纳米片、和分别包围第一纳米片及第二纳米片的第二方向上的外周的第一栅极布线及第二栅极布线。第二标准单元包括第三纳米片及第四纳米片、和分别包围第三纳米片及第四纳米片的第二方向上的外周的第三栅极布线及第四栅极布线。第一纳米片及第三纳米片的第二方向上的一侧即第一侧的面分别从第一栅极布线及第一虚设栅极布线露出。第二纳米片及第四纳米片的第二方向上的一侧即第二侧的面分别从第二栅极布线及第二虚设栅极布线露出。也就是说，第一纳米片及第三纳米片的第二方向上的相同一侧的面露出，第二纳米片及第四纳米片的第二方向上的相同一侧的面露出。这样一来，能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
在本公开的第二方面中，包括多个单元行，多个单元行分别包括沿第一方向排列着布置的多个标准单元，多个单元行沿与第一方向垂直的第二方向排列着布置，多个单元行包含第一单元行和第二单元行，第一单元行包含具有逻辑功能的第一标准单元，第二单元行包含第二标准单元，在多个单元行中，第二标准单元布置于第二方向上的两端中的任一端，且不具有逻辑功能。第一标准单元包括第一区域、第二区域、第一纳米片、第二纳米片、第一栅极布线以及第二栅极布线，第一区域是第一导电型晶体管的形成区域，第二区域是与第一导电型不同的第二导电型晶体管的形成区域，第二区域在第二方向上与第一区域相邻，第一纳米片沿第一方向延伸，且形成于第一区域，第二纳米片沿第一方向延伸，且形成于第二区域，并且在第一方向上形成在与第一纳米片相同的位置处，第一栅极布线沿第二方向延伸，且包围第一纳米片的第二方向及第三方向上的外周，第二栅极布线沿第二方向延伸，且包围第二纳米片的第二方向及第三方向上的外周。第二标准单元包括第三纳米片和第一虚设栅极布线，第三纳米片沿第一方向延伸，且在第一方向上形成在与第一纳米片相同的位置处，并且在第二方向上与第一纳米片相邻着形成，第一虚设栅极布线沿第二方向延伸，且包围第三纳米片的第二方向及第三方向上的外周。第一纳米片的第二方向上的一侧即第一侧的面从第一栅极布线露出。第二纳米片的第二方向上的一侧即第二侧的面从第二栅极布线露出。第一纳米片及第三纳米片的彼此相对的一侧的面分别从第一栅极布线及第一虚设栅极布线露出，或者，第一纳米片及第三纳米片的彼此相对的一侧的面分别未从第一栅极布线及第一虚设栅极布线露出。
根据该方面，在包括包含具有逻辑功能的第一标准单元的单元行的多个单元行中，不具有逻辑功能的第二标准单元布置在第二方向上的两端中任一端的单元行中。第一标准单元包括第一纳米片、第二纳米片、第一栅极布线以及第二栅极布线，第二纳米片在第一方向上形成在与第一纳米片相同的位置处，第一栅极布线以及第二栅极布线分别包围第一纳米片及第二纳米片的外周。第二标准单元包括第三纳米片和第一虚设栅极布线，第三纳米片第一方向上形成在与第一纳米片相同的位置处，第一虚设栅极布线包围第三纳米片的外周。第一纳米片的第二方向上的一侧即第一侧的面从第一栅极布线露出。第二纳米片的第二方向上的一侧即第二侧的面从第二栅极布线露出。第一纳米片及第三纳米片的彼此相对的一侧的面分别从所述第一栅极布线及所述第一虚设栅极布线露出，或者，第一纳米片及第三纳米片的彼此相对的一侧的面分别未从第一栅极布线及第一虚设栅极布线露出。也就是说，在第一纳米片中的与第三纳米片相对的一侧的面未被第一栅极布线包围的情况下，第三纳米片的与第一纳米片相对的一侧的面就未被第一虚设栅极布线包围，另一方面，在第一纳米片中的与第三纳米片相对的一侧的面被第一栅极布线包围的情况下，第三纳米片的与第一纳米片相对的一侧的面就被第一虚设栅极布置包围。这样一来，能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
-发明的效果-
根据本公开，能够实现对包含使用了叉片晶体管的终端单元的半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
附图说明
图1是示出使用了标准单元的电路块的版图结构的例子的俯视图；
图2是示出逻辑单元的版图结构的俯视图；
图3是示出逻辑单元的版图结构的剖视图；
图4是示出逻辑单元的版图结构的具体例的俯视图；
图5是示出逻辑单元的版图结构的具体例的剖视图；
图6是逻辑单元的电路图；
图7是示出第一实施方式所涉及的半导体集成电路装置的版图结构的俯视图；
图8是示出第一实施方式所涉及的终端单元的版图结构的剖视图；
图9是示出第一实施方式的变形例所涉及的逻辑单元的版图结构的图；
图10是示出第一实施方式的变形例所涉及的终端单元的版图结构的图；
图11是示出第二实施方式所涉及的半导体集成电路装置的版图结构的俯视图；
图12是示出第二实施方式所涉及的终端单元的版图结构的剖视图；
图13是示出第二实施方式所涉及的终端单元的版图结构的变化的俯视图；
图14是示出第二实施方式所涉及的终端单元的版图结构的变化的俯视图；
图15是示出叉片FET的基本构造的图。
具体实施方式
下面，参照附图对实施方式进行说明。在以下实施方式中，半导体集成电路装置包括多个标准单元(在本说明书中适当地简称为单元)，该多个标准单元中的至少一部分标准单元包括纳米片FET(纳米线FET)中栅极电极呈叉形的叉片晶体管。纳米片FET是使用了供电流流动的薄片(纳米片)而形成的FET。纳米片例如由硅形成。在半导体集成电路装置中，纳米片FET的一部分是栅极电极呈叉形的叉片FET。
在本公开中，将形成在纳米片的两端且构成成为纳米片FET的源极或漏极的端子的半导体层部称为“焊盘”。需要说明的是，在以下说明中，在图1等俯视图中，将图面横向设为X方向(相当于第一方向)，将图面纵向设为Y方向(相当于第二方向)，将垂直于基板面的方向设为Z方向(相当于第三方向)。
(叉片的结构)
图15是示出叉片FET的基本结构的图，(a)是俯视图，(b)是沿(a)中的线Y-Y’剖开的剖视图。在图15的基本结构中，两个晶体管TR1、TR2在Y方向上隔开间隔S地排列着布置。成为晶体管TR1的栅极的栅极布线531和成为晶体管TR2的栅极的栅极布线532都沿Y方向延伸，并且在X方向上布置在相同的位置处。
成为晶体管TR1的沟道区域的沟道部521和成为晶体管TR2的沟道区域的沟道部526由纳米片构成。在图15中，沟道部521、526分别由纳米片构成，该纳米片由俯视时重叠的三片片状结构形成。在沟道部521的X方向上的两侧形成有成为晶体管TR1的源极区域或漏极区域的焊盘522a、522b。在沟道部526的X方向上的两侧形成有成为晶体管TR2的源极区域或漏极区域的焊盘527a、527b。焊盘522a、522b是构成沟道部521的纳米片进行外延生长而形成的。焊盘527a、527b是构成沟道部526的纳米片进行外延生长而形成的。
栅极布线531隔着栅极绝缘膜(未图示)包围由纳米片构成的沟道部521的Y方向及Z方向上的外周。不过，构成沟道部521的纳米片的Y方向上的晶体管TR2侧的面未被栅极布线531覆盖，而是从栅极布线531露出。也就是说，在图15(b)的剖视图中，栅极布线531未覆盖构成沟道部521的纳米片的图面右侧，而是覆盖图面上侧、左侧以及下侧。栅极布线531相对于构成沟道部521的纳米片在Y方向上的与晶体管TR2相反的一侧重叠，重叠量为一个长度OL。
栅极布线532隔着栅极绝缘膜(未图示)包围由纳米片构成的沟道部526的Y方向及Z方向上的外周。不过，构成沟道部526的纳米片的Y方向上的晶体管TR1侧的面未被栅极布线532覆盖，而是从栅极布线532露出。也就是说，在图15(b)的剖视图中，栅极布线532未覆盖构成沟道部526的纳米片的图面左侧，而是覆盖图面上侧、右侧以及下侧。栅极布线532相对于构成沟道部526的纳米片在Y方向上的与晶体管TR1相反的一侧重叠，重叠量为一个长度OL。
如果将各纳米片的宽度(Y方向上的尺寸)设为W、高度(Z方向上的尺寸)设为H，栅极有效宽度Weff则为：Weff＝2×W+H。
由于晶体管TR1的沟道部521、晶体管TR2的沟道部526均由三片纳米片构成，因此晶体管TR1、TR2的栅极有效宽度为：3×(2×W+H)。
根据图15的结构，栅极布线531相对于构成沟道部521的纳米片，在Y方向上的晶体管TR2侧不重叠。栅极布线532相对于构成沟道部526的纳米片，在Y方向上的晶体管TR1侧不重叠。这样一来，就能够使晶体管TR1、TR2更接近，从而能够实现小面积化。
需要说明的是，构成晶体管的沟道部的纳米片的片数不限于三片。也就是说，纳米片可以由一片片状结构形成，也可以由俯视时重和的多片片状结构形成。在图15(b)中，纳米片的剖面形状为长方形，但不限于此，纳米片的剖面形状例如也可以是正方形、圆形、椭圆形等。
叉片FET和纳米片FET可以混着存在于半导体集成电路装置内，该纳米片FET的纳米片的整个周围被栅极布线包围。
在本说明书中，“VDD”和“VSS”是指电源电压或电源本身。在本说明书中，像“同一布线宽度”等意为宽度等相等的表述包含制造上的偏差范围。
在之后的实施方式的俯视图及剖视图中，有时会省略描述绝缘膜等。在之后的实施方式的俯视图及剖视图中，有时用呈简化的直线状的形状示出纳米片及其两侧的焊盘。在本说明书中，像“同一尺寸”等意为尺寸等相等的表述包含制造上的偏差范围。
在本说明书中，适当地将晶体管的源极及漏极称为晶体管的“节点”。也就是说，晶体管的一个节点是指晶体管的源极或漏极，晶体管的两个节点是指晶体管的源极及漏极。
在以下的实施方式及其变形例中，有时针对相同的部件等标注相同的符号并省略其说明。
(电路块的结构)
图1是示出使用了标准单元的电路块的版图结构的俯视图。在图1中，仅示出布置于标准单元的电源布线，除此以外均省略图示。在图1等的俯视图中以包围单元的方式表示的实线表示单元框(反相器单元C2等的外缘)。
在图1的版图中，沿X方向排列的多个单元构成单元行CR。多个单元行CR(在图1中为六行)沿Y方向排列着布置。在各单元的Y方向上的两端形成有电源布线，各单元经由该电源布线从外部接受电源电压VDD、VSS的供给。以供给电源电压VDD、VSS的电源布线每隔一单元行沿Y方向上下颠倒过来的方式，将整个单元布置成每隔一单元行沿Y方向上下颠倒过来。
图1中的多个单元包含具有逻辑功能的单元(例如，反相器单元C2等)和不具有逻辑功能的终端单元(例如，终端单元C11等)。
在本公开中，适当地将像反相器单元C2那样、在单元中具有与非门、或非门等逻辑功能的单元称为“逻辑单元”。
在本公开中，“终端单元”是指无助于电路块的逻辑功能而布置在电路块的终端的单元。此处，“电路块的终端”是指构成电路块的单元行的两端(此处是X方向的两端)、以及电路块的最上行及最下行(此处是Y方向的两端的单元行)等。也就是说，“终端单元”布置于电路块的终端即单元行的X方向的两端、和Y方向的两端的单元行等。通过布置终端单元，能够抑制位于比终端单元靠内侧的单元的版图图案的完成形状的偏差，从而能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
在本公开中，在终端单元布置有虚设栅极布线。此处，“虚设栅极布线”是指不形成晶体管的栅极布线、以及虽然形成晶体管但形成的是无助于电路的逻辑功能的晶体管的栅极布线。
在本公开中，存在露出部形成在布置在标准单元中的纳米片的外周的情况。此处，“露出部”是指在纳米片的Y方向及Z方向上的外周中未被栅极布线(包含虚设栅极布线)包围且纳米片从栅极布线露出的部分(未被栅极布线覆盖的部分)。
在图1的版图中，在电路块的中央部(具体而言是图1的粗实线的内侧)构成有逻辑部LC。逻辑部LC包含具有逻辑功能的逻辑单元，且实现电路块的电路功能。以包围该逻辑部LC的方式沿电路块的外边形成有终端单元部。
在图1中，在逻辑部LC中布置有反相器单元C2，在终端单元部中布置有终端单元C11、C11a～C11c、C21、C21a～C21c。终端单元C11a、C11b、C11c是将终端单元C11分别沿Y方向上下颠倒过来、沿X方向左右颠倒过来、X方向及Y方向上下左右颠倒过来布置而成的。终端单元C21a是将终端单元C21沿Y方向上下颠倒过来布置而成的。
在电路块的最上行的单元行CRT中，在图面左端布置有终端单元C11a，在图面右端布置有终端单元C11c，在终端单元C11a、C11c之间沿X方向排列着布置有多个终端单元C21。在电路块的最下行的单元行CRB中，在图面左端布置有终端单元C11，在图面右端布置有终端单元C11b，在终端单元C11、C11b之间沿X方向排列着布置有多个终端单元C21a。
在单元行CRT、CRB之间布置有单元行CRC。在单元行CRC中，在图面左端及图面右端分别布置有终端单元C11、C11b的单元行CRC、和在图面左端及图面右端分别布置有终端单元C11a、C11c的单元行CRC沿Y方向交替着布置。
因此，在图1中，沿着逻辑部LC的图面左端及图面右端，布置有具有与终端单元C11相同的结构的终端单元，沿着逻辑部LC的图面上端及图面下端，布置有具有与终端单元C21相同的结构的终端单元。
(逻辑单元的版图结构)
图2是示出逻辑单元的版图结构的俯视图，图3是示出逻辑单元的版图结构的剖视图。具体而言，图3示出沿图2中的线Y1-Y1’剖开的剖视图。
如图2所示，在标准单元C1中形成有从图面中央沿X方向扩展到图面上侧的N阱区1、和从图面中央沿X方向扩展到图面下侧的P基板区域2。
在Y方向的两端形成有沿X方向延伸的电源布线11、12。电源布线11、12均为形成于埋入式布线层的埋入式电源布线(BPR：Buried Power Rail)。电源布线11形成于N阱区1，且供给电源电压VDD。电源布线12形成于P基板区域2，且供给电源电压VSS。
在标准单元C1中形成有沿X方向及Y方向扩展的纳米片21a～24a、21b～24b。纳米片21a、21b沿X方向排成一行。纳米片22a、22b沿X方向排成一行。纳米片23a、23b沿X方向排成一行。纳米片24a、24b沿X方向排成一行。
纳米片21a、22a与栅极布线41在俯视时重叠。纳米片21b、22b与栅极布线42在俯视时重叠。纳米片23a、24a与栅极布线43在俯视时重叠。纳米片23b、24b与栅极布线44在俯视时重叠。
纳米片21a、21b、22a、22b分别构成晶体管P1～P4的沟道部。纳米片23a、23b、24a、24b分别构成晶体管N1～N4的沟道部。
在纳米片21a的图面左侧、纳米片21a与21b之间、纳米片21b的图面右侧、纳米片22a的图面左侧、纳米片22a与22b之间以及纳米片22b的图面右侧，分别形成有掺杂有P型半导体的焊盘31a～31c、32a～32c。
在纳米片23a的图面左侧、纳米片23a与23b之间、纳米片23b的图面右侧、纳米片24a的图面左侧、纳米片24a与24b之间以及纳米片24b的图面右侧，分别形成有掺杂有N型半导体的焊盘33a～33c、34a～34c。
焊盘31a、31b构成晶体管P1的节点。焊盘31b、31c构成晶体管P2的节点。焊盘32a、32b构成晶体管P3的节点。焊盘32b、32c构成晶体管P4的节点。焊盘33a、33b构成晶体管N1的节点。焊盘33b、33c构成晶体管N2的节点。焊盘34a、34b构成晶体管N3的节点。焊盘34b、34c构成晶体管N4的节点。
在标准单元C1中形成有沿Y方向及Z方向延伸的栅极布线41～44及虚设栅极布线45～48。具体而言，虚设栅极布线45、栅极布线41、42以及虚设栅极布线46形成为沿X方向等间距排列。虚设栅极布线47、栅极布线43、44以及虚设栅极布线48形成为沿X方向等间距排列。虚设栅极布线45、47形成在标准单元C1的图面左端。虚设栅极布线46、48形成在标准单元C1的图面右端。
栅极布线41成为晶体管P1、P3的栅极，栅极布线42成为晶体管P2、P4的栅极，栅极布线43成为晶体管N1、N3的栅极，栅极布线44成为晶体管N2、N4的栅极。
也就是说，晶体管P1由纳米片21a、焊盘31a、31b以及栅极布线41构成。晶体管P2由纳米片21b、焊盘31b、31c以及栅极布线42构成。晶体管P3由纳米片22a、焊盘32a、32b以及栅极布线41构成。晶体管P4由纳米片22b、焊盘32b、32c以及栅极布线42构成。晶体管N1由纳米片23a、焊盘33a、33b以及栅极布线43构成。晶体管N2由纳米片23b、焊盘33b、33c以及栅极布线44构成。晶体管N3由纳米片24a、焊盘34a、34b以及栅极布线43构成。晶体管N4由纳米片24b、焊盘34b、34c以及栅极布线44构成。
如图3所示，纳米片21b～24b分别由三片片状的半导体(纳米片)组成。在纳米片21b～24b中，构成各纳米片21b～24b的纳米片分别以俯视时重叠的方式布置，且在Z方向上彼此间隔开而形成。与纳米片21b～24b相同，纳米片21a～24a也由三片片状的半导体层组成，省略图示。也就是说，晶体管P1～P4、N1～N4分别包含三片纳米片。
此处，如图3所示，在纳米片21b～24b的Y方向及Z方向上的外周分别形成有露出部(未被栅极布线包围的部分)。具体而言，纳米片21b的图面左侧的侧面未被栅极布线42覆盖，纳米片22b的图面右侧的侧面未被栅极布线42覆盖。纳米片23b的图面左侧的侧面未被栅极布线44覆盖，纳米片24b的图面右侧的侧面未被栅极布线44覆盖。
也就是说，在纳米片21b、23b的图面左侧(在图2中为图面上侧)形成有露出部。在纳米片22b、24b的图面右侧(在图2中为图面下侧)形成有露出部。同样，在图2中，在纳米片21a、23a的图面上侧形成有露出部。在纳米片22a、24a的图面下侧形成有露出部。
因此，就纳米片21a、21b、23a、23b而言，相同一侧的面(在图2中为图面上侧的面)从栅极布线露出。就纳米片22a、22b、24a、24b而言，相同侧的面(在图2中为图面下侧的面)从栅极布线露出。
纳米片21a、21b的图面上端在Y方向上对齐。纳米片22a、22b的图面下端在Y方向上对齐。纳米片23a、23b的图面上端在Y方向上对齐。纳米片24a、24b的图面下端在Y方向上对齐。
栅极布线41、42及虚设栅极布线45、46的图面上端及图面下端分别在Y方向上对齐。栅极布线43、44及虚设栅极布线47、48的图面上端及图面下端分别在Y方向上对齐。
(逻辑单元的具体例)
图4是示出逻辑单元的版图结构的具体例的俯视图，图5是示出逻辑单元的版图结构的具体例的剖视图，图6是逻辑单元的电路图。具体而言，图4(a)示出反相器单元C2的版图结构，图4(b)示出NAND单元C3的版图结构。图5(a)示出沿图4(a)中的线Y2-Y2’剖开的剖视图，图5(b)示出沿图4(a)中的线Y3-Y3’剖开的剖视图。图6(a)是图4(a)所示的反相器单元C2的电路图，图6(b)是图4(b)所示的NAND单元C3的电路图。
首先，对反相器单元C2的版图结构进行说明。
如图6(a)所示，反相器单元C2具有晶体管P11、N11，构成输入A1、输出Y1的反相器电路。晶体管P11、N11分别由两个晶体管构成，但在图6(a)中省略了图示。需要说明的是，晶体管P1、P3相当于晶体管P11，晶体管N1、N3相当于晶体管N11。布线71、72分别相当于输入A1及输出Y1。
如图4(a)及图5(a)、(b)所示，与标准单元C1相比，反相器单元C2的单元宽度(X方向上的单元尺寸)小，且没有形成晶体管P2、P4、N2、N4。
具体而言，在反相器单元C2中没有形成纳米片21b～24b、焊盘31c～34c以及栅极布线42、44。栅极布线41、43经由栅极连接部49相连接。
在焊盘31a～34a、31b～34b的上层形成有沿Y方向延伸的局部布线51～53。局部布线51与焊盘31a、32a相连接。局部布线52与焊盘31b～34b相连接。局部布线53与焊盘33a、34a相连接。
局部布线51经由接触孔(contact)61与电源布线11相连接。局部布线53经由接触孔62与电源布线12相连接。
在局部布线51～53的上层的第一金属布线层形成有沿X方向延伸的布线71、72。布线71经由接触孔81与栅极连接部49相连接。布线72经由接触孔82与局部布线52相连接。
接着，对NAND单元C3的版图结构进行说明。
如图6(b)所示，NAND单元C3具有晶体管P21、P22、N21、N22，构成输入A2、B2、输出Y2的二输入NAND电路。晶体管P21、P22、N21、N22分别由两个晶体管构成，但在图6(a)中省略图示。需要说明的是，晶体管P1、P3相当于晶体管P21，晶体管P2、P4相当于晶体管P22，晶体管N1、N3相当于晶体管N21，晶体管N2、N4相当于晶体管N22。布线73～75分别相当于输出Y2、输入B2、A2。
如图4(b)所示，在NAND单元C3中，栅极布线41、43经由栅极连接部49相连接，栅极布线42、44经由栅极连接部50相连接。
在焊盘31a～34a、31b～34b、31c～34c的上层形成有沿Y方向延伸的局部布线54～58。局部布线54与焊盘31a、32a相连接。局部布线55与焊盘31b、32b相连接。局部布线56与焊盘31c～34c相连接。局部布线57与焊盘33a、34a相连接。局部布线58与焊盘33b、34b相连接。
局部布线55经由接触孔63与电源布线11相连接。局部布线57经由接触孔64与电源布线12相连接。
在局部布线54～58的上层的第一金属布线层形成有沿X方向延伸的布线73～75。布线73经由接触孔83与局部布线54相连接，且经由接触孔84与局部布线56相连接。布线74经由接触孔85与栅极连接部49相连接。布线75经由接触孔86与栅极连接部50相连接。
(第一实施方式)
图7是示出第一实施方式所涉及的半导体集成电路装置的版图结构的俯视图，图8是示出第一实施方式所涉及的半导体集成电路装置的版图结构的剖视图。具体而言，图7是图1中的W1部分的放大图。图8(a)示出沿图7中的线Y4-Y4’剖开的剖视图，图8(b)示出沿图7中的线Y5-Y5’剖开的剖视图。
如图1及图7所示，终端单元C11在单元行CR的图面左端与反相器单元C2的图面左侧相邻着布置。
具体而言，在终端单元C11中形成有从图面中央沿X方向扩展到图面上侧的N阱区101，且形成有从图面中央沿X方向扩展到图面下侧的P基板区域102。
在Y方向的两端形成有沿X方向延伸的电源布线111、112。电源布线111、112均为形成于埋入式布线层的埋入式电源布线(BPR)。电源布线111形成于N阱区101，且供给电源电压VDD。电源布线112形成于P基板区域102，且供给电源电压VSS。
在终端单元C11中形成有沿X方向及Y方向扩展的纳米片121a～124a。
纳米片121a、122a与虚设栅极布线143在俯视时重叠。纳米片123a、124a与虚设栅极布线146在俯视时重叠。纳米片121a～124a分别构成虚设晶体管DP11、DP12、DN11、DN12的沟道部。
在纳米片121a的图面左侧、纳米片121a的图面右侧、纳米片122a的图面左侧以及纳米片122a的图面右侧，分别形成有掺杂有P型半导体的虚设焊盘131a、131b、132a、132b。
在纳米片123a的图面左侧、纳米片123a的图面右侧、纳米片124a的图面左侧以及纳米片124a的图面右侧，分别形成有掺杂有N型半导体的虚设焊盘133a、133b、134a、134b。
虚设焊盘131a、131b构成虚设晶体管DP11的节点。虚设焊盘132a、132b构成虚设晶体管DP12的节点。虚设焊盘133a、133b构成虚设晶体管DN11的节点。虚设焊盘134a、134b构成虚设晶体管DN12的节点。
在终端单元C11中形成有沿Y方向及Z方向延伸的虚设栅极布线141～146。虚设栅极布线141、144形成在终端单元C11的图面左端。虚设栅极布线45、47形成在终端单元C11与反相器单元C2的单元交界处。虚设栅极布线143成为虚设晶体管DP11、DP12的栅极，虚设栅极布线146成为虚设晶体管DN11、DN12的栅极。
在虚设焊盘131a～134a、131b～134b的上层形成有沿Y方向延伸的局部布线151～154。局部布线151与虚设焊盘131a、132a相连接。局部布线152与虚设焊盘131b、132b相连接。局部布线153与虚设焊盘133a、134a相连接。局部布线154与虚设焊盘133b、134b相连接。
如图8(a)所示，在纳米片121a～124a的Y方向及Z方向上的外周分别形成有露出部(未被虚设栅极布线包围的部分)。具体而言，纳米片121a的图面左侧的侧面未被虚设栅极布线143覆盖，纳米片122a的图面右侧的侧面未被虚设栅极布线143覆盖。纳米片123a的图面左侧的侧面未被虚设栅极布线146覆盖，纳米片124a的图面右侧的侧面未被虚设栅极布线146覆盖。
也就是说，在纳米片121a、123a的图面左侧(在图7中为图面上侧)分别形成有露出部。在纳米片122a、124a的图面右侧(在图7中为图面下侧)形成有露出部。
因此，纳米片121a的与反相器单元C2的纳米片21a相同一侧的面(在图7中为图面上侧的面)从虚设栅极布线143露出。纳米片122a的与反相器单元C2的纳米片22a相同一侧的面(在图7中为图面下侧的面)从虚设栅极布线143露出。纳米片123a的与反相器单元C2的纳米片23a相同一侧的面(在图7中为图面上侧的面)从虚设栅极布线146露出。纳米片124a的与反相器单元C2的纳米片24a相同一侧的面(在图7中为图面下侧的面)从虚设栅极布线146露出。
在图7中，纳米片121a～124a与纳米片21a～24a形成在同一层上。
纳米片121a在Y方向上形成在与纳米片21a相同的位置处。纳米片122a在Y方向上形成在与纳米片22a相同的位置处。纳米片123a在Y方向上形成在与纳米片23a相同的位置处。纳米片124a在Y方向上形成在与纳米片24a相同的位置处。
纳米片121a的图面上端与纳米片21a的图面上端在Y方向上对齐。纳米片122a的图面下端与纳米片22a的图面下端在Y方向上对齐。纳米片123a的图面上端与纳米片23a的图面上端在Y方向上对齐。纳米片124a的图面下端与纳米片24a的图面下端在Y方向上对齐。
虚设焊盘131a～134a、131b～134b与焊盘31a～34a、31b～34b形成在同一层上。
虚设焊盘131a、131b在Y方向上形成在与焊盘31a、31b相同的位置处。虚设焊盘132a、132b在Y方向上形成在与焊盘32a、32b相同的位置处。虚设焊盘133a、133b在Y方向上形成在与焊盘33a、33b相同的位置处。虚设焊盘134a、134b在Y方向上形成在与焊盘34a、34b相同的位置处。
虚设焊盘131a、131b及焊盘31a、31b在X方向上等间距布置。虚设焊盘132a、132b及焊盘32a、32b在X方向上等间距布置。虚设焊盘133a、133b及焊盘33a、33b在X方向上等间距布置。虚设焊盘134a、134b及焊盘34a、34b在X方向上等间距布置。
虚设栅极布线141～146与栅极布线41、43及虚设栅极布线45～48形成在同一层上。
虚设栅极布线141～143在Y方向上形成在与栅极布线41及虚设栅极布线45、46相同的位置处。虚设栅极布线144～146在Y方向上形成在与栅极布线43及虚设栅极布线47、48相同的位置处。
虚设栅极布线141～143、45、栅极布线41以及虚设栅极布线46在X方向上等间距布置。虚设栅极布线144～146、47、栅极布线43以及虚设栅极布线48在X方向上等间距布置。
虚设栅极布线141～143的图面上端及图面下端分别与栅极布线41及虚设栅极布线45、46的图面上端及图面下端在Y方向上对齐。虚设栅极布线144～146的图面上端及图面下端分别与栅极布线43及虚设栅极布线47、48的图面上端及图面下端在Y方向上对齐。
局部布线151～154与局部布线51～53形成在同一层上。
局部布线151、152、51～52在X方向上等间距布置。局部布线153、154、53、52在X方向上等间距布置。
根据以上的结构，半导体集成电路装置包括多个单元行CR，多个单元行CR分别包括沿X方向排列着布置的多个标准单元。单元行CR包括具有逻辑功能的反相器单元C2和布置在单元行CR的图面左端的终端单元C11。终端单元C11在单元行CR的图面左端与反相器单元C2的图面左侧相邻着布置。反相器单元C2包括N阱区1、P基板区域2、纳米片22a、纳米片23a、栅极布线41以及栅极布线43，其中，N阱区1为P型晶体管的形成区域，P基板区域2为N型晶体管的形成区域，纳米片22a沿X方向延伸且形成于N阱区1，纳米片23a沿X方向延伸且形成于P基板区域2，栅极布线41沿Y方向延伸且包围纳米片22a的Y方向及Z方向上的外周，栅极布线43沿Y方向延伸且包围纳米片23a的Y方向及Z方向上的外周。终端单元C11包括纳米片122a、纳米片123a、虚设栅极布线143以及虚设栅极布线146，其中，纳米片122a沿X方向延伸且在Y方向上形成在与纳米片22a相同的位置处，纳米片123a沿X方向延伸且在Y方向上形成在与纳米片23a相同的位置处，虚设栅极布线143沿Y方向延伸且包围纳米片122a的Y方向及Z方向上的外周，虚设栅极布线146沿Y方向延伸且包围纳米片123a的Y方向及Z方向上的外周。纳米片22a的图面下侧的面从栅极布线41露出，纳米片23a的图面上侧的面从栅极布线43露出。纳米片122a的图面下侧的面从虚设栅极布线143露出，纳米片123a的图面上侧的面从虚设栅极布线146露出。
也就是说，在Y方向上布置在相同的位置处的纳米片22a、122a的Y方向上的相同一侧的面分别从栅极布线41及虚设栅极布线143露出。在Y方向上布置在相同的位置处的纳米片23a、123a的Y方向上的相同一侧的面分别从栅极布线43及虚设栅极布线146露出。这样一来，能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
纳米片22a、23a的彼此相对的一侧的面分别从栅极布线41、43露出。纳米片122a、123a的彼此相对的一侧的面分别从虚设栅极布线143、146露出。这样一来，包含虚设栅极布线的栅极布线就不需要在纳米片22a、23a之间以及纳米片122a、123a之间重叠，因此能够实现半导体集成电路装置的小面积化。
反相器单元C2包括沿X方向延伸且分别形成于N阱区1及P基板区域2的纳米片21a、24a。终端单元C11包括沿X方向延伸且在Y方向上分别形成在与纳米片21a、24a相同的位置处的纳米片121a、124a。栅极布线41、43及虚设栅极布线143、146分别包围纳米片21a、24a、121a、124a的Y方向及Z方向上的外周。纳米片21a的图面上侧的面从栅极布线41露出。纳米片24a的图面下侧的面从栅极布线43露出。纳米片121a的图面上侧的面从虚设栅极布线143露出。纳米片124a的图面下侧的面从虚设栅极布线146露出。
也就是说，在Y方向上布置在相同的位置处的纳米片21a、121a的Y方向上的相同一侧的面分别从栅极布线41及虚设栅极布线143露出。在Y方向上布置在相同位置处的纳米片24a、124a的Y方向上的相同一侧的面分别从栅极布线43及虚设栅极布线146露出。这样一来，能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
纳米片121a的图面上端与纳米片21a的图面上端在Y方向上对齐。纳米片122a的图面下端与纳米片22a的图面下端在Y方向上对齐。纳米片123a的图面上端与纳米片23a的图面上端在Y方向上对齐。纳米片124a的图面下端与纳米片24a的图面下端在Y方向上对齐。这样一来，能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
纳米片121a～124a与纳米片21a～24a形成在同一层上。虚设焊盘131a～134a、131b～134b与焊盘31a～34a、31b～34b形成在同一层上。虚设栅极布线141～146与栅极布线41、43及虚设栅极布线45～48形成在同一层上。局部布线151～154与局部布线51～53形成在同一层上。也就是说，通过在终端单元形成纳米片、虚拟焊盘、虚拟栅极布线、局部布线，包含虚拟焊盘的焊盘、包含虚拟栅极布线的栅极布线以及局部布线便会有规律地布置。这样一来，能够抑制比终端单元靠内侧地布置的单元的版图图案的完成形状的偏差，从而能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
虚设晶体管DP11、DP12、DN11、DN12被布置为接近布置在反相器单元C2及终端单元C11的交界处的栅极布线45、47。也就是说，终端单元包括接近被布置在终端单元与逻辑单元的交界处的虚设栅极布线的虚设晶体管，由此能够使从布置在逻辑部的端部的单元到最接近的晶体管的距离恒定，因此能够提高逻辑部的性能预测性。
需要说明的是，终端单元C11的单元宽度可以比图7所示的尺寸宽，也可以比图7所示的尺寸窄。
在终端单元C11设置有虚设晶体管DP11、DP12、DN11、DN12这四个虚设晶体管，但设置在终端单元C11的虚设晶体管的数量不限于四个。
在终端单元C11形成有虚设栅极布线45、47、141～146这八条虚设栅极布线，但设置在终端单元C11的虚设栅极布线的数量不限于八条。
在终端单元C11设置有局部布线151～154这四条局部布线，但设置在终端单元C11的局部布线不限于四条。
在逻辑单元(在图7中的反相器单元C2)中，可以相对于一条栅极布线(包含虚设栅极布线)设置三个以上的纳米片FET。在该情况下，让终端单元的纳米片在Y方向上形成在与逻辑单元的纳米片相同的位置处。在逻辑单元的纳米片的图面下侧的面从栅极布线露出时，使终端单元的纳米片的图面下侧的面从虚设栅极布线露出，且在逻辑单元的纳米片的图面上侧的面从栅极布线露出时，使终端单元的纳米片的图面上侧的面从虚设栅极布线露出即可。
(变形例)
图9是示出第一实施方式的变形例所涉及的逻辑单元的版图结构的图，图10是示出第一实施方式的变形例所涉及的终端单元的版图结构的图。具体而言，图9(a)是示出标准单元C4的版图结构的俯视图，图9(b)示出沿图9(a)中的线Y6-Y6’剖开的剖视图。图10(a)是示出终端单元C12的版图结构的俯视图，图10(b)示出沿图10(a)中的线Y7a-Y7a’剖开的剖视图，图10(c)示出沿图10(a)中的线Y7b-Y7b’剖开的剖视图。
图1中，在布置标准单元C4来代替反相器单元C2的情况下，布置终端单元C12来代替终端单元C11。
在标准单元C1(反相器单元C2)及终端单元C11中，相对于一条栅极布线设置了两个纳米片FET，但在标准单元C4及终端单元C12中，相对于一条栅极布线设置有一个纳米片FET。
(关于标准单元C4)
如图9(a)所示，在标准单元C4中形成有沿X方向及Y方向扩展的纳米片22c、22d、23c、23d。纳米片22c、22d、23c、23d分别与栅极布线41～44在俯视时重叠。纳米片22c、22d、23c、23d分别构成晶体管P5、P6、N5、N6的沟道部。
在纳米片22c的图面左侧、纳米片22c与22d之间以及纳米片22d的图面右侧，分别形成有掺杂有P型半导体的焊盘32d～32f。
在纳米片23c的图面左侧、纳米片23c与23d之间以及纳米片23d的图面右侧，分别形成有掺杂有N型半导体的焊盘33d～33f。
焊盘32d、32e构成晶体管P5的节点。焊盘32e、32f构成晶体管P6的节点。焊盘33d、33e构成晶体管N5的节点。焊盘33e、33f构成晶体管N6的节点。
栅极布线41成为晶体管P5的栅极，栅极布线42成为晶体管P6的栅极，栅极布线43成为晶体管N5的栅极，栅极布线44成为晶体管N6的栅极。
如图9(a)、(b)所示，在纳米片22c、22d、23c、23d的Y方向及Z方向上的外周分别形成有露出部。具体而言，在图9(a)中，在纳米片22c、22d的图面下侧形成有露出部。在纳米片23c、23d的图面上侧形成有露出部。也就是说，在标准单元C4中，纳米片22c、22d的相同一侧的面(在图9(a)中为图面上侧的面)从栅极布线露出。纳米片23c、23d的相同一侧的面(在图9(a)中为图面下侧的面)从栅极布线露出。
在图9(a)中，纳米片22c、22d的图面上侧的面分别被栅极布线41、42覆盖，纳米片23c、23d的图面下侧的面分别被栅极布线43、44覆盖。也就是说，纳米片22c、22d的图面上侧的面未从栅极布线露出，纳米片23c、23d的图面下侧的面未从栅极布线露出。
基于标准单元C4的版图结构，形成用于将晶体管之间连接起来的过孔或布线(局部布线、金属布线)，由此形成实现逻辑功能的标准单元。需要说明的是，在以下说明中，有时将通过形成过孔或布线实现了逻辑功能的标准单元C4称为具有逻辑功能的标准单元C4。
(关于终端单元C12)
如图10(a)所示，在终端单元C12中形成有沿X方向及Y方向扩展的纳米片122c、123c。纳米片122c、123c分别与虚设栅极布线143、146在俯视时重叠。纳米片122c、123c分别构成虚设晶体管DP13、DN13的沟道部。
在纳米片122c的图面左侧及图面右侧分别形成有掺杂有P型半导体的虚设焊盘132c、132d。
在纳米片123c的图面左侧及图面右侧分别形成有掺杂有N型半导体的虚设焊盘133c、133d。
虚设焊盘132c、132d构成虚设晶体管DP13的节点。虚设焊盘133c、133d构成虚设晶体管DN13的节点。
虚设栅极布线143成为虚设晶体管DP13的栅极，虚设栅极布线146成为虚设晶体管DN13的栅极。
在虚设焊盘132c、132d、133c、133d的上层形成有沿Y方向延伸的局部布线155～158。局部布线155～158分别与虚设焊盘132c、132d、133c、133d相连接。
如图10(a)～(c)所示，在纳米片122c、123c的Y方向及Z方向上的外周分别形成有露出部。具体而言，在图10(a)中，在纳米片122c的图面下侧形成有露出部。在纳米片123c的图面上侧形成有露出部。也就是说，在终端单元C12中，纳米片122c的与具有逻辑功能的标准单元C4的纳米片22c、22d相同一侧的面(在图10(a)中为图面下侧的面)从虚设栅极布线143露出。纳米片123c的与具有逻辑功能的标准单元C4的纳米片23c、23d相同一侧的面(在图10(a)中为图面上侧的面)从虚设栅极布线146露出。
在图1中，在布置具有逻辑功能的标准单元C4来代替反相器单元C2的情况下，通过布置终端单元C12来代替终端单元C11能够得到与终端单元C11相同的效果。
在图10(a)中，纳米片122c的图面上侧的侧面被虚设栅极布线143覆盖。纳米片123c的图面下侧的侧面被虚设栅极布线146覆盖。也就是说，纳米片122c的与纳米片22c、22d相同一侧的侧面(在图9(a)及图10(a)中为图面上侧的面)未从虚设栅极布线143露出。纳米片123c的与纳米片23c、23d相同一侧的侧面(在图9(a)及图10(a)中为图面下侧的面)未从虚设栅极布线146露出。这样一来，能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
需要说明的是，在图9(a)的标准单元C4中，纳米片22c、22d的图面上侧的面分别未从栅极布线41、42露出，图面下侧的面分别从栅极布线41、42露出，但不限于此。也可以是纳米片22c、22d的图面上侧的面分别从栅极布线41、42露出，纳米片22c、22d的图面下侧的面分别未从栅极布线41、42露出。在该情况下，在图10(a)的终端单元C12中，纳米片122c的图面上侧的面从虚设栅极布线143露出，纳米片122c的图面下侧的面未从虚设栅极布线143露出。
纳米片23c、23d的图面上侧的面分别从栅极布线43、44露出，纳米片23c、23d的图面下侧的面分别未从栅极布线43、44露出，但不限于此。也可以是纳米片23c、23d的图面上侧的面分别未从栅极布线43、44露出，纳米片23c、23d的图面下侧的面分别从栅极布线43、44露出。在该情况下，在图10(a)的终端单元C12中，纳米片123c的图面上侧的面从虚设栅极布线146露出，纳米片123c的图面下侧的面未从虚设栅极布线146露出。
(第二实施方式)
图11是示出第二实施方式所涉及的半导体集成电路装置的版图结构的俯视图，图12是示出第二实施方式所涉及的终端单元的版图结构的剖视图。具体而言，图11是图1中的W2部分的放大图。图12(a)示出沿图11中的线Y8-Y8’剖开的剖视图，图12(b)示出沿图11中的线Y9-Y9’剖开的剖视图。
如图1及11所示，终端单元C21被布置在最上行的单元行CRT中。终端单元C21与反相器单元C2的图面上侧相邻着布置。
如图11所示，在终端单元C21中形成有从单元中央沿X方向扩展到图面上侧的P基板区域201。在终端单元C21中还形成有从单元中央沿X方向扩展到图面下侧的N阱区202。
在Y方向的两端形成有沿X方向延伸的电源布线211、212。电源布线211、212均为形成于埋入式布线层的埋入式电源布线(BPR)。电源布线211形成于P基板区域201，且供给电源电压VSS。电源布线212形成于N阱区202，且供给电源电压VDD。
在终端单元C21中形成有沿X方向及Y方向扩展的纳米片221a～224a、221b～224b。
纳米片221a、222a与虚设栅极布线242在俯视时重叠。纳米片221b、222b与虚设栅极布线243在俯视时重叠。纳米片223a、224a与虚设栅极布线246在俯视时重叠。纳米片223b、224b与虚设栅极布线247在俯视时重叠。纳米片221a、221b、222a、222b分别构成虚设晶体管DN21、DN22、DN23、DN24的沟道部。纳米片223a、223b、224a、224b分别构成虚设晶体管DP21、DP22、DP23、DP24的沟道部。
在纳米片221a的图面左侧、纳米片221a与221b之间、纳米片221b的图面右侧、纳米片222a的图面左侧、纳米片222a与222b之间以及纳米片222b的图面右侧，分别形成有掺杂有N型半导体的焊盘231a～231c、232a～232c。虚设焊盘231a、231b构成虚设晶体管DN21的节点。虚设焊盘231b、231c构成虚设晶体管DN22的节点。虚设焊盘232a、232b构成虚设晶体管DN23的节点。虚设焊盘232b、232c构成虚设晶体管DN24的节点。
在纳米片223a的图面左侧、纳米片223a与223b之间、纳米片223b的图面右侧、纳米片224a的图面左侧、纳米片224a与224b之间以及纳米片224b的图面右侧，分别形成有掺杂有P型半导体的焊盘233a～233c、234a～234c。虚设焊盘233a、233b构成虚设晶体管DP21的节点。虚设焊盘233b、233c构成虚设晶体管DP22的节点。虚设焊盘234a、234b构成虚设晶体管DP23的节点。虚设焊盘234b、234c构成虚设晶体管DP24的节点。
在终端单元C21中形成有沿Y方向及Z方向延伸的虚设栅极布线241～248。虚设栅极布线241、245形成在终端单元C21和与终端单元C21的图面左侧相邻着布置的单元的单元交界处。虚设栅极布线244、248形成在终端单元C21和与终端单元C21的图面右侧相邻着布置的单元的单元交界处。虚设栅极布线242成为虚设晶体管DN21、DN23的栅极，虚设栅极布线243成为虚设晶体管DN22、DN24的栅极。虚设栅极布线246成为虚设晶体管DP21、DP23的栅极，虚设栅极布线247成为虚设晶体管DP22、DP24的栅极。
在虚设焊盘231a～234a、231b～234b、231c～234c的上层形成有沿Y方向延伸的局部布线251～256。局部布线251与虚设焊盘231a、232a相连接。局部布线252与虚设焊盘231b、232b相连接。局部布线253与虚设焊盘231c、232c相连接。局部布线254与虚设焊盘233a、234a相连接。局部布线255与虚设焊盘233b、234b相连接。局部布线256与虚设焊盘233c、234c相连接。
如图12(a)所示，在纳米片221b～224b的Y方向及Z方向上的外周分别形成有露出部(未被虚设栅极布线包围的部分)。具体而言，纳米片221b的图面左侧的侧面未被虚设栅极布线243覆盖，纳米片222b的图面右侧的侧面未被虚设栅极布线243覆盖。纳米片223b的图面左侧的侧面未被虚设栅极布线247覆盖，纳米片224b的图面右侧的侧面未被虚设栅极布线247覆盖。
也就是说，在纳米片221b、223b的图面左侧(在图11中为图面上侧)分别形成有露出部。在纳米片222b、224b的图面右侧(在图11中为图面下侧)分别形成有露出部。相同地，在图11中，在纳米片221a、223a的图面上侧分别形成有露出部。在纳米片222a、224a的图面下侧分别形成有露出部。
因此，纳米片224a、224b的与反相器单元C2的纳米片21a相对的一侧的面(在图11中为图面下侧的面)分别从虚设栅极布线246、247露出。
在图11中，纳米片221a～224a、221b～224b与纳米片21a～24a形成在同一层上。
纳米片221a～224a在X方向上形成在与纳米片21a～24a相同的位置处。
虚设焊盘231a～234a、231b～234b、231c～234c与焊盘31a～34a、31b～34b形成在同一层上。
虚设焊盘231a～231c在Y方向上形成在相同的位置处，且在X方向上等间距布置。虚设焊盘232a～232c在Y方向上形成在相同的位置处，且在X方向上等间距布置。虚设焊盘233a～233c在Y方向上形成在相同的位置处，且在X方向上等间距布置。虚设焊盘234a～234c在Y方向上形成在相同的位置处，且在X方向上等间距布置。
虚设焊盘231a～234a在X方向上形成在与焊盘31a～34a相同的位置处。虚设焊盘231b～234b在X方向上形成在与焊盘31b～34b相同的位置处。
虚设栅极布线241～248与栅极布线41、43以及虚设栅极布线45～48形成在同一层上。
虚设栅极布线241～244在Y方向上形成在相同的位置处，且在X方向上等间距布置。虚设栅极布线245～248在Y方向上形成在相同的位置处，且在X方向上等间距布置。
虚设栅极布线241～244的图面上端及图面下端分别在Y方向上对齐。虚设栅极布线245～248的图面上端及图面下端分别在Y方向上对齐。
虚设栅极布线241、245在X方向上形成在与虚设栅极布线45、47相同的位置处。虚设栅极布线242、246在X方向上形成在与虚设栅极布线41、43相同的位置处。虚设栅极布线243、247在X方向上形成在与虚设栅极布线46、48相同的位置处。
局部布线251～256与局部布线51～53形成在同一层上。
局部布线251～253在Y方向上形成在相同的位置处，且在X方向上等间距布置。局部布线254～256在Y方向上形成在相同的位置处，且在X方向上等间距布置。
局部布线251、254在X方向上形成在与局部布线51、53相同的位置处。局部布线252、255在X方向上形成在与局部布线52相同的位置处。
根据以上的结构，半导体集成电路装置包括多个单元行CR，多个单元行CR分别包括沿X方向排列着布置的多个标准单元。单元行CRC包括具有逻辑功能的反相器单元C2，最上行的单元行CRT包括不具有逻辑功能的终端单元C21。终端单元C21与反相器单元C2的图面上侧相邻着布置。反相器单元C2包括N阱区202、P基板区域201、纳米片21a、纳米片24a、栅极布线41以及栅极布线43，其中，N阱区202为P型晶体管的形成区域，P基板区域201为N型晶体管的形成区域，纳米片21a沿X方向延伸且形成于N阱区202，纳米片24a沿X方向延伸且形成于P基板区域201，并且在X方向上形成在与纳米片21a相同的位置处，栅极布线41沿Y方向延伸且包围纳米片21a的Y方向及Z方向上的外周，栅极布线43沿Y方向延伸且包围纳米片24a的Y方向及Z方向上的外周。终端单元C21包括纳米片224a和虚设栅极布线246，其中，纳米片224a沿X方向延伸且在Y方向上形成在与纳米片21a相同的位置处，并且在Y方向上与纳米片21a相邻着布置，虚设栅极布线246沿Y方向延伸且包围纳米片224a的Y方向及Z方向上的外周。纳米片21a的图面上侧的面从栅极布线41露出。纳米片24a的图面下侧的面从栅极布线43露出。纳米片224a的图面下侧的面从虚设栅极布线246露出。
也就是说，在Y方向上相邻着布置的纳米片21a、244a的彼此相对的一侧的面分别从栅极布线41及虚设栅极布线246露出。这样一来，能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
纳米片21a、224a在Y方向上彼此相邻着形成。这样一来，包含虚设栅极布线的栅极布线就不需要在纳米片21a、224a之间重叠，因此能够实现半导体集成电路装置的小面积化。
纳米片222a、223a的彼此相对的一侧的面分别从虚设栅极布线242、246露出。这样一来，栅极布线(虚设栅极布线)就不需要在纳米片222a、223a之间重叠，因此能够实现半导体集成电路装置的小面积化。
纳米片221a～224a、221b～224b与纳米片21a～24a形成在同一层上。虚设焊盘231a～234a、231b～234b、231c～234c与焊盘31a～34a、31b～34b形成在同一层上。虚设栅极布线241～248与栅极布线41、43及虚设栅极布线45～48形成在同一层上。局部布线251～256与局部布线51～53形成在同一层上。也就是说，通过在终端单元形成纳米片、虚拟焊盘、虚拟栅极布线、局部布线，包含虚拟焊盘的焊盘、包含虚拟栅极布线的栅极布线以及局部布线便会有规律地布置。这样一来，能够抑制比终端单元靠内侧地布置的单元的版图图案的完成形状的偏差，从而能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
纳米片221a～224a在X方向上形成在与纳米片21a～24a相同的位置处。虚设焊盘231a～234a在X方向上形成在与焊盘31a～34a相同的位置处，虚设焊盘231b～234b在X方向上形成在与焊盘31b～34b相同的位置处。虚设栅极布线241、245在X方向上形成在与虚设栅极布线45、47相同的位置处，虚设栅极布线242、246在X方向上形成在与栅极布线41、43相同的位置处，虚设栅极布线243、247在X方向上形成在与虚设栅极布线46、48相同的位置处。局部布线251、254在X方向上形成在与局部布线51、53相同的位置处，局部布线252、255在X方向上形成在与局部布线52相同的位置处。也就是说，在终端单元21中形成有纳米片、虚设焊盘、虚设栅极布线以及局部布线，这些纳米片、虚设焊盘、虚设栅极布线以及局部布线遍布终端单元21的整个单元宽度。这样一来，能够抑制比终端单元靠内侧地布置的单元的版图图案的完成形状的偏差，从而能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
需要说明的是，终端单元C21的单元宽度可以比图11所示的尺寸宽，也可以比图7所示的尺寸窄。
在终端单元C21中设置有虚设晶体管DP21～DP24、DN21～DN24这八个虚设晶体管，但设置在终端单元C21中的虚设晶体管的数量不限于八个。
在终端单元C21中形成有虚设栅极布线241～248这八条虚设栅极布线，但设置在终端单元C21中的虚设栅极布线的数量不限于八条。
在终端单元C21中设置有局部布线251～256这六条局部布线，但设置在终端单元C21中的局部布线不限于六条。
在图1中，也可以布置终端单元C21来代替最上行的单元行CRT的终端单元C11a、C11c，也可以布置使终端单元C21沿Y方向上下颠倒过来后的终端单元C21a来代替最下行的单元行CRB的终端单元C11、C11b。
(终端单元C21的变化之一)
图13是示出第二实施方式所涉及的终端单元的版图结构的变化的俯视图。具体而言，图13(a)是示出终端单元C22的版图结构的俯视图，图13(b)是示出终端单元C23的版图结构的俯视图。
如图13(a)所示，终端单元C22与终端单元C21相比，Y方向上的单元尺寸为一半，且没有形成虚设晶体管DN21～DN24、DP21、DP22。具体而言，在终端单元C22中没有形成P基板区域201、电源布线211、纳米片221a～221b、222a～222b、223a～223b、虚设焊盘231a～231c、232a～232c、233a～233c、虚设栅极布线241～244以及局部布线251～253。
通过在图1中布置终端单元C22来替代终端单元C21，能够得到与终端单元C21相同的效果。由于终端单元C22在Y方向上的单元尺寸小于终端单元C21，因此能够实现半导体集成电路的小面积化。
如图13(b)所示，由于终端单元C23是将终端单元C22沿Y方向上下颠倒过来布置而成的单元，因此省略了虚拟晶体管DP23。具体而言，在终端单元C23中没有形成纳米片224a、虚设焊盘234a以及局部布线254。
通过在图1中布置终端单元C23来代替最下行的单元行CRB的图面左端的终端单元C11，能够得到与终端单元C21(终端单元C11)相同的效果。由于终端单元C23在Y方向上的单元尺寸小于终端单元C21，因此能够实现半导体集成电路的小面积化。
需要说明的是，在图1中，也可以布置终端单元C22来代替最上行的单元行CRT的终端单元C11a、C11c，也可以布置使终端单元C22在Y方向上颠倒过来后的单元来代替最下行的单元行CRB的终端单元C11、C11b。
(终端单元C21的变化之二)
图14是示出第二实施方式所涉及的终端单元的版图结构的变化的俯视图。具体而言，图14(a)示出终端单元C24的俯视图，图14(b)示出终端单元C25的俯视图，图14(c)示出终端单元C26的俯视图。
当在图1中布置具有逻辑功能的标准单元C4来代替反相器单元C2的情况下，便布置终端单元C24～C26来代替终端单元C21。
在终端单元C21中，相对于一条虚设栅极布线设置有两个纳米片FET，但在终端单元C24～C26中，相对于一条虚设栅极布线设置有一个纳米片。
如图14(a)所示，在终端单元C24中形成有沿X方向及Y方向扩展的纳米片222c、222d、223c、223d。纳米片222c、222d、223c、223d分别与虚设栅极布线242、243、246、247在俯视时重叠。纳米片222c、222d、223c、223d分别构成虚设晶体管DN25、DN26、DP25、DP26的沟道部。
在纳米片222c的图面左侧、纳米片222c与222d之间以及纳米片222d的图面右侧，分别形成有掺杂有N型半导体的虚设焊盘232d～232f。
在纳米片223c的图面左侧、纳米片223c与223d之间以及纳米片223d的图面右侧，分别形成有掺杂有P型半导体的虚设焊盘233d～233f。
虚设焊盘232d、232e构成虚设晶体管DN25的节点。虚设焊盘232e、232f构成虚设晶体管DN26的节点。虚设焊盘233d、233e构成虚设晶体管DP25的节点。虚设焊盘233e、233f构成虚设晶体管DP26的节点。
虚设栅极布线242成为虚设晶体管DN25的栅极，虚设栅极布线243成为虚设晶体管DN26的栅极。虚设栅极布线246成为虚设晶体管DP25的栅极，虚设栅极布线247成为虚设晶体管DP26的栅极。
局部布线251～256分别与虚设焊盘232d～232f、233d～233f相连接。
如图14(a)所示，在纳米片222c、222d、223c、223d的Y方向及Z方向上的外周分别形成有露出部。具体而言，在纳米片222c、222d的图面下侧形成有露出部。在纳米片223c、223d的图面上侧形成有露出部。
也就是说，在终端单元C24中，纳米片222c、223c的彼此相对一侧的面分别从虚设栅极布线242、246露出。纳米片222d、223d的彼此相对一侧的面分别从虚设栅极布线243、247露出。
当在图1中布置具有逻辑功能的标准单元C4来代替反相器单元C2的情况下，通过布置终端单元C24来代替终端单元C21，由此能够得到与终端单元C21相同的效果。
在图14(a)中，纳米片223c、223d的图面下侧的侧面分别被虚设栅极布线246、247覆盖。也就是说，标准单元C4的纳米片222c、222d和终端单元C24的纳米片22c、22d的彼此相对的一侧未从包含虚设栅极布线的栅极布线露出。这样一来，能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
如图14(b)所示，终端单元C25与终端单元C24相比，Y方向上的单元尺寸为一半，且没有形成虚设晶体管DN25、DN26。具体而言，在终端单元C25中没有形成P基板区域201、电源布线211、纳米片222c、222d、虚设焊盘232d～232f、虚设栅极布线241～244、局部布线251～253。
当在图1中布置具有逻辑功能的标准单元C4来代替反相器单元C2的情况下，通过布置终端单元C25来代替终端单元C21，由此能够得到与终端单元C24相同的效果。由于终端单元C25在Y方向上的单元尺寸小于终端单元C21，因此能够实现半导体集成电路的小面积化。
如图14(c)所示，终端单元C26与终端单元C25相比，Y方向上的单元尺寸为一半，且在纳米片223c、223d的Y方向及Z方向上的外周没有形成露出部。也就是说，纳米片223c、223d的Y方向及Z方向上的外周分别未被虚设栅极布线245～248包围。
当在图1中布置具有逻辑功能的标准单元C4来代替反相器单元C2的情况下，通过布置终端单元C26来代替终端单元C21，由此能够得到与终端单元C24相同的效果。由于终端单元C26在Y方向上的单元尺寸小于终端单元C21，因此能够实现半导体集成电路的小面积化。
需要说明的是，在图1中，也可以布置使终端单元C24～26中的任意一单元沿Y方向上下颠倒过来后的单元来代替终端单元C21a。也可以布置终端单元C24～C26中的任意一单元来代替最上行的单元行CRT的终端单元C11a、C11c，也可以布置将终端单元C24～C26中的任意一单元沿Y方向上下颠倒过来后的单元来代替最下行的单元行CRB的终端单元C11、C11b。
在上述各实施方式中，各终端单元与反相器单元C2相邻着布置，但不限于此，也可以与其他标准单元相邻着布置。
在上述各实施方式中，一个纳米片FET所包含的纳米片不限于三片，也可以是两片以下或四片以上。
在上述各实施方式中，纳米片的剖面形状为长方形，但不限于此。例如，也可以是正方形、圆形、椭圆形等。
在上述的各实施方式中，在图1中，电路块为矩形，但不限于此。布置在电路块中的单元行CR的数量不限于六行。
-产业实用性-
本公开能够应用于包括使用了叉片晶体管的标准单元的半导体集成电路装置，因此能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
-符号说明-
C1、C4 标准单元
C2 反相器单元
C3 NAND单元
C11、C12、C21～C26 终端单元
1、101、202 N阱区
2、102、201 P基板区域
11、21、111、112、211、212 电源布线
21a～24a、21b～24b、22c、22d、23c、23d、121a～124a、122c、123c、221a～224a、221b～224b、222c、222d、223c、223d 纳米片
31a～34a、31b～34b、31c～34c、32d～32f、33d～33f 焊盘
131a～134a、131b～134b、132c、132d、133c、133d、231a～234a、231b～234b、231c～234c、232d～232f、233d～233f 虚设焊盘
41～44 栅极布线
45～48、141～146、241～248 虚设栅极布线
51～58、151～158、251～256 局部布线
P1～P6、N1～N6 晶体管
DP11～DP13、DP21～DP26、DN11～DN13、DN21～DN26 虚设晶体管

Claims (11)

1.一种半导体集成电路装置，其特征在于：所述半导体集成电路装置包括多个单元行，多个所述单元行分别包括沿第一方向排列着布置的多个标准单元，
多个所述单元行之一即第一单元行包括第一标准单元和第二标准单元，所述第一标准单元具有逻辑功能，所述第二标准单元布置于所述第一单元行的两端中的至少一端，且不具有逻辑功能，
所述第一标准单元包括第一区域、第二区域、第一纳米片、第二纳米片、第一栅极布线以及第二栅极布线，
所述第一区域是第一导电型晶体管的形成区域，
所述第二区域是与所述第一导电型不同的第二导电型晶体管的形成区域，所述第二区域在与所述第一方向垂直的第二方向上与所述第一区域相邻，
所述第一纳米片沿所述第一方向延伸，且形成于所述第一区域，
所述第二纳米片沿所述第一方向延伸，且形成于所述第二区域，
所述第一栅极布线沿所述第二方向延伸，且包围所述第一纳米片的所述第二方向、以及与所述第一方向及所述第二方向垂直的第三方向上的外周，
所述第二栅极布线沿所述第二方向延伸，且包围所述第二纳米片的所述第二方向及所述第三方向上的外周，
所述第二标准单元包括第三纳米片、第四纳米片、第一虚设栅极布线以及第二虚设栅极布线，
所述第三纳米片沿所述第一方向延伸，且在所述第二方向上形成在与所述第一纳米片相同的位置处，
所述第四纳米片沿所述第一方向延伸，且在所述第二方向上形成在与所述第二纳米片相同的位置处，
所述第一虚设栅极布线沿所述第二方向延伸，且包围所述第三纳米片的所述第二方向及所述第三方向上的外周，
所述第二虚设栅极布线沿所述第二方向延伸，且包围所述第四纳米片的所述第二方向及所述第三方向上的外周，
所述第一纳米片的所述第二方向上的一侧即第一侧的面从所述第一栅极布线露出，
所述第二纳米片的所述第二方向上的一侧即第二侧的面从所述第二栅极布线露出，
所述第三纳米片的所述第二方向上的所述第一侧的面从所述第一虚设栅极布线露出，
所述第四纳米片的所述第二方向上的所述第二侧的面从所述第二虚设栅极布线露出。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一侧是所述第一纳米片的靠所述第二区域的一侧，
所述第二侧是所述第二纳米片的靠所述第一区域的一侧。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一侧是所述第一纳米片的与所述第二区域相反的一侧，
所述第二侧是所述第二纳米片的与所述第一区域相反的一侧。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一标准单元还包括第五纳米片和第六纳米片，
所述第五纳米片沿所述第一方向延伸，且形成于所述第一区域，
所述第六纳米片沿所述第一方向延伸，且形成于所述第二区域，
所述第二标准单元还包括第七纳米片和第八纳米片，
所述第七纳米片沿所述第一方向延伸，且在所述第二方向上形成在与所述第五纳米片相同的位置处，
所述第八纳米片沿所述第一方向延伸，且在所述第二方向上形成在与所述第六纳米片相同的位置处，
所述第一栅极布线包围所述第五纳米片的所述第二方向及所述第三方向上的外周，
所述第二栅极布线包围所述第六纳米片的所述第二方向及所述第三方向上的外周，
所述第一虚设栅极布线包围所述第七纳米片的所述第二方向及所述第三方向上的外周，
所述第二虚设栅极布线包围所述第八纳米片的所述第二方向及所述第三方向上的外周，
所述第五纳米片的所述第二方向上的与所述第一侧相反的一侧的面从所述第一栅极布线露出，
所述第六纳米片的所述第二方向上的与所述第二侧相反的一侧的面从所述第二栅极布线露出，
所述第七纳米片的所述第二方向上的与所述第一侧相反的一侧的面从所述第一虚设栅极布线露出，
所述第八纳米片的所述第二方向上的与所述第二侧相反的一侧的面从所述第二虚设栅极布线露出。
5.根据权利要求4所述的半导体集成电路装置，其特征在于：
在所述第一标准单元与所述第二标准单元的单元交界处形成有沿所述第二方向延伸的第三虚设栅极布线及第四虚设栅极布线，
所述第一栅极布线以及所述第一虚设栅极布线及所述第三虚设栅极布线在所述第一方向上等间距布置，
所述第二栅极布线以及所述第二虚设栅极布线及所述第四虚设栅极布线在所述第一方向上等间距布置。
6.一种半导体集成电路装置，其特征在于：所述半导体集成电路装置包括多个单元行，多个所述单元行分别包括沿第一方向排列着布置的多个标准单元，多个所述单元行沿与所述第一方向垂直的第二方向排列着布置，
多个所述单元行包含第一单元行和第二单元行，所述第一单元行包含具有逻辑功能的第一标准单元，所述第二单元行包含第二标准单元，在多个所述单元行中，所述第二标准单元布置于所述第二方向上的两端中的任一端，且不具有逻辑功能，
所述第一标准单元包括第一区域、第二区域、第一纳米片、第二纳米片、第一栅极布线以及第二栅极布线，
所述第一区域是第一导电型晶体管的形成区域，
所述第二区域是与所述第一导电型不同的第二导电型晶体管的形成区域，所述第二区域在所述第二方向上与所述第一区域相邻，
所述第一纳米片沿所述第一方向延伸，且形成于所述第一区域，
所述第二纳米片沿所述第一方向延伸，且形成于所述第二区域，并且在所述第一方向上形成在与所述第一纳米片相同的位置处，
所述第一栅极布线沿所述第二方向延伸，且包围所述第一纳米片的所述第二方向、以及与所述第一方向及所述第二方向垂直的第三方向上的外周，
所述第二栅极布线沿所述第二方向延伸，且包围所述第二纳米片的所述第二方向及所述第三方向上的外周，
所述第二标准单元包括第三纳米片和第一虚设栅极布线，
所述第三纳米片沿所述第一方向延伸，且在所述第一方向上形成在与所述第一纳米片相同的位置处，并且在所述第二方向上与所述第一纳米片相邻着形成，
所述第一虚设栅极布线沿所述第二方向延伸，且包围所述第三纳米片的所述第二方向及所述第三方向上的外周，
所述第一纳米片的所述第二方向上的一侧即第一侧的面从所述第一栅极布线露出，
所述第二纳米片的所述第二方向上的一侧即第二侧的面从所述第二栅极布线露出，
所述第一纳米片及所述第三纳米片的彼此相对的一侧的面分别从所述第一栅极布线及所述第一虚设栅极布线露出，或者，所述第一纳米片及所述第三纳米片的彼此相对的一侧的面分别未从所述第一栅极布线及所述第一虚设栅极布线露出。
7.根据权利要求6所述的半导体集成电路装置，其特征在于：
所述第一侧是所述第一纳米片的与所述第三纳米片相对的一侧，
所述第三纳米片的与所述第一纳米片相对的一侧的面从所述第一虚设栅极布线露出。
8.根据权利要求6所述的半导体集成电路装置，其特征在于：
所述第一侧是所述第一纳米片的与所述第三纳米片相反的一侧，
所述第三纳米片的与所述第一纳米片相反的一侧的面从所述第一虚设栅极布线露出。
9.根据权利要求6所述的半导体集成电路装置，其特征在于：
所述第二标准单元还包括第四纳米片和第二虚设栅极布线，
所述第四纳米片沿所述第一方向延伸，且在所述第一方向上形成在与所述第一纳米片相同的位置处，
所述第二虚设栅极布线沿所述第二方向延伸，且包围所述第四纳米片的所述第二方向及所述第三方向上的外周，
所述第三纳米片的所述第二方向上的与所述第一侧相反的一侧的面从所述第一虚设栅极布线露出，
所述第四纳米片的所述第二方向上的与所述第二侧相反的一侧的面从所述第二虚设栅极布线露出。
10.根据权利要求9所述的半导体集成电路装置，其特征在于：
所述第一标准单元还包括第五纳米片和第六纳米片，
所述第五纳米片沿所述第一方向延伸，且形成于所述第一区域，并且在所述第一方向上形成在与所述第一纳米片相同的位置处，
所述第六纳米片沿所述第一方向延伸，且形成于所述第二区域，并且在所述第一方向上形成在与所述第一纳米片相同的位置处，
所述第二标准单元还包括第七纳米片和第八纳米片，
所述第七纳米片沿所述第一方向延伸，且在所述第一方向上形成在与所述第一纳米片相同的位置处，
所述第八纳米片沿所述第一方向延伸，且在所述第一方向上形成在与所述第一纳米片相同的位置处，
所述第一栅极布线包围所述第五纳米片的所述第二方向及所述第三方向上的外周，
所述第二栅极布线包围所述第六纳米片的所述第二方向及所述第三方向上的外周，
所述第一虚设栅极布线包围所述第七纳米片的所述第二方向及所述第三方向上的外周，
所述第二虚设栅极布线包围所述第八纳米片的所述第二方向及所述第三方向上的外周，
所述第五纳米片的所述第二方向上的与所述第一侧相反的一侧的面从所述第一栅极布线露出，
所述第六纳米片的所述第二方向上的与所述第二侧相反的一侧的面从所述第二栅极布线露出，
所述第七纳米片的所述第二方向上的所述第一侧的面从所述第一虚设栅极布线露出，
所述第八纳米片的所述第二方向上的所述第二侧的面从所述第二虚设栅极布线露出。
11.根据权利要求6所述的半导体集成电路装置，其特征在于：
所述第一栅极布线及所述第二栅极布线、以及所述第一虚设栅极布线在所述第一方向上形成在相同的位置处。
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