JP6978691B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP6978691B2
JP6978691B2 JP2018546216A JP2018546216A JP6978691B2 JP 6978691 B2 JP6978691 B2 JP 6978691B2 JP 2018546216 A JP2018546216 A JP 2018546216A JP 2018546216 A JP2018546216 A JP 2018546216A JP 6978691 B2 JP6978691 B2 JP 6978691B2
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
height
power supply
common signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018546216A
Other languages
English (en)
Other versions
JPWO2018074172A1 (ja
Inventor
淳司 岩堀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JPWO2018074172A1 publication Critical patent/JPWO2018074172A1/ja
Application granted granted Critical
Publication of JP6978691B2 publication Critical patent/JP6978691B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11879—Data lines (buses)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本開示は、マルチハイトセルを備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また近年、半導体集積回路の高速化や小面積化のために、スタンダードセルにマルチハイト構造を適用することが行われている。マルチハイト構造が適用されたスタンダードセルすなわちマルチハイトセルは、シングルハイトセルをセル高さ方向に複数個連結させた構造をしており、そのセル高さはシングルハイトセルのセル高さのｎ倍（ｎは２以上の整数）である。
特許文献１では、マルチハイトセルの一例として、セル高さがシングルハイトセルのセル高さの２倍であるダブルハイトセルのレイアウト構成が示されている。
特開２０１２−２２２１５１号公報（図１）
スタンダードセルの回路機能の１つとして、マルチビットセレクタのように、互いに同一の機能を持つ複数の部分回路（ここではセレクタ）を有するものがある。このような回路機能では、各部分回路はセレクト信号などの共通信号を受けてそれぞれ動作する。このようなスタンダードセルをマルチハイトセルで実現する場合には、各部分回路に与える共通信号の供給経路が長くなり、その抵抗値が高くなってしまう可能性がある。共通信号の供給経路の抵抗値が高いと、信号遅延が大きくなるため回路の高速動作が困難になるとともに、信号線における電圧降下が大きくなるため回路の動作が不安定になってしまう。
本開示は、半導体集積回路装置において、複数の部分回路を有するマルチハイトセルについて、回路動作の高速化および安定化を実現できる構成を提供する。
本開示の態様では、半導体集積回路装置は、所定の回路機能を実現するスタンダードセルを備え、前記スタンダードセルは、第１方向にそれぞれ延びており、前記第１方向と垂直をなす第２方向において、第１電源電位を供給する第１電源配線と第２電源電位を供給する第２電源配線とが交互に配置された、Ｎ（Ｎは３以上の整数）本の電源配線と、互いに同一の機能を持ち、かつ、１つまたは複数種類の共通信号を受けてそれぞれ動作する、複数の部分回路とを備え、前記複数の部分回路は、それぞれ、前記第１電源配線と前記第２電源配線とに挟まれた領域であるＭ（Ｍ＝Ｎ−１）個のハイト領域のいずれかに、配置されており、前記Ｍ個のハイト領域のうち少なくとも２つである第１ハイト領域は、それぞれ、前記部分回路が複数個、配置されており、かつ、前記共通信号のうちの１つである第１共通信号の供給経路を構成するメタル配線が、少なくとも２個の前記部分回路に接続されるように配置されている。
この態様によると、所定の回路機能を実現するスタンダードセルは、第１電源電位を供給する第１電源配線と第２電源電位を供給する第２電源配線とに挟まれた領域であるハイト領域を、２個以上備えており、いわゆるマルチハイトセルである。このスタンダードセルにおいて、互いに同一の機能を持ち、かつ、１つまたは複数種類の共通信号を受けてそれぞれ動作する複数の部分回路は、それぞれ、ハイト領域のいずれかに配置されている。そして、部分回路が複数個配置された少なくとも２つの第１ハイト領域には、それぞれ、第１共通信号の供給経路を構成するメタル配線が、少なくとも２個の部分回路に接続されるように配置されている。これにより、第１共通信号の供給経路における抵抗値を下げることができるので、信号遅延の抑制による回路動作の高速化や、信号線における電圧降下の低減による回路動作の安定化を実現することができる。
本開示によると、複数の部分回路を有するマルチハイトセルにおいて、部分回路に与える共通信号の供給経路における抵抗値を下げることができるので、回路動作の高速化や安定化を実現することができる。
第１実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図 図１のスタンダードセルの回路図 図１のスタンダードセルに含まれる部分回路のトランジスタレベルの回路図 図３の部分回路のレイアウト構成を示す平面図 図１のレイアウトにおいて共通信号の供給経路を強調表示した図 図１のレイアウトにおいて共通信号の供給経路を強調表示した図 第２実施形態に係る半導体集積回路装置が備えたスタンダードセルの回路図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、マルチハイトセルであるものとする。また、本開示では、マルチハイトセルにおいて、ＶＤＤを供給する電源配線とＶＳＳを供給する電源配線とに挟まれた領域のことを、ハイト領域という。例えば、ダブルハイトセルは、３本の電源配線同士の間に挟まれた、２個のハイト領域を有している。
（第１実施形態）
図１は第１実施形態に係る半導体集積回路装置が備えたスタンダードセル１のレイアウト構成例を示す平面図である。図１では、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。以降のレイアウト平面図についても同様である。また、図２は図１のスタンダードセル１の回路図である。
図１に示すように、スタンダードセル１は、Ｘ方向にそれぞれ延びる５本の電源配線１１〜１５を備えている。ＶＤＤ（第１電源電位）を供給する第１電源配線１２，１４とＶＳＳ（第２電源電位）を供給する第２電源配線１１，１３，１５とは、Ｙ方向において交互に配置されている。電源配線１１〜１５同士の間に４個のハイト領域ＡＲ１〜ＡＲ４が形成されている。すなわち、スタンダードセル１は、シングルハイトセルの４倍のセル高さを有する、いわゆるクワッドハイト（quad height）セルである。ハイト領域ＡＲ１〜ＡＲ４にはそれぞれ、フィンＦＥＴ（Field Effect Transistor）が形成されており、これらのフィンＦＥＴによって所定の回路機能が実現されている。フィンＦＥＴは、ゲート配線（Ｇａｔｅ）２とフィン（Ｆｉｎ）３とによって構成される。また、ＬＩはゲート配線２およびフィン３と直接接続されるローカル配線、Ｍ１はローカル配線の上層のメタル配線層、Ｍ２はＭ１の上層のメタル配線層、ＶＩＡ０はローカル配線とＭ１配線とを接続するビア、ＶＩＡ１はＭ１配線とＭ２配線とを接続するビアである。電源配線１１〜１５はメタル配線層Ｍ１に形成されている。なお、ゲート配線およびローカル配線の抵抗値は、Ｍ１配線、Ｍ２配線等のメタル配線の抵抗値よりも大きい。
図２に示すように、スタンダードセル１は８ビットセレクタであり、８個のセレクタＳＬ０〜ＳＬ７を部分回路として備えている。各セレクタＳＬ＊（＊は０〜７の整数）は、２個の入力Ｄ＊０，Ｄ＊１と１個の出力Ｘ＊とを備えており、セレクト信号Ｓおよび、セレクト信号Ｓと相補関係にある反転セレクト信号ＮＳを共通信号として受けて動作する。各セレクタＳＬ＊は、セレクト信号Ｓがハイ（反転セレクト信号ＮＳがロー）のときは入力Ｄ＊１を出力Ｘ＊として出力し、セレクト信号Ｓがロー（反転セレクト信号ＮＳがハイ）のときは入力Ｄ＊０を出力Ｘ＊として出力する。セレクト信号Ｓは、スタンダードセル１の外部から供給される。反転セレクト信号ＮＳは、インバータ５１ａを備えた共通信号生成回路５１によって、セレクト信号Ｓを基にして生成される。セレクト信号Ｓおよび反転セレクト信号ＮＳは、それぞれの供給経路を経て、各セレクタＳＬ０〜ＳＬ７に供給される。
８個のセレクタＳＬ０〜ＳＬ７は、ハイト領域ＡＲ１〜ＡＲ４にそれぞれ２個ずつ、配置されている。すなわち、ハイト領域ＡＲ１にセレクタＳＬ０，ＳＬ１が配置され、ハイト領域ＡＲ２にセレクタＳＬ２，ＳＬ３が配置され、ハイト領域ＡＲ３にセレクタＳＬ４，ＳＬ５が配置され、ハイト領域ＡＲ４にセレクタＳＬ６，ＳＬ７が配置されている。セレクト信号Ｓはハイト領域ＡＲ２に供給され、また、共通信号生成回路５１はハイト領域ＡＲ２に配置されている。
図３は部分回路であるセレクタのトランジスタレベルの回路図である。図３では、セレクタＳＬ７を例にとって示しているが、他のセレクタＳＬ０〜ＳＬ６の構成も同様である。セレクタＳＬ７は、入力Ｄ７０を受けるトライステートインバータＩＮ１と、入力Ｄ７１を受けるトライステートインバータＩＮ２と、トライステートインバータＩＮ１，ＩＮ２の出力を受けるインバータＩＮ３とを備える。トライステートインバータＩＮ１は、Ｐ型トランジスタＰ１，Ｐ２およびＮ型トランジスタＮ１，Ｎ２を備え、ＶＤＤとＶＳＳとの間にＰ１，Ｐ２，Ｎ２，Ｎ１の順に直列接続されている。トランジスタＰ２，Ｎ２のゲートに入力Ｄ７０を受け、トランジスタＰ２，Ｎ２のドレイン同士の接続端がトライステートインバータＩＮ１の出力となる。また、セレクト信号ＳはトランジスタＰ１のゲートに与えられ、反転セレクト信号ＮＳはトランジスタＮ１のゲートに与えられる。トライステートインバータＩＮ２は、Ｐ型トランジスタＰ３，Ｐ４およびＮ型トランジスタＮ３，Ｎ４を備え、ＶＤＤとＶＳＳとの間にＰ３，Ｐ４，Ｎ４，Ｎ３の順に直列接続されている。トランジスタＰ４，Ｎ４のゲートに入力Ｄ７１を受け、トランジスタＰ４，Ｎ４のドレイン同士の接続端がトライステートインバータＩＮ２の出力となる。また、セレクト信号ＳはトランジスタＮ３のゲートに与えられ、反転セレクト信号ＮＳはトランジスタＰ３のゲートに与えられる。インバータＩＮ３はＶＤＤとＶＳＳとの間に直列接続されたＰ型トランジスタＰ５およびＮ型トランジスタＮ５を備える。トランジスタＰ５，Ｎ５のゲートにトライステートインバータＩＮ１，ＩＮ２の出力を受け、トランジスタＰ５，Ｎ５のドレイン同士の接続端がインバータＩＮ３の出力、すなわち、セレクタＳＬ７の出力Ｘ７となる。
図４は図３のセレクタＳＬ７のレイアウト構成を示す平面図である。ただし、図４において、Ｍ２配線とビアＶＩＡ１については、図示を省略している。第１電源配線１４側のＰ型トランジスタ領域において、左から順にトランジスタＰ１，Ｐ２，Ｐ４，Ｐ３，Ｐ５が形成されている。第２電源配線１５側のＮ型トランジスタ領域において、左から順にトランジスタＮ１，Ｎ２，Ｎ４，Ｎ３，Ｎ５が形成されている。
図４のレイアウトは、図１のレイアウトにおけるハイト領域ＡＲ４の右側部分に相当する。ハイト領域ＡＲ４の左側に配置されるセレクタＳＬ６のレイアウトは、図４のレイアウトを左右反転させたものになる。ハイト領域ＡＲ２に配置されるセレクタＳＬ２，ＳＬ３のレイアウトは、ハイト領域ＡＲ４に配置されるセレクタＳＬ６，ＳＬ７のレイアウトとほぼ同様である。また、ハイト領域ＡＲ１に配置されるセレクタＳＬ０，ＳＬ１のレイアウト、および、ハイト領域ＡＲ３に配置されるセレクタＳＬ４，ＳＬ５のレイアウトは、ハイト領域ＡＲ４に配置されるセレクタＳＬ６，ＳＬ７のレイアウトを上下反転させたものとほぼ同様である。
図５は図１のレイアウトにおいて、共通信号であるセレクト信号Ｓの供給経路を強調表示した図である。図５では、セレクト信号Ｓの供給経路について、メタル配線、ローカル配線およびゲート配線の輪郭を太く示し、また、ゲート配線のハッチを黒塗りに替えている。図５に示すように、セレクト信号Ｓの供給経路は、ハイト領域ＡＲ１に配置されたメタル配線２１と、ハイト領域ＡＲ３に配置されたメタル配線２２とを含む。メタル配線２１は、ハイト領域ＡＲ１においてＸ方向に延びており、ハイト領域ＡＲ１に設けられたセレクタＳＬ０，ＳＬ１に接続されている。メタル配線２２は、ハイト領域ＡＲ３においてＸ方向に延びており、ハイト領域ＡＲ３に設けられたセレクタＳＬ４，ＳＬ５に接続されている。ここでは、メタル配線２１，２２は、電源配線１１〜１５と同一の配線層Ｍ１に形成されている。また、セレクト信号Ｓの供給経路は、複数のハイト領域にわたってＹ方向に延びるゲート配線、例えばハイト領域ＡＲ１，ＡＲ２，ＡＲ３にわたってＹ方向に延びるゲート配線４１を含む。
図６は図１のレイアウトにおいて、共通信号である反転セレクト信号ＮＳの供給経路を強調表示した図である。図６では、反転セレクト信号ＮＳの供給経路について、メタル配線、ローカル配線およびゲート配線の輪郭を太く示し、また、ゲート配線のハッチを黒塗りに替えている。図６に示すように、反転セレクト信号ＮＳの供給経路は、ハイト領域ＡＲ２に配置されたメタル配線３１と、ハイト領域ＡＲ４に配置されたメタル配線３２とを含む。メタル配線３１は、ハイト領域ＡＲ２においてＸ方向に延びており、ハイト領域ＡＲ２に設けられたセレクタＳＬ２，ＳＬ３に接続されている。メタル配線３２は、ハイト領域ＡＲ４においてＸ方向に延びており、ハイト領域ＡＲ４に設けられたセレクタＳＬ６，ＳＬ７に接続されている。ここでは、メタル配線３１は、電源配線１１〜１５より上層の配線層Ｍ２に形成されており、メタル配線３２は、電源配線１１〜１５と同一の配線層Ｍ１に形成されている。
以上のように本実施形態によると、マルチハイトセルであるスタンダードセル１において、８個のセレクタＳＬ０〜ＳＬ７は、ハイト領域ＡＲ１〜ＡＲ４に２個ずつ、配置されている。そして、セレクト信号Ｓの供給経路を構成するメタル配線２１が、ハイト領域ＡＲ１に、セレクタＳＬ０，ＳＬ１を接続するように配置されており、セレクト信号Ｓの供給経路を構成するメタル配線２２が、ハイト領域ＡＲ３に、セレクタＳＬ４，ＳＬ５を接続するように配置されている。これにより、セレクト信号Ｓの供給経路における抵抗値を下げることができるので、セレクト信号Ｓの信号遅延や信号線における電圧降下を抑制することができる。したがって、スタンダードセル１の回路動作の高速化や安定化を実現することができる。
また、反転セレクト信号ＮＳの供給経路を構成するメタル配線３１が、ハイト領域ＡＲ２に、セレクタＳＬ２，ＳＬ３を接続するように配置されており、反転セレクト信号ＮＳの供給経路を構成するメタル配線３２が、ハイト領域ＡＲ４に、セレクタＳＬ６，ＳＬ７を接続するように配置されている。これにより、反転セレクト信号ＮＳの供給経路における抵抗値を下げることができるので、反転セレクト信号ＮＳの信号遅延や信号線における電圧降下を抑制することができる。したがって、スタンダードセル１の回路動作の高速化や安定化を実現することができる。
なお、本実施形態では、４個のハイト領域ＡＲ１〜ＡＲ４を備えたマルチハイトセルにおいて、８個のセレクタＳＬ０〜ＳＬ７を、各ハイト領域ＡＲ１〜ＡＲ４に２個ずつ配置するものとしたが、本開示はこれに限られるものではない。例えば、ハイト領域の個数は４個以外であってもよいし、セレクタの個数は８個以外であってもよい。また、各ハイト領域に同一個数のセレクタを配置しなくてもよい。
また、本実施形態では、セレクト信号Ｓの供給経路について、ハイト領域ＡＲ１，ＡＲ３にメタル配線２１，２２を配置し、反転セレクト信号ＮＳの供給経路について、ハイト領域ＡＲ２，ＡＲ４にメタル配線３１，３２を配置するものとしたが、本開示はこれに限られるものではない。例えば、セレクト信号Ｓと反転セレクト信号ＮＳのうちいずれか一方について、その供給経路を構成するメタル配線を２個以上のハイト領域に配置し、他方について、その供給経路にメタル配線を配置しないようにしてもよい。あるいは、セレクト信号Ｓと反転セレクト信号ＮＳのうちいずれか一方について、その供給経路を構成するメタル配線を２個以上のハイト領域に配置し、他方について、その供給経路を構成するメタル配線を１つまたは２個以上のハイト領域に配置してもよい。
また、本実施形態では、セレクト信号Ｓの供給経路を構成するメタル配線２１，２２が配置されるハイト領域ＡＲ１，ＡＲ３と、反転セレクト信号ＮＳの供給経路を構成するメタル配線３１，３２が配置されるハイト領域ＡＲ２，ＡＲ４とは、Ｙ方向において交互に配置されているものとした。これにより、セレクト信号Ｓと反転セレクト信号ＮＳとについて、供給経路の抵抗値をほぼ同等に合わせることができるので、信号遅延や信号レベルのバランスをとることができる。ただし、本開示はこれに限られるものではない。例えば、セレクト信号Ｓの供給経路を構成するメタル配線が、Ｙ方向において連続するハイト領域に配置されていてもよいし、同じハイト領域に、セレクト信号Ｓの供給経路を構成するメタル配線と、反転セレクト信号ＮＳの供給経路を構成するメタル配線とが配置されていてもよい。
また、本実施形態では、セレクト信号Ｓの供給経路を構成するメタル配線２１，２２、および、反転セレクト信号ＮＳの供給経路を構成するメタル配線３１，３２は、Ｘ方向に延びるように形成されているものとしたが、本開示はこれに限られるものではない。また、セレクト信号Ｓの供給経路を構成するメタル配線２１，２２、および、反転セレクト信号ＮＳの供給経路を構成するメタル配線３１，３２は、２個のセレクタを接続するように配置されているものとしたが、３個以上のセレクタを接続するように配置してもよい。
（第２実施形態）
図７は第２実施形態に係る半導体集積回路装置が備えたスタンダードセル２の回路図である。図７に示すように、スタンダードセル２は８ビットＦＦ（フリップフロップ）であり、８個のフリップフロップＦＦ０〜ＦＦ７を部分回路として備えている。各フリップフロップＦＦ＊（＊は０〜７の整数）は、入力Ｄ＊と出力Ｑ＊とを備えており、クロック信号ＣＫおよび反転クロック信号ＮＣＫを共通信号として受けて動作する。クロック信号ＣＫおよび、クロック信号ＣＫと相補関係にある反転クロック信号ＮＣＫは、インバータ５２ａ，５２ｂを備えた共通信号生成回路５２によって、スタンダードセル２の外部から供給される原クロック信号ＣＬＫを基にして生成される。クロック信号ＣＫおよび反転クロック信号ＮＣＫは、それぞれの供給経路を経て、各フリップフロップＦＦ０〜ＦＦ７に供給される。
スタンダードセル２のレイアウトについては、ここでは図示を省略するが、第１実施形態のスタンダードセル１と同様に構成することができる。すなわち、スタンダードセル２は、Ｘ方向にそれぞれ延びる５本の電源配線を備えている。ＶＤＤを供給する第１電源配線とＶＳＳを供給する第２電源配線とは、Ｙ方向において交互に配置されている。５本の電源配線同士の間に４個のハイト領域ＡＲ１〜ＡＲ４が形成されている。すなわち、スタンダードセル２は、シングルハイトセルの４倍のセル高さを有する、いわゆるクワッドハイト（quad height）セルである。ハイト領域ＡＲ１〜ＡＲ４にはそれぞれ、フィンＦＥＴが形成されており、これらのフィンＦＥＴによって所定の回路機能が実現されている。
８個のフリップフロップＦＦ０〜ＦＦ７は、ハイト領域ＡＲ１〜ＡＲ４にそれぞれ２個ずつ、配置されている。すなわち、ハイト領域ＡＲ１にフリップフロップＦＦ０，ＦＦ７が配置され、ハイト領域ＡＲ２にフリップフロップＦＦ１，ＦＦ６が配置され、ハイト領域ＡＲ３にフリップフロップＦＦ２，ＦＦ５が配置され、ハイト領域ＡＲ４にフリップフロップＦＦ３，ＦＦ４が配置されている。原クロック信号ＣＬＫはハイト領域ＡＲ２に供給され、また、共通信号生成回路５２はハイト領域ＡＲ２，ＡＲ３に配置されている。
そして、クロック信号ＣＫの供給経路は、ハイト領域ＡＲ１に配置されたメタル配線６１と、ハイト領域ＡＲ３に配置されたメタル配線６２とを含む。メタル配線６１は、ハイト領域ＡＲ１においてＸ方向に延びており、ハイト領域ＡＲ１に設けられたフリップフロップＦＦ０，ＦＦ７に接続されている。メタル配線６２は、ハイト領域ＡＲ３においてＸ方向に延びており、ハイト領域ＡＲ３に設けられたフリップフロップＦＦ２，ＦＦ５に接続されている。また、反転クロック信号ＮＣＫの供給経路は、ハイト領域ＡＲ２に配置されたメタル配線７１と、ハイト領域ＡＲ４に配置されたメタル配線７２とを含む。メタル配線７１は、ハイト領域ＡＲ２においてＸ方向に延びており、ハイト領域ＡＲ２に設けられたフリップフロップＦＦ１，ＦＦ６に接続されている。メタル配線７２は、ハイト領域ＡＲ４においてＸ方向に延びており、ハイト領域ＡＲ４に設けられたフリップフロップＦＦ３，ＦＦ４に接続されている。なお、メタル配線６１，６２，７１，７２は例えば、電源配線と同一の配線層に形成されていてもよいし、電源配線よりも上層の配線層に形成されていてもよい。
以上のように本実施形態によると、マルチハイトセルであるスタンダードセル２において、８個のフリップフロップＦＦ０〜ＦＦ７は、ハイト領域ＡＲ１〜ＡＲ４に２個ずつ、配置されている。そして、クロック信号ＣＫの供給経路を構成するメタル配線６１が、ハイト領域ＡＲ１に、フリップフロップＦＦ０，ＦＦ７を接続するように配置されており、クロック信号ＣＫの供給経路を構成するメタル配線６２が、ハイト領域ＡＲ３に、フリップフロップＦＦ２，ＦＦ５を接続するように配置されている。これにより、クロック信号ＣＫの供給経路における抵抗値を下げることができるので、クロック信号ＣＫの信号遅延や信号線における電圧降下を抑制することができる。したがって、スタンダードセル２の回路動作の高速化や安定化を実現することができる。
また、反転クロック信号ＮＣＫの供給経路を構成するメタル配線７１が、ハイト領域ＡＲ２に、フリップフロップＦＦ１，ＦＦ６を接続するように配置されており、反転クロック信号ＮＣＫの供給経路を構成するメタル配線７２が、ハイト領域ＡＲ４に、フリップフロップＦＦ３，ＦＦ４を接続するように配置されている。これにより、反転クロック信号ＮＣＫの供給経路における抵抗値を下げることができるので、反転クロック信号ＮＣＫの信号遅延や信号線における電圧降下を抑制することができる。したがって、スタンダードセル２の回路動作の高速化や安定化を実現することができる。
なお、本実施形態では、４個のハイト領域ＡＲ１〜ＡＲ４を備えたマルチハイトセルにおいて、８個のフリップフロップＦＦ０〜ＦＦ７を、各ハイト領域ＡＲ１〜ＡＲ４に２個ずつ配置するものとしたが、本開示はこれに限られるものではない。例えば、ハイト領域の個数は４個以外であってもよいし、フリップフロップの個数は８個以外であってもよい。また、各ハイト領域に同一個数のフリップフロップを配置しなくてもよい。
また、本実施形態では、クロック信号ＣＫの供給経路について、ハイト領域ＡＲ１，ＡＲ３にメタル配線６１，６２を配置し、反転クロック信号ＮＣＫの供給経路について、ハイト領域ＡＲ２，ＡＲ４にメタル配線７１，７２を配置するものとしたが、本開示はこれに限られるものではない。例えば、クロック信号ＣＫと反転クロック信号ＮＣＫのうちいずれか一方について、その供給経路を構成するメタル配線を２個以上のハイト領域に配置し、他方について、その供給経路にメタル配線を配置しないようにしてもよい。あるいは、クロック信号ＣＫと反転クロック信号ＮＣＫのうちいずれか一方について、その供給経路を構成するメタル配線を２個以上のハイト領域に配置し、他方について、その供給経路を構成するメタル配線を１つまたは２個以上のハイト領域に配置してもよい。
また、本実施形態では、クロック信号ＣＫの供給経路を構成するメタル配線６１，６２が配置されるハイト領域ＡＲ１，ＡＲ３と、反転クロック信号ＮＣＫの供給経路を構成するメタル配線７１，７２が配置されるハイト領域ＡＲ２，ＡＲ４とは、Ｙ方向において交互に配置されているものとした。これにより、クロック信号ＣＫと反転クロック信号ＮＣＫとについて、供給経路の抵抗値をほぼ同等に合わせることができるので、信号遅延や信号レベルのバランスをとることができる。ただし、本開示はこれに限られるものではない。例えば、クロック信号ＣＫの供給経路を構成するメタル配線が、Ｙ方向において連続するハイト領域に配置されていてもよいし、同じハイト領域に、クロック信号ＣＫの供給経路を構成するメタル配線と、反転クロック信号ＮＣＫの供給経路を構成するメタル配線とが配置されていてもよい。
また、本実施形態では、クロック信号ＣＫの供給経路を構成するメタル配線６１，６２、および、反転クロック信号ＮＣＫの供給経路を構成するメタル配線７１，７２は、Ｘ方向に延びるように形成されているものとしたが、本開示はこれに限られるものではない。また、クロック信号ＣＫの供給経路を構成するメタル配線６１，６２、および、反転クロック信号ＮＣＫの供給経路を構成するメタル配線７１，７２は、２個のフリップフロップを接続するように設けられているものとしたが、３個以上のフリップフロップを接続するように配置してもよい。
（他の実施形態）
上述した実施形態では、スタンダードセルを構成する部分回路として、セレクタやフリップフロップを例にとって説明を行ったが、本開示において、スタンダードセルを構成する部分回路はこれらに限られるものではない。例えば、ラッチであってもよい。
また、上述した実施形態では、複数の部分回路に与える共通信号として、セレクト信号やクロック信号を例にとって説明を行ったが、本開示において、複数の部分回路に与える共通信号はこれらに限られるものではない。例えば、リセット信号、セット信号、スキャンモード信号等について、本開示の構成を適用してもよい。
また、上述した実施形態では、複数の部分回路を有するスタンダードセルを、フィンＦＥＴを用いて構成するものとしたが、本開示において、スタンダードセルを構成するトランジスタはフィンＦＥＴに限られるものではない。
なお、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
本開示では、複数の部分回路を有するマルチハイトセルにおいて、回路動作の高速化や安定化を実現できるので、半導体集積回路装置の性能向上に有用である。
１，２ スタンダードセル
１１，１３，１５ 第１電源配線
１２，１４ 第２電源配線
２１，２２，３１，３２ メタル配線
４１ ゲート配線
５１，５２ 共通信号生成回路
６１，６２，７１，７２ メタル配線
ＡＲ１〜ＡＲ４ ハイト領域
ＦＦ０〜ＦＦ７ フリップフロップ（部分回路）
ＳＬ０〜ＳＬ７ セレクタ（部分回路）
Ｓ セレクト信号（共通信号）
ＮＳ 反転セレクト信号（共通信号）
ＣＫ クロック信号（共通信号）
ＮＣＫ 反転クロック信号（共通信号）

Claims (19)

  1. 所定の回路機能を実現するスタンダードセルを備え、
    前記スタンダードセルは、
    第１方向にそれぞれ延びており、前記第１方向と垂直をなす第２方向において、第１電源電位を供給する第１電源配線と第２電源電位を供給する第２電源配線とが交互に配置された、Ｎ（Ｎは３以上の整数）本の電源配線と、
    １つまたは複数種類の共通信号を受けてそれぞれ動作する、複数のフリップフロップ回路とを備え、
    前記複数のフリップフロップ回路は、それぞれ、前記第１電源配線と前記第２電源配線とに挟まれた領域であるＭ（Ｍ＝Ｎ−１）個のハイト領域のいずれか１つまたは複数に、配置されており、
    前記Ｍ個のハイト領域のうち少なくとも２つである第１ハイト領域は、それぞれ、前記フリップフロップ回路が複数個、少なくとも一部が配置されており、かつ、前記共通信号のうちの１つである第１共通信号の供給経路を構成するメタル配線が、少なくとも２個の前記フリップフロップ回路に接続されるように配置されている
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記スタンダードセルは、前記第１共通信号を生成する共通信号生成回路を備えている
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記第１共通信号の供給経路は、前記Ｍ個のハイト領域のうちの隣り合う２個以上のハイト領域にわたって、前記第２方向に延びるように形成されたゲート配線を含む
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記Ｍ個のハイト領域は、前記第１共通信号の供給経路を構成するメタル配線が設けられていないハイト領域を含む
    ことを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、
    前記第１ハイト領域に配置されており、前記第１共通信号の供給経路を構成するメタル配線は、前記第１方向に延びるように形成されている
    ことを特徴とする半導体集積回路装置。
  6. 請求項１記載の半導体集積回路装置において、
    前記第１共通信号は、クロック信号である
    ことを特徴とする半導体集積回路装置。
  7. 請求項６記載の半導体集積回路装置において、
    前記共通信号は、前記クロック信号の反転信号である反転クロック信号を含み、
    前記Ｍ個のハイト領域のうち少なくとも１つである第２ハイト領域は、前記フリップフロップ回路が複数個、少なくとも一部が配置されており、かつ、前記反転クロック信号の供給経路を構成する第２メタル配線が、少なくとも２個の前記フリップフロップ回路に接続されるように配置されている
    ことを特徴とする半導体集積回路装置。
  8. 請求項７記載の半導体集積回路装置において、
    前記第２ハイト領域は、前記第１ハイト領域と異なるハイト領域である
    ことを特徴とする半導体集積回路装置。
  9. 請求項８記載の半導体集積回路装置において、
    前記Ｍ個のハイト領域は、前記第１ハイト領域と前記第２ハイト領域とが、前記第２方向において交互に配置されている
    ことを特徴とする半導体集積回路装置。
  10. 所定の回路機能を実現するスタンダードセルを備え、
    前記スタンダードセルは、
    第１方向にそれぞれ延びており、前記第１方向と垂直をなす第２方向において、第１電源電位を供給する第１電源配線と第２電源電位を供給する第２電源配線とが交互に配置された、Ｎ（Ｎは３以上の整数）本の電源配線と、
    互いに同一の機能を持ち、かつ、１つまたは複数種類の共通信号を受けてそれぞれ動作する、複数の部分回路とを備え、
    前記複数の部分回路は、それぞれ、前記第１電源配線と前記第２電源配線とに挟まれた領域であるＭ（Ｍ＝Ｎ−１）個のハイト領域のいずれか１つまたは複数に、配置されており、
    前記Ｍ個のハイト領域のうち少なくとも２つである第１ハイト領域は、それぞれ、前記部分回路が複数個、少なくとも一部が配置されており、かつ、前記共通信号のうちの１つである第１共通信号の供給経路を構成するメタル配線が、少なくとも２個の前記部分回路に接続されるように配置されている
    ことを特徴とする半導体集積回路装置。
  11. 請求項１０記載の半導体集積回路装置において、
    前記スタンダードセルは、前記第１共通信号を生成する共通信号生成回路を備えている
    ことを特徴とする半導体集積回路装置。
  12. 請求項１０記載の半導体集積回路装置において、
    前記スタンダードセルは、前記第１共通信号を、前記スタンダードセルの外部から受ける
    ことを特徴とする半導体集積回路装置。
  13. 請求項１０記載の半導体集積回路装置において、
    前記第１共通信号の供給経路は、前記Ｍ個のハイト領域のうちの隣り合う２個以上のハイト領域にわたって、前記第２方向に延びるように形成されたゲート配線を含む
    ことを特徴とする半導体集積回路装置。
  14. 請求項１０記載の半導体集積回路装置において、
    前記Ｍ個のハイト領域は、前記第１共通信号の供給経路を構成するメタル配線が設けられていないハイト領域を含む
    ことを特徴とする半導体集積回路装置。
  15. 請求項１０記載の半導体集積回路装置において、
    前記共通信号は、前記第１共通信号と相補関係にある第２共通信号を含み、
    前記Ｍ個のハイト領域のうち少なくとも１つである第２ハイト領域は、前記部分回路が複数個、少なくとも一部が配置されており、かつ、前記第２共通信号の供給経路を構成するメタル配線が、少なくとも２個の前記部分回路に接続されるように配置されている
    ことを特徴とする半導体集積回路装置。
  16. 請求項１５記載の半導体集積回路装置において、
    前記第２ハイト領域は、前記第１ハイト領域と異なるハイト領域である
    ことを特徴とする半導体集積回路装置。
  17. 請求項１６記載の半導体集積回路装置において、
    前記Ｍ個のハイト領域は、前記第１ハイト領域と前記第２ハイト領域とが、前記第２方向において交互に配置されている
    ことを特徴とする半導体集積回路装置。
  18. 請求項１０記載の半導体集積回路装置において、
    前記第１ハイト領域に配置されており、前記第１共通信号の供給経路を構成するメタル配線は、前記第１方向に延びるように形成されている
    ことを特徴とする半導体集積回路装置。
  19. 請求項１０〜１８のうちいずれか１項記載の半導体集積回路装置において、
    前記複数の部分回路は、セレクタまたはラッチである
    ことを特徴とする半導体集積回路装置。
JP2018546216A 2016-10-17 2017-09-28 半導体集積回路装置 Active JP6978691B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016203262 2016-10-17
JP2016203262 2016-10-17
PCT/JP2017/035209 WO2018074172A1 (ja) 2016-10-17 2017-09-28 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPWO2018074172A1 JPWO2018074172A1 (ja) 2019-08-22
JP6978691B2 true JP6978691B2 (ja) 2021-12-08

Family

ID=62019239

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018546216A Active JP6978691B2 (ja) 2016-10-17 2017-09-28 半導体集積回路装置

Country Status (4)

Country Link
US (2) US10840234B2 (ja)
JP (1) JP6978691B2 (ja)
CN (1) CN109863588B (ja)
WO (1) WO2018074172A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6978691B2 (ja) * 2016-10-17 2021-12-08 株式会社ソシオネクスト 半導体集積回路装置
JP7370730B2 (ja) * 2019-05-14 2023-10-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2021075434A1 (ja) * 2019-10-18 2021-04-22 株式会社ソシオネクスト 半導体集積回路装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4743469B2 (ja) * 2003-03-25 2011-08-10 株式会社日立製作所 半導体集積回路装置とクロック分配方法
JP4982663B2 (ja) * 2004-06-25 2012-07-25 京セラ株式会社 表示パネル用ドライバ手段および画像表示装置
JP5216287B2 (ja) * 2007-09-21 2013-06-19 株式会社日立製作所 半導体装置
JP5072578B2 (ja) * 2007-12-21 2012-11-14 キヤノン株式会社 ヘッド素子基板、記録ヘッド、及び記録装置
US20090167394A1 (en) * 2007-12-31 2009-07-02 Texas Instruments Incorporated Integrated circuits having devices in adjacent standard cells coupled by the gate electrode layer
JP5630856B2 (ja) * 2010-02-10 2014-11-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2012222151A (ja) * 2011-04-08 2012-11-12 Panasonic Corp 半導体集積回路装置
JP2012227395A (ja) * 2011-04-20 2012-11-15 Panasonic Corp 半導体集積回路装置
US9165102B1 (en) * 2014-04-07 2015-10-20 Freescale Semiconductor, Inc. Routing standard cell-based integrated circuits
US9202820B1 (en) * 2014-05-28 2015-12-01 Pdf Solutions, Inc Flip-flop, latch, and mux cells for use in a standard cell library and integrated circuits made therefrom
KR102497218B1 (ko) * 2016-04-29 2023-02-07 삼성전자 주식회사 복합 논리 셀을 포함하는 집적 회로
JP6978691B2 (ja) * 2016-10-17 2021-12-08 株式会社ソシオネクスト 半導体集積回路装置

Also Published As

Publication number Publication date
JPWO2018074172A1 (ja) 2019-08-22
WO2018074172A1 (ja) 2018-04-26
US11916056B2 (en) 2024-02-27
CN109863588B (zh) 2022-09-30
US20190244949A1 (en) 2019-08-08
CN109863588A (zh) 2019-06-07
US20210028162A1 (en) 2021-01-28
US10840234B2 (en) 2020-11-17

Similar Documents

Publication Publication Date Title
CN109314110B (zh) 用于基于鳍片计数的扩散的标准单元架构
US11287474B2 (en) Scan flip-flop and scan test circuit including the same
US6252448B1 (en) Coincident complementary clock generator for logic circuits
JP4002412B2 (ja) 基本セル、集積回路レイアウトセクション、集積回路レイアウト、集積回路デバイスおよび集積回路の信号線を設計する方法
KR102368072B1 (ko) 스캔 플립플롭 및 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로
US9966936B2 (en) Semiconductor integrated circuits
US11916056B2 (en) Semiconductor integrated circuit device
US20100083064A1 (en) Scannable d flip-flop
US20240088046A1 (en) Standard Cell Layout for Better Routability
TWI680562B (zh) 具有備用電路單元的積體電路
JP2008078508A (ja) 半導体集積回路及び半導体集積回路の製造方法
CN110036477B (zh) 用于高性能标准单元的多过孔结构
US20240037309A1 (en) Multiplexer
US11392743B2 (en) Multiplexer
JP4743469B2 (ja) 半導体集積回路装置とクロック分配方法
US11658656B2 (en) Low power clock gating cell and an integrated circuit including the same
JP2011258712A (ja) 半導体集積回路
Cevik et al. CMOS Implementation of Switching Lattices.
US20070086262A1 (en) Integrated circuit chip with connectivity partitioning
WO2023095616A1 (ja) 半導体集積回路装置
US7185307B2 (en) Method of fabricating and integrated circuit through utilizing metal layers to program randomly positioned basic units
JP3660184B2 (ja) 論理セル
JP2016046479A (ja) 半導体装置及び半導体装置の設計方法とプログラム
Kwan et al. Design of multi-ghz asynchronous pipelined circuits in MOS current-mode logic
JP2005229061A (ja) スタンダードセル、セル列および複合セル列

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190722

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200819

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211012

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211025

R150 Certificate of patent or registration of utility model

Ref document number: 6978691

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150