WO2021075434A1 - 半導体集積回路装置 - Google Patents

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WO2021075434A1
WO2021075434A1 PCT/JP2020/038662 JP2020038662W WO2021075434A1 WO 2021075434 A1 WO2021075434 A1 WO 2021075434A1 JP 2020038662 W JP2020038662 W JP 2020038662W WO 2021075434 A1 WO2021075434 A1 WO 2021075434A1
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gate wiring
cell
dummy
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康広 中岡
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株式会社ソシオネクスト
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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device including a standard cell (hereinafter, appropriately, simply referred to as a cell) including a nanosheet FET (Field Effect Transistor).
  • a standard cell hereinafter, appropriately, simply referred to as a cell
  • a nanosheet FET Field Effect Transistor
  • the standard cell method is known as a method for forming a semiconductor integrated circuit on a semiconductor substrate.
  • a basic unit having a specific logical function for example, an inverter, a latch, a flip-flop, a full adder, etc.
  • a plurality of standard cells are arranged on a semiconductor substrate. Then, it is a method of designing an LSI chip by connecting these standard cells with wiring.
  • the transistor which is a basic component of the LSI, has realized an improvement in the degree of integration, a reduction in the operating voltage, and an improvement in the operating speed by reducing (scaling) the gate length.
  • off-current due to excessive scaling and a significant increase in power consumption due to the off-current have become problems.
  • three-dimensional structure transistors in which the transistor structure is changed from the conventional two-dimensional type to the three-dimensional type are being actively studied.
  • Nanosheet FETs nanosheet FETs (nanowire FETs) are attracting attention as one of the three-dimensional structure transistors.
  • Non-Patent Document 1 discloses a layout of a SRAM memory cell using a fork sheet transistor, and realizes a small area of a semiconductor integrated circuit device (semiconductor storage device).
  • a nanosheet FET having a fork-shaped gate electrode is referred to as a fork sheet transistor according to the prior art.
  • the standard cell includes, for example, a cell having a logic function such as a NAND gate and a NOR gate (hereinafter, appropriately referred to as a logic cell), and a cell having no logic function.
  • a logic cell such as a NAND gate and a NOR gate
  • An example of a cell that does not have a logical function is a "terminal cell”.
  • a "terminating cell” is a cell used to terminate a circuit block without contributing to the logical function of the circuit block.
  • the present disclosure provides a layout of a semiconductor integrated circuit device including a terminal cell using a fork sheet transistor.
  • a plurality of cell rows including a plurality of standard cells arranged side by side in the first direction are provided, and the first cell row, which is one of the plurality of cell rows, has a logical function. It includes one standard cell and a second standard cell arranged at at least one of both ends of the first cell row and having no logical function.
  • the first standard cell is a first region, which is a region for forming a first conductive type transistor, and a second region, which is a region for forming a second conductive type transistor different from the first conductive type, and is perpendicular to the first direction.
  • the second nanosheet and the first gate wiring that extends in the second direction and surrounds the outer circumference in the second direction of the first nanosheet and in the third direction perpendicular to the first and second directions. It extends and includes a second gate wire that surrounds the outer circumference of the second nanosheet in the second and third directions.
  • the second standard cell extends in the first direction and is formed at the same position as the first nanosheet in the second direction, and extends in the first direction and extends in the second direction with the second nanosheet.
  • a fourth nanosheet formed at the same position and a first dummy gate wiring extending in the second direction and surrounding the outer periphery of the third nanosheet in the second and third directions, and extending in the second direction, the second 4 A second dummy gate wiring that surrounds the outer periphery of the nanosheet in the second and third directions is provided.
  • the surface on the first side, which is one side in the second direction is exposed from the first gate wiring.
  • the surface on the second side, which is one side in the second direction is exposed from the second gate wiring.
  • the surface of the third nanosheet on the first side in the second direction is exposed from the first dummy gate wiring.
  • the surface on the second side in the second direction is exposed from the second dummy gate wiring.
  • the second standard cell having no logical function is arranged at at least one of both ends of the first cell row in which the first standard cell having a logical function is arranged.
  • the first standard cell includes first and second nanosheets and first and second gate wirings that enclose the outer circumferences of the first and second nanosheets in the second direction, respectively.
  • the second standard cell includes third and fourth nanosheets and third and fourth gate wirings that enclose the outer perimeters of the third and fourth nanosheets in the second direction, respectively.
  • the surface on the first side which is one side in the second direction, is exposed from the first gate wiring and the first dummy gate wiring, respectively.
  • the surface of the second side which is one side in the second direction, is exposed from the second gate wiring and the second dummy gate wiring, respectively. That is, the first and third nanosheets have exposed surfaces on the same side in the second direction, and the second and fourth nanosheets have exposed surfaces on the same side in the second direction. As a result, it is possible to suppress manufacturing variations in the semiconductor integrated circuit device, improve the yield, and improve the reliability.
  • each of a plurality of standard cells arranged side by side in the first direction is provided, and a plurality of cell rows arranged side by side in the second direction perpendicular to the first direction are provided, and a plurality of cell rows are provided.
  • the first standard cell is a region for forming a first conductive type transistor and a region for forming a second conductive type transistor different from the first conductive type, and is adjacent to the first region in the second direction.
  • the second nanosheet formed at the same position as the nanosheet and the first gate wiring extending in the second direction and surrounding the outer periphery in the second and third directions of the first nanosheet and extending in the second direction. It is provided with a second gate wiring that surrounds the outer periphery of the second nanosheet in the second and third directions.
  • the second standard cell extends in the first direction, is formed at the same position as the first nanosheet in the first direction, and is formed adjacent to the first nanosheet in the second direction, and a third nanosheet.
  • first nanosheet It extends in the second direction and includes a first dummy gate wiring that surrounds the outer periphery of the third nanosheet in the second and third directions.
  • first nanosheet the surface on the first side, which is one side in the second direction, is exposed from the first gate wiring.
  • second nanosheet the surface on the second side, which is one side in the second direction, is exposed from the second gate wiring.
  • the surfaces of the first and third nanosheets facing each other are exposed from the first gate wiring and the first dummy gate wiring, respectively, or the surfaces of the first and third nanosheets facing each other are exposed. , Not exposed from the first gate wiring and the first dummy gate wiring, respectively.
  • the second standard cell having no logical function is arranged in one of the cell rows at both ends in the second direction in a plurality of cell rows including the cell row including the first standard cell having the logical function.
  • the first standard cell comprises a first nanosheet, a second nanosheet formed at the same position as the first nanosheet in the first direction, and first and second gate wirings surrounding the outer circumferences of the first and second nanosheets, respectively.
  • the second standard cell includes a third nanosheet formed at the same position as the first nanosheet in the first direction, and a first dummy gate wiring surrounding the outer periphery of the third nanosheet. In the first nanosheet, the surface on the first side, which is one side in the second direction, is exposed from the first gate wiring.
  • the surface on the second side which is one side in the second direction, is exposed from the second gate wiring.
  • the surfaces of the first and third nanosheets facing each other are exposed from the first gate wiring and the first dummy gate wiring, respectively, or the first and third nanosheets are facing each other.
  • the surface is not exposed from the first gate wiring and the first dummy gate wiring, respectively. That is, in the third nanosheet, when the surface of the first nanosheet facing the first nanosheet is not surrounded by the first gate wiring, the surface of the first nanosheet facing the first nanosheet becomes the first dummy gate wiring.
  • the surface facing the first nanosheet is the first dummy gate wiring. Surrounded by. As a result, it is possible to suppress manufacturing variations in the semiconductor integrated circuit device, improve the yield, and improve the reliability.
  • the plan view which shows the example of the layout structure of the circuit block using a standard cell A plan view showing the layout structure of a logical cell. Sectional drawing which shows the layout structure of a logical cell. The plan view which shows the concrete example of the layout structure of a logical cell. The cross-sectional view which shows the specific example of the layout structure of a logical cell. A circuit diagram composed of logical cells. The plan view which shows the layout structure of the semiconductor integrated circuit apparatus which concerns on 1st Embodiment. The cross-sectional view which shows the layout structure of the terminal cell which concerns on 1st Embodiment. The figure which shows the layout structure of the logic cell which concerns on the modification of 1st Embodiment.
  • the figure which shows the layout structure of the terminal cell which concerns on the modification of 1st Embodiment The plan view which shows the layout structure of the semiconductor integrated circuit apparatus which concerns on 2nd Embodiment.
  • the cross-sectional view which shows the layout structure of the terminal cell which concerns on 2nd Embodiment.
  • the plan view which shows the variation of the layout structure of the terminal cell which concerns on 2nd Embodiment.
  • the plan view which shows the variation of the layout structure of the terminal cell which concerns on 2nd Embodiment.
  • the semiconductor integrated circuit apparatus includes a plurality of standard cells (in the present specification, as appropriate, simply referred to as cells), and at least a part of the plurality of standard cells is a nanosheet FET (nanowire FET). ), A fork sheet transistor having a fork-shaped gate electrode shall be provided.
  • the nanosheet FET is an FET using a thin sheet (nanosheet) through which an electric current flows. Nanosheets are made of, for example, silicon. Then, in the semiconductor integrated circuit device, a part of the nanosheet FET is a fork sheet FET having a fork-shaped gate electrode.
  • the semiconductor layer portion formed at both ends of the nanosheet and forming the terminal serving as the source or drain of the nanosheet FET is referred to as a "pad".
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction)
  • the direction perpendicular to the substrate surface is defined. It is in the Z direction (corresponding to the third direction).
  • FIG. 15A and 15B are views showing the basic structure of the fork sheet FET, where FIG. 15A is a plan view and FIG. 15B is a cross-sectional view taken along the line YY'of FIG. 15A.
  • FIG. 15A is a plan view
  • FIG. 15B is a cross-sectional view taken along the line YY'of FIG. 15A.
  • two transistors TR1 and TR2 are arranged side by side with an interval S in the Y direction.
  • the gate wiring 531 that serves as the gate of the transistor TR1 and the gate wiring 532 that serves as the gate of the transistor TR2 both extend in the Y direction and are arranged at the same position in the X direction.
  • the channel portion 521 which is the channel region of the transistor TR1 and the channel portion 526 which is the channel region of the transistor TR2 are composed of nanosheets.
  • each of the channel portions 521 and 526 is composed of nanosheets having a three-sheet structure that overlaps in a plan view.
  • Pads 522a and 522b serving as a source region or a drain region of the transistor TR1 are formed on both sides of the channel portion 521 in the X direction.
  • Pads 527a and 527b serving as a source region or a drain region of the transistor TR2 are formed on both sides of the channel portion 526 in the X direction.
  • the pads 522a and 522b are formed by epitaxial growth from the nanosheets constituting the channel portion 521.
  • the pads 527a and 527b are formed by epitaxial growth from the nanosheets constituting the channel portion 526.
  • the gate wiring 531 surrounds the outer periphery of the channel portion 521 made of nanosheets in the Y direction and the Z direction via a gate insulating film (not shown). However, in the nanosheet constituting the channel portion 521, the surface on the side of the transistor TR2 in the Y direction is not covered by the gate wiring 531 and is exposed from the gate wiring 531. That is, in the cross-sectional view of FIG. 15B, the gate wiring 531 does not cover the right side of the drawing of the nanosheet constituting the channel portion 521, but covers the upper side, the left side, and the lower side of the drawing. The gate wiring 531 overlaps the nanosheet constituting the channel portion 521 on the opposite side of the transistor TR2 in the Y direction by the length OL.
  • the gate wiring 532 surrounds the outer periphery of the channel portion 526 made of nanosheets in the Y and Z directions via a gate insulating film (not shown). However, in the nanosheet constituting the channel portion 526, the surface on the side of the transistor TR1 in the Y direction is not covered by the gate wiring 532 and is exposed from the gate wiring 532. That is, in the cross-sectional view of FIG. 15B, the gate wiring 532 does not cover the left side of the drawing of the nanosheet constituting the channel portion 526, but covers the upper side, the right side, and the lower side of the drawing. The gate wiring 532 overlaps the nanosheet constituting the channel portion 526 on the opposite side of the transistor TR1 in the Y direction by the length OL.
  • the effective gate width Weff 2 ⁇ W + H Will be. Since the channel portions 521 and 526 of the transistors TR1 and TR2 are composed of three nanosheets, the gate effective width of the transistors TR1 and TR2 is determined. 3x (2xW + H) Will be.
  • the gate wiring 531 does not overlap the nanosheet constituting the channel portion 521 on the side of the transistor TR2 in the Y direction. Further, the gate wiring 532 does not overlap with the nanosheet constituting the channel portion 526 on the side of the transistor TR1 in the Y direction. As a result, the transistors TR1 and TR2 can be brought closer to each other, and the area can be reduced.
  • the number of nanosheets constituting the channel portion of the transistor is not limited to three. That is, the nanosheet may have a single sheet structure, or may have a plurality of overlapping sheet structures in a plan view. Further, in FIG. 15B, the cross-sectional shape of the nanosheet is shown as a rectangle, but the cross-sectional shape of the nanosheet is not limited to this, and the cross-sectional shape of the nanosheet may be, for example, a square, a circle, an ellipse, or the like. ..
  • the fork sheet FET and the nano sheet FET in which the gate wiring surrounds the entire circumference of the nano sheet may be mixed in the semiconductor integrated circuit device.
  • VDD and VVSS indicate the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean that the widths and the like are the same include a range of manufacturing variation.
  • each insulating film and the like may be omitted.
  • the nanosheet and the pads on both sides thereof may be described in a simplified linear shape.
  • expressions such as "same size” and the like, which mean that the sizes and the like are the same, include a range of manufacturing variation.
  • the source and drain of the transistor are appropriately referred to as "nodes" of the transistor. That is, one node of the transistor refers to the source or drain of the transistor, and both nodes of the transistor refer to the source and drain of the transistor.
  • FIG. 1 is a plan view showing a layout structure of a circuit block using a standard cell.
  • FIG. 1 only the power supply wiring arranged in the standard cell is shown, and the other wiring is omitted. Further, a solid line displayed so as to surround the cell in a plan view of FIG. 1 or the like indicates a cell frame (outer edge of the inverter cell C2 or the like).
  • a plurality of cells arranged in the X direction constitute a cell row CR.
  • a plurality of cell rows CR (6 rows in FIG. 1) are arranged side by side in the Y direction.
  • Power supply wiring is formed at both ends in the Y direction in each cell, and each cell receives power supply potentials VDD and VSS from the outside via the power supply wiring. Further, the entire cell is arranged to be inverted in the Y direction for each cell row so that the power supply wiring for supplying the power supply potentials VDD and VSS is inverted in the Y direction for each cell row.
  • the plurality of cells in FIG. 1 include a cell having a logical function (for example, an inverter cell C2, etc.) and a terminal cell having no logical function (for example, a terminal cell C11, etc.).
  • a cell having a logical function for example, an inverter cell C2, etc.
  • a terminal cell having no logical function for example, a terminal cell C11, etc.
  • a cell having a logical function such as a NAND gate or a NOR gate in the cell, such as the inverter cell C2, is appropriately referred to as a "logical cell".
  • the "termination cell” refers to a cell that does not contribute to the logical function of the circuit block and is arranged at the end of the circuit block.
  • the end of the circuit block means both ends of the cell rows constituting the circuit block (here, both ends in the X direction), and the top row and the bottom row (here, the cell rows at both ends in the Y direction) of the circuit block. ) And so on. That is, the "termination cell” is arranged at both ends of the cell row in the X direction and the cell rows at both ends in the Y direction, which are the ends of the circuit block.
  • a dummy gate wiring is arranged in the terminal cell.
  • the "dummy gate wiring” refers to a gate wiring that does not form a transistor and a gate wiring that forms a transistor but does not contribute to the logical function of the circuit.
  • an exposed portion may be formed on the outer periphery of the nanosheet arranged in the standard cell.
  • the "exposed portion” is a portion (in the gate wiring) where the nanosheet is not surrounded by the gate wiring (including the dummy gate wiring) on the outer circumference in the Y direction and the Z direction of the nanosheet and the nanosheet is exposed from the gate wiring. It refers to the uncovered part).
  • the logic unit LC is configured in the central portion of the circuit block (specifically, inside the thick solid line in FIG. 1).
  • the logic unit LC includes a logic cell having a logic function, and realizes the circuit function of the circuit block.
  • a terminal cell portion is formed along the outer edge of the circuit block so as to surround the logic portion LC.
  • the inverter cell C2 is arranged in the logic unit LC, and the terminal cells C11, C11a to C11c, C21, C21a to C21c are arranged in the terminal cell unit.
  • the terminal cells C11a, C11b, and C11c are arranged by inverting the terminal cells C11 in the Y direction, the X direction, the X direction, and the Y direction, respectively.
  • the terminal cell C21a is arranged by inverting the terminal cell C21 in the Y direction.
  • the terminal cell C11a is arranged at the left end of the drawing
  • the terminal cell C11c is arranged at the right end of the drawing
  • a plurality of terminal cells C21 are arranged in the X direction between the terminal cells C11a and C11c. It is arranged in.
  • a terminal cell C11 is arranged at the left end of the drawing and a terminal cell C11b is arranged at the right end of the drawing, and a plurality of terminal cells C21a are arranged in the X direction between the terminal cells C11 and C11b. Have been placed.
  • a cell row CRC is arranged between the cell rows CRT and CRB.
  • the cell row CRC in which the terminal cells C11 and C11b are arranged at the left end and the right end of the drawing, respectively, and the cell row CRC in which the terminal cells C11a and C11c are arranged at the left end and the right end of the drawing are in the Y direction.
  • a terminal cell having the same configuration as the terminal cell C11 is arranged along the left end of the drawing and the right end of the drawing of the logic unit LC, and the terminal cell C21 is arranged along the upper end of the drawing and the lower end of the drawing of the logic unit LC.
  • a terminal cell having the same configuration as the above is arranged.
  • FIG. 2 is a plan view showing the layout structure of the logical cell
  • FIG. 3 is a cross-sectional view showing the layout structure of the logical cell. Specifically, FIG. 3 shows a cross-sectional view of Y1-Y1'in FIG.
  • the standard cell C1 is formed with an N-well region 1 extending in the X direction from the center of the drawing to the upper side of the drawing and a P substrate region 2 extending in the X direction from the center of the drawing to the lower side of the drawing.
  • power supply wirings 11 and 12 extending in the X direction are formed at both ends in the Y direction. Both the power supply wirings 11 and 12 are embedded power supply wirings (BPR: Buried Power Rail) formed in the embedded wiring layer.
  • the power supply wiring 11 is formed in the N-well region 1 and supplies the power supply voltage VDD.
  • the power supply wiring 12 is formed in the P board region 2 and supplies the power supply voltage VSS.
  • Nanosheets 21a to 24a and 21b to 24b spreading in the X and Y directions are formed in the standard cell C1.
  • Nanosheets 21a and 21b are formed side by side in the X direction.
  • Nanosheets 22a and 22b are formed side by side in the X direction.
  • Nanosheets 23a and 23b are formed side by side in the X direction.
  • Nanosheets 24a and 24b are formed side by side in the X direction.
  • the nanosheets 21a and 22a overlap with the gate wiring 41 in a plan view.
  • the nanosheets 21b and 22b overlap the gate wiring 42 in a plan view.
  • the nanosheets 23a and 24a overlap with the gate wiring 43 in a plan view.
  • the nanosheets 23b and 24b overlap the gate wiring 44 in a plan view.
  • Nanosheets 21a, 21b, 22a, 22b form channel portions of transistors P1 to P4, respectively.
  • the nanosheets 23a, 23b, 24a, and 24b form the channel portions of the transistors N1 to N4, respectively.
  • Pad 31a doped with P-type semiconductor is on the left side of the drawing of the nanosheet 21a, between the nanosheets 21a and 21b, on the right side of the drawing of the nanosheet 21b, on the left side of the drawing of the nanosheet 22a, between the nanosheets 22a and 22b, and on the right side of the drawing of the nanosheet 22b.
  • ⁇ 31c and 32a to 32c are formed, respectively.
  • ⁇ 33c and 34a to 34c are formed, respectively.
  • Pads 31a and 31b form a node of transistor P1.
  • the pads 31b and 31c form a node of the transistor P2.
  • the pads 32a and 32b form a node of the transistor P3.
  • the pads 32b and 32c form a node of the transistor P4.
  • the pads 33a and 33b form a node of the transistor N1.
  • the pads 33b and 33c form a node of the transistor N2.
  • the pads 34a and 34b form a node of the transistor N3.
  • the pads 34b and 34c form a node of the transistor N4.
  • the standard cell C1 is formed with gate wirings 41 to 44 extending in the Y direction and the Z direction and dummy gate wirings 45 to 48.
  • the dummy gate wiring 45, the gate wirings 41 and 42, and the dummy gate wiring 46 are formed so as to be arranged at equal pitches in the X direction.
  • the dummy gate wiring 47, the gate wirings 43, 44, and the dummy gate wiring 48 are formed so as to be arranged at equal pitches in the X direction.
  • the dummy gate wirings 45 and 47 are formed at the left end of the drawing of the standard cell C1.
  • the dummy gate wirings 46 and 48 are formed at the right end of the drawing of the standard cell C1.
  • the gate wiring 41 serves as a gate for transistors P1 and P3, the gate wiring 42 serves as a gate for transistors P2 and P4, the gate wiring 43 serves as a gate for transistors N1 and N3, and the gate wiring 44 serves as a gate for transistors N2 and N4.
  • the transistor P1 is composed of nanosheets 21a, pads 31a and 31b, and gate wiring 41.
  • the transistor P2 is composed of nanosheets 21b, pads 31b and 31c, and gate wiring 42.
  • the transistor P3 is composed of nanosheets 22a, pads 32a and 32b, and gate wiring 41.
  • the transistor P4 is composed of nanosheets 22b, pads 32b, 32c and gate wiring 42.
  • the transistor N1 is composed of nanosheets 23a, pads 33a and 33b, and gate wiring 43.
  • the transistor N2 is composed of nanosheets 23b, pads 33b, 33c and gate wiring 44.
  • the transistor N3 is composed of nanosheets 24a, pads 34a and 34b, and gate wiring 43.
  • the transistor N4 is composed of nanosheets 24b, pads 34b, 34c and gate wiring 44.
  • each of the nanosheets 21b to 24b is composed of three sheet-shaped semiconductors (nanosheets).
  • the nanosheets 21b to 24b are arranged so that the nanosheets constituting each of them overlap each other in a plan view, and are formed so as to be separated from each other in the Z direction.
  • the nanosheets 21a to 24a also consist of three sheet-like semiconductor layers, like the nanosheets 21b to 24b. That is, the transistors P1 to P4 and N1 to N4 each include three nanosheets.
  • exposed portions are formed on the outer circumferences of the nanosheets 21b to 24b in the Y direction and the Z direction, respectively.
  • the side surface of the nanosheet 21b on the left side of the drawing is not covered with the gate wiring 42, and the side surface of the nanosheet 22b on the right side of the drawing is not covered with the gate wiring 42.
  • the side surface of the nanosheet 23b on the left side of the drawing is not covered with the gate wiring 44, and the side surface of the nanosheet 24b on the right side of the drawing is not covered with the gate wiring 44.
  • the nanosheets 21b and 23b have an exposed portion formed on the left side of the drawing (upper side of the drawing in FIG. 2).
  • the nanosheets 22b and 24b have an exposed portion formed on the right side of the drawing (lower side of the drawing in FIG. 2).
  • the nanosheets 21a and 23a have exposed portions formed on the upper side of the drawing.
  • the nanosheets 22a and 24a have exposed portions formed on the lower side of the drawing.
  • the same side surface (the upper surface in the drawing in FIG. 2) is exposed from the gate wiring.
  • the surfaces of the nanosheets 22a, 22b, 24a, and 24b on the same side are exposed from the gate wiring.
  • the upper ends of the drawings of the nanosheets 21a and 21b are aligned in the Y direction.
  • the lower ends of the drawings of the nanosheets 22a and 22b are aligned in the Y direction.
  • the upper ends of the drawings of the nanosheets 23a and 23b are aligned in the Y direction.
  • the lower ends of the drawings of the nanosheets 24a and 24b are aligned in the Y direction.
  • the upper end of the drawing and the lower end of the drawing of the gate wirings 41 and 42 and the dummy gate wirings 45 and 46 are aligned in the Y direction, respectively.
  • the upper end of the drawing and the lower end of the drawing of the gate wiring 43, 44 and the dummy gate wiring 47, 48 are aligned in the Y direction, respectively.
  • FIG. 4 is a plan view showing a specific example of the layout structure of the logical cell
  • FIG. 5 is a cross-sectional view showing a specific example of the layout structure of the logical cell
  • FIG. 6 is a circuit diagram configured in the logical cell. ..
  • FIG. 4A shows the layout structure of the inverter cell C2
  • FIG. 4B shows the layout structure of the NAND cell C3.
  • 5 (a) shows a cross-sectional view of Y2-Y2'of FIG. 4 (a)
  • FIG. 5 (b) shows a cross-sectional view of Y3-Y3'of FIG. 4 (a).
  • 6 (a) is a circuit diagram composed of the inverter cell C2 shown in FIG. 4 (a)
  • FIG. 6 (b) is a circuit diagram composed of the NAND cell C3 shown in FIG. 4 (b).
  • the inverter cell C2 has transistors P11 and N11, and an inverter circuit having inputs A1 and outputs Y1 is configured.
  • the transistors P11 and N11 are each composed of two transistors, but they are not shown in FIG. 6A.
  • the transistors P1 and P3 correspond to the transistors P11, and the transistors N1 and N3 correspond to the transistors N11.
  • the wirings 71 and 72 correspond to the input A1 and the output Y1, respectively.
  • the inverter cell C2 has a smaller cell width (cell size in the X direction) than the standard cell C1, and the transistors P2 and P4. , N2 and N4 are not formed.
  • the inverter cells C2 are not formed with nanosheets 21b to 24b, pads 31c to 34c, and gate wirings 42 and 44. Further, the gate wirings 41 and 43 are connected via the gate connection portion 49.
  • Local wirings 51 to 53 extending in the Y direction are formed on the upper layers of the pads 31a to 34a and 31b to 34b.
  • the local wiring 51 is connected to the pads 31a and 32a.
  • the local wiring 52 is connected to the pads 31b to 34b.
  • the local wiring 53 is connected to the pads 33a and 34a.
  • the local wiring 51 is connected to the power supply wiring 11 via the contact 61.
  • the local wiring 53 is connected to the power supply wiring 12 via the contact 62.
  • Wiring 71, 72 extending in the X direction is formed in the first metal wiring layer above the local wirings 51 to 53.
  • the wiring 71 is connected to the gate connecting portion 49 via the contact 81.
  • the wiring 72 is connected to the local wiring 52 via the contact 82.
  • the NAND cell C3 has transistors P21, P22, N21, and N22, and is configured as a two-input NAND circuit having inputs A2, B2, and output Y2.
  • the transistors P21, P22, N21, and N22 are each composed of two transistors, but they are not shown in FIG. 6A.
  • the transistors P1 and P3 correspond to the transistors P21
  • the transistors P2 and P4 correspond to the transistors P22
  • the transistors N1 and N3 correspond to the transistors N21
  • the transistors N2 and N4 correspond to the transistors N22.
  • the wirings 73 to 75 correspond to outputs Y2, inputs B2, and A2, respectively.
  • the gate wirings 41 and 43 are connected via the gate connection portion 49, and the gate wirings 42 and 44 are connected via the gate connection portion 50. ..
  • Local wirings 54 to 58 extending in the Y direction are formed on the upper layers of the pads 31a to 34a, 31b to 34b, and 31c to 34c.
  • the local wiring 54 is connected to the pads 31a and 32a.
  • the local wiring 55 is connected to the pads 31b and 32b.
  • the local wiring 56 is connected to the pads 31c to 34c.
  • the local wiring 57 is connected to the pads 33a and 34a.
  • the local wiring 58 is connected to the pads 33b and 34b.
  • the local wiring 55 is connected to the power supply wiring 11 via the contact 63.
  • the local wiring 57 is connected to the power supply wiring 12 via the contact 64.
  • Wiring 73 to 75 extending in the X direction is formed in the first metal wiring layer above the local wiring 54 to 58.
  • the wiring 73 is connected to the local wiring 54 via the contact 83, and is connected to the local wiring 56 via the contact 84.
  • the wiring 74 is connected to the gate connecting portion 49 via the contact 85.
  • the wiring 75 is connected to the gate connection portion 50 via the contact 86.
  • FIG. 7 is a plan view showing the layout structure of the semiconductor integrated circuit device according to the first embodiment
  • FIG. 8 is a cross-sectional view showing the layout structure of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 7 is an enlarged view of the W1 portion of FIG. 8 (a) shows a cross-sectional view of Y4-Y4'of FIG. 7, and
  • FIG. 8 (b) shows a cross-sectional view of Y5-Y5' of FIG.
  • the terminal cell C11 is arranged adjacent to the left end of the drawing of the inverter cell C2 at the left end of the drawing of the cell row CR.
  • the terminal cell C11 is formed with an N-well region 101 extending in the X direction from the center of the drawing to the upper side of the drawing, and a P substrate region 102 extending in the X direction from the center of the drawing to the lower side of the drawing. ..
  • power supply wirings 111 and 112 extending in the X direction are formed at both ends in the Y direction. Both the power supply wirings 111 and 112 are embedded power supply wirings (BPR) formed in the embedded wiring layer.
  • the power supply wiring 111 is formed in the N-well region 101 and supplies the power supply voltage VDD.
  • the power supply wiring 112 is formed in the P board region 102 and supplies the power supply voltage VSS.
  • Nanosheets 121a to 124a spreading in the X and Y directions are formed in the terminal cell C11.
  • the nanosheets 121a and 122a overlap with the dummy gate wiring 143 in a plan view.
  • the nanosheets 123a and 124a overlap with the dummy gate wiring 146 in a plan view.
  • the nanosheets 121a to 124a form the channel portions of the dummy transistors DP11, DP12, DN11, and DN12, respectively.
  • Dummy pads 131a, 131b, 132a, 132b doped with a P-type semiconductor are formed on the left side of the drawing of the nanosheet 121a, the right side of the drawing of the nanosheet 121a, the left side of the drawing of the nanosheet 122a, and the right side of the drawing of the nanosheet 122a, respectively.
  • Dummy pads 133a, 133b, 134a, 134b doped with an N-type semiconductor are formed on the left side of the drawing of the nanosheet 123a, the right side of the drawing of the nanosheet 123a, the left side of the drawing of the nanosheet 124a, and the right side of the drawing of the nanosheet 124a, respectively.
  • Dummy pads 131a and 131b form a node for the dummy transistor DP11.
  • the dummy pads 132a and 132b form a node of the dummy transistor DP12.
  • the dummy pads 133a and 133b form a node of the dummy transistor DN11.
  • the dummy pads 134a and 134b form a node of the dummy transistor DN12.
  • Dummy gate wirings 141 to 146 extending in the Y direction and the Z direction are formed in the terminal cell C11.
  • the dummy gate wirings 141 and 144 are formed at the left end of the drawing of the terminal cell C11. Further, the dummy gate wirings 45 and 47 are formed at the cell boundary between the terminal cell C11 and the inverter cell C2.
  • the dummy gate wiring 143 serves as a gate for the dummy transistors DP11 and DP12
  • the dummy gate wiring 146 serves as a gate for the dummy transistors DN11 and DN12.
  • Local wirings 151 to 154 extending in the Y direction are formed on the upper layers of the dummy pads 131a to 134a and 131b to 134b.
  • the local wiring 151 is connected to the dummy pads 131a and 132a.
  • the local wiring 152 is connected to the dummy pads 131b and 132b.
  • the local wiring 153 is connected to the dummy pads 133a and 134a.
  • the local wiring 154 is connected to the dummy pads 133b and 134b.
  • exposed portions are formed on the outer circumferences of the nanosheets 121a to 124a in the Y direction and the Z direction, respectively.
  • the side surface of the nanosheet 121a on the left side of the drawing is not covered with the dummy gate wiring 143, and the side surface of the nanosheet 122a on the right side of the drawing is not covered with the dummy gate wiring 143.
  • the side surface of the nanosheet 123a on the left side of the drawing is not covered with the dummy gate wiring 146, and the side surface of the nanosheet 124a on the right side of the drawing is not covered with the dummy gate wiring 146.
  • each of the nanosheets 121a and 123a has an exposed portion formed on the left side of the drawing (upper side of the drawing in FIG. 7).
  • the nanosheets 122a and 124a have an exposed portion formed on the right side of the drawing (lower side of the drawing in FIG. 7).
  • the surface on the same side as the nanosheet 21a of the inverter cell C2 (the surface on the upper side in the drawing in FIG. 7) is exposed from the dummy gate wiring 143.
  • the surface of the inverter cell C2 on the same side as the nanosheet 22a (the surface on the lower side in the drawing in FIG. 7) is exposed from the dummy gate wiring 143.
  • the surface of the inverter cell C2 on the same side as the nanosheet 23a (the surface on the upper side in the drawing in FIG. 7) is exposed from the dummy gate wiring 146.
  • the surface of the inverter cell C2 on the same side as the nanosheet 24a (the surface on the lower side in the drawing in FIG. 7) is exposed from the dummy gate wiring 146.
  • the nanosheets 121a to 124a are formed in the same layer as the nanosheets 21a to 24a.
  • the nanosheet 121a is formed at the same position as the nanosheet 21a in the Y direction.
  • the nanosheet 122a is formed at the same position as the nanosheet 22a in the Y direction.
  • the nanosheet 123a is formed at the same position as the nanosheet 23a in the Y direction.
  • the nanosheet 124a is formed at the same position as the nanosheet 24a in the Y direction.
  • the upper end of the drawing of the nanosheet 121a is aligned with the upper end of the drawing of the nanosheet 21a in the Y direction.
  • the lower end of the drawing of the nanosheet 122a is aligned with the lower end of the drawing of the nanosheet 22a in the Y direction.
  • the upper end of the drawing of the nanosheet 123a is aligned with the upper end of the drawing of the nanosheet 23a in the Y direction.
  • the lower end of the drawing of the nanosheet 124a is aligned with the lower end of the drawing of the nanosheet 24a in the Y direction.
  • the dummy pads 131a to 134a and 131b to 134b are formed in the same layer as the pads 31a to 34a and 31b to 34b.
  • the dummy pads 131a and 131b are formed at the same positions as the pads 31a and 31b in the Y direction.
  • the dummy pads 132a and 132b are formed at the same positions as the pads 32a and 32b in the Y direction.
  • the dummy pads 133a and 133b are formed at the same positions as the pads 33a and 33b in the Y direction.
  • the dummy pads 134a and 134b are formed at the same positions as the pads 34a and 34b in the Y direction.
  • the dummy pads 131a and 131b and the pads 31a and 31b are arranged at equal pitches in the X direction.
  • the dummy pads 132a and 132b and the pads 32a and 32b are arranged at equal pitches in the X direction.
  • the dummy pads 133a and 133b and the pads 33a and 33b are arranged at equal pitches in the X direction.
  • the dummy pads 134a and 134b and the pads 34a and 34b are arranged at equal pitches in the X direction.
  • the dummy gate wirings 141 to 146 are formed in the same layer as the gate wirings 41 and 43 and the dummy gate wirings 45 to 48.
  • the dummy gate wirings 141 to 143 are formed at the same positions as the gate wirings 41 and the dummy gate wirings 45 and 46 in the Y direction.
  • the dummy gate wirings 144 to 146 are formed at the same positions as the gate wiring 43 and the dummy gate wirings 47 and 48 in the Y direction.
  • the dummy gate wirings 141 to 143, 45, the gate wiring 41, and the dummy gate wiring 46 are arranged at equal pitches in the X direction.
  • the dummy gate wirings 144 to 146, 47, the gate wiring 43, and the dummy gate wiring 48 are arranged at equal pitches in the X direction.
  • the upper end of the drawing and the lower end of the drawing of the dummy gate wirings 141 to 143 are aligned with the upper end of the drawing and the lower end of the drawing of the gate wiring 41 and the dummy gate wirings 45 and 46, respectively, in the Y direction.
  • the upper end of the drawing and the lower end of the drawing of the dummy gate wirings 144 to 146 are aligned with the upper end of the drawing and the lower end of the drawing of the gate wiring 43 and the dummy gate wirings 47 and 48, respectively, in the Y direction.
  • the local wirings 151 to 154 are formed in the same layer as the local wirings 51 to 53.
  • Local wiring 151, 152, 51 to 52 are arranged at equal pitches in the X direction.
  • the local wirings 153, 154, 53, 52 are arranged at equal pitches in the X direction.
  • the semiconductor integrated circuit device includes a plurality of cell row CRs each including a plurality of standard cells arranged side by side in the X direction.
  • the cell row CR includes an inverter cell C2 having a logical function and a terminal cell C11 arranged at the left end of the drawing of the cell row CR.
  • the terminal cell C11 is arranged adjacent to the left side of the drawing of the inverter cell C2 at the left end of the drawing of the cell row CR.
  • the inverter cell C2 extends in the X direction with an N-well region 1 which is a P-type transistor forming region and a P substrate region 2 which is an N-type transistor forming region, and is a nanosheet formed in the N-well region 1.
  • the terminal cell C11 extends in the X direction and is formed at the same position as the nanosheet 22a in the Y direction, and the terminal cell C11 is extended in the X direction and is formed at the same position as the nanosheet 23a in the Y direction.
  • the lower surface of the nanosheet 22a is exposed from the gate wiring 41, and the upper surface of the nanosheet 23a is exposed from the gate wiring 43.
  • the lower surface of the nanosheet 122a is exposed from the dummy gate wiring 143, and the upper surface of the nanosheet 123a is exposed from the dummy gate wiring 146.
  • the surfaces on the same side in the Y direction are exposed from the gate wiring 41 and the dummy gate wiring 143, respectively.
  • the surfaces of the nanosheets 23a and 123a arranged at the same position in the Y direction on the same side in the Y direction are exposed from the gate wiring 43 and the dummy gate wiring 146, respectively.
  • the surfaces of the nanosheets 22a and 23a facing each other are exposed from the gate wirings 41 and 43, respectively.
  • the surfaces of the nanosheets 122a and 123a facing each other are exposed from the dummy gate wirings 143 and 146, respectively.
  • the inverter cell C2 includes nanosheets 21a and 24a extending in the X direction and formed in the N-well region 1 and the P substrate region 2, respectively.
  • the terminal cell C11 extends in the X direction and includes nanosheets 121a and 124a formed at the same positions as the nanosheets 21a and 24a in the Y direction, respectively.
  • the gate wirings 41, 43 and the dummy gate wirings 143, 146 surround the outer circumferences of the nanosheets 21a, 24a, 121a, 124a in the Y direction and the Z direction, respectively.
  • the surface of the nanosheet 21a on the upper side of the drawing is exposed from the gate wiring 41.
  • the lower surface of the nanosheet 24a is exposed from the gate wiring 43.
  • the upper surface of the nanosheet 121a is exposed from the dummy gate wiring 143.
  • the lower surface of the nanosheet 124a is exposed from the dummy gate wiring 146.
  • the surfaces on the same side in the Y direction are exposed from the gate wiring 41 and the dummy gate wiring 143, respectively.
  • the surfaces of the nanosheets 24a and 124a arranged at the same position in the Y direction on the same side in the Y direction are exposed from the gate wiring 43 and the dummy gate wiring 146, respectively.
  • the upper end of the drawing of the nanosheet 121a is aligned with the upper end of the drawing of the nanosheet 21a in the Y direction.
  • the lower end of the drawing of the nanosheet 122a is aligned with the lower end of the drawing of the nanosheet 22a in the Y direction.
  • the upper end of the drawing of the nanosheet 123a is aligned with the upper end of the drawing of the nanosheet 23a in the Y direction.
  • the lower end of the drawing of the nanosheet 124a is aligned with the lower end of the drawing of the nanosheet 24a in the Y direction.
  • the nanosheets 121a to 124a are formed in the same layer as the nanosheets 21a to 24a.
  • the dummy pads 131a to 134a and 131b to 134b are formed in the same layer as the pads 31a to 34a and 31b to 34b.
  • the dummy gate wirings 141 to 146 are formed in the same layer as the gate wirings 41 and 43 and the dummy gate wirings 45 to 48.
  • the local wirings 151 to 154 are formed in the same layer as the local wirings 51 to 53.
  • the nanosheet, the dummy pad, the dummy gate wiring, and the local wiring in the terminal cell are regularly arranged.
  • the pad including the dummy pad, the gate wiring including the dummy gate wiring, and the local wiring are regularly arranged.
  • the dummy transistors DP11, DP12, DN11, and DN12 are arranged close to the dummy gate wirings 45 and 47 arranged at the boundary between the inverter cell C2 and the terminal cell C11. That is, the terminal cell includes a dummy transistor close to the dummy gate wiring arranged at the boundary between the terminal cell and the logic cell, so that the distance from the cell arranged at the end of the logic unit to the closest transistor is constant. Therefore, the performance predictability of the logic unit can be improved.
  • the cell width of the terminal cell C11 may be wider or narrower than the size shown in FIG.
  • the terminal cell C11 is provided with four dummy transistors DP11, DP12, DN11, and DN12, but the number of dummy transistors provided in the terminal cell C11 is not limited to four.
  • the number of dummy gate wirings provided in the terminal cell C11 is not limited to eight.
  • the terminal cell C11 is provided with four local wirings 151 to 154, but the local wiring provided in the terminal cell C11 is not limited to four.
  • three or more nanosheet FETs may be provided for one gate wiring (including the dummy gate wiring).
  • the nanosheet of the terminal cell is formed at the same position in the Y direction as the nanosheet of the logic cell.
  • the lower surface of the nanosheet of the logic cell is exposed from the gate wiring
  • the lower surface of the nanosheet of the terminal cell is exposed from the dummy gate wiring
  • the upper surface of the nanosheet of the logic cell is exposed from the drawing. Is exposed from the gate wiring, the upper surface of the drawing of the terminal cell nanosheet may be exposed from the dummy gate wiring.
  • FIG. 9 is a diagram showing a layout structure of a logical cell according to a modified example of the first embodiment
  • FIG. 10 is a diagram showing a layout structure of a terminal cell according to a modified example of the first embodiment.
  • FIG. 9A is a plan view showing the layout structure of the standard cell C4
  • FIG. 9B shows a cross-sectional view of Y6-Y6'of FIG. 9A.
  • 10 (a) is a plan view showing the layout structure of the terminal cell C12
  • FIG. 10 (b) is a cross-sectional view of Y7a-Y7a'of FIG. 10 (a)
  • FIG. 10 (c) is FIG. 10 (c).
  • a cross-sectional view of Y7b-Y7b'in a) is shown.
  • nanosheets 22c, 22d, 23c, 23d extending in the X and Y directions are formed in the standard cell C4.
  • the nanosheets 22c, 22d, 23c, and 23d overlap the gate wirings 41 to 44 in a plan view, respectively.
  • the nanosheets 22c, 22d, 23c, and 23d form the channel portions of the transistors P5, P6, N5, and N6, respectively.
  • Pads 32d to 32f doped with a P-type semiconductor are formed on the left side of the drawing of the nanosheet 22c, between the nanosheets 22c and 22d, and on the right side of the drawing of the nanosheet 22d, respectively.
  • Pads 33d to 33f doped with an N-type semiconductor are formed on the left side of the drawing of the nanosheet 23c, between the nanosheets 23c and 23d, and on the right side of the drawing of the nanosheet 23d, respectively.
  • Pads 32d and 32e constitute a node of transistor P5.
  • the pads 32e and 32f form a node of the transistor P6.
  • the pads 33d and 33e form a node of the transistor N5.
  • the pads 33e and 33f form a node of the transistor N6.
  • the gate wiring 41 serves as the gate of the transistor P5, the gate wiring 42 serves as the gate of the transistor P6, the gate wiring 43 serves as the gate of the transistor N5, and the gate wiring 44 serves as the gate of the transistor N6.
  • exposed portions are formed on the outer circumferences of the nanosheets 22c, 22d, 23c, and 23d in the Y direction and the Z direction, respectively.
  • FIG. 9A exposed portions are formed on the lower side of the drawings of the nanosheets 22c and 22d.
  • An exposed portion is formed on the upper side of the drawings of the nanosheets 23c and 23d. That is, in the standard cell C4, the surfaces of the nanosheets 22c and 22d on the same side (the surface on the upper side in the drawing in FIG. 9A) are exposed from the gate wiring.
  • the same side surface is exposed from the gate wiring.
  • the upper surfaces of the nanosheets 22c and 22d are covered with the gate wirings 41 and 42, respectively, and the lower surfaces of the nanosheets 23c and 23d are the gate wirings 43, respectively. Each is covered by 44. That is, in the nanosheets 22c and 22d, the upper surface of the drawing is not exposed from the gate wiring, and in the nanosheets 23c and 23d, the lower surface of the drawing is not exposed from the gate wiring.
  • the standard cell C4 Based on the layout structure of the standard cell C4, by forming vias and wiring (local wiring, metal wiring) for connecting transistors, a standard cell that realizes a logical function is formed.
  • the standard cell C4 whose logical function is realized by forming vias and wiring may be referred to as a standard cell C4 having a logical function.
  • nanosheets 122c and 123c extending in the X and Y directions are formed in the terminal cell C12.
  • the nanosheets 122c and 123c overlap with the dummy gate wirings 143 and 146 in a plan view, respectively.
  • the nanosheets 122c and 123c form the channel portions of the dummy transistors DP13 and DN13, respectively.
  • Dummy pads 132c and 132d doped with a P-type semiconductor are formed on the left side of the drawing and the right side of the drawing of the nanosheet 122c, respectively.
  • Dummy pads 133c and 133d doped with an N-type semiconductor are formed on the left side of the drawing and the right side of the drawing of the nanosheet 123c, respectively.
  • Dummy pads 132c and 132d constitute the node of the dummy transistor DP13.
  • the dummy pads 133c and 133d form a node of the dummy transistor DN13.
  • the dummy gate wiring 143 serves as the gate of the dummy transistor DP13, and the dummy gate wiring 146 serves as the gate of the dummy transistor DN13.
  • local wirings 155 to 158 extending in the Y direction are formed on the upper layers of the dummy pads 132c, 132d, 133c, 133d.
  • the local wirings 155 to 158 are connected to the dummy pads 132c, 132d, 133c, and 133d, respectively.
  • exposed portions are formed on the outer circumferences of the nanosheets 122c and 123c in the Y direction and the Z direction, respectively.
  • an exposed portion is formed on the lower side of the drawing of the nanosheet 122c.
  • An exposed portion is formed on the upper side of the drawing of the nanosheet 123c. That is, in the terminal cell C12, the surface of the nanosheet 122c on the same side as the nanosheets 22c and 22d of the standard cell C4 having a logical function (the surface on the lower side of the drawing in FIG. 10A) is exposed from the dummy gate wiring 143. ing.
  • the surface on the same side as the nanosheets 23c and 23d of the standard cell C4 having a logical function is exposed from the dummy gate wiring 146.
  • the side surface of the nanosheet 122c on the upper side of the drawing is covered with the dummy gate wiring 143.
  • the lower side surface of the nanosheet 123c is covered with the dummy gate wiring 146. That is, the side surface of the nanosheet 122c on the same side as the nanosheets 22c and 22d (the upper surface in the drawings in FIGS. 9A and 10A) is not exposed from the dummy gate wiring 143.
  • the side surface of the nanosheet 123c on the same side as the nanosheets 23c and 23d (the lower surface in the drawings in FIGS. 9A and 10A) is not exposed from the dummy gate wiring 146.
  • the upper surfaces of the nanosheets 22c and 22d are not exposed from the gate wirings 41 and 42, respectively, and the lower surfaces of the drawings are not exposed from the gate wirings 41 and 42, respectively. Exposed, but not limited to this.
  • the upper surface of the drawing may be exposed from the gate wirings 41 and 42, respectively, and the lower surface of the drawing may not be exposed from the gate wirings 41 and 42, respectively.
  • the terminal cell C12 of FIG. 10A the upper surface of the nanosheet 122c is exposed from the dummy gate wiring 143, and the lower surface of the drawing is not exposed from the dummy gate wiring 143.
  • the upper surface of the drawing is exposed from the gate wirings 43 and 44, respectively, and the lower surface of the drawing is not exposed from the gate wirings 43 and 44, respectively, but the present invention is not limited to this.
  • the upper surface of the drawing may not be exposed from the gate wirings 43 and 44, respectively, and the lower surface of the drawing may be exposed from the gate wirings 43 and 44, respectively.
  • the terminal cell C12 of FIG. 10A the upper surface of the nanosheet 123c is not exposed from the dummy gate wiring 146, and the lower surface of the drawing is exposed from the dummy gate wiring 146.
  • FIG. 11 is a plan view showing the layout structure of the semiconductor integrated circuit device according to the second embodiment
  • FIG. 11 is a cross-sectional view showing the layout structure of the semiconductor integrated circuit device according to the second embodiment.
  • FIG. 11 is an enlarged view of a W2 portion of FIG. 12 (a) shows a cross-sectional view of Y8-Y8'of FIG. 11, and
  • FIG. 12 (b) shows a cross-sectional view of Y9-Y9' of FIG.
  • the terminal cell C21 is arranged in the cell row CRT in the uppermost row. Further, the terminal cell C21 is arranged adjacent to the upper side of the drawing of the inverter cell C2.
  • the terminal cell C21 is formed with a P substrate region 201 extending in the X direction from the center of the cell to the upper side of the drawing. From the center of the cell to the lower side of the drawing, an N-well region 202 extending in the X direction is formed.
  • power supply wirings 211 and 212 extending in the X direction are formed at both ends in the Y direction. Both the power supply wirings 211 and 212 are embedded power supply wirings (BPR) formed in the embedded wiring layer.
  • the power supply wiring 211 is formed in the P board region 201 and supplies the power supply voltage VSS.
  • the power supply wiring 212 is formed in the N-well region 202 and supplies the power supply voltage VDD.
  • Nanosheets 221a to 224a and 221b to 224b spreading in the X and Y directions are formed in the terminal cell C21.
  • the nanosheets 221a and 222a overlap with the dummy gate wiring 242 in a plan view.
  • the nanosheets 221b and 222b overlap with the dummy gate wiring 243 in a plan view.
  • the nanosheets 223a and 224a overlap the dummy gate wiring 246 in a plan view.
  • the nanosheets 223b and 224b overlap the dummy gate wiring 247 in a plan view.
  • the nanosheets 221a, 221b, 222a, and 222b form channel portions of the dummy transistors DN21, DN22, DN23, and DN24, respectively.
  • the nanosheets 223a, 223b, 224a, and 224b form channel portions of the dummy transistors DP21, DP22, DP23, and DP24, respectively.
  • 231a to 231c and 232a to 232c are formed, respectively.
  • the dummy pads 231a and 231b form a node of the dummy transistor DN21.
  • the dummy pads 231b and 231c form a node of the dummy transistor DN22.
  • the dummy pads 232a and 232b form a node of the dummy transistor DN23.
  • the dummy pads 232b and 232c form a node of the dummy transistor DN24.
  • -233c and 234a-234c are formed, respectively.
  • the dummy pads 233a and 233b form a node of the dummy transistor DP21.
  • the dummy pads 233b and 233c form a node of the dummy transistor DP22.
  • the dummy pads 234a and 234b form a node of the dummy transistor DP23.
  • the dummy pads 234b and 234c form a node of the dummy transistor DP24.
  • Dummy gate wirings 241 to 248 extending in the Y direction and the Z direction are formed in the terminal cell C21.
  • the dummy gate wirings 241,245 are formed at the cell boundary between the terminal cell C21 and the cells arranged adjacent to each other on the left side of the drawing of the terminal cell C21.
  • the dummy gate wirings 244 and 248 are formed at the cell boundary between the terminal cell C21 and the cells arranged adjacent to each other on the right side of the drawing of the terminal cell C21.
  • the dummy gate wiring 242 serves as a gate for the dummy transistors DN21 and DN23, and the dummy gate wiring 243 serves as a gate for the dummy transistors DN22 and DN24.
  • the dummy gate wiring 246 serves as a gate for the dummy transistors DP21 and DP23, and the dummy gate wiring 247 serves as a gate for the dummy transistors DP22 and DP24.
  • Local wirings 251 to 256 extending in the Y direction are formed on the upper layers of the dummy pads 231a to 234a, 231b to 234b, and 231c to 234c.
  • the local wiring 251 is connected to the dummy pads 231a and 232a.
  • the local wiring 252 is connected to the dummy pads 231b and 232b.
  • the local wiring 253 is connected to the dummy pads 231c and 232c.
  • the local wiring 254 is connected to the dummy pads 233a and 234a.
  • the local wiring 255 is connected to the dummy pads 233b and 234b.
  • the local wiring 256 is connected to the dummy pads 233c and 234c.
  • exposed portions are formed on the outer circumferences of the nanosheets 221b to 224b in the Y direction and the Z direction, respectively.
  • the side surface of the nanosheet 221b on the left side of the drawing is not covered with the dummy gate wiring 243, and the side surface of the nanosheet 222b on the right side of the drawing is not covered with the dummy gate wiring 243.
  • the side surface of the nanosheet 223b on the left side of the drawing is not covered with the dummy gate wiring 247, and the side surface of the nanosheet 224b on the right side of the drawing is not covered with the dummy gate wiring 247.
  • each of the nanosheets 221b and 223b has an exposed portion formed on the left side of the drawing (upper side of the drawing in FIG. 11).
  • the nanosheets 222b and 224b have an exposed portion formed on the right side of the drawing (lower side of the drawing in FIG. 11).
  • the nanosheets 221a and 223a have exposed portions formed on the upper side of the drawings, respectively.
  • Each of the nanosheets 222a and 224a has an exposed portion formed on the lower side of the drawing.
  • the surfaces of the inverter cell C2 facing the nanosheets 21a are exposed from the dummy gate wirings 246 and 247, respectively.
  • the nanosheets 221a to 224a and 221b to 224b are formed in the same layer as the nanosheets 21a to 24a.
  • the nanosheets 221a to 224a are formed at the same positions in the X direction as the nanosheets 21a to 24a.
  • the dummy pads 231a to 234a, 231b to 234b, and 231c to 234c are formed in the same layer as the pads 31a to 34a and 31b to 34b.
  • the dummy pads 231a to 231c are formed at the same position in the Y direction and are arranged at equal pitches in the X direction.
  • the dummy pads 232a to 232c are formed at the same positions in the Y direction and are arranged at equal pitches in the X direction.
  • the dummy pads 233a to 233c are formed at the same position in the Y direction and are arranged at equal pitches in the X direction.
  • the dummy pads 234a to 234c are formed at the same positions in the Y direction and are arranged at equal pitches in the X direction.
  • the dummy pads 231a to 234a are formed at the same positions as the pads 31a to 34a in the X direction.
  • the dummy pads 231b to 234b are formed at the same positions as the pads 31b to 34b in the X direction.
  • the dummy gate wirings 241 to 248 are formed in the same layer as the gate wirings 41 and 43 and the dummy gate wirings 45 to 48.
  • the dummy gate wirings 241 to 244 are formed at the same position in the Y direction and are arranged at equal pitches in the X direction.
  • the dummy gate wirings 245 to 248 are formed at the same position in the Y direction and are arranged at equal pitches in the X direction.
  • the upper end of the drawing and the lower end of the drawing of the dummy gate wirings 241 to 244 are aligned in the Y direction, respectively.
  • the upper end of the drawing and the lower end of the drawing of the dummy gate wirings 245 to 248 are aligned in the Y direction, respectively.
  • the dummy gate wirings 241,245 are formed at the same positions as the dummy gate wirings 45 and 47 in the X direction.
  • the dummy gate wirings 242 and 246 are formed at the same positions as the gate wirings 41 and 43 in the X direction.
  • the dummy gate wirings 243 and 247 are formed at the same positions as the dummy gate wirings 46 and 48 in the X direction.
  • the local wirings 251 to 256 are formed in the same layer as the local wirings 51 to 53.
  • the local wirings 251 to 253 are formed at the same position in the Y direction and are arranged at equal pitches in the X direction.
  • the local wirings 254 to 256 are formed at the same positions in the Y direction and are arranged at equal pitches in the X direction.
  • the local wirings 251,254 are formed at the same positions as the local wirings 51 and 53 in the X direction.
  • the local wirings 252 and 255 are formed at the same positions as the local wiring 52 in the X direction.
  • the semiconductor integrated circuit device includes a plurality of cell row CRs each including a plurality of standard cells arranged side by side in the X direction.
  • the cell row CRC includes an inverter cell C2 having a logical function
  • the cell row CRT in the uppermost row includes a terminal cell C21 having no logical function.
  • the terminal cell C21 is arranged adjacent to the upper side of the drawing of the inverter cell C2.
  • the inverter cell C2 extends in the X direction with an N-well region 202, which is a region for forming a P-type transistor, and a P-board region 201, which is a region for forming an N-type transistor, and is formed in the N-well region 202.
  • Nanosheet 21a extending in the X direction, forming in the P substrate region 201 and at the same position as the nanosheet 21a in the X direction, and extending in the Y direction, Y of the nanosheet 21a. It includes a gate wiring 41 that surrounds the outer periphery in the direction and the Z direction, and a gate wiring 43 that extends in the Y direction and surrounds the outer periphery of the nanosheet 24a in the Y direction and the Z direction.
  • the terminal cell C21 extends in the X direction, is formed at the same position as the nanosheet 21a in the Y direction, and extends in the Y direction with the nanosheet 224a formed adjacent to the nanosheet 21a in the Y direction, and is a nanosheet.
  • a dummy gate wiring 246 that surrounds the outer periphery of the 224a in the Y direction and the Z direction is provided.
  • the surface of the nanosheet 21a on the upper side of the drawing is exposed from the gate wiring 41.
  • the lower surface of the nanosheet 24a is exposed from the gate wiring 43.
  • the lower surface of the nanosheet 224a is exposed from the dummy gate wiring 246.
  • the surfaces of the nanosheets 21a and 244a arranged adjacent to each other in the Y direction are exposed from the gate wiring 41 and the dummy gate wiring 246, respectively. As a result, it is possible to suppress manufacturing variations in the semiconductor integrated circuit device, improve the yield, and improve the reliability.
  • the nanosheets 21a and 224a are formed adjacent to each other in the Y direction. As a result, it is not necessary to overlap the gate wiring including the dummy gate wiring between the nanosheets 21a and 224a, so that the area of the semiconductor integrated circuit device can be reduced.
  • the surfaces of the nanosheets 222a and 223a facing each other are exposed from the dummy gate wirings 242 and 246, respectively.
  • the overlap of the gate wiring (dummy gate wiring) between the nanosheets 222a and 223a becomes unnecessary, so that the area of the semiconductor integrated circuit device can be reduced.
  • the nanosheets 221a to 224a and 221b to 224b are formed in the same layer as the nanosheets 21a to 24a.
  • the dummy pads 231a to 234a, 231b to 234b, and 231c to 234c are formed in the same layer as the pads 31a to 34a and 31b to 34b.
  • the dummy gate wirings 241 to 248 are formed in the same layer as the gate wirings 41 and 43 and the dummy gate wirings 45 to 48.
  • the local wirings 251 to 256 are formed in the same layer as the local wirings 51 to 53.
  • the nanosheet, the dummy pad, the dummy gate wiring, and the local wiring in the terminal cell are regularly arranged.
  • the pad including the dummy pad, the gate wiring including the dummy gate wiring, and the local wiring are regularly arranged.
  • the nanosheets 221a to 224a are formed at the same positions in the X direction as the nanosheets 21a to 24a.
  • the dummy pads 231a to 234a are formed at the same positions as the pads 31a to 34a in the X direction, and the dummy pads 231b to 234b are formed at the same positions as the pads 31b to 34b in the X direction.
  • the dummy gate wirings 241, and 245 are formed at the same positions as the dummy gate wirings 45 and 47 in the X direction, and the dummy gate wirings 242 and 246 are formed at the same positions as the gate wirings 41 and 43 in the X direction.
  • the dummy gate wirings 243 and 247 are formed at the same positions as the dummy gate wirings 46 and 48 in the X direction.
  • the local wirings 251,254 are formed at the same positions in the X direction as the local wirings 51 and 53, and the local wirings 252 and 255 are formed at the same positions as the local wirings 52 in the X direction. That is, in the terminal cell C21, nanosheets, dummy pads, dummy gate wiring, and local wiring are formed over the entire cell width. As a result, it is possible to suppress variations in the finished shape of the layout pattern of the cells arranged inside the terminal cells, suppress manufacturing variations in the semiconductor integrated circuit device, improve the yield, and improve the reliability. ..
  • the cell width of the terminal cell C21 may be wider or narrower than the size shown in FIG.
  • terminal cell C21 is provided with eight dummy transistors DP21 to DP24 and DN21 to DN24, the number of dummy transistors provided in the terminal cell C21 is not limited to eight.
  • the number of dummy gate wirings provided in the terminal cell C21 is not limited to eight.
  • the terminal cell C21 is provided with six local wirings 251 to 256, but the number of local wirings provided in the terminal cell C21 is not limited to six.
  • the terminal cells C21 may be arranged in place of the standard cells C11a and C11c of the cell row CRT in the uppermost row, or the terminal cells C11 and C11b may be arranged in place of the standard cells C11 and C11b in the cell row CRB in the lowermost row.
  • the terminal cell C21a in which the cell C21 is inverted in the Y direction may be arranged.
  • FIG. 13 is a plan view showing variations in the layout structure of the terminal cells according to the second embodiment. Specifically, FIG. 13A is a plan view showing the layout structure of the terminal cell C22, and FIG. 13B is a plan view showing the layout structure of the terminal cell C23.
  • the terminal cell C22 has half the cell size in the Y direction as compared with the terminal cell C21, and the dummy transistors DN21 to DN24, DP21, and DP22 are not formed.
  • the P board region 201, the power supply wiring 211, the nanosheets 221a to 221b, 222a to 222b, 223a to 223b, the dummy pads 231a to 231c, 232a to 232c, 233a to 233c, and the dummy gate wiring 241 ⁇ 244 and local wirings 251 to 253 are not formed.
  • the terminal cell C22 instead of the terminal cell C21, the same effect as that of the terminal cell C21 can be obtained. Further, since the terminal cell C22 has a smaller cell size in the Y direction than the terminal cell C21, the area of the semiconductor integrated circuit can be reduced.
  • the terminal cell C23 is the terminal cell C22 arranged inverted in the Y direction, and the dummy transistor DP23 is omitted. Specifically, the nanosheet 224a, the dummy pad 234a, and the local wiring 254 are not formed in the terminal cell C23.
  • terminal cell C23 instead of the terminal cell C11 at the left end of the drawing of the cell row CRB in the bottom row, the same effect as that of the terminal cell C21 (terminal cell C11) can be obtained. Further, since the terminal cell C23 has a smaller cell size in the Y direction than the terminal cell C21, the area of the semiconductor integrated circuit can be reduced.
  • the terminal cells C22 may be arranged in place of the standard cells C11a and C11c of the cell row CRT in the uppermost row, or the terminal cells C11 and C11b may be arranged in place of the standard cells C11 and C11b in the cell row CRB in the lowermost row.
  • a cell C22 inverted in the Y direction may be arranged.
  • FIG. 14 is a plan view showing variations in the layout structure of the terminal cells according to the second embodiment. Specifically, FIG. 14A shows a plan view of the terminal cell C24, FIG. 14B shows a plan view of the terminal cell C25, and FIG. 14C shows a plan view of the terminal cell C26.
  • terminal cell C21 two nanosheet FETs are provided for one dummy gate wiring, but in the terminal cells C24 to C26, one nanosheet is provided for one dummy gate wiring.
  • nanosheets 222c, 222d, 223c, and 223d extending in the X and Y directions are formed in the terminal cell C24.
  • the nanosheets 222c, 222d, 223c, and 223d overlap the dummy gate wirings 242, 243, 246, and 247, respectively, in a plan view.
  • the nanosheets 222c, 222d, 223c, and 223d form channel portions of dummy transistors DN25, DN26, DP25, and DP26, respectively.
  • Dummy pads 232d to 232f doped with an N-type semiconductor are formed on the left side of the drawing of the nanosheet 222c, between the nanosheets 222c and 222d, and on the right side of the drawing of the nanosheet 222d, respectively.
  • Dummy pads 233d to 233f doped with a P-type semiconductor are formed on the left side of the drawing of the nanosheet 223c, between the nanosheets 223c and 223d, and on the right side of the drawing of the nanosheet 223d, respectively.
  • Dummy pads 232d and 232e form the node of the dummy transistor DN25.
  • the dummy pads 232e and 232f form a node of the dummy transistor DN26.
  • the dummy pads 233d and 233e form a node of the dummy transistor DP25.
  • the dummy pads 233e and 233f form a node of the dummy transistor DP26.
  • the dummy gate wiring 242 serves as the gate of the dummy transistor DN25, and the dummy gate wiring 243 serves as the gate of the dummy transistor DN26.
  • the dummy gate wiring 246 serves as the gate of the dummy transistor DP25, and the dummy gate wiring 247 serves as the gate of the dummy transistor DP26.
  • the local wirings 251 to 256 are connected to the dummy pads 232d to 232f and 233d to 233f, respectively.
  • exposed portions are formed on the outer circumferences of the nanosheets 222c, 222d, 223c, and 223d in the Y direction and the Z direction, respectively. Specifically, exposed portions are formed on the lower side of the drawings of the nanosheets 222c and 222d. An exposed portion is formed on the upper side of the drawings of the nanosheets 223c and 223d.
  • the surfaces of the nanosheets 222c and 223c facing each other are exposed from the dummy gate wirings 242 and 246, respectively.
  • the surfaces of the nanosheets 222d and 223d facing each other are exposed from the dummy gate wirings 243 and 247, respectively.
  • the side surfaces of the nanosheets 223c and 223d on the lower side of the drawing are covered with dummy gate wirings 246 and 247, respectively. That is, the sides of the standard cell C4 nanosheets 222c and 222d and the terminal cell C24 nanosheets 22c and 22d facing each other are not exposed from the gate wiring including the dummy gate wiring. As a result, it is possible to suppress manufacturing variations in the semiconductor integrated circuit device, improve the yield, and improve the reliability.
  • the terminal cell C25 has half the cell size in the Y direction as compared with the terminal cell C24, and the dummy transistors DN25 and DN26 are not formed.
  • the P board region 201, the power supply wiring 211, the nanosheet 222c, 222d, the dummy pads 232d to 232f, the dummy gate wirings 241 to 244, and the local wirings 251 to 253 are not formed in the terminal cell C25.
  • the terminal cell C26 has half the cell size in the Y direction as compared with the terminal cell C25, and the exposed portions are exposed on the outer circumferences of the nanosheets 223c and 223d in the Y direction and the Z direction. Not formed. That is, the outer circumferences of the nanosheets 223c and 223d in the Y direction and the Z direction are surrounded by dummy gate wirings 245 to 248, respectively.
  • any one of the terminal cells C24 to 26 may be inverted in the Y direction. Further, any one of the terminal cells C24 to C26 may be arranged instead of the terminal cells C11a and C11c of the cell row CRT in the uppermost row, or the terminal cells C11 and C11b of the cell row CRB in the lowermost row may be replaced. Therefore, any one of the terminal cells C24 to C26 may be inverted in the Y direction and arranged.
  • each terminal cell is arranged adjacent to the inverter cell C2, but the present invention is not limited to this, and each terminal cell may be arranged adjacent to other standard cells.
  • the number of nanosheets contained in one nanosheet FET is not limited to three, and may be two or less or four or more.
  • the cross-sectional shape of the nanosheet is rectangular, but the present invention is not limited to this. For example, it may be square, circular, oval, or the like.
  • the circuit block is rectangular in FIG. 1, but the present invention is not limited to this. Further, the number of cell sequence CRs arranged in the circuit block is not limited to six.
  • the present disclosure can be applied to a semiconductor integrated circuit device provided with a standard cell using a fork sheet transistor, it is possible to suppress manufacturing variations in the semiconductor integrated circuit device, improve the yield, and improve the reliability. ..
  • Termination cell 1,101,202 N-well area 2,102,201 P board area 11,21,111,112,211,211 Power supply wiring 21a ⁇ 24a, 21b ⁇ 24b, 22c, 22d, 23c, 23d, 121a ⁇ 124a, 122c, 123c, 221a ⁇ 224a, 221b ⁇ 224b, 222c, 222d, 223c, 223d Nanosheets 31a ⁇ 34a, 31b ⁇ 34b, 31c ⁇ 34c , 32d-32f, 33d-33f Pads 131a-134a, 131b-134b, 132c, 132d, 133c, 133d, 231a-234a, 231b-234b, 231c-234c, 232d-232f, 233d-233f Dummy Pads 41-44 Gates Wiring 45-48, 141-

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Abstract

終端セル（Ｃ１１）は、Ｙ方向においてナノシート（２２ａ，２３ａ）と同じ位置にそれぞれ形成されたナノシート（１２２ａ，１２３ａ）と、ナノシート（１２２ａ，１２３）のＹ方向における外周をそれぞれ囲うダミーゲート配線（１４３，１４６）とを備える。ナノシート（２２ａ，１２２ａ）は、Ｙ方向における一方の側の面が、ゲート配線（４１）およびダミーゲート配線（１４２）からそれぞれ露出している。ナノシート（２３ａ，１２３ａ）は、Ｙ方向における一方の側の面が、ゲート配線（４３）およびダミーゲート配線（１４６）からそれぞれ露出している。

Description

半導体集積回路装置
　本開示は、ナノシートＦＥＴ（Field Effect Transistor）を含むスタンダードセル（以下、適宜、単にセルともいう）を備えた半導体集積回路装置に関するものである。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。立体構造トランジスタの１つとしてナノシートＦＥＴ（ナノワイヤＦＥＴ）が注目されている。
　ナノシートＦＥＴのうち、ゲート電極をフォーク形状としたフォークシート(fork sheet)トランジスタが提唱されている。非特許文献１には、フォークシートトランジスタを用いたＳＲＡＭメモリセルのレイアウトが開示されており、半導体集積回路装置（半導体記憶装置）の小面積化を実現している
P. Weckx et al., "Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm", 2017 IEEE International Electron Devices Meeting (IEDM), December 2017, IEDM17-505～508
　本明細書では、ゲート電極をフォーク形状としたナノシートＦＥＴを、従来技術にならってフォークシートトランジスタと呼称する。
　ここで、スタンダードセルには、例えば、ＮＡＮＤゲート、ＮＯＲゲート等の論理機能を有するセル（以下、適宜、論理セルという）の他に、論理機能を有さないセルが含まれる。論理機能を有さないセルとして、「終端セル」が挙げられる。「終端セル」とは、回路ブロックの論理機能に寄与せず、回路ブロックを終端させるために用いられるセルのことをいう。終端セルを配置することによって、終端セルより内側にあるセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　これまで、フォークシートトランジスタを用いた終端セルの構造や、フォークシートトランジスタを用いた終端セルを含む半導体集積回路装置のレイアウトに関して、具体的な検討はまだなされていない。
　本開示は、フォークシートトランジスタを用いた終端セルを含む半導体集積回路装置のレイアウトを提供するものである。
　本開示の第１態様では、第１方向に並べて配置された複数のスタンダードセルをそれぞれ備える複数のセル列を備え、複数のセル列の１つである第１セル列は、論理機能を有する第１スタンダードセルと、第１セル列の両端の少なくとも一方に配置され、論理機能を有さない第２スタンダードセルとを備える。第１スタンダードセルは、第１導電型のトランジスタの形成領域である第１領域と、第１導電型と異なる第２導電型のトランジスタの形成領域であって、第１方向と垂直をなす第２方向において第１領域と隣り合う第２領域と、第１方向に延びており、第１領域に形成されている第１ナノシートと、第１方向に延びており、第２領域に形成されている第２ナノシートと、第２方向に延びており、第１ナノシートの第２方向、ならびに、第１および第２方向と垂直をなす第３方向における外周を囲う第１ゲート配線と、第２方向に延びており、第２ナノシートの第２および第３方向における外周を囲う第２ゲート配線とを備える。第２スタンダードセルは、第１方向に延びており、第２方向において第１ナノシートと同じ位置に形成されている第３ナノシートと、第１方向に延びており、第２方向において第２ナノシートと同じ位置に形成されている第４ナノシートと、第２方向に延びており、第３ナノシートの第２および第３方向における外周を囲う第１ダミーゲート配線と、第２方向に延びており、第４ナノシートの第２および第３方向における外周を囲う第２ダミーゲート配線とを備える。第１ナノシートは、第２方向における一方の側である第１側の面が、第１ゲート配線から露出している。第２ナノシートは、第２方向における一方の側である第２側の面が、第２ゲート配線から露出している。第３ナノシートは、第２方向における第１側の面が、第１ダミーゲート配線から露出している。第４ナノシートは、第２方向における第２側の面が、第２ダミーゲート配線から露出している。
　この態様によると、論理機能を有さない第２スタンダードセルは、論理機能を有する第１スタンダードセルが配置された第１セル列の両端の少なくとも一方に配置される。第１スタンダードセルは、第１および第２ナノシートと、第１および第２ナノシートの第２方向における外周をそれぞれ囲う第１および第２ゲート配線とを備える。第２スタンダードセルは、第３および第４ナノシートと、第３および第４ナノシートの第２方向における外周をそれぞれ囲う第３および第４ゲート配線とを備える。第１および第３ナノシートは、第２方向における一方の側である第１側の面が、第１ゲート配線および第１ダミーゲート配線からそれぞれ露出している。第２および第４ナノシートは、第２方向における一方の側である第２側の面が、第２ゲート配線および第２ダミーゲート配線からそれぞれ露出している。すなわち、第１および第３ナノシートは、第２方向における同じ側の面が露出しており、第２および第４ナノシートは、第２方向における同じ側の面が露出している。これにより、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　本開示の第２態様では、第１方向に並べて配置された複数のスタンダードセルをそれぞれ備え、第１方向と垂直をなす第２方向に並べて配置された複数のセル列を備え、複数のセル列は、論理機能を有する第１スタンダードセルを含む第１セル列と、複数のセル列において、第２方向両端のいずれか一方に配置され、論理機能を有さない第２スタンダードセルを含む第２セル列とを含む。第１スタンダードセルは、第１導電型のトランジスタの形成領域である第１領域と、第１導電型と異なる第２導電型のトランジスタの形成領域であって、第２方向において第１領域と隣り合う第２領域と、第１方向に延びており、第１領域に形成されている第１ナノシートと、第１方向に延びており、第２領域に形成され、かつ、第１方向において第１ナノシートと同じ位置に形成されている第２ナノシートと、第２方向に延びており、第１ナノシートの第２および第３方向における外周を囲う第１ゲート配線と、第２方向に延びており、第２ナノシートの第２および第３方向における外周を囲う第２ゲート配線とを備える。第２スタンダードセルは、第１方向に延びており、第１方向において第１ナノシートと同じ位置に形成され、かつ、第１ナノシートと第２方向に隣接して形成されている第３ナノシートと、第２方向に延びており、第３ナノシートの第２および第３方向における外周を囲う第１ダミーゲート配線とを備える。第１ナノシートは、第２方向における一方の側である第１側の面が、第１ゲート配線から露出している。第２ナノシートは、第２方向における一方の側である第２側の面が、第２ゲート配線から露出している。第１および第３ナノシートは、互いに対向する側の面が、第１ゲート配線および第１ダミーゲート配線からそれぞれ露出している、または、第１および第３ナノシートは、互いに対向する側の面が、第１ゲート配線および第１ダミーゲート配線からそれぞれ露出していない。
　この態様によると、論理機能を有さない第２スタンダードセルは、論理機能を有する第１スタンダードセルを含むセル列を備える複数のセル列において、第２方向両端のいずれか一方のセル列に配置される。第１スタンダードセルは、第１ナノシートと、第１方向において第１ナノシートと同じ位置に形成された第２ナノシートと、第１および第２ナノシートの外周をそれぞれ囲う第１および第２ゲート配線とを備える。第２スタンダードセルは、第１方向において第１ナノシートと同じ位置に形成された第３ナノシートと、第３ナノシートの外周を囲う第１ダミーゲート配線とを備える。第１ナノシートは、第２方向における一方の側である第１側の面が、第１ゲート配線から露出している。第２ナノシートは、第２方向における一方の側である第２側の面が、第２ゲート配線から露出している。第１および第３ナノシートは、互いに対向する側の面が、前記第１ゲート配線および前記第１ダミーゲート配線からそれぞれ露出している、または、第１および第３ナノシートは、互いに対向する側の面が、第１ゲート配線および第１ダミーゲート配線からそれぞれ露出していない。すなわち、第３ナノシートは、第１ナノシートにおいて第１ナノシートと対向する側の面が第１ゲート配線に囲われていない場合には、第１ナノシートと対向する側の面が第１ダミーゲート配線に囲われない一方、第３ナノシートは、第１ナノシートにおいて第１ナノシートと対向する側の面が第１ゲート配線に囲われる場合には、第１ナノシートと対向する側の面が第１ダミーゲート配線に囲われる。これにより、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　本開示によると、フォークシートトランジスタを用いた終端セルを含む半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
スタンダードセルを用いた回路ブロックのレイアウト構造の例を示す平面図。 論理セルのレイアウト構造を示す平面図。 論理セルのレイアウト構造を示す断面図。 論理セルのレイアウト構造の具体例を示す平面図。 論理セルのレイアウト構造の具体例を示す断面図。 論理セルに構成されている回路図。 第１実施形態に係る半導体集積回路装置のレイアウト構造を示す平面図。 第１実施形態に係る終端セルのレイアウト構造を示す断面図。 第１実施形態の変形例に係る論理セルのレイアウト構造を示す図。 第１実施形態の変形例に係る終端セルのレイアウト構造を示す図。 第２実施形態に係る半導体集積回路装置のレイアウト構造を示す平面図。 第２実施形態に係る終端セルのレイアウト構造を示す断面図。 第２実施形態に係る終端セルのレイアウト構造のバリエーションを示す平面図。 第２実施形態に係る終端セルのレイアウト構造のバリエーションを示す平面図。 フォークシートＦＥＴの基本構造を示す図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノシートＦＥＴ（ナノワイヤＦＥＴ）のうち、ゲート電極をフォーク形状としたフォークシートトランジスタを備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。そして、半導体集積回路装置において、ナノシートＦＥＴの一部は、ゲート電極をフォーク形状としたフォークシートＦＥＴであるものとする。
　また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。また、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（第３方向に相当）としている。
　（フォークシートの構造）
　図１５はフォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’における断面図である。図１５の基本構造では、２つのトランジスタＴＲ１，ＴＲ２が、Ｙ方向において間隔Ｓを空けて並べて配置されている。トランジスタＴＲ１のゲートとなるゲート配線５３１と、トランジスタＴＲ２のゲートとなるゲート配線５３２は、ともにＹ方向に延びており、かつ、Ｘ方向において同じ位置に配置されている。
　トランジスタＴＲ１のチャネル領域となるチャネル部５２１と、トランジスタＴＲ２のチャネル領域となるチャネル部５２６は、ナノシートで構成されている。図１５では、チャネル部５２１，５２６はそれぞれ、平面視で重なる３枚のシート構造からなるナノシートによって構成されている。チャネル部５２１のＸ方向における両側に、トランジスタＴＲ１のソース領域またはドレイン領域となるパッド５２２ａ，５２２ｂが形成されている。チャネル部５２６のＸ方向における両側に、トランジスタＴＲ２のソース領域またはドレイン領域となるパッド５２７ａ，５２７ｂが形成されている。パッド５２２ａ，５２２ｂは、チャネル部５２１を構成するナノシートからのエピタキシャル成長によって、形成される。パッド５２７ａ，５２７ｂは、チャネル部５２６を構成するナノシートからのエピタキシャル成長によって、形成される。
　ゲート配線５３１は、ナノシートで構成されたチャネル部５２１のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２１を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ２の側の面が、ゲート配線５３１によって覆われておらず、ゲート配線５３１から露出している。すなわち、図１５（ｂ）の断面図では、ゲート配線５３１は、チャネル部５２１を構成するナノシートの図面右側は覆っておらず、図面上側、左側および下側を覆っている。ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の反対側に長さＯＬだけオーバーラップしている。
　ゲート配線５３２は、ナノシートで構成されたチャネル部５２６のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２６を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ１の側の面は、ゲート配線５３２によって覆われておらず、ゲート配線５３２から露出している。すなわち、図１５（ｂ）の断面図では、ゲート配線５３２は、チャネル部５２６を構成するナノシートの図面左側は覆っておらず、図面上側、右側および下側を覆っている。ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の反対側に長さＯＬだけオーバーラップしている。
　各ナノシートの幅（Ｙ方向におけるサイズ）をＷ、高さ（Ｚ方向のサイズ）をＨとすると、ゲート実効幅Ｗｅｆｆは、
　Ｗｅｆｆ＝２×Ｗ+Ｈ
となる。トランジスタＴＲ１，ＴＲ２のチャネル部５２１，５２６は３枚のナノシートによって構成されているので、トランジスタＴＲ１，ＴＲ２のゲート実効幅は、
　３×（２×Ｗ＋Ｈ）
となる。
　図１５の構造によると、ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の側にオーバーラップしていない。また、ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の側にオーバーラップしていない。これにより、トランジスタＴＲ１，ＴＲ２をより近づけることが可能になり、小面積化が実現できる。
　なお、トランジスタのチャネル部を構成するナノシートの枚数は、３枚に限られるものではない。すなわち、ナノシートは、１枚のシート構造からなるものであってよいし、平面視で重なる複数枚のシート構造からなるものであってもよい。また、図１５（ｂ）では、ナノシートの断面形状は長方形として図示しているが、これに限られるものではなく、ナノシートの断面形状は、例えば、正方形、円形、楕円形等であってもよい。
　また、半導体集積回路装置内には、フォークシートＦＥＴと、ゲート配線がナノシートの全周囲を囲んでいるナノシートＦＥＴとが、混在していてもかまわない。
　本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノシートおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
　また、以下の実施形態およびその変形例において、同様の部材等については、同じ符号を付して説明を省略することがある。
　（回路ブロックの構成）
　図１はスタンダードセルを用いた回路ブロックのレイアウト構造を示す平面図である。図１では、スタンダードセルに配置されている電源配線のみを示し、それ以外を省略して図示している。また、図１等の平面図においてセルを取り囲むように表示された実線は、セル枠（インバータセルＣ２等の外縁）を示す。
　図１のレイアウトでは、Ｘ方向に並ぶ複数のセルが、セル列ＣＲを構成している。複数のセル列ＣＲ（図１では、６列）が、Ｙ方向に並べて配置されている。各セルにはＹ方向両端に電源配線が形成されており、この電源配線を介して、各セルは外部から電源電位ＶＤＤ，ＶＳＳの供給を受ける。また、電源電位ＶＤＤ，ＶＳＳを供給する電源配線がセル列ごとにＹ方向に反転するように、セル全体がセル列ごとにＹ方向に反転して配置されている。
　図１の複数のセルには、論理機能を有するセル（例えば、インバータセルＣ２等）と、論理機能を有さない終端セル（例えば、終端セルＣ１１など）とが含まれる。
　本開示では、インバータセルＣ２のように、セルの中にＮＡＮＤゲート、ＮＯＲゲート等の論理機能を有するセルを、適宜「論理セル」という。
　また、本開示では、「終端セル」は、回路ブロックの論理機能に寄与せず、回路ブロックの終端に配置されるセルのことをいう。ここで、「回路ブロックの終端」とは、回路ブロックを構成するセル列の両端（ここではＸ方向における両端）、ならびに、回路ブロックの最上列および最下列（ここではＹ方向における両端のセル列）などである。すなわち、「終端セル」は、回路ブロックの終端である、セル列のＸ方向両端や、Ｙ方向両端のセル列などに配置される。終端セルを配置することによって、終端セルより内側にあるセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、本開示では、終端セルに、ダミーゲート配線が配置されている。ここで、「ダミーゲート配線」とは、トランジスタを形成しないゲート配線、および、トランジスタを形成するが、回路の論理機能に寄与しないトランジスタを形成するゲート配線のことをいう。
　また、本開示では、スタンダードセルに配置されるナノシートの外周には、露出部が形成されていることがある。ここで、「露出部」とは、ナノシートのＹ方向およびＺ方向の外周においてゲート配線（ダミーゲート配線を含む）に囲われておらず、ナノシートがゲート配線から露出している部分（ゲート配線に覆われていない部分）のことを指す。
　図１のレイアウトでは、回路ブロックの中央部（具体的には、図１の太い実線の内側）に論理部ＬＣが構成されている。論理部ＬＣは、論理機能を有する論理セルを含み、回路ブロックの回路機能を実現する。この論理部ＬＣを囲むように、回路ブロックの外辺に沿って終端セル部が形成されている。
　図１では、論理部ＬＣにインバータセルＣ２が配置され、終端セル部に終端セルＣ１１，Ｃ１１ａ～Ｃ１１ｃ，Ｃ２１，Ｃ２１ａ～Ｃ２１ｃが配置されている。終端セルＣ１１ａ，Ｃ１１ｂ，Ｃ１１ｃは、終端セルＣ１１を、Ｙ方向、Ｘ方向、Ｘ方向およびＹ方向に、それぞれ反転して配置したものである。終端セルＣ２１ａは、終端セルＣ２１をＹ方向に反転して配置したものである。
　回路ブロックの最上列のセル列ＣＲＴには、図面左端に終端セルＣ１１ａが配置され、図面右端に終端セルＣ１１ｃが配置され、終端セルＣ１１ａ，Ｃ１１ｃの間に複数の終端セルＣ２１がＸ方向に並んで配置されている。回路ブロックの最下列のセル列ＣＲＢには、図面左端に終端セルＣ１１、図面右端に終端セルＣ１１ｂが配置されており、終端セルＣ１１，Ｃ１１ｂの間に複数の終端セルＣ２１ａがＸ方向に並んで配置されている。
　セル列ＣＲＴ，ＣＲＢの間には、セル列ＣＲＣが配置されている。セル列ＣＲＣには、図面左端および図面右端に終端セルＣ１１，Ｃ１１ｂがそれぞれ配置されたセル列ＣＲＣと、図面左端および図面右端に終端セルＣ１１ａ，Ｃ１１ｃがそれぞれ配置されたセル列ＣＲＣとがＹ方向に交互に配置されている。
　したがって、図１では、論理部ＬＣの図面左端および図面右端に沿って、終端セルＣ１１と同様の構成を有する終端セルが配置され、論理部ＬＣの図面上端および図面下端に沿って、終端セルＣ２１と同様の構成を有する終端セルが配置される。
　（論理セルのレイアウト構造）
　図２は論理セルのレイアウト構造を示す平面図であり、図３は論理セルのレイアウト構造を示す断面図である。具体的に、図３は図２のＹ１－Ｙ１’の断面図を示す。
　図２に示すように、スタンダードセルＣ１には、図面中央から図面上側にかけてＸ方向に広がるＮウェル領域１と、図面中央から図面下側にかけてＸ方向に広がるＰ基板領域２が形成されている。
　また、Ｙ方向両端において、Ｘ方向に延びる電源配線１１，１２が形成されている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１は、Ｎウェル領域１に形成されており、電源電圧ＶＤＤを供給する。電源配線１２は、Ｐ基板領域２に形成されており、電源電圧ＶＳＳを供給する。
　スタンダードセルＣ１には、Ｘ方向およびＹ方向に広がるナノシート２１ａ～２４ａ，２１ｂ～２４ｂが形成されている。ナノシート２１ａ，２１ｂがＸ方向に並んで形成されている。ナノシート２２ａ，２２ｂがＸ方向に並んで形成されている。ナノシート２３ａ，２３ｂがＸ方向に並んで形成されている。ナノシート２４ａ，２４ｂがＸ方向に並んで形成されている。
　ナノシート２１ａ，２２ａは、ゲート配線４１と平面視で重なっている。ナノシート２１ｂ，２２ｂは、ゲート配線４２と平面視で重なっている。ナノシート２３ａ，２４ａは、ゲート配線４３と平面視で重なっている。ナノシート２３ｂ，２４ｂは、ゲート配線４４と平面視で重なっている。
　ナノシート２１ａ，２１ｂ，２２ａ，２２ｂがトランジスタＰ１～Ｐ４のチャネル部をそれぞれ構成する。ナノシート２３ａ，２３ｂ，２４ａ，２４ｂがトランジスタＮ１～Ｎ４のチャネル部をそれぞれ構成する。
　ナノシート２１ａの図面左側、ナノシート２１ａ，２１ｂの間、ナノシート２１ｂの図面右側、ナノシート２２ａの図面左側、ナノシート２２ａ，２２ｂの間、および、ナノシート２２ｂの図面右側に、Ｐ型半導体がドーピングされたパッド３１ａ～３１ｃ，３２ａ～３２ｃがそれぞれ形成されている。
　ナノシート２３ａの図面左側、ナノシート２３ａ，２３ｂの間、ナノシート２３ｂの図面右側、ナノシート２４ａの図面左側、ナノシート２４ａ，２４ｂの間、および、ナノシート２４ｂの図面右側に、Ｎ型半導体がドーピングされたパッド３３ａ～３３ｃ，３４ａ～３４ｃがそれぞれ形成されている。
　パッド３１ａ，３１ｂがトランジスタＰ１のノードを構成する。パッド３１ｂ，３１ｃがトランジスタＰ２のノードを構成する。パッド３２ａ，３２ｂがトランジスタＰ３のノードを構成する。パッド３２ｂ，３２ｃがトランジスタＰ４のノードを構成する。パッド３３ａ，３３ｂがトランジスタＮ１のノードを構成する。パッド３３ｂ，３３ｃがトランジスタＮ２のノードを構成する。パッド３４ａ，３４ｂがトランジスタＮ３のノードを構成する。パッド３４ｂ，３４ｃがトランジスタＮ４のノードを構成する。
　スタンダードセルＣ１には、Ｙ方向およびＺ方向に延びるゲート配線４１～４４およびダミーゲート配線４５～４８が形成されている。具体的に、ダミーゲート配線４５、ゲート配線４１，４２およびダミーゲート配線４６は、Ｘ方向に等ピッチに並ぶように形成されている。ダミーゲート配線４７、ゲート配線４３，４４およびダミーゲート配線４８は、Ｘ方向に等ピッチに並ぶように形成されている。ダミーゲート配線４５，４７は、スタンダードセルＣ１の図面左端に形成されている。ダミーゲート配線４６，４８は、スタンダードセルＣ１の図面右端に形成されている。
　ゲート配線４１はトランジスタＰ１，Ｐ３のゲートとなり、ゲート配線４２はトランジスタＰ２，Ｐ４のゲートとなり、ゲート配線４３はトランジスタＮ１，Ｎ３のゲートとなり、ゲート配線４４はトランジスタＮ２，Ｎ４のゲートとなる。
　すなわち、トランジスタＰ１は、ナノシート２１ａ、パッド３１ａ，３１ｂおよびゲート配線４１によって構成される。トランジスタＰ２は、ナノシート２１ｂ、パッド３１ｂ，３１ｃおよびゲート配線４２によって構成される。トランジスタＰ３は、ナノシート２２ａ、パッド３２ａ，３２ｂおよびゲート配線４１によって構成される。トランジスタＰ４は、ナノシート２２ｂ、パッド３２ｂ，３２ｃおよびゲート配線４２によって構成される。トランジスタＮ１は、ナノシート２３ａ、パッド３３ａ，３３ｂおよびゲート配線４３によって構成される。トランジスタＮ２は、ナノシート２３ｂ、パッド３３ｂ，３３ｃおよびゲート配線４４によって構成される。トランジスタＮ３は、ナノシート２４ａ、パッド３４ａ，３４ｂおよびゲート配線４３によって構成される。トランジスタＮ４は、ナノシート２４ｂ、パッド３４ｂ，３４ｃおよびゲート配線４４によって構成される。
　図３に示すように、ナノシート２１ｂ～２４ｂは、それぞれ、３枚のシート状の半導体（ナノシート）からなる。ナノシート２１ｂ～２４ｂは、それぞれを構成するナノシートが、平面視で重なるように配置されており、Ｚ方向に離間して形成されている。図示は省略するが、ナノシート２１ａ～２４ａも、ナノシート２１ｂ～２４ｂと同様に、３枚のシート状の半導体層からなる。すなわち、トランジスタＰ１～Ｐ４，Ｎ１～Ｎ４は、それぞれ、３枚のナノシートを含む。
　ここで、図３に示すように、ナノシート２１ｂ～２４ｂのＹ方向およびＺ方向における外周には、それぞれ、露出部（ゲート配線に囲われていない部分）が形成されている。具体的に、ナノシート２１ｂは図面左側の側面がゲート配線４２に覆われておらず、ナノシート２２ｂは図面右側の側面がゲート配線４２に覆われていない。ナノシート２３ｂは図面左側の側面がゲート配線４４に覆われておらず、ナノシート２４ｂは図面右側の側面がゲート配線４４に覆われていない。
　すなわち、ナノシート２１ｂ，２３ｂは、図面左側（図２では、図面上側）に露出部が形成されている。ナノシート２２ｂ，２４ｂは、図面右側（図２では、図面下側）に露出部が形成されている。同様に、図２では、ナノシート２１ａ，２３ａは、図面上側に露出部が形成されている。ナノシート２２ａ，２４ａは、図面下側に露出部が形成されている。
　したがって、ナノシート２１ａ，２１ｂ，２３ａ，２３ｂは、同じ側の面（図２では、図面上側の面）がゲート配線から露出している。ナノシート２２ａ，２２ｂ，２４ａ，２４ｂは、同じ側の面（図２では、図面下側の面）がゲート配線から露出している。
　また、ナノシート２１ａ，２１ｂの図面上端がＹ方向に揃っている。ナノシート２２ａ，２２ｂの図面下端がＹ方向に揃っている。ナノシート２３ａ，２３ｂの図面上端がＹ方向に揃っている。ナノシート２４ａ，２４ｂの図面下端がＹ方向に揃っている。
　また、ゲート配線４１，４２およびダミーゲート配線４５，４６の図面上端および図面下端が、それぞれ、Ｙ方向に揃っている。ゲート配線４３，４４およびダミーゲート配線４７，４８の図面上端および図面下端が、それぞれ、Ｙ方向に揃っている。
　（論理セルの具体例）
　図４は論理セルのレイアウト構造の具体例を示す平面図であり、図５は論理セルのレイアウト構造の具体例を示す断面図であり、図６は論理セルに構成されている回路図である。具体的に、図４（ａ）はインバータセルＣ２のレイアウト構造を示し、図４（ｂ）はＮＡＮＤセルＣ３のレイアウト構造を示す。図５（ａ）は図４（ａ）のＹ２－Ｙ２’の断面図を示し、図５（ｂ）は図４（ａ）のＹ３－Ｙ３’の断面図を示す。図６（ａ）は図４（ａ）に示すインバータセルＣ２に構成される回路図であり、図６（ｂ）は図４（ｂ）に示すＮＡＮＤセルＣ３に構成される回路図である。
　まず、インバータセルＣ２のレイアウト構造について説明する。
　図６（ａ）に示すように、インバータセルＣ２には、トランジスタＰ１１，Ｎ１１を有し、入力Ａ１、出力Ｙ１のインバータ回路が構成されている。トランジスタＰ１１，Ｎ１１は、それぞれ、２つのトランジスタによって構成されるが、図６（ａ）では図示を省略している。なお、トランジスタＰ１，Ｐ３がトランジスタＰ１１に相当し、トランジスタＮ１，Ｎ３がトランジスタＮ１１に相当する。また、配線７１，７２が入力Ａ１および出力Ｙ１にそれぞれ相当する。
　図４（ａ）および図５（ａ），（ｂ）に示すように、インバータセルＣ２は、スタンダードセルＣ１と、比較すると、セル幅（Ｘ方向のセルのサイズ）が小さく、トランジスタＰ２，Ｐ４，Ｎ２，Ｎ４が形成されていない。
　具体的に、インバータセルＣ２には、ナノシート２１ｂ～２４ｂ、パッド３１ｃ～３４ｃおよびゲート配線４２，４４が形成されていない。また、ゲート配線４１，４３がゲート接続部４９を介して接続されている。
　パッド３１ａ～３４ａ，３１ｂ～３４ｂの上層に、Ｙ方向に延びるローカル配線５１～５３が形成されている。ローカル配線５１は、パッド３１ａ，３２ａと接続されている。ローカル配線５２は、パッド３１ｂ～３４ｂと接続されている。ローカル配線５３は、パッド３３ａ，３４ａと接続されている。
　ローカル配線５１は、コンタクト６１を介して、電源配線１１と接続されている。ローカル配線５３は、コンタクト６２を介して、電源配線１２と接続されている。
　ローカル配線５１～５３の上層の第１メタル配線層に、Ｘ方向に延びる配線７１，７２が形成されている。配線７１は、コンタクト８１を介して、ゲート接続部４９と接続されている。配線７２は、コンタクト８２を介して、ローカル配線５２と接続されている。
　次に、ＮＡＮＤセルＣ３のレイアウト構造について説明をする。
　図６（ｂ）に示すように、ＮＡＮＤセルＣ３には、トランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２を有し、入力Ａ２，Ｂ２、出力Ｙ２の２入力ＮＡＮＤ回路が構成されている。トランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２は、それぞれ、２つのトランジスタによって構成されるが、図６（ａ）では図示を省略している。なお、トランジスタＰ１，Ｐ３がトランジスタＰ２１に相当し、トランジスタＰ２，Ｐ４がトランジスタＰ２２に相当し、トランジスタＮ１，Ｎ３がトランジスタＮ２１に相当し、トランジスタＮ２，Ｎ４がトランジスタＮ２２に相当する。また、配線７３～７５は、出力Ｙ２，入力Ｂ２，Ａ２にそれぞれ相当する。
　図４（ｂ）に示すように、ＮＡＮＤセルＣ３は、ゲート配線４１，４３がゲート接続部４９を介して接続されており、ゲート配線４２，４４がゲート接続部５０を介して接続されている。
　パッド３１ａ～３４ａ，３１ｂ～３４ｂ，３１ｃ～３４ｃの上層に、Ｙ方向に延びるローカル配線５４～５８が形成されている。ローカル配線５４は、パッド３１ａ，３２ａと接続されている。ローカル配線５５は、パッド３１ｂ，３２ｂと接続されている。ローカル配線５６は、パッド３１ｃ～３４ｃと接続されている。ローカル配線５７は、パッド３３ａ，３４ａと接続されている。ローカル配線５８は、パッド３３ｂ，３４ｂと接続されている。
　ローカル配線５５は、コンタクト６３を介して、電源配線１１と接続されている。ローカル配線５７は、コンタクト６４を介して、電源配線１２と接続されている。
　ローカル配線５４～５８の上層の第１メタル配線層に、Ｘ方向に延びる配線７３～７５が形成されている。配線７３は、コンタクト８３を介してローカル配線５４と接続されており、コンタクト８４を介してローカル配線５６と接続されている。配線７４は、コンタクト８５を介して、ゲート接続部４９と接続されている。配線７５は、コンタクト８６を介して、ゲート接続部５０と接続されている。
　（第１実施形態）
　図７は第１実施形態に係る半導体集積回路装置のレイアウト構造を示す平面図であり、図８は第１実施形態に係る半導体集積回路装置のレイアウト構造を示す断面図である。具体的に、図７は図１のＷ１部分の拡大図である。図８（ａ）は図７のＹ４－Ｙ４’の断面図を示し、図８（ｂ）は図７のＹ５－Ｙ５’の断面図を示す。
　図１および図７に示すように、終端セルＣ１１は、セル列ＣＲの図面左端において、インバータセルＣ２の図面左側に隣接して配置されている。
　具体的に、終端セルＣ１１には、図面中央から図面上側にかけてＸ方向に広がるＮウェル領域１０１が形成されており、図面中央から図面下側にかけてＸ方向に広がるＰ基板領域１０２が形成されている。
　また、Ｙ方向両端において、Ｘ方向に延びる電源配線１１１，１１２が形成されている。電源配線１１１，１１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１１は、Ｎウェル領域１０１に形成されており、電源電圧ＶＤＤを供給する。電源配線１１２は、Ｐ基板領域１０２に形成されており、電源電圧ＶＳＳを供給する。
　終端セルＣ１１には、Ｘ方向およびＹ方向に広がるナノシート１２１ａ～１２４ａが形成されている。
　ナノシート１２１ａ，１２２ａは、ダミーゲート配線１４３と平面視で重なっている。ナノシート１２３ａ，１２４ａは、ダミーゲート配線１４６と平面視で重なっている。ナノシート１２１ａ～１２４ａがダミートランジスタＤＰ１１，ＤＰ１２，ＤＮ１１，ＤＮ１２のチャネル部をそれぞれ構成する。
　ナノシート１２１ａの図面左側、ナノシート１２１ａの図面右側、ナノシート１２２ａの図面左側、および、ナノシート１２２ａの図面右側に、Ｐ型半導体がドーピングされたダミーパッド１３１ａ，１３１ｂ，１３２ａ，１３２ｂがそれぞれ形成されている。
　ナノシート１２３ａの図面左側、ナノシート１２３ａの図面右側、ナノシート１２４ａの図面左側、および、ナノシート１２４ａの図面右側に、Ｎ型半導体がドーピングされたダミーパッド１３３ａ，１３３ｂ，１３４ａ，１３４ｂがそれぞれ形成されている。
　ダミーパッド１３１ａ，１３１ｂがダミートランジスタＤＰ１１のノードを構成する。ダミーパッド１３２ａ，１３２ｂがダミートランジスタＤＰ１２のノードを構成する。ダミーパッド１３３ａ，１３３ｂがダミートランジスタＤＮ１１のノードを構成する。ダミーパッド１３４ａ，１３４ｂがダミートランジスタＤＮ１２のノードを構成する。
　終端セルＣ１１には、Ｙ方向およびＺ方向に延びるダミーゲート配線１４１～１４６が形成されている。ダミーゲート配線１４１，１４４は、終端セルＣ１１の図面左端に形成されている。また、ダミーゲート配線４５，４７は、終端セルＣ１１とインバータセルＣ２とのセル境界に形成されている。ダミーゲート配線１４３はダミートランジスタＤＰ１１，ＤＰ１２のゲートとなり、ダミーゲート配線１４６はダミートランジスタＤＮ１１，ＤＮ１２のゲートとなる。
　ダミーパッド１３１ａ～１３４ａ，１３１ｂ～１３４ｂの上層には、Ｙ方向に延びるローカル配線１５１～１５４が形成されている。ローカル配線１５１は、ダミーパッド１３１ａ，１３２ａと接続されている。ローカル配線１５２は、ダミーパッド１３１ｂ，１３２ｂと接続されている。ローカル配線１５３は、ダミーパッド１３３ａ，１３４ａと接続されている。ローカル配線１５４は、ダミーパッド１３３ｂ，１３４ｂと接続されている。
　図８（ａ）に示すように、ナノシート１２１ａ～１２４ａのＹ方向およびＺ方向における外周には、それぞれ、露出部（ダミーゲート配線に囲われていない部分）が形成されている。具体的に、ナノシート１２１ａは図面左側の側面がダミーゲート配線１４３に覆われておらず、ナノシート１２２ａは図面右側の側面がダミーゲート配線１４３に覆われていない。ナノシート１２３ａは図面左側の側面がダミーゲート配線１４６に覆われておらず、ナノシート１２４ａは図面右側の側面がダミーゲート配線１４６に覆われていない。
　すなわち、ナノシート１２１ａ，１２３ａは、それぞれ、図面左側（図７では、図面上側）に露出部が形成されている。ナノシート１２２ａ，１２４ａは、図面右側（図７では、図面下側）に露出部が形成されている。
　したがって、ナノシート１２１ａは、インバータセルＣ２のナノシート２１ａと同じ側の面（図７では、図面上側の面）が、ダミーゲート配線１４３から露出している。ナノシート１２２ａは、インバータセルＣ２のナノシート２２ａと同じ側の面（図７では、図面下側の面）が、ダミーゲート配線１４３から露出している。ナノシート１２３ａは、インバータセルＣ２のナノシート２３ａと同じ側の面（図７では、図面上側の面）が、ダミーゲート配線１４６から露出している。ナノシート１２４ａは、インバータセルＣ２のナノシート２４ａと同じ側の面（図７では、図面下側の面）が、ダミーゲート配線１４６から露出している。
　また、図７では、ナノシート１２１ａ～１２４ａは、ナノシート２１ａ～２４ａと同層に形成されている。
　また、ナノシート１２１ａは、ナノシート２１ａとＹ方向に同じ位置に形成されている。ナノシート１２２ａは、ナノシート２２ａとＹ方向に同じ位置に形成されている。ナノシート１２３ａは、ナノシート２３ａとＹ方向に同じ位置に形成されている。ナノシート１２４ａは、ナノシート２４ａとＹ方向に同じ位置に形成されている。
　また、ナノシート１２１ａの図面上端は、ナノシート２１ａの図面上端とＹ方向に揃っている。ナノシート１２２ａの図面下端は、ナノシート２２ａの図面下端とＹ方向に揃っている。ナノシート１２３ａの図面上端は、ナノシート２３ａの図面上端とＹ方向に揃っている。ナノシート１２４ａの図面下端は、ナノシート２４ａの図面下端とＹ方向に揃っている。
　また、ダミーパッド１３１ａ～１３４ａ，１３１ｂ～１３４ｂは、パッド３１ａ～３４ａ，３１ｂ～３４ｂと同層に形成されている。
　また、ダミーパッド１３１ａ，１３１ｂは、パッド３１ａ，３１ｂとＹ方向に同じ位置に形成されている。ダミーパッド１３２ａ，１３２ｂは、パッド３２ａ，３２ｂとＹ方向に同じ位置に形成されている。ダミーパッド１３３ａ，１３３ｂは、パッド３３ａ，３３ｂとＹ方向に同じ位置に形成されている。ダミーパッド１３４ａ，１３４ｂは、パッド３４ａ，３４ｂとＹ方向に同じ位置に形成されている。
　ダミーパッド１３１ａ，１３１ｂおよびパッド３１ａ，３１ｂは、Ｘ方向に等ピッチに配置されている。ダミーパッド１３２ａ，１３２ｂおよびパッド３２ａ，３２ｂは、Ｘ方向に等ピッチに配置されている。ダミーパッド１３３ａ，１３３ｂおよびパッド３３ａ，３３ｂは、Ｘ方向に等ピッチで配置されている。ダミーパッド１３４ａ，１３４ｂおよびパッド３４ａ，３４ｂは、Ｘ方向に等ピッチに配置されている。
　また、ダミーゲート配線１４１～１４６は、ゲート配線４１，４３およびダミーゲート配線４５～４８と同層に形成されている。
　ダミーゲート配線１４１～１４３は、ゲート配線４１およびダミーゲート配線４５，４６と、Ｙ方向に同じ位置に形成されている。ダミーゲート配線１４４～１４６は、ゲート配線４３およびダミーゲート配線４７，４８と、Ｙ方向に同じ位置に形成されている。
　ダミーゲート配線１４１～１４３，４５、ゲート配線４１およびダミーゲート配線４６は、Ｘ方向に等ピッチに配置されている。ダミーゲート配線１４４～１４６，４７、ゲート配線４３およびダミーゲート配線４８は、Ｘ方向に等ピッチに配置されている。
　ダミーゲート配線１４１～１４３の図面上端および図面下端は、ゲート配線４１およびダミーゲート配線４５，４６の図面上端および図面下端と、それぞれＹ方向に揃っている。ダミーゲート配線１４４～１４６の図面上端および図面下端は、ゲート配線４３およびダミーゲート配線４７，４８の図面上端および図面下端と、それぞれ、Ｙ方向に揃っている。
　また、ローカル配線１５１～１５４は、ローカル配線５１～５３と同層に形成されている。
　ローカル配線１５１，１５２，５１～５２は、Ｘ方向に等ピッチに配置されている。ローカル配線１５３，１５４，５３，５２は、Ｘ方向に等ピッチに配置されている。
　以上の構成により、半導体集積回路装置は、Ｘ方向に並べて配置された複数のスタンダードセルをそれぞれ備える複数のセル列ＣＲを備える。セル列ＣＲは、論理機能を有するインバータセルＣ２と、セル列ＣＲの図面左端に配置された終端セルＣ１１とを備える。終端セルＣ１１は、セル列ＣＲの図面左端において、インバータセルＣ２の図面左側に隣接して配置される。インバータセルＣ２は、Ｐ型トランジスタの形成領域であるＮウェル領域１と、Ｎ型トランジスタの形成領域であるＰ基板領域２と、Ｘ方向に延びており、Ｎウェル領域１に形成されているナノシート２２ａと、Ｘ方向に延びており、Ｐ基板領域２に形成されているナノシート２３ａと、Ｙ方向に延びており、ナノシート２２ａのＹ方向およびＺ方向における外周を囲うゲート配線４１と、Ｙ方向に延びており、ナノシート２３ａのＹ方向およびＺ方向における外周を囲うゲート配線４３とを備える。終端セルＣ１１は、Ｘ方向に延びており、Ｙ方向においてナノシート２２ａと同じ位置に形成されたナノシート１２２ａと、Ｘ方向に延びており、Ｙ方向においてナノシート２３ａと同じ位置に形成されたナノシート１２３ａと、Ｙ方向に延びており、ナノシート１２２ａのＹ方向およびＺ方向における外周を囲うダミーゲート配線１４３と、Ｙ方向に延びており、ナノシート１２３ａのＹ方向およびＺ方向における外周を囲うダミーゲート配線１４６とを備える。ナノシート２２ａは、図面下側の面がゲート配線４１から露出しており、ナノシート２３ａは、図面上側の面がゲート配線４３から露出している。ナノシート１２２ａは、図面下側の面がダミーゲート配線１４３から露出しており、ナノシート１２３ａは、図面上側の面がダミーゲート配線１４６から露出している。
　すなわち、Ｙ方向に同じ位置に配置されたナノシート２２ａ，１２２ａは、Ｙ方向における同じ側の面が、ゲート配線４１およびダミーゲート配線１４３からそれぞれ露出している。Ｙ方向に同じ位置に配置されたナノシート２３ａ，１２３ａは、Ｙ方向における同じ側の面が、ゲート配線４３およびダミーゲート配線１４６からそれぞれ露出している。これにより、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、ナノシート２２ａ，２３ａは、互いに対向する側の面が、ゲート配線４１，４３からそれぞれ露出している。ナノシート１２２ａ，１２３ａは、互いに対向する側の面がダミーゲート配線１４３，１４６からそれぞれ露出している。これにより、ナノシート２２ａ，２３ａの間およびナノシート１２２ａ，１２３ａの間に、ダミーゲート配線を含むゲート配線のオーバーラップが不要となるため、半導体集積回路装置の小面積化を図ることができる。
　また、インバータセルＣ２は、Ｘ方向に延びており、Ｎウェル領域１およびＰ基板領域２にそれぞれ形成されているナノシート２１ａ，２４ａを備える。終端セルＣ１１は、Ｘ方向に延びており、Ｙ方向においてナノシート２１ａ，２４ａとそれぞれ同じ位置に形成されたナノシート１２１ａ，１２４ａを備える。ゲート配線４１，４３およびダミーゲート配線１４３，１４６は、ナノシート２１ａ，２４ａ，１２１ａ，１２４ａのＹ方向およびＺ方向の外周をそれぞれ囲う。ナノシート２１ａは、図面上側の面が、ゲート配線４１から露出している。ナノシート２４ａは、図面下側の面が、ゲート配線４３から露出している。ナノシート１２１ａは、図面上側の面が、ダミーゲート配線１４３から露出している。ナノシート１２４ａは、図面下側の面が、ダミーゲート配線１４６から露出している。
　すなわち、Ｙ方向に同じ位置に配置されたナノシート２１ａ，１２１ａは、Ｙ方向における同じ側の面が、ゲート配線４１およびダミーゲート配線１４３からそれぞれ露出している。Ｙ方向に同じ位置に配置されたナノシート２４ａ，１２４ａは、Ｙ方向における同じ側の面が、ゲート配線４３およびダミーゲート配線１４６からそれぞれ露出している。これにより、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、ナノシート１２１ａの図面上端は、ナノシート２１ａの図面上端とＹ方向に揃っている。ナノシート１２２ａの図面下端は、ナノシート２２ａの図面下端とＹ方向に揃っている。ナノシート１２３ａの図面上端は、ナノシート２３ａの図面上端とＹ方向に揃っている。ナノシート１２４ａの図面下端は、ナノシート２４ａの図面下端とＹ方向に揃っている。これにより、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、ナノシート１２１ａ～１２４ａは、ナノシート２１ａ～２４ａと同層に形成されている。ダミーパッド１３１ａ～１３４ａ，１３１ｂ～１３４ｂは、パッド３１ａ～３４ａ，３１ｂ～３４ｂと同層に形成されている。ダミーゲート配線１４１～１４６は、ゲート配線４１，４３およびダミーゲート配線４５～４８と同層に形成されている。ローカル配線１５１～１５４は、ローカル配線５１～５３と同層に形成されている。すなわち、終端セルにナノシート、ダミーパッド、ダミーゲート配線、ローカル配線を形成することにより、ダミーパッドを含むパッド、ダミーゲート配線を含むゲート配線およびローカル配線が規則的に配置される。これにより、終端セルより内側に配置されたセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、ダミートランジスタＤＰ１１，ＤＰ１２，ＤＮ１１，ＤＮ１２は、インバータセルＣ２および終端セルＣ１１の境界に配置されたダミーゲート配線４５，４７に近接して配置される。すなわち、終端セルが、終端セルと論理セルとの境界に配置されたダミーゲート配線に近接するダミートランジスタを備えることにより、論理部の端部に配置されたセルから最近接するトランジスタまでの距離を一定化することができるため、論理部の性能予測性を向上させることができる。
　なお、終端セルＣ１１のセル幅は、図７に示すサイズよりも広くてもよいし、狭くてもよい。
　また、終端セルＣ１１には、ダミートランジスタＤＰ１１，ＤＰ１２，ＤＮ１１，ＤＮ１２の４つのダミートランジスタが設けられているが、終端セルＣ１１に設けられるダミートランジスタの数は４つに限られない。
　また、終端セルＣ１１には、ダミーゲート配線４５，４７，１４１～１４６の８つのダミーゲート配線が形成されているが、終端セルＣ１１に設けられるダミーゲート配線の数は８つに限られない。
　また、終端セルＣ１１には、ローカル配線１５１～１５４の４つのローカル配線が設けられるが、終端セルＣ１１に設けられるローカル配線は４つに限られない。
　また、論理セル（図７では、インバータセルＣ２）において、１つのゲート配線（ダミーゲート配線を含む）に対して、３つ以上のナノシートＦＥＴが設けられていてもよい。この場合、終端セルのナノシートを、論理セルのナノシートとＹ方向に同じ位置に形成する。そして、論理セルのナノシートの図面下側の面がゲート配線から露出しているときは、終端セルのナノシートの図面下側の面をダミーゲート配線から露出させ、論理セルのナノシートの図面上側の面がゲート配線から露出しているときは、終端セルのナノシートの図面上側の面をダミーゲート配線から露出させればよい。
　（変形例）
　図９は第１実施形態の変形例に係る論理セルのレイアウト構造を示す図であり、図１０は第１実施形態の変形例に係る終端セルのレイアウト構造を示す図である。具体的に、図９（ａ）はスタンダードセルＣ４のレイアウト構造を示す平面図であり、図９（ｂ）は図９（ａ）のＹ６－Ｙ６’の断面図を示す。図１０（ａ）は終端セルＣ１２のレイアウト構造を示す平面図であり、図１０（ｂ）は図１０（ａ）のＹ７ａ－Ｙ７ａ’の断面図を示し、図１０（ｃ）は図１０（ａ）のＹ７ｂ－Ｙ７ｂ’の断面図を示す。
　図１において、スタンダードセルＣ４がインバータセルＣ２に代えて配置された場合、終端セルＣ１２が終端セルＣ１１に代えて配置される。
　スタンダードセルＣ１（インバータセルＣ２）および終端セルＣ１１では、１つのゲート配線に対して、２つのナノシートＦＥＴが設けられていたが、スタンダードセルＣ４および終端セルＣ１２では、１つのゲート配線に対して、１つのナノシートＦＥＴが設けられている。
　（スタンダードセルＣ４について）
　図９（ａ）に示すように、スタンダードセルＣ４には、Ｘ方向およびＹ方向に広がるナノシート２２ｃ，２２ｄ，２３ｃ，２３ｄが形成されている。ナノシート２２ｃ，２２ｄ，２３ｃ，２３ｄは、ゲート配線４１～４４とそれぞれ平面視で重なっている。ナノシート２２ｃ，２２ｄ，２３ｃ，２３ｄがトランジスタＰ５，Ｐ６，Ｎ５，Ｎ６のチャネル部をそれぞれ構成する。
　ナノシート２２ｃの図面左側、ナノシート２２ｃ，２２ｄの間、および、ナノシート２２ｄの図面右側に、Ｐ型半導体がドーピングされたパッド３２ｄ～３２ｆがそれぞれ形成されている。
　ナノシート２３ｃの図面左側、ナノシート２３ｃ，２３ｄの間、および、ナノシート２３ｄの図面右側に、Ｎ型半導体がドーピングされたパッド３３ｄ～３３ｆがそれぞれ形成されている。
　パッド３２ｄ，３２ｅがトランジスタＰ５のノードを構成する。パッド３２ｅ，３２ｆがトランジスタＰ６のノードを構成する。パッド３３ｄ，３３ｅがトランジスタＮ５のノードを構成する。パッド３３ｅ，３３ｆがトランジスタＮ６のノードを構成する。
　ゲート配線４１がトランジスタＰ５のゲートとなり、ゲート配線４２がトランジスタＰ６のゲートとなり、ゲート配線４３がトランジスタＮ５のゲートとなり、ゲート配線４４がトランジスタＮ６のゲートとなる。
　図９（ａ），（ｂ）に示すように、ナノシート２２ｃ，２２ｄ，２３ｃ，２３ｄのＹ方向およびＺ方向の外周には、それぞれ、露出部が形成されている。具体的に、図９（ａ）では、ナノシート２２ｃ，２２ｄの図面下側に露出部が形成されている。ナノシート２３ｃ，２３ｄの図面上側に露出部が形成されている。すなわち、スタンダードセルＣ４では、ナノシート２２ｃ，２２ｄは、同じ側の面（図９（ａ）では、図面上側の面）がゲート配線から露出している。ナノシート２３ｃ，２３ｄは、同じ側の面（図９（ａ）では、図面下側の面）がゲート配線から露出している。
　また、図９（ａ）において、ナノシート２２ｃ，２２ｄは、図面上側の面が、ゲート配線４１，４２にそれぞれ覆われており、ナノシート２３ｃ，２３ｄは、図面下側の面が、ゲート配線４３，４４にそれぞれ覆われている。すなわち、ナノシート２２ｃ，２２ｄは、図面上側の面が、ゲート配線から露出しておらず、ナノシート２３ｃ，２３ｄは、図面下側の面が、ゲート配線から露出していない。
　スタンダードセルＣ４のレイアウト構造を基にして、トランジスタ間の接続を行うためのビアや配線（ローカル配線、メタル配線）を形成することにより、論理機能を実現するスタンダードセルが形成される。なお、以下の説明において、ビアや配線を形成することにより論理機能が実現されたスタンダードセルＣ４を、論理機能を有するスタンダードセルＣ４ということがある。
　（終端セルＣ１２について）
　図１０（ａ）に示すように、終端セルＣ１２には、Ｘ方向およびＹ方向に広がるナノシート１２２ｃ，１２３ｃが形成されている。ナノシート１２２ｃ，１２３ｃは、ダミーゲート配線１４３，１４６とそれぞれ平面視で重なっている。ナノシート１２２ｃ，１２３ｃがダミートランジスタＤＰ１３，ＤＮ１３のチャネル部をそれぞれ構成する。
　ナノシート１２２ｃの図面左側および図面右側に、Ｐ型半導体がドーピングされたダミーパッド１３２ｃ，１３２ｄがそれぞれ形成されている。
　ナノシート１２３ｃの図面左側および図面右側に、Ｎ型半導体がドーピングされたダミーパッド１３３ｃ，１３３ｄがそれぞれ形成されている。
　ダミーパッド１３２ｃ，１３２ｄがダミートランジスタＤＰ１３のノードを構成する。ダミーパッド１３３ｃ，１３３ｄがダミートランジスタＤＮ１３のノードを構成する。
　ダミーゲート配線１４３がダミートランジスタＤＰ１３のゲートとなり、ダミーゲート配線１４６がダミートランジスタＤＮ１３のゲートとなる。
　また、ダミーパッド１３２ｃ，１３２ｄ，１３３ｃ，１３３ｄの上層に、Ｙ方向に延びるローカル配線１５５～１５８が形成されている。ローカル配線１５５～１５８は、ダミーパッド１３２ｃ，１３２ｄ，１３３ｃ，１３３ｄとそれぞれ接続されている。
　図１０（ａ）～（ｃ）に示すように、ナノシート１２２ｃ，１２３ｃのＹ方向およびＺ方向の外周には、それぞれ、露出部が形成されている。具体的に、図１０（ａ）では、ナノシート１２２ｃの図面下側に露出部が形成されている。ナノシート１２３ｃの図面上側に露出部が形成されている。すなわち、終端セルＣ１２では、ナノシート１２２ｃは、論理機能を有するスタンダードセルＣ４のナノシート２２ｃ，２２ｄと同じ側の面（図１０（ａ）では図面下側の面）が、ダミーゲート配線１４３から露出している。ナノシート１２３ｃは、論理機能を有するスタンダードセルＣ４のナノシート２３ｃ，２３ｄと同じ側の面（図１０（ａ）では図面上側の面）が、ダミーゲート配線１４６から露出している。
　図１において、インバータセルＣ２に代えて論理機能を有するスタンダードセルＣ４を配置した場合、終端セルＣ１１に代えて終端セルＣ１２を配置することより、終端セルＣ１１と同様の効果を得ることができる。
　また、図１０（ａ）において、ナノシート１２２ｃは、図面上側の側面がダミーゲート配線１４３に覆われている。ナノシート１２３ｃは、図面下側の側面がダミーゲート配線１４６に覆われている。すなわち、ナノシート１２２ｃは、ナノシート２２ｃ，２２ｄと同じ側の側面（図９（ａ）および図１０（ａ）では、図面上側の面）がダミーゲート配線１４３から露出していない。ナノシート１２３ｃは、ナノシート２３ｃ，２３ｄと同じ側の側面（図９（ａ）および図１０（ａ）では、図面下側の面）がダミーゲート配線１４６から露出していない。これにより、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　なお、図９（ａ）のスタンダードセルＣ４において、ナノシート２２ｃ，２２ｄは、図面上側の面がゲート配線４１，４２からそれぞれ露出しておらず、図面下側の面がゲート配線４１，４２からそれぞれ露出しているが、これに限られない。ナノシート２２ｃ，２２ｄは、図面上側の面がゲート配線４１，４２からそれぞれ露出しており、図面下側の面がゲート配線４１，４２からそれぞれ露出していなくてもよい。この場合、図１０（ａ）の終端セルＣ１２において、ナノシート１２２ｃは、図面上側の面がダミーゲート配線１４３から露出しており、図面下側の面がダミーゲート配線１４３から露出しない。
　また、ナノシート２３ｃ，２３ｄは、図面上側の面がゲート配線４３，４４からそれぞれ露出しており、図面下側の面がゲート配線４３，４４からそれぞれ露出していないが、これに限られない。ナノシート２３ｃ，２３ｄは、図面上側の面がゲート配線４３，４４からそれぞれ露出しておらず、図面下側の面がゲート配線４３，４４からそれぞれ露出していてもよい。この場合、図１０（ａ）の終端セルＣ１２において、ナノシート１２３ｃは、図面上側の面がダミーゲート配線１４６から露出しておらず、図面下側の面がダミーゲート配線１４６から露出する。
　（第２実施形態）
　図１１は第２実施形態に係る半導体集積回路装置のレイアウト構造を示す平面図であり、図１１は第２実施形態に係る半導体集積回路装置のレイアウト構造を示す断面図である。具体的に、図１１は図１のＷ２部分の拡大図である。図１２（ａ）は図１１のＹ８－Ｙ８’の断面図を示し、図１２（ｂ）は図１１のＹ９－Ｙ９’の断面図を示す。
　図１および図１１に示すように、終端セルＣ２１は、最上列のセル列ＣＲＴに配置される。また、終端セルＣ２１は、インバータセルＣ２の図面上側に隣接して配置されている。
　図１１に示すように、終端セルＣ２１には、セル中央から図面上側にかけて、Ｘ方向に広がるＰ基板領域２０１が形成されている。セル中央から図面下側にかけて、Ｘ方向に広がるＮウェル領域２０２が形成されている。
　また、Ｙ方向両端において、Ｘ方向に延びる電源配線２１１，２１２が形成されている。電源配線２１１，２１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線２１１は、Ｐ基板領域２０１に形成されており、電源電圧ＶＳＳを供給する。電源配線２１２は、Ｎウェル領域２０２に形成されており、電源電圧ＶＤＤを供給する。
　終端セルＣ２１には、Ｘ方向およびＹ方向に広がるナノシート２２１ａ～２２４ａ，２２１ｂ～２２４ｂが形成されている。
　ナノシート２２１ａ，２２２ａは、ダミーゲート配線２４２と平面視で重なっている。ナノシート２２１ｂ，２２２ｂは、ダミーゲート配線２４３と平面視で重なっている。ナノシート２２３ａ，２２４ａは、ダミーゲート配線２４６と平面視で重なっている。ナノシート２２３ｂ，２２４ｂは、ダミーゲート配線２４７と平面視で重なっている。ナノシート２２１ａ，２２１ｂ，２２２ａ，２２２ｂは、ダミートランジスタＤＮ２１，ＤＮ２２，ＤＮ２３，ＤＮ２４のチャネル部をそれぞれ構成する。ナノシート２２３ａ，２２３ｂ，２２４ａ，２２４ｂは、ダミートランジスタＤＰ２１，ＤＰ２２，ＤＰ２３，ＤＰ２４のチャネル部をそれぞれ構成する。
　ナノシート２２１ａの図面左側、ナノシート２２１ａ，２２１ｂの間、ナノシート２２１ｂの図面右側、ナノシート２２２ａの図面左側、ナノシート２２２ａ，２２２ｂの間、および、ナノシート２２２ｂの図面右側に、Ｎ型半導体がドーピングされたダミーパッド２３１ａ～２３１ｃ，２３２ａ～２３２ｃがそれぞれ形成されている。ダミーパッド２３１ａ，２３１ｂがダミートランジスタＤＮ２１のノードを構成する。ダミーパッド２３１ｂ，２３１ｃがダミートランジスタＤＮ２２のノードを構成する。ダミーパッド２３２ａ，２３２ｂがダミートランジスタＤＮ２３のノードを構成する。ダミーパッド２３２ｂ，２３２ｃがダミートランジスタＤＮ２４のノードを構成する。
　ナノシート２２３ａの図面左側、ナノシート２２３ａ，２２３ｂの間、ナノシート２２３ｂ図面右側、ナノシート２２４ａの図面左側、ナノシート２２４ａ，２２４ｂの間、および、ナノシート２２４ｂの図面右側に、Ｐ型半導体がドーピングされたダミーパッド２３３ａ～２３３ｃ，２３４ａ～２３４ｃがそれぞれ形成されている。ダミーパッド２３３ａ，２３３ｂがダミートランジスタＤＰ２１のノードを構成する。ダミーパッド２３３ｂ，２３３ｃがダミートランジスタＤＰ２２のノードを構成する。ダミーパッド２３４ａ，２３４ｂがダミートランジスタＤＰ２３のノードを構成する。ダミーパッド２３４ｂ，２３４ｃがダミートランジスタＤＰ２４のノードを構成する。
　終端セルＣ２１には、Ｙ方向およびＺ方向に延びるダミーゲート配線２４１～２４８が形成されている。ダミーゲート配線２４１，２４５は、終端セルＣ２１と、終端セルＣ２１の図面左側に隣接して配置されるセルとのセル境界に形成されている。ダミーゲート配線２４４，２４８は、終端セルＣ２１と、終端セルＣ２１の図面右側に隣接して配置されるセルとのセル境界に形成されている。ダミーゲート配線２４２はダミートランジスタＤＮ２１，ＤＮ２３のゲートとなり、ダミーゲート配線２４３はダミートランジスタＤＮ２２，ＤＮ２４のゲートとなる。ダミーゲート配線２４６はダミートランジスタＤＰ２１，ＤＰ２３のゲートとなり、ダミーゲート配線２４７はダミートランジスタＤＰ２２，ＤＰ２４のゲートとなる。
　ダミーパッド２３１ａ～２３４ａ，２３１ｂ～２３４ｂ，２３１ｃ～２３４ｃの上層には、Ｙ方向に延びるローカル配線２５１～２５６が形成されている。ローカル配線２５１は、ダミーパッド２３１ａ，２３２ａと接続されている。ローカル配線２５２は、ダミーパッド２３１ｂ，２３２ｂと接続されている。ローカル配線２５３は、ダミーパッド２３１ｃ，２３２ｃと接続されている。ローカル配線２５４は、ダミーパッド２３３ａ，２３４ａと接続されている。ローカル配線２５５は、ダミーパッド２３３ｂ，２３４ｂと接続されている。ローカル配線２５６は、ダミーパッド２３３ｃ，２３４ｃと接続されている。
　図１２（ａ）に示すように、ナノシート２２１ｂ～２２４ｂのＹ方向およびＺ方向の外周には、それぞれ、露出部（ダミーゲート配線に囲われていない部分）が形成されている。具体的に、ナノシート２２１ｂは図面左側の側面がダミーゲート配線２４３に覆われておらず、ナノシート２２２ｂは図面右側の側面がダミーゲート配線２４３に覆われていない。ナノシート２２３ｂは図面左側の側面がダミーゲート配線２４７に覆われておらず、ナノシート２２４ｂは図面右側の側面がダミーゲート配線２４７に覆われていない。
　すなわち、ナノシート２２１ｂ，２２３ｂは、それぞれ、図面左側（図１１では、図面上側）に露出部が形成されている。ナノシート２２２ｂ，２２４ｂは、図面右側（図１１では、図面下側）に露出部が形成されている。同様に、図１１では、ナノシート２２１ａ，２２３ａは、それぞれ、図面上側に露出部が形成されている。ナノシート２２２ａ，２２４ａは、それぞれ、図面下側に露出部が形成されている。
　したがって、ナノシート２２４ａ，２２４ｂは、インバータセルＣ２のナノシート２１ａと対向する側の面（図１１では、図面下側の面）が、ダミーゲート配線２４６，２４７からそれぞれ露出している。
　また、図１１では、ナノシート２２１ａ～２２４ａ，２２１ｂ～２２４ｂは、ナノシート２１ａ～２４ａと同層に形成されている。
　ナノシート２２１ａ～２２４ａは、ナノシート２１ａ～２４ａとＸ方向に同じ位置に形成されている。
　ダミーパッド２３１ａ～２３４ａ，２３１ｂ～２３４ｂ，２３１ｃ～２３４ｃは、パッド３１ａ～３４ａ，３１ｂ～３４ｂと同層に形成されている。
　ダミーパッド２３１ａ～２３１ｃは、Ｙ方向に同じ位置に形成されており、Ｘ方向に等ピッチに配置されている。ダミーパッド２３２ａ～２３２ｃは、Ｙ方向に同じ位置に形成されており、Ｘ方向に等ピッチに配置されている。ダミーパッド２３３ａ～２３３ｃは、Ｙ方向に同じ位置に形成されており、Ｘ方向に等ピッチに配置されている。ダミーパッド２３４ａ～２３４ｃは、Ｙ方向に同じ位置に形成されており、Ｘ方向に等ピッチに配置されている。
　ダミーパッド２３１ａ～２３４ａは、パッド３１ａ～３４ａとＸ方向に同じ位置に形成されている。ダミーパッド２３１ｂ～２３４ｂは、パッド３１ｂ～３４ｂとＸ方向に同じ位置に形成されている。
　また、ダミーゲート配線２４１～２４８は、ゲート配線４１，４３およびダミーゲート配線４５～４８と同層に形成されている。
　ダミーゲート配線２４１～２４４は、Ｙ方向に同じ位置に形成されており、Ｘ方向に等ピッチに配置されている。ダミーゲート配線２４５～２４８は、Ｙ方向に同じ位置に形成されており、Ｘ方向に等ピッチに配置されている。
　ダミーゲート配線２４１～２４４の図面上端および図面下端は、それぞれ、Ｙ方向に揃っている。ダミーゲート配線２４５～２４８の図面上端および図面下端は、それぞれ、Ｙ方向に揃っている。
　ダミーゲート配線２４１，２４５は、ダミーゲート配線４５，４７と、Ｘ方向に同じ位置に形成されている。ダミーゲート配線２４２，２４６は、ゲート配線４１，４３と、Ｘ方向に同じ位置に形成されている。ダミーゲート配線２４３，２４７は、ダミーゲート配線４６，４８と、Ｘ方向に同じ位置に形成されている。
　また、ローカル配線２５１～２５６は、ローカル配線５１～５３と同層に形成されている。
　ローカル配線２５１～２５３は、Ｙ方向に同じ位置に形成されており、Ｘ方向に等ピッチに配置されている。ローカル配線２５４～２５６は、Ｙ方向に同じ位置に形成されており、Ｘ方向に等ピッチに配置されている。
　ローカル配線２５１，２５４は、ローカル配線５１，５３とＸ方向に同じ位置に形成されている。ローカル配線２５２，２５５は、ローカル配線５２とＸ方向に同じ位置に形成されている。
　以上の構成により、半導体集積回路装置は、Ｘ方向に並べて配置された複数のスタンダードセルをそれぞれ備える複数のセル列ＣＲを備える。セル列ＣＲＣは、論理機能を有するインバータセルＣ２を備え、最上列のセル列ＣＲＴは、論理機能を有さない終端セルＣ２１を備える。終端セルＣ２１は、インバータセルＣ２の図面上側に隣接して配置される。インバータセルＣ２は、Ｐ型のトランジスタの形成領域であるＮウェル領域２０２と、Ｎ型のトランジスタの形成領域であるＰ基板領域２０１と、Ｘ方向に延びており、Ｎウェル領域２０２に形成されているナノシート２１ａと、Ｘ方向に延びており、Ｐ基板領域２０１に形成され、かつ、Ｘ方向においてナノシート２１ａと同じ位置に形成されているナノシート２４ａと、Ｙ方向に延びており、ナノシート２１ａのＹ方向およびＺ方向における外周を囲うゲート配線４１と、Ｙ方向に延びており、ナノシート２４ａのＹ方向およびＺ方向における外周を囲うゲート配線４３とを備える。終端セルＣ２１は、Ｘ方向に延びており、Ｙ方向においてナノシート２１ａと同じ位置に形成され、かつ、ナノシート２１ａとＹ方向に隣接して形成されたナノシート２２４ａと、Ｙ方向に延びており、ナノシート２２４ａのＹ方向およびＺ方向における外周を囲うダミーゲート配線２４６とを備える。ナノシート２１ａは、図面上側の面がゲート配線４１から露出している。ナノシート２４ａは、図面下側の面がゲート配線４３から露出している。ナノシート２２４ａは、図面下側の面が、ダミーゲート配線２４６から露出している。
　すなわち、Ｙ方向に隣接して配置されたナノシート２１ａ，２４４ａは、互いに対向する側の面が、ゲート配線４１およびダミーゲート配線２４６からそれぞれ露出している。これにより、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、ナノシート２１ａ，２２４ａは、Ｙ方向に隣接して形成されている。これにより、ナノシート２１ａ，２２４ａの間に、ダミーゲート配線を含むゲート配線のオーバーラップが不要となるため、半導体集積回路装置の小面積化を図ることができる。
　また、ナノシート２２２ａ，２２３ａは、互いに対向する側の面が、ダミーゲート配線２４２，２４６からそれぞれ露出している。これにより、ナノシート２２２ａ，２２３ａの間に、ゲート配線（ダミーゲート配線）のオーバーラップが不要となるため、半導体集積回路装置の小面積化を図ることができる。
　また、ナノシート２２１ａ～２２４ａ，２２１ｂ～２２４ｂは、ナノシート２１ａ～２４ａと同層に形成されている。ダミーパッド２３１ａ～２３４ａ，２３１ｂ～２３４ｂ，２３１ｃ～２３４ｃは、パッド３１ａ～３４ａ，３１ｂ～３４ｂと同層に形成されている。ダミーゲート配線２４１～２４８は、ゲート配線４１，４３およびダミーゲート配線４５～４８と同層に形成されている。ローカル配線２５１～２５６は、ローカル配線５１～５３と同層に形成されている。すなわち、終端セルにナノシート、ダミーパッド、ダミーゲート配線、ローカル配線を形成することにより、ダミーパッドを含むパッド、ダミーゲート配線を含むゲート配線およびローカル配線が規則的に配置される。これにより、終端セルより内側に配置されたセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、ナノシート２２１ａ～２２４ａは、ナノシート２１ａ～２４ａとＸ方向に同じ位置に形成されている。ダミーパッド２３１ａ～２３４ａは、パッド３１ａ～３４ａとＸ方向に同じ位置に形成されており、ダミーパッド２３１ｂ～２３４ｂは、パッド３１ｂ～３４ｂとＸ方向に同じ位置に形成されている。ダミーゲート配線２４１，２４５は、ダミーゲート配線４５，４７とＸ方向に同じ位置に形成されており、ダミーゲート配線２４２，２４６は、ゲート配線４１，４３とＸ方向に同じ位置に形成されており、ダミーゲート配線２４３，２４７は、ダミーゲート配線４６，４８とＸ方向に同じ位置に形成されている。ローカル配線２５１，２５４は、ローカル配線５１，５３とＸ方向に同じ位置に形成されており、ローカル配線２５２，２５５は、ローカル配線５２とＸ方向に同じ位置に形成されている。すなわち、終端セルＣ２１には、セル幅全体にわたって、ナノシート、ダミーパッド、ダミーゲート配線およびローカル配線が形成されている。これにより、終端セルより内側に配置されたセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　なお、終端セルＣ２１のセル幅は、図１１に示すサイズよりも広くてもよいし、狭くてもよい。
　また、終端セルＣ２１には、ダミートランジスタＤＰ２１～ＤＰ２４，ＤＮ２１～ＤＮ２４の８つのダミートランジスタが設けられているが、終端セルＣ２１に設けられるダミートランジスタの数は８つに限られない。
　また、終端セルＣ２１には、ダミーゲート配線２４１～２４８の８つのダミーゲート配線が形成されているが、終端セルＣ２１に設けられるダミーゲート配線の数は８つに限られない。
　また、終端セルＣ２１には、ローカル配線２５１～２５６の６つのローカル配線が設けられるが、終端セルＣ２１に設けられるローカル配線は６つに限られない。
　また、図１において、最上列のセル列ＣＲＴのスタンダードセルＣ１１ａ，Ｃ１１ｃに代えて、終端セルＣ２１を配置してもよいし、最下列のセル列ＣＲＢのスタンダードセルＣ１１，Ｃ１１ｂに代えて、終端セルＣ２１をＹ方向に反転させた終端セルＣ２１ａを配置してもよい。
　（終端セルＣ２１のバリエーションその１）
　図１３は第２実施形態に係る終端セルのレイアウト構造のバリエーションを示す平面図である。具体的に、図１３（ａ）は終端セルＣ２２のレイアウト構造を示す平面図であり、図１３（ｂ）は終端セルＣ２３のレイアウト構造を示す平面図である。
　図１３（ａ）に示すように、終端セルＣ２２は、終端セルＣ２１と比較すると、Ｙ方向のセルサイズが半分になっており、ダミートランジスタＤＮ２１～ＤＮ２４，ＤＰ２１，ＤＰ２２が形成されていない。具体的に、終端セルＣ２２には、Ｐ基板領域２０１、電源配線２１１、ナノシート２２１ａ～２２１ｂ，２２２ａ～２２２ｂ，２２３ａ～２２３ｂ、ダミーパッド２３１ａ～２３１ｃ，２３２ａ～２３２ｃ，２３３ａ～２３３ｃ、ダミーゲート配線２４１～２４４およびローカル配線２５１～２５３が形成されていない。
　図１において、終端セルＣ２１に代えて、終端セルＣ２２を配置することにより、終端セルＣ２１と同様の効果を得ることができる。また、終端セルＣ２２は、終端セルＣ２１よりもＹ方向のセルサイズが小さいため、半導体集積回路の小面積化を図ることができる。
　図１３（ｂ）に示すように、終端セルＣ２３は、終端セルＣ２２をＹ方向に反転して配置したものから、ダミートランジスタＤＰ２３を省いたものである。具体的に、終端セルＣ２３には、ナノシート２２４ａ、ダミーパッド２３４ａ、ローカル配線２５４が形成されていない。
　図１において、最下列のセル列ＣＲＢの図面左端の終端セルＣ１１に代えて、終端セルＣ２３を配置することにより、終端セルＣ２１（終端セルＣ１１）と同様の効果を得ることができる。また、終端セルＣ２３は、終端セルＣ２１よりもＹ方向のセルサイズが小さいため、半導体集積回路の小面積化を図ることができる。
　なお、図１において、最上列のセル列ＣＲＴのスタンダードセルＣ１１ａ，Ｃ１１ｃに代えて、終端セルＣ２２を配置してもよいし、最下列のセル列ＣＲＢのスタンダードセルＣ１１，Ｃ１１ｂに代えて、終端セルＣ２２をＹ方向に反転させたものを配置してもよい。
　（終端セルＣ２１のバリエーションその２）
　図１４は第２実施形態に係る終端セルのレイアウト構造のバリエーションを示す平面図である。具体的に、図１４（ａ）は終端セルＣ２４の平面図を示し、図１４（ｂ）は終端セルＣ２５の平面図を示し、図１４（ｃ）は終端セルＣ２６の平面図を示す。
　図１において、インバータセルＣ２に代えて論理機能を有するスタンダードセルＣ４が配置された場合、終端セルＣ２４～Ｃ２６は終端セルＣ２１に代えて配置されるものである。
　終端セルＣ２１では、１つのダミーゲート配線に対して、２つのナノシートＦＥＴが設けられていたが、終端セルＣ２４～Ｃ２６では、１つのダミーゲート配線に対して、１つのナノシートが設けられている。
　図１４（ａ）に示すように、終端セルＣ２４には、Ｘ方向およびＹ方向に広がるナノシート２２２ｃ，２２２ｄ，２２３ｃ，２２３ｄが形成されている。ナノシート２２２ｃ，２２２ｄ，２２３ｃ，２２３ｄは、ダミーゲート配線２４２，２４３，２４６，２４７とそれぞれ平面視で重なっている。ナノシート２２２ｃ，２２２ｄ，２２３ｃ，２２３ｄは、ダミートランジスタＤＮ２５，ＤＮ２６，ＤＰ２５，ＤＰ２６のチャネル部をそれぞれ構成する。
　ナノシート２２２ｃの図面左側、ナノシート２２２ｃ，２２２ｄの間、および、ナノシート２２２ｄの図面右側に、Ｎ型半導体がドーピングされたダミーパッド２３２ｄ～２３２ｆがそれぞれ形成されている。
　ナノシート２２３ｃの図面左側、ナノシート２２３ｃ，２２３ｄの間、および、ナノシート２２３ｄの図面右側に、Ｐ型半導体がドーピングされたダミーパッド２３３ｄ～２３３ｆがそれぞれ形成されている。
　ダミーパッド２３２ｄ，２３２ｅがダミートランジスタＤＮ２５のノードを構成する。ダミーパッド２３２ｅ，２３２ｆがダミートランジスタＤＮ２６のノードを構成する。ダミーパッド２３３ｄ，２３３ｅがダミートランジスタＤＰ２５のノードを構成する。ダミーパッド２３３ｅ，２３３ｆがダミートランジスタＤＰ２６のノードを構成する。
　ダミーゲート配線２４２がダミートランジスタＤＮ２５のゲートとなり、ダミーゲート配線２４３がダミートランジスタＤＮ２６のゲートとなる。ダミーゲート配線２４６がダミートランジスタＤＰ２５のゲートとなり、ダミーゲート配線２４７がダミートランジスタＤＰ２６のゲートとなる。
　ローカル配線２５１～２５６は、ダミーパッド２３２ｄ～２３２ｆ，２３３ｄ～２３３ｆとそれぞれ接続されている。
　図１４（ａ）に示すように、ナノシート２２２ｃ，２２２ｄ，２２３ｃ，２２３ｄのＹ方向およびＺ方向の外周には、それぞれ、露出部が形成されている。具体的に、ナノシート２２２ｃ，２２２ｄの図面下側に露出部が形成されている。ナノシート２２３ｃ，２２３ｄの図面上側に露出部が形成されている。
　すなわち、終端セルＣ２４では、ナノシート２２２ｃ，２２３ｃは、互いに対向する側の面が、ダミーゲート配線２４２，２４６からそれぞれ露出している。ナノシート２２２ｄ，２２３ｄは、互いに対向する側の面が、ダミーゲート配線２４３，２４７からそれぞれ露出している。
　図１において、インバータセルＣ２に代えて論理機能を有するスタンダードセルＣ４を配置した場合、終端セルＣ２１に代えて終端セルＣ２４を配置することにより、終端セルＣ２１と同様の効果を得ることができる。
　また、図１４（ａ）において、ナノシート２２３ｃ，２２３ｄは、図面下側の側面がダミーゲート配線２４６，２４７にそれぞれ覆われている。すなわち、スタンダードセルＣ４のナノシート２２２ｃ，２２２ｄと、終端セルＣ２４のナノシート２２ｃ，２２ｄとは、互いに対向する側が、ダミーゲート配線を含むゲート配線から露出していない。これにより、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　図１４（ｂ）に示すように、終端セルＣ２５は、終端セルＣ２４と比較すると、Ｙ方向のセルサイズが半分になっており、ダミートランジスタＤＮ２５，ＤＮ２６が形成されていない。具体的に、終端セルＣ２５には、Ｐ基板領域２０１、電源配線２１１、ナノシート２２２ｃ，２２２ｄ、ダミーパッド２３２ｄ～２３２ｆ、ダミーゲート配線２４１～２４４、ローカル配線２５１～２５３が形成されていない。
　図１において、インバータセルＣ２に代えて論理機能を有するスタンダードセルＣ４を配置した場合、終端セルＣ２１に代えて終端セルＣ２５を配置することにより、終端セルＣ２４と同様の効果を得ることができる。また、終端セルＣ２５は、終端セルＣ２１よりもＹ方向のセルサイズが小さいため、半導体集積回路の小面積化を図ることができる。
　図１４（ｃ）に示すように、終端セルＣ２６は、終端セルＣ２５と比較すると、Ｙ方向のセルサイズが半分になっており、ナノシート２２３ｃ，２２３ｄのＹ方向およびＺ方向の外周に露出部が形成されていない。すなわち、ナノシート２２３ｃ，２２３ｄのＹ方向およびＺ方向における外周は、ダミーゲート配線２４５～２４８にそれぞれ囲われている。
　図１において、インバータセルＣ２に代えて論理機能を有するスタンダードセルＣ４を配置した場合、終端セルＣ２１に代えて終端セルＣ２６を配置することにより、終端セルＣ２４と同様の効果を得ることができる。また、終端セルＣ２６は、終端セルＣ２１よりもＸ方向のセルサイズが小さいため、半導体集積回路の小面積化を図ることができる。
　なお、図１において、終端セルＣ２１ａに代えて、終端セルＣ２４～２６のいずれか１つをＹ方向に反転させたものを配置してもよい。また、最上列のセル列ＣＲＴの終端セルＣ１１ａ，Ｃ１１ｃに代えて、終端セルＣ２４～Ｃ２６のいずれか１つを配置してもよいし、最下列のセル列ＣＲＢの終端セルＣ１１，Ｃ１１ｂに代えて、終端セルＣ２４～Ｃ２６のいずれか１つをＹ方向に反転したものを配置してもよい。
　また、上述の各実施形態では、各終端セルが、インバータセルＣ２に隣接して配置されているが、これに限られず、その他のスタンダードセルと隣接して配置されてもよい。
　また、上述の各実施形態では、１つのナノシートＦＥＴに含まれるナノシートは、３枚に限られず、２枚以下または４枚以上であってもよい。
　また、上述の各実施形態では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形などであってもよい。
　また、上述の各実施形態では、図１において、回路ブロックは矩形としているが、これに限られない。また、回路ブロックに配置されるセル列ＣＲの数は６つに限られない。
　本開示では、フォークシートトランジスタを用いたスタンダードセルを備えた半導体集積回路装置に適用することができるので、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　Ｃ１，Ｃ４　スタンダードセル
　Ｃ２　インバータセル
　Ｃ３　ＮＡＮＤセル
　Ｃ１１，Ｃ１２，Ｃ２１～Ｃ２６　終端セル
　１，１０１，２０２　Ｎウェル領域
　２，１０２，２０１　Ｐ基板領域
　１１，２１，１１１，１１２，２１１，２１１　電源配線
　２１ａ～２４ａ，２１ｂ～２４ｂ，２２ｃ，２２ｄ，２３ｃ，２３ｄ，１２１ａ～１２４ａ，１２２ｃ，１２３ｃ，２２１ａ～２２４ａ，２２１ｂ～２２４ｂ，２２２ｃ，２２２ｄ，２２３ｃ，２２３ｄ　ナノシート
　３１ａ～３４ａ，３１ｂ～３４ｂ，３１ｃ～３４ｃ，３２ｄ～３２ｆ，３３ｄ～３３ｆ　パッド
　１３１ａ～１３４ａ，１３１ｂ～１３４ｂ，１３２ｃ，１３２ｄ，１３３ｃ，１３３ｄ，２３１ａ～２３４ａ，２３１ｂ～２３４ｂ，２３１ｃ～２３４ｃ，２３２ｄ～２３２ｆ，２３３ｄ～２３３ｆ　ダミーパッド
　４１～４４　ゲート配線
　４５～４８，１４１～１４６，２４１～２４８　ダミーゲート配線
　５１～５８，１５１～１５８，２５１～２５６　ローカル配線
　Ｐ１～Ｐ６，Ｎ１～Ｎ６　トランジスタ
　ＤＰ１１～ＤＰ１３，ＤＰ２１～ＤＰ２６，ＤＮ１１～ＤＮ１３，ＤＮ２１～ＤＮ２６　ダミートランジスタ

Claims (11)

  1. 　第１方向に並べて配置された複数のスタンダードセルをそれぞれ備える複数のセル列を備え、
    　前記複数のセル列の１つである第１セル列は、論理機能を有する第１スタンダードセルと、前記第１セル列の両端の少なくとも一方に配置され、論理機能を有さない第２スタンダードセルとを備え、
    　前記第１スタンダードセルは、
    　　第１導電型のトランジスタの形成領域である第１領域と、
    　　前記第１導電型と異なる第２導電型のトランジスタの形成領域であって、前記第１方向と垂直をなす第２方向において前記第１領域と隣り合う第２領域と、
    　　前記第１方向に延びており、前記第１領域に形成されている第１ナノシートと、
    　　前記第１方向に延びており、前記第２領域に形成されている第２ナノシートと、
    　　前記第２方向に延びており、前記第１ナノシートの前記第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向における外周を囲う第１ゲート配線と、
    　　前記第２方向に延びており、前記第２ナノシートの前記第２および第３方向における外周を囲う第２ゲート配線と
    　を備え、
    　前記第２スタンダードセルは、
    　　前記第１方向に延びており、前記第２方向において前記第１ナノシートと同じ位置に形成されている第３ナノシートと、
    　　前記第１方向に延びており、前記第２方向において前記第２ナノシートと同じ位置に形成されている第４ナノシートと、
    　　前記第２方向に延びており、前記第３ナノシートの前記第２および第３方向における外周を囲う第１ダミーゲート配線と、
    　　前記第２方向に延びており、前記第４ナノシートの前記第２および第３方向における外周を囲う第２ダミーゲート配線と
    　を備え、
    　前記第１ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１ゲート配線から露出しており、
    　前記第２ナノシートは、前記第２方向における一方の側である第２側の面が、前記第２ゲート配線から露出しており、
    　前記第３ナノシートは、前記第２方向における前記第１側の面が、前記第１ダミーゲート配線から露出しており、
    　前記第４ナノシートは、前記第２方向における前記第２側の面が、前記第２ダミーゲート配線から露出している
    　ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１側は、前記第１ナノシートの、前記第２領域の側であり、
    　前記第２側は、前記第２ナノシートの、前記第１領域の側である
    　ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記第１側は、前記第１ナノシートの、前記第２領域と反対側であり、
    　前記第２側は、前記第２ナノシートの、前記第１領域と反対側である
    　ことを特徴とする半導体集積回路装置。
  4. 　請求項１に記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、
    　　前記第１方向に延びており、前記第１領域に形成されている第５ナノシートと、
    　　前記第１方向に延びており、前記第２領域に形成されている第６ナノシートと
    　をさらに備え、
    　前記第２スタンダードセルは、
    　　前記第１方向に延びており、前記第２方向において前記第５ナノシートと同じ位置に形成されている第７ナノシートと、
    　　前記第１方向に延びており、前記第２方向において前記第６ナノシートと同じ位置に形成されている第８ナノシートと
    　をさらに備え、
    　前記第１ゲート配線は、前記第５ナノシートの前記第２および第３方向における外周を囲い、
    　前記第２ゲート配線は、前記第６ナノシートの前記第２および第３方向における外周を囲い、
    　前記第１ダミーゲート配線は、前記第７ナノシートの前記第２および第３方向における外周を囲い、
    　前記第２ダミーゲート配線は、前記第８ナノシートの前記第２および第３方向における外周を囲い、
    　前記第５ナノシートは、前記第２方向における前記第１側と反対側の面が、前記第１ゲート配線から露出しており、
    　前記第６ナノシートは、前記第２方向における前記第２側と反対側の面が、前記第２ゲート配線から露出しており、
    　前記第７ナノシートは、前記第２方向における前記第１側と反対側の面が、前記第１ダミーゲート配線から露出しており、
    　前記第８ナノシートは、前記第２方向における前記第２側と反対側の面が、前記第２ダミーゲート配線から露出している
    　ことを特徴とする半導体集積回路装置。
  5. 　請求項４に記載の半導体集積回路装置において、
    　前記第１および第２スタンダードセルのセル境界に、前記第２方向に延びる第３および第４ダミーゲート配線が形成されており、
    　前記第１ゲート配線、ならびに、前記第１および第３ダミーゲート配線は、前記第１方向において等ピッチで配置されており、
    　前記第２ゲート配線、ならびに、前記第２および第４ダミーゲート配線は、前記第１方向において等ピッチで配置されている
    　ことを特徴とする半導体集積回路装置。
  6. 　第１方向に並べて配置された複数のスタンダードセルをそれぞれ備え、前記第１方向と垂直をなす第２方向に並べて配置された複数のセル列を備え、
    　前記複数のセル列は、論理機能を有する第１スタンダードセルを含む第１セル列と、前記複数のセル列において、前記第２方向両端のいずれか一方に配置され、論理機能を有さない第２スタンダードセルを含む第２セル列とを含み、
    　前記第１スタンダードセルは、
    　　第１導電型のトランジスタの形成領域である第１領域と、
    　　前記第１導電型と異なる第２導電型のトランジスタの形成領域であって、前記第２方向において前記第１領域と隣り合う第２領域と、
    　　前記第１方向に延びており、前記第１領域に形成されている第１ナノシートと、
    　　前記第１方向に延びており、前記第２領域に形成され、かつ、前記第１方向において前記第１ナノシートと同じ位置に形成されている第２ナノシートと、
    　　前記第２方向に延びており、前記第１ナノシートの前記第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向における外周を囲う第１ゲート配線と、
    　　前記第２方向に延びており、前記第２ナノシートの前記第２および第３方向における外周を囲う第２ゲート配線と
    　を備え、
    　前記第２スタンダードセルは、
    　　前記第１方向に延びており、前記第１方向において前記第１ナノシートと同じ位置に形成され、かつ、前記第１ナノシートと前記第２方向に隣接して形成されている第３ナノシートと、
    　　前記第２方向に延びており、前記第３ナノシートの前記第２および第３方向における外周を囲う第１ダミーゲート配線と
    　を備え、
    　前記第１ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１ゲート配線から露出しており、
    　前記第２ナノシートは、前記第２方向における一方の側である第２側の面が、前記第２ゲート配線から露出しており、
    　前記第１および第３ナノシートは、互いに対向する側の面が、前記第１ゲート配線および前記第１ダミーゲート配線からそれぞれ露出している、または、前記第１および第３ナノシートは、互いに対向する側の面が、前記第１ゲート配線および前記第１ダミーゲート配線からそれぞれ露出していない
    　ことを特徴とする半導体集積回路装置。
  7. 　請求項６記載の半導体集積回路装置において、
    　前記第１側は、前記第１ナノシートの、前記第３ナノシートと対向する側であり、
    　前記第３ナノシートは、前記第１ナノシートと対向する側の面が、前記第１ダミーゲート配線から露出している
    　ことを特徴とする半導体集積回路装置。
  8. 　請求項６記載の半導体集積回路装置において、
    　前記第１側は、前記第１ナノシートの、前記第３ナノシートと反対側であり、
    　前記第３ナノシートは、前記第１ナノシートと反対側の面が、前記第１ダミーゲート配線から露出している
    　ことを特徴とする半導体集積回路装置。
  9. 　請求項６記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、
    　　前記第１方向に延びており、前記第１方向において前記第１ナノシートと同じ位置に形成されている第４ナノシートと、
    　　前記第２方向に延びており、前記第４ナノシートの前記第２および第３方向における外周を囲う第２ダミーゲート配線と
    　をさらに備え、
    　前記第３ナノシートは、前記第２方向における前記第１側と反対側の面が、前記第１ダミーゲート配線から露出しており、
    　前記第４ナノシートは、前記第２方向における前記第２側と反対側の面が、前記第２ダミーゲート配線から露出している
    　ことを特徴とする半導体集積回路装置。
  10. 　請求項９記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、
    　　前記第１方向に延びており、前記第１領域に形成され、かつ、前記第１方向において前記第１ナノシートと同じ位置に形成されている第５ナノシートと、
    　　前記第１方向に延びており、前記第２領域に形成され、かつ、前記第１方向において前記第１ナノシートと同じ位置に形成されている第６ナノシートと
    　をさらに備え、
    　前記第２スタンダードセルは、
    　　前記第１方向に延びており、前記第１方向において前記第１ナノシートと同じ位置に形成されている第７ナノシートと、
    　　前記第１方向に延びており、前記第１方向において前記第１ナノシートと同じ位置に形成されている第８ナノシートと
    　をさらに備え、
    　前記第１ゲート配線は、前記第５ナノシートの前記第２および第３方向における外周を囲い、
    　前記第２ゲート配線は、前記第６ナノシートの前記第２および第３方向における外周を囲い、
    　前記第１ダミーゲート配線は、前記第７ナノシートの前記第２および第３方向における外周を囲い、
    　前記第２ダミーゲート配線は、前記第８ナノシートの前記第２および第３方向における外周を囲い、
    　前記第５ナノシートは、前記第２方向における前記第１側と反対側の面が、前記第１ゲート配線から露出しており、
    　前記第６ナノシートは、前記第２方向における前記第２側と反対側の面が、前記第２ゲート配線から露出しており、
    　前記第７ナノシートは、前記第２方向における前記第１側の面が、前記第１ダミーゲート配線から露出しており、
    　前記第８ナノシートは、前記第２方向における前記第２側の面が、前記第２ダミーゲート配線から露出している
    　ことを特徴とする半導体集積回路装置。
  11. 　請求項６記載の半導体集積回路装置において、
    　前記第１および第２ゲート配線、ならびに、前記第１ダミーゲート配線は、前記第１方向において同じ位置に形成されていることを特徴とする半導体集積回路装置。
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