KR102368072B1 - 스캔 플립플롭 및 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로 - Google Patents

Abstract

본 개시에 따른 스캔 플립플롭은 동작 모드에 따라 데이터 입력 신호 및 스캔 입력 신호 중 하나를 선택하여 내부 신호로 제공하는 입력부, 및 제1 출력 노드를 공유하고 서로 마주보는 제1 및 제2 삼상(tri-state) 인버터들을 포함하는 크로스 커플 구조를 가지고, 클럭 신호에 따라 내부 신호를 래치하는 플립플롭을 포함한다.

Description

스캔 플립플롭 및 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로{Scan flop flop and Scan test circuit including the scan flip flip}

본 개시의 기술적 사상은 플립플롭에 관한 것으로, 더욱 상세하게는, 스캔 플립플롭 및 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로에 관한 것이다.

반도체 칩의 고집적화에 따라 반도체 칩을 테스트하는데 많은 시간과 자원이 소요된다. 반도체 칩의 품질을 유지하고 테스트 효율을 향상시키기 위해 테스트를 위한 설계(Desing For Testability, DFT) 기술이 널리 사용되고 있으며, 그 중에서도 스캔 테스트 기술은 상당히 중요한 비중을 차지하고 있다.

본 개시의 기술적 사상이 해결하려는 과제는 공간 효율성을 향상시킬 수 있는 스캔 플립플롭 및 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로를 제공하는 데에 있다.

본 개시의 기술적 사상에 따른 스캔 플립플롭은, 동작 모드에 따라 데이터 입력 신호 및 스캔 입력 신호 중 하나를 선택하여 내부 신호로 제공하는 입력부, 및 제1 출력 노드를 공유하고 서로 마주보는 제1 및 제2 삼상(tri-state) 인버터들을 포함하는 크로스 커플 구조를 가지고, 클럭 신호에 따라 상기 내부 신호를 래치하는 플립플롭을 포함한다.

또한, 본 개시의 다른 기술적 사상에 따른 스캔 테스트 회로는, 제1 및 제2 스캔 플립플롭들을 포함하고, 상기 제1 및 제2 스캔 플립플롭들 중 적어도 하나는 제1 출력 노드를 공유하고 서로 마주보는 제1 및 제2 삼상 인버터들을 포함하는 크로스 커플 구조를 가지는 플립플롭을 포함하는, 순차 회로부, 및 제1 및 제2 조합 논리 회로들을 포함하고, 상기 제1 조합 논리 회로는 복수의 데이터를 논리 연산함으로써 생성된 제1 데이터 입력 신호를 상기 제1 스캔 플립플롭에 제공하고, 상기 제2 조합 논리 회로는 상기 제1 스캔 플립플롭의 출력 신호를 논리 연산함으로써 생성된 제2 데이터 입력 신호를 상기 제2 스캔 플립플롭에 제공하는, 조합 회로부를 포함한다.

본 개시의 기술적 사상에 따르면, 스캔 플립플롭은 크로스 커플 구조에 적합한 플립플롭 회로를 포함함으로써 공간 효율성을 향상시킬 수 있다. 구체적으로, 스캔 플립플롭은 출력 노드를 공유하는 두 개의 삼상 인버터들을 포함하는 크로스 커플 구조를 가짐으로써, 스캔 플립플롭이 구현되는 셀의 사이즈를 감소시킬 수 있다. 스캔 플립플롭이 구현되는 셀은 다수의 유닛들로 구분될 수 있는데, 적어도 하나의 유닛이 상기 크로스 커플 구조를 가짐으로써 인접한 두 유닛들은 전원 단자/그라운드 단자를 공유할 수 있고, 이로써, 셀의 사이즈를 감소시킬 수 있다.

도 1a는 본 개시의 일 실시예에 따른 스캔 플립플롭을 개략적으로 나타내는 블록도이다.
도 1b는 도 1a의 스캔 플립플롭을 나타내는 로직 심볼이다.
도 2는 본 개시의 일 실시예에 따른 스캔 플립플롭을 상세하게 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 크로스 커플 회로를 나타내는 회로도이다.
도 4는 도 3의 크로스 커플 회로를 나타내는 레이아웃이다.
도 5는 본 개시의 일 실시예에 따른 스캔 플립플롭을 나타내는 회로도이다.
도 6은 도 5의 스캔 플립플롭이 구현된 표준 셀을 개략적으로 나타낸다.
도 7은 본 개시의 일 실시예에 따른 스캔 플립플롭을 나타내는 회로도이다.
도 8은 도 7의 스캔 플립플롭의 변형예를 나타내는 회로도이다.
도 9는 본 개시의 일 실시예에 따른 스캔 플립플롭을 나타내는 회로도이다.
도 10은 도 9의 스캔 플립플롭의 변형예를 나타내는 회로도이다.
도 11은 본 개시의 일 실시예에 따른 스캔 플립플롭을 나타내는 회로도이다.
도 12는 도 11의 스캔 플립플롭의 변형예를 나타내는 회로도이다.
도 13은 본 개시의 일 실시예에 따른 스캔 플립플롭을 포함하는 스캔 체인을 나타내는 블록도이다.
도 14는 본 개시의 일 실시예에 따른 스캔 플립플롭을 포함하는 데이터 처리 장치를 나타내는 블록도이다.
도 15는 본 개시의 일 실시예에 따른 스캔 플립플롭을 포함하는 스캔 테스트 회로를 나타내는 블록도이다.
도 16은 본 개시의 일 실시예에 따른 스캔 플립플롭을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 여기서, 셀 라이브러리에는 셀의 명칭, 치수, 게이트 폭, 핀(pin), 딜레이(delay) 특성, 누설 전류, 임계 전압, 기능 등이 정의될 수 있다. 일반적인 셀 라이브러리 세트(set)에는 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 마스터-슬레이브 플립플롭(master-slaver flip-flop) 및 래치(latch) 등과 같은 저장 요소(storage element)를 포함할 수 있다.

이하에서 후술되는 본 발명의 실시예들에서, 셀은 표준 셀일 수 있고, 셀 라이브러리는 표준 셀 라이브러리일 수 있다. 표준 셀 방식은, 여러 기능을 갖는 표준 셀들을 미리 준비하고, 표준 셀들을 임의로 조합시켜 고객이나 이용자의 명세에 맞춘 전용의 대규모 집적 회로(LSI)를 설계하는 방식이다. 표준 셀은 미리 설계와 검증이 행해져서 컴퓨터에 등록되며, 컴퓨터 지원 설계(Computer Aided Design, CAD)를 사용하여 표준 셀을 조합시킨 논리 설계, 배치(placement), 배선(routing)이 행해 진다.

구체적으로, 대규모 집적 회로를 설계/제작하는 경우에 어느 규모의 표준화된 논리회로 블록들(또는 셀)이 이미 라이브러리에 보존되어 있으면, 현재의 설계 목적에 맞는 논리회로 블록을 이 중에서 꺼내어, 이것을 칩 상에 복수 개의 셀 열로서 배치하고, 셀과 셀 사이의 배선 공간에 배선 길이가 가장 짧아지는 최적 배선을 하여 전체 회로를 만들어 나갈 수 있다. 라이브러리에 보존되어 있는 셀의 종류가 풍부할수록 설계에 융통성이 생기고, 그만큼 칩의 최적 설계의 가능성도 커진다.

도 1a는 본 개시의 일 실시예에 따른 스캔 플립플롭(SFF)을 개략적으로 나타내는 블록도이고, 도 1b는 도 1a의 스캔 플립플롭을 나타내는 로직 심볼이다.

도 1a 및 도 1b를 참조하면, 스캔 플립플롭(SFF)은 입력부(IU) 및 플립플롭(FF)을 포함할 수 있다. 입력부(IU)는 데이터 입력 신호(D) 및 스캔 입력 신호(SI)를 수신하고, 동작 모드에 따라 데이터 입력 신호(D) 및 스캔 입력 신호(SI) 중 하나를 선택하여 내부 신호(IS)로 제공할 수 있다. 플립플롭(FF)은 클럭 신호(CLK)에 기초하여 내부 신호(IS)를 래치할 수 있다.

구체적으로, 입력부(100)는 제1 동작 모드에서 데이터 입력 신호(D)를 선택하고 데이터 입력 신호(D)에 기초하여 내부 신호(IS)를 제공하며, 제2 동작 모드에서 스캔 입력 신호(SI)를 선택하고 스캔 입력 신호(SI)에 기초하여 내부 신호(IS)를 제공한다. 예를 들어, 제1 동작 모드는 데이터 전달을 수행하는 정상(normal) 동작 모드이고 제2 동작 모드는 테스트 동작을 수행하는 스캔 테스트 모드일 수 있다.

일 실시예에서, 동작 모드는 스캔 인에이블 신호(SE)의 논리 레벨에 따라 결정될 수 있다. 예를 들어, 동작 모드는 스캔 인에이블 신호(SE)가 제1 논리 레벨(예를 들어, 논리 로우 레벨)인 경우 정상 동작 모드이고, 스캔 인에이블 신호(SE)가 제2 논리 레벨(예를 들어, 논리 하이 레벨)인 경우 스캔 테스트 모드일 수 있으나, 본 발명은 이에 한정되지 않는다.

정상 동작 모드에서, 입력부(IU)는 데이터 입력 신호(D)를 내부 신호(IS)로써 제공하고, 플립플롭(FF)은 데이터 입력 신호(D)를 래치하는 정상 동작을 수행할 수 있다. 한편, 스캔 테스트 모드에서, 입력부(IU)는 스캔 입력 신호(SI)를 내부 신호(IS)로써 제공하고, 플립플롭(FF)은 스캔 입력 신호(SI)를 래치하는 스캔 동작을 수행할 수 있다.

도 2는 본 개시의 일 실시예에 따른 스캔 플립플롭(10)을 상세하게 나타내는 블록도이다.

도 2를 참조하면, 스캔 플립플롭(10)은 멀티플렉서(100), 마스터 래치(200) 및 슬레이브 래치(300)를 포함할 수 있다. 본 실시예에 따른 스캔 플립플롭(10)은 도 1의 스캔 플립플롭(SFF)의 구체화된 실시예일 수 있다. 따라서, 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.

멀티플렉서(100)는 도 1의 입력부(IU)에 대응될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 도 1의 입력부(IU)는 멀티플렉서(100) 외에 다른 구성 요소를 더 포함할 수 있다. 멀티플렉서(100)는 스캔 인에이블 신호(SE)에 따라 데이터 입력 신호(D) 및 스캔 입력 신호(SI) 중 하나를 선택하고, 선택된 신호에 기초하여 내부 신호(IS)를 제공할 수 있다. 멀티플렉서(100)는 먹스(mux), 스캔 먹스(scan mux) 또는 선택부라고 지칭될 수 있다. 일 실시예에서, 멀티플렉서(100)는 크로스 커플 구조(cross couple structure)를 포함하도록 구현될 수 있다. 크로스 커플 구조에 대해서는 이하에서 도 3을 참조하여 상술하기로 한다.

마스터 래치(200) 및 슬레이브 래치(300)는 도 1의 플립플롭(FF)에 대응될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 도 1의 플립플롭(FF)은 마스터 래치(200) 및 슬레이브 래치(300) 외에 다른 구성 요소를 더 포함할 수 있다. 마스터 래치(200)는 클럭 신호(CLK)에 기초하여 내부 신호(IS)를 래치하고, 슬레이브 래치(300)는 클럭 신호(CLK)에 기초하여 마스터 래치(200)의 출력을 래치하여 출력 신호(OUT)를 제공할 수 있다.

일 실시예에서, 마스터 래치(200)는 크로스 커플 구조를 포함하도록 구현될 수 있다. 일 실시예에서, 슬레이브 래치(300)는 크로스 커플 구조를 포함하도록 구현될 수 있다. 일 실시예에서, 마스터 래치(200) 및 슬레이브 래치(300)는 둘다 크로스 커플 구조를 포함하도록 구현될 수 있다.

도 3은 본 개시의 일 실시예에 따른 크로스 커플 회로(XCC)를 나타내는 회로도이다.

도 3을 참조하면, 크로스 커플 회로(XCC)는 크로스 커플 구조를 갖는 회로로서, 제1 삼상 인버터(tri-state inverter)(TIVTa) 및 제2 삼상 인버터(TIVTb)를 포함할 수 있다. 본 실시예에서, 제1 및 제2 삼상 인버터들(TIVTa, TIVITb)은 출력 노드(Y)를 공유하고, 서로 마주보도록 배치될 수 있다. 이러한 크로스 커플 회로(XCC)는 도 2의 스캔 플립플롭(10)의 일부 구성 요소로서 포함될 수 있다. 예를 들어, 도 2의 멀티플렉서(100), 마스터 래치(200) 또는 슬레이브 래치(300)는 크로스 커플 회로(XCC)를 포함할 수 있다.

제1 삼상 인버터(TIVTa)는 제1 풀업부(PU1), 제1 PMOS 트랜지스터(PM1), 제1 NMOS 트랜지스터(NM1) 및 제1 풀다운부(PD1)를 포함할 수 있다. 구체적으로, 제1 풀업부(PU1)는 전원 단자(VDD)에 연결된 소스 및 제1 입력 신호(I0)가 인가되는 게이트를 포함하는 제1 풀업 트랜지스터(PU1a)를 포함할 수 있고, 제1 풀다운부(PD1)는 그라운드 단자(GND)에 연결된 소스 및 제1 입력 단자(I0)에 연결된 게이트를 포함하는 제1 풀다운 트랜지스터(PD1a)를 포함할 수 있다.

제1 PMOS 트랜지스터(PM1)는 제1 풀업 트랜지스터(PU1a)의 드레인에 연결된 소스, 제1 제어 신호(A)가 인가되는 게이트, 및 출력 노드(Y)에 연결된 드레인을 포함할 수 있다. 제1 NMOS 트랜지스터(NM1)는 제1 PMOS 트랜지스터(PM1) 및 출력 노드(Y)에 연결된 드레인, 제2 제어 신호(B)가 인가되는 게이트, 및 제1 풀다운 트랜지스터(PD1a)에 연결된 소스를 포함할 수 있다.

제2 삼상 인버터(TIVTb)는 제2 풀업부(PU2), 제2 PMOS 트랜지스터(PM2), 제2 NMOS 트랜지스터(NM2) 및 제2 풀다운부(PD2)를 포함할 수 있다. 구체적으로, 제2 풀업부(PU2)는 전원 단자(VDD)에 연결된 소스 및 제2 입력 신호(I1)가 인가되는 게이트를 포함하는 제2 풀업 트랜지스터(PU2a)를 포함할 수 있고, 제2 풀다운부(PD2)는 그라운드 단자(GND)에 연결된 소스 및 제2 입력 신호(I1)가 인가되는 게이트를 포함하는 제2 풀다운 트랜지스터(PD2a)를 포함할 수 있다.

제2 PMOS 트랜지스터(PM2)는 제2 풀업 트랜지스터(PU2a)의 드레인에 연결된 소스, 제2 제어 신호(B)가 인가되는 게이트, 및 출력 노드(Y)에 연결된 드레인을 포함할 수 있다. 제2 NMOS 트랜지스터(NM2)는 제2 PMOS 트랜지스터(PM2) 및 출력 노드(Y)에 연결된 드레인, 제1 제어 신호(A)가 인가되는 게이트, 및 제2 풀다운 트랜지스터(PD2a)에 연결된 소스를 포함할 수 있다.

이와 같이, 본 실시예에 따르면, 제1 PMOS 트랜지스터(PM1)와 제2 NMOS 트랜지스터(NM2)의 게이트들에는 제1 제어 신호(A)가 인가되고, 제1 NMOS 트랜지스터(NM1)와 제2 PMOS 트랜지스터(PM2)의 게이트들에는 제2 제어 신호(B)가 인가될 수 있다. 따라서, 제1 및 제2 PMOS 트랜지스터들(PM1, PM2) 및 상기 제1 및 제2 NMOS 트랜지스터들(NM1, NM2)은 크로스 커플부(XC)를 구성할 수 있다.

도 4는 도 3의 크로스 커플 회로(XCC)를 나타내는 레이아웃이다.

도 4를 참조하면, 크로스 커플 회로(XCC)는 표준 셀의 일부로서, 제1 및 제2 액티브(active) 영역들(AR1, AR2), 복수의 도전 라인들(conductive lines)(CL), 복수의 소스/드레인 컨택들(contacts)(CA) 및 복수의 게이트 컨택들(CB)을 포함할 수 있다. 크로스 커플 회로(XCC)를 포함하는 표준 셀은 상부 바운더리 라인(upper boundary line)(UBL) 및 하부 바운더리 라인(lower boundary line)(LBL)에 의해 한정될 수 있고, 좌측 및 우측에 각각 다른 회로들을 더 포함할 수 있다.

제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 제1 방향(예를 들어, X 방향)을 따라 연장되며, 제1 방향에 실질적으로 수직인 제2 방향(예를 들어, Y 방향)으로 서로 평행하게 배치될 수 있다. 이때, 제1 액티브 영역(AR1)은 상부 바운더리 라인(UBL)에 인접하게 배치되고, 제2 액티브 영역(AR2)은 하부 바운더리 라인(LBL)에 인접하게 배치될 수 있다.

제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 서로 다른 도전형을 가질 수 있다. 제1 및 제2 액티브 영역들(AR1, AR2)은 디퓨전(diffusion) 영역들이라고 지칭될 수 있다. 일 실시예에서, 제1 액티브 영역(AR1)은 N형 웰(well)에 대응될 수 있고, 제2 액티브 영역(AR2)은 P형 웰에 대응될 수 있다. 일 실시예에서, 기판은 P형 기판일 수 있고, 기판은 제2 액티브 영역(AR2)으로 이용될 수 있다.

도시되지는 않았으나, 제1 액티브 영역(AR1)에는 제1 방향을 따라 연장되고, 제2 방향으로 서로 평행하게 배치된 복수의 제1 액티브 핀들이 배치될 수 있으며, 제1 액티브 핀들은 예를 들어, PMOS 트랜지스터를 구성할 수 있다. 또한, 제2 액티브 영역(AR2)에는 제1 방향을 따라 연장되고, 제2 방향으로 서로 평행하게 배치된 복수의 제2 액티브 핀들이 배치될 수 있고, 제2 액티브 핀들은 예를 들어, NMOS 트랜지스터를 구성할 수 있다.

제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이에는 더미 영역(DR)이 배치될 수 있다. 이때, 더미 영역(DR)에는 제1 방향을 따라 연장되고, 제1 및 제2 액티브 핀들에 평행한 적어도 하나의 더미 핀이 배치될 수 있다.

복수의 도전 라인들(CL)은 제2 방향을 따라 연장되고, 제1 방향으로 서로 평행하게 배치될 수 있다. 본 실시예에서, 도전 라인들(CL)은 서로 평행하게 배치된 제1 내지 제4 도전 라인들(CL1 내지 CL4)을 포함할 수 있다. 이때, 도전 라인들(CL)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 함금 등을 포함할 수 있다. 일 실시예에서, 도전 라인들(CL)은 게이트 전극들에 대응될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 도전 라인들(CL)은 임의의 전도성을 갖는 트레이스(trace) 등일 수 있다.

제1 액티브 영역(AR1) 상의 제2 및 제3 도전 라인들(CL2, CL3)과 제2 액티브 영역(AR2) 상의 제2 및 제3 도전 라인들(CL2, CL3)을 전기적으로 절연시키기 위하여, 더미 영역에 절단 레이어(cutting layer)(CT)가 배치될 수 있다. 여기서, 절단 레이어(CT)는 제2 도전 라인(CL2)의 일부 영역과 제3 도전 라인(CL3)의 일부 영역을 절단하기 위한 표시(marking) 레이어일 수 있다.

이러한 절단 레이어(CT)를 포함하는 레이아웃에 따라 제조된 반도체 장치에서, 제2 도전 라인(CL2)은 제1 액티브 영역(AR1) 상의 제2 상부 도전 라인(CL2a) 및 제2 액티브 영역(AR2) 상의 제2 하부 도전 라인(CL2b)으로 분리될 수 있고, 이에 따라, 제2 상부 도전 라인(CL2a)과 제2 하부 도전 라인(CL2b)은 전기적으로 절연될 수 있다. 또한, 제3 도전 라인(CL3)은 제1 액티브 영역(AR1) 상의 제3 상부 도전 라인(CL3a) 및 제2 액티브 영역(AR2) 상의 제3 하부 도전 라인(CL3b)으로 분리될 수 있고, 이에 따라, 제3 상부 도전 라인(CL3a)과 제3 하부 도전 라인(CL3b)은 전기적으로 절연될 수 있다.

복수의 소스/드레인 컨택들(CA)은 제2 방향을 따라 연장되도록, 제1 및 제2 액티브 영역들(AR1, AR2) 상에 배치될 수 있다. 복수의 소스/드레인 컨택들(CA)의 각각은 서로 인접한 두 개의 도전 라인들(CL) 사이에 배치될 수 있다. 이때, 복수의 소스/드레인 컨택들(CA)은 소스/드레인 컨택 패턴들 또는 소스/드레인 컨택 플러그들이라고 지칭할 수도 있다.

제1 액티브 영역(AR1)에서 제2 상부 도전 라인(CL2a)과 제3 상부 도전 라인(CL3a) 사이에 배치된 소스/드레인 컨택(CA) 상에는 출력 노드(Y)에 대응하는 비아(V0)가 형성될 수 있다. 제2 액티브 영역(AR2)에서 제2 하부 도전 라인(CL2b)과 제3 상부 도전 라인(CL3b) 사이에 배치된 소스/드레인 컨택(CA) 상에는 출력 노드(Y)에 대응하는 비아(V0)가 형성될 수 있다. 도시되지는 않았지만, 제1 액티브 영역(AR1) 상의 출력 노드(Y)와 제2 액티브 영역(AR2) 상의 출력 노드(Y)는 상부에 배치되는 메탈 라인을 통해 전기적으로 연결될 수 있다.

복수의 게이트 컨택들(CB)은 더미 영역(DR)에 대응하는, 제1 내지 제4 도전 라인들(CL1 내지 CL4)의 일부 영역들 상에 배치될 수 있다. 이때, 복수의 게이트 컨택들(CB)은 게이트 컨택 패턴들 또는 게이트 컨택 플러그들이라고 지칭할 수도 있다. 구체적으로, 제1 도전 라인(CL1) 상에는 제1 게이트 컨택(CB1)이 배치되고, 제2 상부 도전 라인(CL2a)에는 제2 상부 게이트 컨택(CB2a)이 배치되며, 제2 하부 도전 라인(CL2b)에는 제2 하부 게이트 컨택(CB2b)이 배치되고, 제3 상부 도전 라인(CL3a)에는 제3 상부 게이트 컨택(CB3a)이 배치되며, 제3 하부 도전 라인(CL3b)에는 제3 하부 게이트 컨택(CB3b)이 배치되고, 제4 도전 라인(CL4)에는 제4 게이트 컨택(CB4)이 배치될 수 있다.

일 실시예에서, 제2 및 제3 상부 게이트 컨택들(CB2a, CB3a)은 하부 바운더리 라인(LBL)에서 실질적으로 동일한 거리만큼 이격되도록 배치될 수 있다. 다시 말해, 제2 및 제3 상부 게이트 컨택들(CB2a, CB3a)는 제1 방향을 따라 대응되는 위치에 배치될 수 있다. 일 실시예에서, 제2 및 제3 하부 게이트 컨택들(CB2b, CB3b)은 하부 바운더리 라인(LBL)에서 실질적으로 동일한 거리만큼 이격되도록 배치될 수 있다. 다시 말해, 제2 및 제3 하부 게이트 컨택들(CB2b, CB3b)는 제1 방향을 따라 대응되는 위치에 배치될 수 있다.

제1 게이트 컨택(CB1)을 통해 제1 입력 신호(I0)가 인가될 수 있고, 제1 입력 신호(I0)는 제1 도전 라인(CL1)에 전달될 수 있다. 제4 게이트 컨택(CB4)을 통해 제2 입력 신호(I1)가 인가될 수 있고, 제2 입력 신호(I2)는 제4 도전 라인(CL4)에 전달될 수 있다. 제2 상부 게이트 컨택(CB2a) 및 제3 하부 게이트 컨택(CB3b)을 통해 제1 제어 신호(A)가 인가될 수 있고, 제1 제어 신호(A)는 제2 상부 도전 라인(CL2a) 및 제3 하부 도전 라인(CL3b)에 각각 전달될 수 있다. 제2 하부 게이트 컨택(CB2b) 및 제3 상부 게이트 컨택(CB3a)를 통해 제2 제어 신호(B)가 인가될 수 있고, 제2 제어 신호(B)는 제2 하부 도전 라인(CL2b) 및 제3 상부 도전 라인(CL3a)에 각각 전달될 수 있다.

이때, 각 게이트 컨택 상에는 각 게이트 컨택과 상부 메탈 라인을 전기적으로 연결하는 비아(V0)가 형성될 수 있다. 이때, 비아(V0)는 각 게이트 컨택과 실질적으로 유사한 디멘젼(dimension)으로 형성될 수 있다. 일부 실시예들에서, 제2 하부 게이트 컨택(CB2b) 및 제3 상부 게이트 컨택(CB3a) 중 하나의 상부에는 비아(V0)가 형성되지 않을 수 있다.

본 실시예에 따르면, 크로스 커플 회로(XCC)는 제2 하부 게이트 컨택(CB2b) 및 제3 상부 게이트 컨택(CB3a)을 연결하는 사선(diagonal) 컨택(CAd)을 더 포함할 수 있다. 이때, 사선 컨택(CAd)은 사선 방향으로 연장되는 형태로 구현될 수 있고, 이에 따라, 하부 바운더리 라인(LBL)으로부터의 거리가 다른 제2 하부 게이트 컨택(CB2b) 및 제3 상부 게이트 컨택(CB3a)을 전기적으로 연결할 수 있다. 일 실시예에서, 사선 컨택(CAd)은 복수의 소스/드레인 컨택(CA)과 동일한 공정 단계에서 형성될 수 있다.

일 실시예에서, 기판에서 사선 컨택(CAd)의 상부면까지의 높이는 제2 하부 게이트 컨택(CB2b) 및 제3 상부 게이트 컨택(CB3a)과 실질적으로 동일하게 형성될 수 있다. 다시 말해, 기판에서 사선 컨택(CAd)의 상부면까지의 높이는, 기판에서 제2 하부 게이트 컨택(CB2b)의 상부면까지의 높이 및 기판에서 제3 상부 게이트 컨택(CB3a)의 상부면까지의 높이와 실질적으로 동일할 수 있다.

일 실시예에서, 제2 하부 게이트 컨택(CB2b) 상에 비아(V0)가 형성되고, 제2 제어 신호(B)는 비아(V0)를 통해 인가되어, 사선 컨택(CAd)을 통해 제3 상부 게이트 컨택(CB3a)에 전달될 수 있다. 일 실시예에서, 제3 상부 게이트 컨택(CB3a) 상에 비아(V0)가 형성되고, 제2 제어 신호(B)는 비아(V0)를 통해 인가되어, 사선 컨택(CAd)을 통해 제2 하부 게이트 컨택(CB2b)에 전달될 수 있다.

종래의 크로스 커플부는 절단 레이어 및 사선 컨택을 포함하지 않았으며, 이에 따라, 세 개의 도전 라인들에 대응하는 영역에 구현될 수 있었다. 다시 말해, 종래의 크로스 커플부는 3 그리드(grid)에 해당하는 영역에 설계할 수 있었다. 여기서, 그리드는 도전 라인의 개수에 따른 영역에 대응할 수 있으며, CPP(contact poly pitch)라고 지칭할 수도 있다.

본 실시예에서, 크로스 커플부(XC)는 절단 레이어(CT), 제2 및 제3 상부 게이트 컨택들(CB2a, CB3a), 제2 및 제3 하부 게이트 컨택들(CB2b, CB3b), 및 사선 컨택(CAd)을 이용하여, 두 개의 도전 라인들, 즉, 제2 및 제3 도전 라인들(CL2, CL3)에 대응하는 영역에 구현될 수 있다. 다시 말해, 본 실시예에 따른 크로스 커플부(XC)는 2 그리드 또는 2CPP에 설계할 수 있다. 따라서, 종래에 비해 본 실시예에 따른 크로스 커플부(XC)는 셀 내에서 차지하는 면적이 줄어들게 되므로, 공간 효율성이 향상될 수 있다.

도 5는 본 개시의 일 실시예에 따른 스캔 플립플롭(10A)을 나타내는 회로도이다.

도 5를 참조하면, 스캔 플립플롭(10A)은 멀티플렉서(100a), 마스터 래치(200a) 및 슬레이브 래치(300a)를 포함할 수 있고, 주변 회로들(410 내지 440)을 더 포함할 수 있다. 본 실시예에 따른 스캔 플립플롭(10A)은 도 2의 스캔 플립플롭(10)의 일 구현예일 수 있으며, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.

멀티플렉서(100a)는 도 3에 예시된 크로스 커플 회로(XCC)와 같이 구현될 수 있다. 구체적으로, 멀티플렉서(100a)는 제1 출력 노드(ND1)를 공유하는 제1 및 제2 삼상 인버터들(110, 120)를 포함할 수 있고, 제1 출력 노드(ND1)에서 출력되는 신호는 도 2의 내부 신호(IS)에 대응될 수 있다. 제1 삼상 인버터(110)는 스캔 인에이블 신호(SE) 및 반전 스캔 인에이블 신호(NSE)에 기초하여 데이터 입력 신호(D)를 반전시킬 수 있고, 제2 삼상 인버터(120)는 스캔 인에이블 신호(SE) 및 반전 스캔 인에이블 신호(NSE)에 기초하여 스캔 입력 신호(SI)를 반전시킬 수 있다. 인버터(420)는 스캔 인에이블 신호(SE)를 반전하여 반전 스캔 인에이블 신호(NSE)를 출력할 수 있다.

제1 삼상 인버터(110)는 제1 전원 단자(P1)에 연결된 제1 풀업 트랜지스터(111), 제1 풀업 트랜지스터(111)와 제1 출력 노드(ND1) 사이에 연결된 제1 PMOS 트랜지스터(112), 제1 출력 노드(ND1)에 연결된 제1 NMOS 트랜지스터(113) 및 제1 NMOS 트랜지스터(113)와 제1 그라운드 단자(G1) 사이에 연결된 제1 풀다운 트랜지스터(114)를 포함할 수 있다.

구체적으로, 제1 풀업 트랜지스터(111)는 제1 전원 단자(P1)에 연결된 소스 및 데이터 입력 신호(D)가 인가되는 게이트를 포함할 수 있고, 제1 PMOS 트랜지스터(112)는 제1 풀업 트랜지스터(111)의 드레인에 연결된 소스, 센스 인에이블 신호(SE)가 인가되는 게이트, 및 제1 출력 노드(ND1)에 연결된 드레인을 포함할 수 있다. 제1 NMOS 트랜지스터(113)는 제1 출력 노드(ND1)에 연결된 드레인, 및 반전 센스 인에이블 신호(NSE)가 인가되는 게이트를 포함할 수 있고, 제1 풀다운 트랜지스터(114)는 제1 NMOS 트랜지스터(113)의 소스에 연결된 드레인, 데이터 입력 신호(D)가 인가되는 게이트, 및 제1 그라운드 단자(G1)에 연결된 소스를 포함할 수 있다.

제2 삼상 인버터(120)는 제2 전원 단자(P2)에 연결된 제2 풀업 트랜지스터(121), 제2 풀업 트랜지스터(121)와 제1 출력 노드(ND1) 사이에 연결된 제2 PMOS 트랜지스터(122), 제1 출력 노드(ND1)에 연결된 제2 NMOS 트랜지스터(123) 및 제2 NMOS 트랜지스터(123)와 제2 그라운드 단자(G2) 사이에 연결된 제2 풀다운 트랜지스터(124)를 포함할 수 있다.

구체적으로, 제2 풀업 트랜지스터(121)는 제2 전원 단자(P2)에 연결된 소스 및 스캔 입력 신호(SI)가 인가되는 게이트를 포함할 수 있고, 제2 PMOS 트랜지스터(122)는 제2 풀업 트랜지스터(121)의 드레인에 연결된 소스, 반전 센스 인에이블 신호(NSE)가 인가되는 게이트, 및 제1 출력 노드(ND1)에 연결된 드레인을 포함할 수 있다. 제2 NMOS 트랜지스터(123)는 제1 출력 노드(ND1)에 연결된 드레인, 및 센스 인에이블 신호(SE)가 인가되는 게이트를 포함할 수 있고, 제2 풀다운 트랜지스터(124)는 제2 NMOS 트랜지스터(123)의 소스에 연결된 드레인, 스캔 입력 신호(SI)가 인가되는 게이트, 및 제2 그라운드 단자(G2)에 연결된 소스를 포함할 수 있다.

본 실시예에서, 제1 PMOS 트랜지스터(112) 및 제2 NMOS 트랜지스터(123)의 게이트들에 센스 인에이블 신호(SE)가 인가되고, 제1 NMOS 트랜지스터(113) 및 제2 PMOS 트랜지스터(122)의 게이트들에 반전 센스 인에이블 신호(NSE)가 인가될 수 있다. 이에 따라, 제1 및 제2 PMOS 트랜지스터들(112, 122) 및 제1 및 제2 NMOS 트랜지스터들(113, 123)은 제1 크로스 커플부(XC1)를 구성할 수 있다. 제1 크로스 커플부(XC1)는 도 4에 예시된 레이아웃으로 구현될 수 있고, 이에 따라, 제1 크로스 커플부(XC1)는 2 그리드 또는 2CPP에 설계할 수 있다.

마스터 래치(200a)는 도 3에 예시된 크로스 커플 회로(XCC)와 같이 구현될 수 있다. 구체적으로, 마스터 래치(200a)는 제2 출력 노드(ND2)를 공유하는 제3 및 제4 삼상 인버터들(210, 220)을 포함할 수 있고, 제1 인버터(230)를 더 포함할 수 있다. 제3 삼상 인버터(210)는 버퍼링된 클럭 신호(BCLK) 및 반전 클럭 신호(NCLK)에 기초하여 멀티플렉서(110a)의 출력, 즉, 제1 출력 노드(ND1)의 신호를 반전시킬 수 있고, 제4 삼상 인버터(220)는 버퍼링된 클럭 신호(BCLK) 및 반전 클럭 신호(NCLK)에 기초하여 제1 인버터(230)의 출력, 즉, 제3 출력 노드(ND3)의 신호를 반전시킬 수 있다. 이때, 인버터(430)는 클럭 신호(CLK)를 반전하여 반전 클럭 신호(NCLK)를 출력할 수 있고, 인버터(440)는 반전 클럭 신호(NCLK)를 반전하여 버퍼링된 클럭 신호(BCLK)를 출력할 수 있다.

제3 삼상 인버터(210)는 제2 전원 단자(P2)에 연결된 제3 풀업 트랜지스터(211), 제3 풀업 트랜지스터(211)와 제2 출력 노드(ND2) 사이에 연결된 제3 PMOS 트랜지스터(212), 제2 출력 노드(ND2)에 연결된 제3 NMOS 트랜지스터(213) 및 제3 NMOS 트랜지스터(213)와 제2 그라운드 단자(G2) 사이에 연결된 제3 풀다운 트랜지스터(214)를 포함할 수 있다.

구체적으로, 제3 풀업 트랜지스터(211)는 제2 전원 단자(P2)에 연결된 소스 및 제1 출력 노드(ND1)에 연결된 게이트를 포함할 수 있고, 제3 PMOS 트랜지스터(212)는 제3 풀업 트랜지스터(211)의 드레인에 연결된 소스, 버퍼링된 클럭 신호(BCLK)가 인가되는 게이트, 및 제2 출력 노드(ND2)에 연결된 드레인을 포함할 수 있다. 제3 NMOS 트랜지스터(213)는 제2 출력 노드(ND2)에 연결된 드레인, 및 반전 클럭 신호(NCLK)가 인가되는 게이트를 포함할 수 있고, 제3 풀다운 트랜지스터(214)는 제3 NMOS 트랜지스터(213)의 소스에 연결된 드레인, 제1 출력 노드(ND1)에 연결된 게이트, 및 제2 그라운드 단자(G2)에 연결된 소스를 포함할 수 있다.

제4 삼상 인버터(220)는 제3 전원 단자(P3)에 연결된 제4 풀업 트랜지스터(221), 제4 풀업 트랜지스터(221)와 제2 출력 노드(ND2) 사이에 연결된 제4 PMOS 트랜지스터(222), 제2 출력 노드(ND2)에 연결된 제4 NMOS 트랜지스터(223) 및 제4 NMOS 트랜지스터(223)와 제3 그라운드 단자(G3) 사이에 연결된 제4 풀다운 트랜지스터(224)를 포함할 수 있다.

구체적으로, 제4 풀업 트랜지스터(221)는 제3 전원 단자(P3)에 연결된 소스 및 제3 출력 노드(ND3)에 연결된 게이트를 포함할 수 있고, 제4 PMOS 트랜지스터(222)는 제4 풀업 트랜지스터(221)의 드레인에 연결된 소스, 반전 클럭 신호(NCLK)가 인가되는 게이트, 및 제2 출력 노드(ND2)에 연결된 드레인을 포함할 수 있다. 제4 NMOS 트랜지스터(223)는 제2 출력 노드(ND2)에 연결된 드레인, 및 버퍼링된 클럭 신호(BCLK)가 인가되는 게이트를 포함할 수 있고, 제4 풀다운 트랜지스터(224)는 제4 NMOS 트랜지스터(223)의 소스에 연결된 드레인, 제3 출력 노드(ND3)에 연결된 게이트, 및 제3 그라운드 단자(G3)에 연결된 소스를 포함할 수 있다.

본 실시예에서, 제3 PMOS 트랜지스터(212) 및 제4 NMOS 트랜지스터(223)의 게이트들에 버퍼링된 클럭 신호(BCLK)가 인가되고, 제3 NMOS 트랜지스터(213) 및 제4 PMOS 트랜지스터(222)의 게이트들에 반전 클럭 신호(NCLK)가 인가될 수 있다. 이에 따라, 제3 및 제4 PMOS 트랜지스터들(212, 222) 및 제3 및 제4 NMOS 트랜지스터들(213, 223)은 제2 크로스 커플부(XC2)를 구성할 수 있다. 제2 크로스 커플부(XC2)는 도 4에 예시된 레이아웃으로 구현될 수 있고, 이에 따라, 제2 크로스 커플부(XC2)는 2 그리드 또는 2CPP에 설계할 수 있다.

종래의 스캔 플립플롭에 포함된 마스터 래치는 멀티플렉서의 출력, 즉, 내부 신호를 수신하는 전달 게이트를 포함하여, 내부 신호를 반전하지 않고 출력 노드에 제공한다. 이때, 전달 게이트는 2개의 트랜지스터들로 구현될 수 있으므로, 본 실시예에 따른 제3 삼상 인버터(210)에 비해 트랜지스터들의 개수가 적다. 그러나, 종래 기술에 따르면, 멀티플렉서와 마스터 래치 사이에서 전원 단자/그라운드 단자의 머지(merge)가 이루어지지 못하므로, 추가적으로 셀 영역을 감소시킬 수 없으므로 공간 효율성이 떨어진다.

본 실시예에 따르면, 마스터 래치(200a)는 멀티플렉서(100a)의 출력을 수신하는 제3 삼상 인버터(210)를 포함하여, 제1 출력 노드(ND1)의 신호를 반전시켜 제2 출력 노드(ND2)에 제공할 수 있다. 이때, 제3 삼상 인버터(210)는 4개의 트랜지스터들(211 내지 214)로 구현될 수 있으므로, 종래에 비해 트랜지스터들의 개수가 많다. 그러나, 본 실시예에 따르면, 멀티플렉서(100a)에 포함된 제2 삼상 인버터(120)와 마스터 래치(200a)에 포함된 제3 삼상 인버터(210) 사이에서 전원 단자/그라운드 단자의 머지가 발생할 수 있으므로, 추가적으로, 셀 영역을 감소시킬 수 있다.

구체적으로, 멀티플렉서(100a)에 포함된 제2 삼상 인버터(120)와 마스터 래치(200a)에 포함된 제3 삼상 인버터(210)는 제1 방향으로 인접하게 배치될 수 있다. 따라서, 제2 삼상 인버터(120)와 제3 삼상 인버터(210)는 제2 전원 단자(P2) 및 제2 그라운드 단자(G2)를 공유할 수 있다. 다시 말해, 제3 삼상 인버터(210)의 전원 단자는 제2 삼상 인버터(120)의 제2 전원 단자(P2)에 머지될 수 있고, 제3 삼상 인버터(210)의 그라운드 단자는 제2 삼상 인버터(120)의 제2 그라운드 단자(G2)에 머지될 수 있다. 이에 따라, 멀티플렉서(110a)와 마스터 래치(200a)를 구현하기 위해 필요한 영역의 사이즈는 예를 들어, 1 내지 2 그리드만큼 추가적으로 감소할 수 있다.

슬레이브 래치(300a)는 전달 게이트(310) 및 제5 삼상 인버터(320)를 포함할 수 있고, 제2 인버터(330)를 더 포함할 수 있다. 전달 게이트(310)는 버퍼링된 클럭 신호(BCLK) 및 반전 클럭 신호(NCLK)에 기초하여 마스터 래치(200a)의 출력, 즉, 제3 출력 노드(ND3)의 신호를 제4 출력 노드(ND4)에 전달할 수 있다. 제2 인버터(330)는 제4 출력 노드(ND4)의 신호를 반전시킬 수 있고, 제5 삼상 인버터(320)는 버퍼링된 클럭 신호(BCLK) 및 반전 클럭 신호(NCLK)에 기초하여 제5 출력 노드(ND5)의 신호를 반전시킬 수 있다.

제5 삼상 인버터(320)는 제4 전원 단자(P4)에 연결된 제5 풀업 트랜지스터(321), 제5 풀업 트랜지스터(321)와 제4 출력 노드(ND4) 사이에 연결된 제5 PMOS 트랜지스터(322), 제4 출력 노드(ND4)에 연결된 제5 NMOS 트랜지스터(323) 및 제5 NMOS 트랜지스터(323)와 제4 그라운드 단자(G4) 사이에 연결된 제5 풀다운 트랜지스터(324)를 포함할 수 있다.

구체적으로, 제5 풀업 트랜지스터(321)는 제4 전원 단자(P4)에 연결된 소스 및 제5 출력 노드(ND5)에 연결된 게이트를 포함할 수 있고, 제5 PMOS 트랜지스터(322)는 제5 풀업 트랜지스터(321)의 드레인에 연결된 소스, 버퍼링된 클럭 신호(BCLK)가 인가되는 게이트, 및 제4 출력 노드(ND4)에 연결된 드레인을 포함할 수 있다. 제5 NMOS 트랜지스터(323)는 제4 출력 노드(ND4)에 연결된 드레인, 및 반전 클럭 신호(NCLK)가 인가되는 게이트를 포함할 수 있고, 제5 풀다운 트랜지스터(324)는 제5 NMOS 트랜지스터(323)의 소스에 연결된 드레인, 제5 출력 노드(ND5)에 연결된 게이트, 및 제4 그라운드 단자(G4)에 연결된 소스를 포함할 수 있다.

전달 게이트(310)는 제6 PMOS 트랜지스터(311) 및 제6 NMOS 트랜지스터(312)를 포함할 수 있다. 제6 PMOS 트랜지스터(311)는 제3 출력 노드(ND3)와 제4 출력 노드(ND4) 사이에 연결되고, 반전 클럭 신호(NCLK)가 인가되는 게이트를 포함할 수 있다. 제6 NMOS 트랜지스터(312)는 제3 출력 노드(ND3)와 제4 출력 노드(ND4) 사이에 연결되고, 버퍼링된 클럭 신호(BCLK)가 인가되는 게이트를 포함할 수 있다.

제2 인버터(330)는 제6 풀업 트랜지스터(331) 및 제6 풀다운 트랜지스터(332)를 포함할 수 있다. 제6 풀업 트랜지스터(331)는 제4 전원 단자(P4)에 연결된 소스, 제4 출력 노드(ND4)에 연결된 게이트, 및 제5 출력 노드(ND5)에 연결된 드레인을 포함할 수 있다. 제6 풀다운 트랜지스터(332)는 제5 출력 노드(ND5)에 연결된 드레인, 제4 출력 노드(ND4)에 연결된 게이트, 및 제4 그라운드 단자(G4)에 연결된 소스를 포함할 수 있다.

본 실시예에서, 제5 PMOS 트랜지스터(322) 및 제6 NMOS 트랜지스터(312)의 게이트들에 버퍼링된 클럭 신호(BCLK)가 인가되고, 제5 NMOS 트랜지스터(323) 및 제6 PMOS 트랜지스터(311)의 게이트들에 반전 클럭 신호(NCLK)가 인가될 수 있다. 이에 따라, 제5 및 제6 PMOS 트랜지스터들(322, 311) 및 제5 및 제6 NMOS 트랜지스터들(323, 312)은 제3 크로스 커플부(XC3)를 구성할 수 있다. 제3 크로스 커플부(XC3)는 도 4에 예시된 레이아웃으로 구현될 수 있고, 이에 따라, 제3 크로스 커플부(XC3)는 2 그리드 또는 2CPP에 설계할 수 있다.

따라서, 본 실시예에 따르면, 멀티플렉서(100a)가 제1 크로스 커플부(XC1)를 포함하고, 마스터 래치(200a)가 제2 크로스 커플부(XC2)를 포함하며, 슬레이브 래치(300a)가 제3 크로스 커플부(XC3)를 포함함으로써, 스캔 플립플롭(10A)의 셀 사이즈는 종래에 비해 3 그리드만큼 감소할 수 있다. 나아가, 본 실시예에 따르면, 마스터 래치(200a)가 일반 인버터 대신 제3 삼상 인버터(210)를 포함함으로써 스캔 플립플롭(10A)의 셀 사이즈는 종래에 비해 1 내지 2 그리드만큼 추가적으로 감소할 수 있다.

도 6은 도 5의 스캔 플립플롭이 구현된 표준 셀(10B)을 개략적으로 나타낸다.

도 6을 참조하면, 표준 셀(10B)은 셀 바운더리(CB)에 의해 한정되고, 멀티플렉서(100b), 마스터 래치(200b) 및 슬레이브 래치(300b)를 포함할 수 있으며, 예를 들어, 도 5의 주변 회로들(420, 430, 440)과 같은 다른 기능 유닛들(other function units)을 포함할 수 있다. 멀티플렉서(100b)는 도 5의 멀티플렉서(100a)를 포함할 수 있고, 다른 구성 요소를 추가적으로 더 포함할 수도 있다. 마스터 래치(200b)는 도 5의 마스터 래치(200a)를 포함할 수 있고, 다른 구성 요소를 추가적으로 더 포함할 수도 있다. 슬레이브 래치(300b)는 도 5의 슬레이브 래치(300a)를 포함할 수 있고, 다른 구성 요소를 추가적으로 더 포함할 수도 있다. 따라서, 도 5를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.

멀티플렉서(100b)는 제1 크로스 커플부(XC1)를 포함할 수 있고, 제1 삼상 인버터(110)는 제1 전원 단자(P1)와 제1 그라운드 단자(G1) 사이에 연결되고, 제2 삼상 인버터(120)는 제2 전원 단자(P2)와 제2 그라운드 단자(G2) 사이에 연결될 수 있다. 제1 크로스 커플부(XC1)는 도 4와 같이 구현될 수 있는바, 멀티플렉서(100b)의 사이즈에 대해 1 그리드 게인을 획득할 수 있다. 마스터 래치(200b)는 제2 크로스 커플부(XC2)를 포함할 수 있고, 제3 삼상 인버터(210)는 제2 전원 단자(P2)와 제2 그라운드 단자(G2) 사이에 연결되고, 제4 삼상 인버터(220)는 제3 전원 단자(P3)와 제3 그라운드 단자(G3) 사이에 연결될 수 있다. 제2 크로스 커플부(XC2)는 도 4와 같이 구현될 수 있는바, 마스터 래치(200b)의 사이즈에 대해 1 그리드 게인을 획득할 수 있다.

슬레이브 래치(300b)는 제3 크로스 커플부(XC3)를 포함할 수 있고, 제5 삼상 인버터(320)는 제4 전원 단자(P4)와 제4 그라운드 단자(G4) 사이에 연결될 수 있다. 제3 크로스 커플부(XC3)는 도 4와 같이 구현될 수 있는바, 슬레이브 래치(300b)의 사이즈에 대해 1 그리드 게인을 획득할 수 있다. 또한, 멀티플렉서(100b)와 마스터 래치(200b)는 제2 전원 단자(P2)와 제2 그라운드 단자(G2)를 공유할 수 있으므로, 멀티플렉서(100b)와 마스터 래치(200b)의 사이즈에 대해 1 내지 2 그리드 게인을 더 획득할 수 있다. 따라서, 스캔 플립플롭이 구현된 표준 셀(10B)의 전체 사이즈에 대해 종래에 비해 4 내지 5 그리드 게인을 획득할 수 있다.

도 7은 본 개시의 일 실시예에 따른 스캔 플립플롭(20A)을 나타내는 회로도이다.

도 7을 참조하면, 본 실시예에 따른 스캔 플립플롭(20A)은 리셋(reset) 기능을 가진 스캔 플립플롭일 수 있고, 멀티플렉서(100a), 마스터 래치(200c) 및 슬레이브 래치(300c)를 포함할 수 있다. 스캔 플립플롭(20A)은 도 5에 도시된 스캔 플립플롭(10A)의 변형 실시예로서, 이하에서는 도 5의 스캔 플립플롭(10A)과 본 실시예에 따른 스캔 플립플롭(20A)의 차이점을 중심으로 설명하기로 한다. 이때, 동일한 참조부호는 동일한 구성 요소를 지칭하며, 중복된 설명은 생략하기로 한다.

마스터 래치(200c)는 제3 삼상 인버터(210a), 제4 삼상 인버터(220), 제1 인버터(230) 및 제1 리셋 스위치(510)를 포함할 수 있다. 제1 리셋 스위치(510)는 제2 출력 노드(ND2)에 연결된 드레인, 리셋 제어 신호(R)가 인가되는 게이트, 및 그라운드 단자에 연결된 소스를 포함하는 NMOS 트랜지스터(511)를 포함할 수 있다. 리셋 제어 신호(R)는 리셋 동작을 제어하는 신호로서, 리셋 제어 신호(R)가 활성화되면, 다시 말해, 리셋 제어 신호(R)가 논리 하이 상태이면, 제1 리셋 스위치(510)는 온되고, 제2 출력 노드(ND2)의 전압은 그라운드 레벨이 될 수 있고, 이에 따라, 마스터 래치(200c)의 출력이 리셋될 수 있다.

제3 삼상 인버터(210a)는 제2 리셋 스위치(520), 제3 풀업 트랜지스터(211a), 제3 PMOS 트랜지스터(212), 제3 NMOS 트랜지스터(213) 및 제3 풀다운 트랜지스터(214)를 포함할 수 있다. 제2 리셋 스위치(520)는 제2 전원 단자(P2)에 연결된 소스, 및 리셋 제어 신호(R)가 인가되는 게이트를 포함하는 PMOS 트랜지스터(521)를 포함할 수 있다. 제3 풀업 트랜지스터(211a)의 소스는 PMOS 트랜지스터(521)의 드레인과 연결될 수 있다. 리셋 제어 신호(R)가 활성화되면, 제2 리셋 스위치(520)는 오프되고, 제2 출력 노드(ND2)에 전원 전압이 제공될 수 없다.

슬레이브 래치(300c)는 전달 게이트(310), 제5 삼상 인버터(320), 제2 인버터(330a) 및 제3 리셋 스위치(530)를 포함할 수 있다. 제3 리셋 스위치(530)는 제5 출력 노드(ND5)에 연결된 드레인, 리셋 제어 신호(R)가 인가되는 게이트, 및 그라운드 단자에 연결된 소스를 포함하는 NMOS 트랜지스터(531)를 포함할 수 있다. 리셋 제어 신호(R)가 활성화되면, 제3 리셋 스위치(530)는 온되고, 제5 출력 노드(ND5)의 전압은 그라운드 레벨이 될 수 있다.

제2 인버터(330a)는 제4 리셋 스위치(540), 제6 풀업 트랜지스터(331a), 및 제6 풀다운 트랜지스터(332)를 포함할 수 있다. 제4 리셋 스위치(540)는 제4 전원 단자(P4)에 연결된 소스, 및 리셋 제어 신호(R)가 인가되는 게이트를 포함하는 PMOS 트랜지스터(541)를 포함할 수 있다. 제6 풀업 트랜지스터(331a)의 소스는 PMOS 트랜지스터(541)의 드레인과 연결될 수 있다. 리셋 제어 신호(R)가 활성화되면 제4 리셋 스위치(540)는 오프되고, 이에 따라, 제5 출력 노드(ND5)에 전원 전압이 제공되지 않는다.

본 실시예에 따르면, 리셋 기능을 가진 스캔 플립플롭(20A)에 포함된 멀티플렉서(100a), 마스터 래치(200c) 및 슬레이브 래치(300c)는 도 5에 예시된 스캔 플립플롭(10A)과 같이 각각 크로스 커플부를 포함할 수 있다. 예를 들어, 멀티플렉서(100a), 마스터 래치(200c) 및 슬레이브 래치(300c)는 각각 제1 내지 제3 크로스 커플부(XC1, XC2, XC3)를 포함할 수 있고, 제1 내지 제3 크로스 커플부들(XC1, XC2, XC3)은 도 4와 같이 구현될 수 있으므로, 3 그리드 게인을 획득할 수 있다. 나아가, 멀티플렉서(100a)와 마스터 래치(200c)는 제2 전원 단자(P2)와 제2 그라운드 단자(G2)를 공유할 수 있으므로, 멀티플렉서(100a)와 마스터 래치(200c)의 사이즈에 대해 1 내지 2 그리드 게인을 더 획득할 수 있다.

본 실시예에 따르면, 스캔 플립플롭(20A)은 리셋 동작을 지시하는 리셋 제어 신호(R)에 기초하여 리셋 동작을 수행할 수 있다. 예컨대, 스캔 플립플롭(20A)은 논리 로우 레벨을 갖는 리셋 제어 신호(R)에 응답하여 정상 동작 또는 스캔 테스트 동작을 수행할 수 있고, 논리 하이 레벨을 갖는 리셋 제어 신호(R)에 응답하여 리셋 동작을 수행할 수 있다.

도 8은 도 7의 스캔 플립플롭의 변형예(20B)를 나타내는 회로도이다.

도 8을 참조하면, 본 실시예에 따른 스캔 플립플롭(20B)은 리셋 기능을 가진 스캔 플립플롭일 수 있고, 멀티플렉서(100a), 마스터 래치(200d) 및 슬레이브 래치(300c)를 포함할 수 있다. 스캔 플립플롭(20B)는 도 7의 스캔 플립플롭(20A)의 변형 실시예로서, 이하에서는 도 7의 스캔 플립플롭(20A)과 본 실시예에 따른 스캔 플립플롭(20B)의 차이점을 중심으로 설명하기로 한다. 이때, 동일한 참조부호는 동일한 구성 요소를 지칭하며, 중복된 설명은 생략하기로 한다.

마스터 래치(200d)에 포함된 제4 삼상 인버터(220a)는 제5 리셋 스위치(550), 제4 풀업 트랜지스터(221a), 제4 PMOS 트랜지스터(222), 제4 NMOS 트랜지스터(223) 및 제4 풀다운 트랜지스터(224)를 포함할 수 있다. 제5 리셋 스위치(550)는 제3 전원 단자(P3)에 연결된 소스, 및 리셋 제어 신호(R)가 인가되는 게이트를 포함하는 PMOS 트랜지스터(551)를 포함할 수 있다. 제4 풀업 트랜지스터(221a)의 소스는 PMOS 트랜지스터(551)의 드레인과 연결될 수 있다.

본 실시예에 따르면, 리셋 제어 신호(R)가 활성화되면, 제5 리셋 스위치(550)가 오프되고, 제2 출력 노드(ND2)에 전원 전압이 제공될 수 없다. 이로써, 제4 풀업 트랜지스터(221a)의 구동력이 강한 경우에도, 제2 출력 노드(ND2)는 그라운드 전압을 안정적으로 출력할 수 있다.

도 9는 본 개시의 일 실시예에 따른 스캔 플립플롭(30A)을 나타내는 회로도이다.

도 9를 참조하면, 본 실시예에 따른 스캔 플립플롭(30A)은 셋 기능을 가진 스캔 플립플롭일 수 있고, 멀티플렉서(100a), 마스터 래치(200e) 및 슬레이브 래치(300d)를 포함할 수 있다. 스캔 플립플롭(30A)는 도 5에 도시된 스캔 플립플롭(10A)의 변형 실시예로서, 이하에서는 도 5의 스캔 플립플롭(10A)과 본 실시예에 따른 스캔 플립플롭(30A)의 차이점을 중심으로 설명하기로 한다. 이때, 동일한 참조부호는 동일한 구성 요소를 지칭하며, 중복된 설명은 생략하기로 한다.

마스터 래치(200e)는 제3 삼상 인버터(210b), 제4 삼상 인버터(220), 제1 인버터(230) 및 제1 셋 스위치(610)를 포함할 수 있다. 제1 셋 스위치(610)는 전원 단자에 연결된 소스, 반전 셋 제어 신호(SN)가 인가되는 게이트, 및 제2 출력 노드(ND2)에 연결된 드레인을 포함하는 PMOS 트랜지스터(611)를 포함할 수 있다. 이때, 반전 셋 제어 신호(SN)는 셋 동작을 제어하는 셋 제어 신호(S)가 반전된 신호일 수 있다. 셋 제어 신호(S)가 활성화되면, 다시 말해, 반전 셋 제어 신호(SN)가 논리 로우 상태이면, 제1 셋 스위치(610)는 온되고, 제2 출력 노드(ND2)의 전압은 전원 전압 레벨이 될 수 있고, 이에 따라, 마스터 래치(200e)의 출력은 셋될 수 있다.

제3 삼상 인버터(210b)는 제3 풀업 트랜지스터(211), 제3 PMOS 트랜지스터(212), 제3 NMOS 트랜지스터(213), 제3 풀다운 트랜지스터(214a) 및 제2 셋 스위치(620)를 포함할 수 있다. 제2 셋 스위치(620)는 반전 셋 제어 신호(SN)가 인가되는 게이트, 및 제2 그라운드 단자(G2)에 연결된 소스를 포함하는 NMOS 트랜지스터(621)일 수 있다. 제3 풀다운 트랜지스터(214a)의 소스는 NMOS 트랜지스터(621)의 드레인과 연결될 수 있다. 셋 제어 신호(S)가 활성화되면, 제2 셋 스위치(520)는 오프되고, 제2 출력 노드(ND2)에 그라운드 전압이 제공될 수 없다.

슬레이브 래치(300d)는 전달 게이트(310), 제5 삼상 인버터(320), 제2 인버터(330b) 및 제3 셋 스위치(630)를 포함할 수 있다. 제3 셋 스위치(630)는 전원 단자에 연결된 소스, 반전 셋 제어 신호(SN)가 인가되는 게이트, 및 제5 출력 노드(ND5)에 연결된 드레인을 포함하는 PMOS 트랜지스터(631)를 포함할 수 있다. 셋 제어 신호(S)가 활성화되면, 제3 셋 스위치(630)는 온되고, 제5 출력 노드(ND5)의 전압은 전원 전압 레벨이 될 수 있다.

제2 인버터(330b)는 제6 풀업 트랜지스터(331), 제6 풀다운 트랜지스터(332a) 및 제4 셋 스위치(640)를 포함할 수 있다. 제4 셋 스위치(640)는 제4 그라운드 단자(G4)에 연결된 소스, 및 반전 셋 제어 신호(SN)가 인가되는 게이트를 포함하는 NMOS 트랜지스터(641)를 포함할 수 있다. 제6 풀다운 트랜지스터(332a)의 소스는 NMOS 트랜지스터(641)의 드레인과 연결될 수 있다. 셋 제어 신호(S)가 활성화되면 제4 셋 스위치(640)는 오프되고, 이에 따라, 제5 출력 노드(ND5)에 그라운드 전압이 제공되지 않는다.

본 실시예에 따른 셋 기능을 가진 스캔 플립플롭(30A)은 멀티플렉서(100a), 마스터 래치(200e) 및 슬레이브 래치(300d)는 도 5에 예시된 스캔 플립플롭(10A)과 같이 각각 크로스 커플부를 포함할 수 있다. 예를 들어, 멀티플렉서(100a), 마스터 래치(200e) 및 슬레이브 래치(300d)는 각각 제1 내지 제3 크로스 커플부(XC1, XC2, XC3)를 포함할 수 있고, 제1 내지 제3 크로스 커플부들(XC1, XC2, XC3)은 도 4와 같이 구현될 수 있으므로, 3 그리드 게인을 획득할 수 있다. 나아가, 멀티플렉서(100a)와 마스터 래치(200e)는 제2 전원 단자(P2)와 제2 그라운드 단자(G2)를 공유할 수 있으므로, 멀티플렉서(100a)와 마스터 래치(200e)의 사이즈에 대해 1 내지 2 그리드 게인을 더 획득할 수 있다.

본 실시예에 따르면, 스캔 플립플롭(30A)은 셋 동작을 지시하는 셋 제어 신호(S)에 기초하여 셋 동작을 수행할 수 있다. 예컨대, 스캔 플립플롭(30A)은 논리 로우 레벨을 갖는 셋 제어 신호(S)에 응답하여 정상 동작 또는 스캔 테스트 동작을 수행할 수 있고, 논리 하이 레벨을 갖는 셋 제어 신호(S)에 응답하여 셋 동작을 수행할 수 있다.

도 10은 도 9의 스캔 플립플롭의 변형예(30B)를 나타내는 회로도이다.

도 10을 참조하면, 본 실시예에 따른 스캔 플립플롭(30B)은 셋 기능을 가진 스캔 플립플롭일 수 있고, 멀티플렉서(100a), 마스터 래치(200f) 및 슬레이브 래치(300d)를 포함할 수 있다. 스캔 플립플롭(30B)는 도 9의 스캔 플립플롭(30A)의 변형 실시예로서, 이하에서는 도 9의 스캔 플립플롭(30A)과 본 실시예에 따른 스캔 플립플롭(30B)의 차이점을 중심으로 설명하기로 한다. 이때, 동일한 참조부호는 동일한 구성 요소를 지칭하며, 중복된 설명은 생략하기로 한다.

마스터 래치(200f)에 포함된 제4 삼상 인버터(220b)는 제4 풀업 트랜지스터(221), 제4 PMOS 트랜지스터(222), 제4 NMOS 트랜지스터(223), 제4 풀다운 트랜지스터(224a) 및 제5 셋 스위치(650)를 포함할 수 있다. 제5 셋 스위치(650)는 제3 그라운드 단자(G3)에 연결된 소스, 및 반전 셋 제어 신호(SN)가 인가되는 게이트를 포함하는 NMOS 트랜지스터(651)를 포함할 수 있다. 제4 풀다운 트랜지스터(224a)의 소스는 NMOS 트랜지스터(651)의 드레인과 연결될 수 있다.

본 실시예에 따르면, 셋 제어 신호(SN)가 활성화되면, 제5 셋 스위치(650)가 오프되고, 제2 출력 노드(ND2)에 그라운드 전압이 제공될 수 없다. 이로써, 제4 풀다운 트랜지스터(224a)의 구동력이 강한 경우에도, 제2 출력 노드(ND2)는 전원 전압을 안정적으로 출력할 수 있다.

도 11은 본 개시의 일 실시예에 따른 스캔 플립플롭(40A)을 나타내는 회로도이다.

도 11을 참조하면, 본 실시예에 따른 스캔 플립플롭(40A)은 셋/리셋 기능을 가진 스캔 플립플롭일 수 있고, 멀티플렉서(100a), 마스터 래치(200g) 및 슬레이브 래치(300e)를 포함할 수 있다. 스캔 플립플롭(40A)는 도 5에 도시된 스캔 플립플롭(10A)의 변형 실시예로서, 이하에서는 도 5의 스캔 플립플롭(10A)과 본 실시예에 따른 스캔 플립플롭(40A)의 차이점을 중심으로 설명하기로 한다. 이때, 동일한 참조부호는 동일한 구성 요소를 지칭하며, 중복된 설명은 생략하기로 한다.

마스터 래치(200g)는 제3 삼상 인버터(210c), 제4 삼상 인버터(220), 제1 인버터(230) 및 제1 셋/리셋 스위치(710)를 포함할 수 있다. 제1 셋/리셋 스위치(710)는 전원 단자와 제2 출력 노드(ND2) 사이에 연결된 PMOS 트랜지스터(711), 제2 출력 노드(ND2)와 그라운드 단자에 사이에 직렬 연결된 NMOS 트랜지스터들(712, 713)을 포함할 수 있다. PMOS 트랜지스터(711) 및 NMOS 트랜지스터(712)는 반전 셋 제어 신호(SN)에 의해 온/오프되고, NMOS 트랜지스터(713)는 리셋 제어 신호(R)에 의해 온/오프될 수 있다.

리셋 제어 신호(R)가 활성화되고 셋 제어 신호(S)가 비활성화되면, PMOS 트랜지스터(711) 및 NMOS 트랜지스터(712)는 오프되고 NMOS 트랜지스터(713)는 온되므로, 제2 출력 노드(ND2)의 전압은 그라운드 전압 레벨이 될 수 있고, 이에 따라, 마스터 래치(200g)의 출력은 리셋될 수 있다. 한편, 리셋 제어 신호(R)가 비활성화되고 셋 제어 신호(S)가 활성화되면, PMOS 트랜지스터(711) 및 NMOS 트랜지스터(712)는 온되고 NMOS 트랜지스터(713)는 오프되므로, 제2 출력 노드(ND2)의 전압은 전원 전압 레벨이 될 수 있고, 이에 따라, 마스터 래치(200g)의 출력은 셋될 수 있다.

제3 삼상 인버터(210c)는 제1 리셋 스위치(720), 제3 풀업 트랜지스터(211b), 제3 PMOS 트랜지스터(212), 제3 NMOS 트랜지스터(213), 제3 풀다운 트랜지스터(214b) 및 제1 셋 스위치(730)를 포함할 수 있다. 제1 리셋 스위치(720)는 제2 전원 단자(P2)에 연결된 소스, 및 리셋 제어 신호(R)가 인가되는 게이트를 포함하는 PMOS 트랜지스터(721)일 수 있다. 리셋 제어 신호(R)가 활성화되면 제1 리셋 스위치(720)는 오프되므로 제2 출력 노드(ND2)에 전원 전압이 제공될 수 없다. 제1 셋 스위치(730)는 제2 그라운드 단자(G2)에 연결된 소스, 및 반전 셋 제어 신호(SN)가 인가되는 게이트를 포함하는 NMOS 트랜지스터(731)일 수 있다. 셋 제어 신호(S)가 활성화되면 제1 셋 스위치(730)는 오프되므로 제2 출력 노드(ND2)에 그라운드 전압이 제공될 수 없다.

슬레이브 래치(300e)는 전달 게이트(310), 제5 삼상 인버터(320), 제2 인버터(330c) 및 제2 셋/리셋 스위치(740)를 포함할 수 있다. 제2 셋/리셋 스위치(740)는 전원 단자에 연결된 소스, 반전 셋 제어 신호(SN)가 인가되는 게이트, 및 제5 출력 노드(ND5)에 연결된 드레인을 포함하는 PMOS 트랜지스터(741), 및 제5 출력 노드(ND5)에 연결된 드레인, 리셋 제어 신호(R)가 인가되는 게이트를 포함하는 NMOS 트랜지스터(742)를 포함할 수 있다. 리셋 제어 신호(R)가 활성화되면, NMOS 트랜지스터(742)는 온되고, 제5 출력 노드(ND5)의 전압은 그라운드 레벨이 될 수 있다. 한편, 셋 제어 신호(S)가 활성화되면, PMOS 트랜지스터(741)는 온되고, 제5 출력 노드(ND5)의 전압을 전원 전압 레벨이 될 수 있다.

제2 인버터(330c)는 제2 리셋 스위치(750), 제6 풀업 트랜지스터(331b), 제6 풀다운 트랜지스터(332b) 및 제2 셋 스위치(760)를 포함할 수 있다. 제2 리셋 스위치(750)는 제4 전원 단자(P4)에 연결된 소스, 및 리셋 제어 신호(R)가 인가되는 게이트를 포함하는 PMOS 트랜지스터(751)를 포함할 수 있다. 제6 풀업 트랜지스터(331b)의 소스는 제2 리셋 스위치(750)의 드레인에 연결된다. 리셋 제어 신호(R)가 활성화되면 제2 리셋 스위치(750)는 오프되고, 이에 따라, 제5 출력 노드(ND5)에 전원 전압이 제공되지 않는다.

제2 셋 스위치(760)는 제4 그라운드 단자(G4)에 연결된 소스, 및 반전 셋 제어 신호(SN)가 인가되는 게이트를 포함하는 NMOS 트랜지스터(761)를 포함할 수 있다. 제6 풀다운 트랜지스터(332b)의 소스는 NMOS 트랜지스터(761)의 드레인 및 NMOS 트랜지스터(742)의 소스와 연결될 수 있다. 셋 제어 신호(S)가 활성화되면 제2 셋 스위치(760)는 오프되고, 이에 따라, 제5 출력 노드(ND5)에 그라운드 전압이 제공되지 않는다.

본 실시예에 따른 셋/리셋 기능을 가진 스캔 플립플롭(40A)은 멀티플렉서(100a), 마스터 래치(200g) 및 슬레이브 래치(300e)는 도 5에 예시된 스캔 플립플롭(10A)과 같이 각각 크로스 커플부를 포함할 수 있다. 예를 들어, 멀티플렉서(100a), 마스터 래치(200g) 및 슬레이브 래치(300e)는 각각 제1 내지 제3 크로스 커플부(XC1, XC2, XC3)를 포함할 수 있고, 제1 내지 제3 크로스 커플부들(XC1, XC2, XC3)은 도 4와 같이 구현될 수 있으므로, 3 그리드 게인을 획득할 수 있다. 나아가, 멀티플렉서(100a)와 마스터 래치(200g)는 제2 전원 단자(P2)와 제2 그라운드 단자(G2)를 공유할 수 있으므로, 멀티플렉서(100a)와 마스터 래치(200g)의 사이즈에 대해 1 내지 2 그리드 게인을 더 획득할 수 있다.

본 실시예에 따르면, 스캔 플립플롭(40A)은 리셋 동작을 지시하는 리셋 제어 신호(R)에 기초하여 리셋 동작을 수행할 수 있고, 셋 동작을 지시하는 셋 제어 신호(S)에 기초하여 셋 동작을 수행할 수 있다. 예컨대, 스캔 플립플롭(40A)은 논리 로우 레벨을 갖는 리셋 제어 신호(R)에 응답하여 정상 동작 또는 스캔 테스트 동작을 수행할 수 있고, 논리 하이 레벨을 갖는 리셋 제어 신호(R)에 응답하여 리셋 동작을 수행할 수 있다. 또한, 스캔 플립플롭(40A)은 논리 로우 레벨을 갖는 셋 제어 신호(S)에 응답하여 정상 동작 또는 스캔 테스트 동작을 수행할 수 있고, 논리 하이 레벨을 갖는 셋 제어 신호(S)에 응답하여 셋 동작을 수행할 수 있다.

도 12는 도 11의 스캔 플립플롭의 변형예(40B)를 나타내는 회로도이다.

도 12를 참조하면, 본 실시예에 따른 스캔 플립플롭(40B)은 셋/리셋 기능을 가진 스캔 플립플롭일 수 있고, 멀티플렉서(100a), 마스터 래치(200h) 및 슬레이브 래치(300e)를 포함할 수 있다. 스캔 플립플롭(40B)는 도 11의 스캔 플립플롭(40A)의 변형 실시예로서, 이하에서는 도 11의 스캔 플립플롭(40A)과 본 실시예에 따른 스캔 플립플롭(40B)의 차이점을 중심으로 설명하기로 한다. 이때, 동일한 참조부호는 동일한 구성 요소를 지칭하며, 중복된 설명은 생략하기로 한다.

마스터 래치(200h)에 포함된 제4 삼상 인버터(220c)는 제3 전원 단자(P3)에 연결된 제3 리셋 스위치(770), 제4 풀업 트랜지스터(221b), 제4 PMOS 트랜지스터(222), 제4 NMOS 트랜지스터(223), 제4 풀다운 트랜지스터(224b) 및 제3 셋 스위치(780)를 포함할 수 있다. 제3 리셋 스위치(770)는 제3 전원 단자(P3)에 연결된 소스, 및 리셋 제어 신호(R)가 인가되는 게이트를 포함하는 PMOS 트랜지스터(771)를 포함할 수 있다. 제4 풀업 트랜지스터(221b)의 소스는 PMOS 트랜지스터(771)의 드레인과 연결될 수 있다. 제3 셋 스위치(780)는 제3 그라운드 단자(G3)에 연결된 소스, 및 반전 셋 제어 신호(SN)가 인가되는 게이트를 포함하는 NMOS 트랜지스터(772)를 포함할 수 있다. 제4 풀다운 트랜지스터(224b)의 소스는 NMOS 트랜지스터(772)의 드레인과 연결될 수 있다.

본 실시예에 따르면, 리셋 제어 신호(R)가 활성화되면, 제3 리셋 스위치(770)가 오프되고, 제2 출력 노드(ND2)에 전원 전압이 제공될 수 없다. 이로써, 제4 풀업 트랜지스터(221b)의 구동력이 강한 경우에도, 제2 출력 노드(ND2)는 그라운드 전압을 안정적으로 출력할 수 있다. 또한, 셋 제어 신호(S)가 활성화되면, 제3 셋 스위치(780)가 오프되고, 제2 출력 노드(ND2)에 그라운드 전압이 제공될 수 없다. 이로써, 제4 풀다운 트랜지스터(224b)의 구동력이 강한 경우에도, 제2 출력 노드(ND2)는 전원 전압을 안정적으로 출력할 수 있다.

도 13은 본 개시의 일 실시예에 따른 스캔 플립플롭을 포함하는 스캔 체인(50)을 나타내는 블록도이다.

도 13을 참조하면, 스캔 체인(50)은 복수의 스캔 플립플롭들(10a 내지 10c)을 포함할 수 있고, 각 스캔 플립플롭(10a 내지 10c)은 도 1 내지 도 12에 예시된 스캔 플립플롭들 중 하나로 구현될 수 있다. 각 스캔 플립플롭(10a 내지 10c)은 표준 셀 라이브러리에 저장된 표준 셀을 이용하여 제조될 수 있다. 예를 들어, 표준 셀은 도 6과 같이 설계될 수 있다.

각 스캔 플립플롭(10a 내지 10c)은 데이터 입력 신호를 수신하는 제1 단자(D)와 스캔 입력 신호를 수신하는 제2 단자(SI)를 포함할 수 있고, 출력 데이터(Q)를 출력할 수 있다. 구체적으로, 제1 스캔 플립플롭(10a)은 입력 데이터(DIN)를 수신하는 제1 단자(D)와 스캔 데이터(SIN)를 수신하는 제2 단자(SI)를 포함한다. 제2 스캔 플립플롭(10b)은 제1 스캔 플립플롭(10a)의 출력 데이터(Q)를 수신하는 제1 및 제2 단자들(D, SI)을 포함한다.

그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 제1 스캔 플립플롭(10a)의 제1 및 제2 단자들(D, SI)은 출력 데이터(Q) 및 반전 출력 데이터를 각각 수신할 수 있다. 또한, 일부 실시예들에서, 제1 스캔 플립플롭(10a)의 제1 및 제2 단자들(D, SI)은 반전 출력 데이터를 수신할 수도 있다.도시되지는 않았으나, 일부 실시예들에서, 제1 스캔 플립플롭(10a)의 출력 데이터(Q)는 로직 회로에 의해 처리된 후 제2 스캔 플립플롭(10b)의 제1 단자(D)와 제2 단자(SI) 중 적어도 하나로 입력될 수도 있다. 여기서, 로직 네트워크는 조합 로직 회로(combinational logic circuit)일 수 있다.

도 14는 본 개시의 일 실시예에 따른 스캔 플립플롭을 포함하는 데이터 처리 장치(1000)를 나타내는 블록도이다.

도 14를 참조하면, 데이터 처리 장치(1000)는 스캔 플립플롭 그룹(1100) 및 로직 회로(1200)를 포함할 수 있고, 데이터 처리 장치(1000)는 집적 회로(IC), 시스템 온 칩(SoC), CPU(central processing unit) 또는 프로세서(processor)로 구현될 수 있다.

스캔 플립플롭 그룹(1100)은 복수의 스캔 플립플롭들(10)을 포함할 수 있고, 각 스캔 플립플롭은 도 1 내지 도 13에 예시된 스캔 플립플롭들 중 하나로 구현될 수 있다. 각 스캔 플립플롭(10)은 클럭 신호(CLK)에 따라 로직 회로(1200)와 데이터 통신을 수행할 수 있다. 로직 회로(1200)는 동기 회로 또는 비동기 회로로 구현될 수 있다. 로직 회로(1200)는 입력 데이터(DIN) 또는 스캔 데이터(SIN)를 처리하고, 처리 결과에 대응되는 출력 데이터(DOUT)를 출력할 수 있다.

도 15는 본 개시의 일 실시예에 따른 스캔 플립플롭을 포함하는 스캔 테스트 회로(2000)를 나타내는 블록도이다.

도 15를 참조하면, 스캔 테스트 회로(2000)는 순차 회로부(2100), 조합 회로부(2200) 및 인버터들(2310 내지 2340)을 포함할 수 있다. 순차 회로부(2100)는 제1 및 제2 스캔 플립플롭들(2110, 2120)을 포함하고, 조합 회로부(2200)는 제1 내지 제3 조합 로직 회로들(2210, 2220, 2230)을 포함한다.

제1 조합 로직 회로(2210)는 복수의 입력 데이터(DIN)를 연산하여 제1 스캔 플립플롭(2210)에 데이터 입력 신호(D)로 제공할 수 있다. 제1 스캔 플립플롭(2210)은 클럭 신호(CLK)에 동기되어 정상 동작 모드(예를 들어, 스캔 인에이블 신호(SE)가 논리 로우 레벨)에서는 데이터 입력 신호(D)를 출력 데이터(Q)로 제공하고, 스캔 테스트 모드(예를 들어, 스캔 인에이블 신호(SE)가 논리 하이 레벨)에서는 스캔 입력 신호(SI)를 출력 데이터(Q)로 제공할 수 있다.

제2 조합 로직 회로(2220)는 제1 스캔 플립플롭(2110)의 출력 데이터(Q)를 연산하여 제2 스캔 플립플롭(2120)의 데이터 입력 신호(D)로 제공할 수 있다. 또한, 제2 스캔 플립플롭(2120)은 제1 스캔 플립플롭(2110)의 출력 데이터(Q)을 스캔 입력 신호(SI)로 수신할 수 있다. 또한, 제2 스캔 플립플롭(2220)도 스캔 인에이블 신호(SE)와 클럭 신호(CLK)에 기초하여, 정상 동작 모드 또는 스캔 테스트 동작 모드에 따라 동작할 수 있다.

제3 조합 로직 회로(830)는 제2 스캔 플립플롭(2120)의 출력 데이터(Q)를 연산하여 복수의 출력 데이터(DOUT)로 제공할 수 있다. 또한, 스캔 테스트 모드에서는 제2 스캔 플립플롭(2120)의 출력 데이터(Q)를 인버터들(2330, 2340)을 거쳐 스캔 출력(SO)으로 제공할 수 있다.

도 16은 본 개시의 일 실시예에 따른 스캔 플립플롭을 포함하는 컴퓨팅 시스템(3000)을 나타내는 블록도이다.

도 16을 참조하면, 컴퓨팅 시스템(3000)은 프로세서(3100), 메모리 장치(3200), 스토리지 장치(3300), 파워 서플라이(3400) 및 입출력 장치(3500)를 포함할 수 있다. 한편, 도 16에는 도시되지 않았지만, 컴퓨팅 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.

이와 같이, 컴퓨팅 시스템(3000)에 포함된 프로세서(3100), 메모리 장치(3200), 스토리지 장치(3300), 파워 서플라이(3400) 또는 입출력 장치(3500)는, 본 발명의 기술적 사상에 의한 실시예들에 따른 스캔 플립플롭을 포함할 수 있다. 일 실시예에서, 프로세서(3100), 메모리 장치(3200), 스토리지 장치(3300), 파워 서플라이(3400) 또는 입출력 장치(3500)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자는, 동작 모드에 따라 데이터 입력 신호 및 스캔 입력 신호 중 하나를 선택하여 내부 신호로 제공하는 입력부, 및 제1 출력 노드를 공유하고 서로 마주보는 제1 및 제2 삼상 인버터들을 포함하는 크로스 커플 구조를 가지고, 클럭 신호에 따라 내부 신호를 래치하는 플립플롭을 포함하는 스캔 플립플롭을 포함할 수 있다.

프로세서(3100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(3100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(3100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(3600)를 통하여 메모리 장치(3200), 스토리지 장치(3300) 및 입출력 장치(3500)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(3100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(3200)는 컴퓨팅 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(3200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 스토리지 장치(2300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(3500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(3400)는 컴퓨팅 시스템(3000)의 동작에 필요한 동작 전압을 공급할 수 있다.

상술한 본 발명의 실시예들에 따른 스캔 플립플롭 및 스캔 플립플롭을 포함하는 집적 회로는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 집적 회로의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

10, 10A, 10B, 20A, 20B, 30A, 30B, 40A, 40B: 스캔 플립플롭
50: 스캔 체인
1000: 데이터 처리 장치
2000: 스캔 테스트 장치

Claims (10)

1. 동작 모드에 따라 데이터 입력 신호 및 스캔 입력 신호 중 하나를 선택하여 내부 신호로 제공하는 입력부; 및
   제1 출력 노드를 공유하고 서로 마주보는 제1 및 제2 삼상(tri-state) 인버터들을 포함하는 크로스 커플 구조를 가지고, 클럭 신호에 따라 상기 내부 신호를 래치하는 플립플롭을 포함하고,
   상기 플립플롭은,
   상기 제1 및 제2 삼상 인버터들을 포함하는 마스터 래치; 및
   상기 마스터 래치에 연결된 슬레이브 래치를 포함하며,
   상기 입력부는, 제2 출력 노드를 공유하고 서로 마주보는 제3 및 제4 삼상 인버터들을 포함하는 멀티플렉서를 포함하고,
   상기 제1 및 제4 삼상 인버터들은 전원 단자 및 그라운드 단자를 공유하는 것을 특징으로 하는 스캔 플립플롭.
2. 제1항에 있어서,
   상기 크로스 커플 구조의 레이아웃은,
   제1 방향으로 각각 연장되는 제1 액티브 영역 및 제2 액티브 영역,
   상기 제1 액티브 영역을 가로지르고, 상기 제1 방향에 수직인 제2 방향으로 각각 연장되고 서로 평행한 제1 및 제2 도전 라인들,
   상기 제2 액티브 영역을 가로지르고, 상기 제2 방향으로 각각 연장되고 서로 평행한 제3 및 제4 도전 라인들, 및
   상기 제2 도전 라인 및 상기 제3 도전 라인을 연결하는 사선 컨택을 포함하고,
   상기 제1 도전 라인은 상기 제3 도전 라인과 얼라인되고,
   상기 제2 도전 라인은 상기 제4 도전 라인과 얼라인되는 것을 특징으로 하는 스캔 플립플롭.
3. 제1항에 있어서,
   상기 제1 삼상 인버터는, 제1 풀업부, 제1 풀다운부, 상기 제1 풀업부와 상기 제1 출력 노드 사이에 연결된 제1 PMOS 트랜지스터, 및 상기 제1 출력 노드와 상기 제1 풀다운부 사이에 연결된 제1 NMOS 트랜지스터를 포함하고,
   상기 제2 삼상 인버터는, 제2 풀업부, 제2 풀다운부, 상기 제2 풀업부와 상기 제1 출력 노드 사이에 연결된 제2 PMOS 트랜지스터, 및 상기 제1 출력 노드와 상기 제2 풀다운부 사이에 연결된 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 스캔 플립플롭.
4. 제3항에 있어서,
   상기 제1 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트들은 전기적으로 연결되고, 상기 제1 NMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 게이트들은 전기적으로 연결됨으로써, 상기 제1 및 제2 PMOS 트랜지스터들 및 상기 제1 및 제2 NMOS 트랜지스터들은 제1 크로스 커플부를 구성하는 것을 특징으로 하는 스캔 플립플롭.
5. 제3항에 있어서,
   상기 제2 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터의 게이트들에는, 상기 클럭 신호가 반전된 반전 클럭 신호가 인가되고,
   상기 제1 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트들에는, 상기 반전 클럭 신호가 반전된 버퍼링된 클럭 신호가 인가되는 것을 특징으로 하는 스캔 플립플롭.
6. 제1항에 있어서,
   상기 제3 삼상 인버터는, 상기 데이터 입력 신호가 따라 제어되는 제3 풀업부 및 제3 풀다운부, 상기 제3 풀업부와 상기 제2 출력 노드 사이에 연결된 제3 PMOS 트랜지스터, 및 상기 제2 출력 노드와 상기 제3 풀다운부 사이에 연결된 제3 NMOS 트랜지스터를 포함하고,
   상기 제4 삼상 인버터는, 상기 스캔 입력 신호에 따라 제어되는 제4 풀업부 및 제4 풀다운부, 상기 제4 풀업부와 상기 제2 출력 노드 사이에 연결된 제4 PMOS 트랜지스터, 및 상기 제2 출력 노드와 상기 제4 풀다운부 사이에 연결된 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 스캔 플립플롭.
7. 제6항에 있어서,
   상기 제3 PMOS 트랜지스터와 상기 제4 NMOS 트랜지스터의 게이트들은 전기적으로 연결되고, 상기 제4 NMOS 트랜지스터와 상기 제3 PMOS 트랜지스터의 게이트들은 전기적으로 연결됨으로써, 상기 제3 및 제4 PMOS 트랜지스터들 및 상기 제3 및 제4 NMOS 트랜지스터들은 제2 크로스 커플부를 구성하는 것을 특징으로 하는 스캔 플립플롭.
8. 제1항에 있어서,
   상기 크로스 커플 구조는 2CPP(contact poly pitch)에 대응하는 영역에 구현되는 것을 특징으로 하는 스캔 플립플롭.
9. 제1항에 있어서,
   상기 마스터 래치는,
   상기 제1 출력 노드와 그라운드 단자 사이에 연결되고, 리셋 제어 신호에 따라 제어되는 리셋 스위치; 및
   전원 단자와 상기 제1 출력 노드 사이에 연결되고, 셋 제어 신호에 따라 제어되는 셋 스위치 중 적어도 하나를 더 포함하는 것을 특징으로 하는 스캔 플립플롭.
10. 제1 및 제2 스캔 플립플롭들을 포함하고, 상기 제1 및 제2 스캔 플립플롭들 중 적어도 하나는 제1 출력 노드를 공유하고 서로 마주보는 제1 및 제2 삼상 인버터들을 포함하는 크로스 커플 구조를 가지는 플립플롭을 포함하는, 순차 회로부; 및
    제1 및 제2 조합 논리 회로들을 포함하고, 상기 제1 조합 논리 회로는 복수의 데이터를 논리 연산함으로써 생성된 제1 데이터 입력 신호를 상기 제1 스캔 플립플롭에 제공하고, 상기 제2 조합 논리 회로는 상기 제1 스캔 플립플롭의 출력 신호를 논리 연산함으로써 생성된 제2 데이터 입력 신호를 상기 제2 스캔 플립플롭에 제공하는, 조합 회로부를 포함하고,
    상기 크로스 커플 구조는 2CPP(contact poly pitch)에 대응하는 영역에 구현되는 것을 특징으로 하는 스캔 테스트 회로.

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