CN117497538A - 半导体结构 - Google Patents

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CN117497538A CN202310930835.6A CN202310930835A CN117497538A CN 117497538 A CN117497538 A CN 117497538A CN 202310930835 A CN202310930835 A CN 202310930835A CN 117497538 A CN117497538 A CN 117497538A
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Abstract

本发明公开一种半导体结构，包括：逻辑单元，包括：第一晶体管，包括沿第一方向延伸并与第一半导体鳍片重叠的第一栅极结构；以及第二晶体管，包括沿所述第一方向延伸并与所述第一半导体鳍片和第二半导体鳍片重叠的第二栅极结构，其中，所述第一半导体鳍片和所述第二半导体鳍片在垂直于所述第一方向的第二方向上延伸，其中，所述第一晶体管和所述第二晶体管共享源极/漏极区，并且所述第一栅极结构的一端形成在所述第一半导体鳍片和所述第二半导体鳍片之间。本发明的半导体结构可以兼顾功率和速度，从而实现更加优秀的半导体结构性能以及更灵活的设计。

Description

半导体结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构。
背景技术
集成电路(integrated circuit，IC)已经变得越来越重要。使用IC的应用被数百万人使用。这些应用包括手机、智能手机、平板电脑、笔记本电脑、笔记本电脑、PDA(personal digital assistant，个人数字助理)、无线电子邮件终端、MP3音频和视频播放器、便携式无线网络浏览器等。集成电路越来越多地包括强大且高效的板载(on-board)数据存储和用于信号控制和处理的逻辑电路。
随着集成电路尺寸缩小的增加，它们变得更加紧凑。当标准单元(集成电路中常用)的数量增加时，芯片面积就会增加。因此，需要一种兼顾功率和速度的单元阵列(cellarray)。
发明内容
有鉴于此，本发明提供一种半导体结构，以解决上述问题。
根据本发明的第一方面，公开一种半导体结构，包括：
逻辑单元，包括：
第一晶体管，包括沿第一方向延伸并与第一半导体鳍片重叠的第一栅极结构；以及
第二晶体管，包括沿所述第一方向延伸并与所述第一半导体鳍片和第二半导体鳍片重叠的第二栅极结构，
其中，所述第一半导体鳍片和所述第二半导体鳍片在垂直于所述第一方向的第二方向上延伸，
其中，所述第一晶体管和所述第二晶体管共享源极/漏极区，并且所述第一栅极结构的一端形成在所述第一半导体鳍片和所述第二半导体鳍片之间。
进一步的，所述第一晶体管与所述第二晶体管具有相同的导电类型。由此，第一晶体管与第二晶体管例如同在N型阱区NW或P型阱区PW上，以满足不同的设计需求。
进一步的，所述第一半导体鳍片和所述第二半导体鳍片在所述逻辑单元中具有相同的长度。以满足不同晶体管的需求，并且方便制造，以及保持结构的完整性。
进一步的，所述逻辑单元还包括：
第三晶体管，包括在所述第一方向上延伸并与第三半导体鳍片重叠的第二栅极结构，
其中，所述第三半导体鳍片与所述第一半导体鳍片以及所述第二半导体鳍片平行，并且所述第二晶体管和所述第三晶体管具有不同的导电类型。以满足不同的设计需求。
根据本发明的第二方面，公开一种半导体结构，包括：
单元阵列，包括多个第一逻辑单元，
其中，设置在所述单元阵列的第一行的所述第一逻辑单元的P型晶体管共享多个第一连续鳍片，设置在所述单元阵列的第一行的第一逻辑单元的N型晶体管共享多个第二连续鳍片，
其中，所述单元阵列的第一行中的第一连续鳍片的数量与第二连续鳍片的数量不同。以满足不同的设计需求，可以兼顾功率和速度，提高设计弹性。
进一步的，所述第一连续鳍片和所述第二连续鳍片具有相同的长度。以满足不同晶体管的需求，并且方便制造，以及保持结构的完整性。
进一步的，所述单元阵列的第一行中的第一逻辑单元之一包括单鳍片P型晶体管，并且所述单鳍片P型晶体管包括与第一连续鳍片之一重叠的栅极结构。以实现所需的晶体管功能。
进一步的，所述单元阵列的第一行中的第一逻辑单元之一包括单鳍片N型晶体管，并且所述单鳍片N型晶体管包括与第二连续鳍片之一重叠的栅极结构。以实现所需的晶体管功能。
进一步的，所述单元阵列的第一行中的第一逻辑单元之一包括双鳍片P型晶体管，并且所述双鳍片P型晶体管包括与两个相邻的第一连续鳍片重叠的栅极结构。以实现所需的晶体管功能。
进一步的，所述单元阵列的第一行中的第一逻辑单元之一包括双鳍片N型晶体管，并且所述双鳍片N型晶体管包括与两个相邻的第二连续鳍片重叠的栅极结构。以实现所需的晶体管功能。
进一步的，所述单元阵列的第一行中的第一逻辑单元之一包括共享栅极结构的多鳍片P型晶体管和多鳍片N型晶体管，并且所述栅极结构与所有的第一连续鳍片和第二连续鳍片重叠。以实现所需的晶体管功能。
进一步的，所述单元阵列还包括：
多个第二逻辑单元，
其中，设置在所述单元阵列的第二行的第二逻辑单元的P型晶体管共享多个第三连续鳍片，位于所述单元阵列的第二行的第二逻辑单元的N型晶体管共享多个第四连续鳍片，
其中，所述单元阵列的第二行中的第三连续鳍片的数量等于第四连续鳍片的数量。以满足不同的设计需求，提高设计弹性。
根据本发明的第三方面，公开一种半导体结构，包括：
多个逻辑单元，形成于单元阵列中；
其中，设置在所述单元阵列的第一行的逻辑单元的P型晶体管共享沿第一方向延伸的多个第一半导体鳍片，设置在所述单元阵列的第一行的逻辑单元的N型晶体管共享沿第一方向延伸的多个第二半导体鳍片，
其中所述单元阵列的第一行中的第一逻辑单元包括第一P型晶体管和第一N型晶体管，
其中与所述第一P型晶体管的第一栅极结构重叠的第一半导体鳍片的数量不同于与所述第一N型晶体管的第二栅极结构重叠的第二半导体鳍片的数量，
其中，所述第一栅极结构和所述第二栅极结构在垂直于所述第一方向的第二方向上延伸，并且所述第一栅极结构和所述第二栅极结构在所述第二方向上对齐。
进一步的，所述第一逻辑单元还包括第二P型晶体管和第二N型晶体管，其中与所述第二P型晶体管的栅极结构重叠的第一半导体鳍片的数量等于与所述第二N型晶体管的栅极结构重叠的第二半导体鳍片的数量，其中所述第二P型晶体管和所述N型晶体管的栅极结构在所述第二方向上对齐。以满足不同的设计需求，提高设计弹性。
进一步的，所述第一逻辑单元还包括第三P型晶体管和第三N型晶体管，并且所述第三P型晶体管和所述第三N型晶体管共享公共电极，所述公共电极沿所述第二方向延伸并与所有的第一半导体鳍片和第二半导体鳍片重叠。以方便制造，并形成所需的功能。
进一步的，所述第一半导体鳍片的数量等于所述第二半导体鳍片的数量。以满足不同的设计需求，提高设计弹性。
进一步的，在所述单元阵列的每行中，所述第一半导体鳍片和所述第二半导体鳍片具有相同的长度。以满足不同的设计需求，提高设计弹性。
进一步的，所述单元阵列的第一行中的第二逻辑单元包括单鳍片P型晶体管或单鳍片N型晶体管，并且所述单鳍片P型晶体管包括与第一半导体鳍片之一重叠的栅极结构，并且所述单鳍片N型晶体管包括与第二半导体鳍片之一重叠的栅极结构。以满足不同的设计需求，提高设计弹性。
进一步的，所述单元阵列的第一行中的第三逻辑单元包括双鳍片P型晶体管或双鳍片N型晶体管，并且所述双鳍片P型晶体管包括与第一半导体鳍片中的两个相邻的鳍片重叠的栅极结构，并且双鳍片N型晶体管包括与第二半导体鳍片中的两个相邻的重叠的栅极结构。以满足不同的设计需求，提高设计弹性。
进一步的，与所述第一栅极结构重叠的第一半导体鳍片和与所述第二栅极结构重叠的第二半导体鳍片通过不与第一栅极结构重叠的第一半导体鳍片和不与第二栅极结构重叠的第二半导体鳍片分开。以满足不同的设计需求，提高设计弹性。
本发明的半导体结构由于包括：逻辑单元，包括：第一晶体管，包括沿第一方向延伸并与第一半导体鳍片重叠的第一栅极结构；以及第二晶体管，包括沿所述第一方向延伸并与所述第一半导体鳍片和第二半导体鳍片重叠的第二栅极结构，其中，所述第一半导体鳍片和所述第二半导体鳍片在垂直于所述第一方向的第二方向上延伸，其中，所述第一晶体管和所述第二晶体管共享源极/漏极区，并且所述第一栅极结构的一端形成在所述第一半导体鳍片和所述第二半导体鳍片之间。本发明可以同时利用第一晶体管的低功耗的优势以及第二晶体管的快响应速度的优势，本发明的半导体结构可以兼顾功率和速度，从而实现更加优秀的半导体结构性能以及更灵活的设计。
附图说明
图1示出了示出根据本发明一些实施例的IC的单元阵列的简化图。
图2示出了示出根据本发明一些实施例的图1的单元阵列的行(row)中的逻辑单元(logic cell)的简化布局。
图3A示出了根据本发明一些实施例的逻辑单元的半导体结构沿图2的线A-A’的剖视图。
图3B示出了根据本发明一些实施例的逻辑单元的半导体结构沿图2的线B-B’的剖视图。
图3C示出了根据本发明一些实施例的逻辑单元的半导体结构沿图2的线C-C’的剖视图。
图3D示出了根据本发明一些实施例的逻辑单元的半导体结构沿着图2的线D-D’的剖视图。
图3E示出了根据本发明一些实施例的逻辑单元的半导体结构沿着图2的线E-E’的剖视图。
图4示出了示出根据本发明一些实施例的图1的单元阵列的行中的逻辑单元的简化布局。
图5A示出了根据本发明一些实施例的沿着图4的线F-F’的逻辑单元的半导体结构的截面图。
图5B示出了根据本发明一些实施例的逻辑单元的半导体结构沿图4的线G-G’的剖视图。
图6示出了示出根据本发明一些实施例的图1的单元阵列的行中的逻辑单元的简化布局。
图7示出了示出根据本发明一些实施例的图1的单元阵列的行中的逻辑单元的简化布局。
具体实施方式
在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。所描述的附图仅是示意性的而非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被放大而不是按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。
将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、区域、层和/或部分，但是这些组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、区域、层或部分可以称为第二或次要组件、区域、层或部分。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该设备可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。
将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。
注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。
图1示出了说明根据本发明一些实施例的IC的单元阵列100的简化图。单元阵列100由多个逻辑单元10形成。逻辑单元10是标准单元(standard cell)(例如，INV(inverter，反相器)、与(AND)、或(OR)、与非(NAND)、或非(NOR)、触发器(Flip-Flop)、扫描(SCAN)等)或标准单元的组合、或特定的逻辑功能单元。此外，逻辑单元10的逻辑功能可以相同或不同。此外，每个逻辑单元10包括多个晶体管。
在图1中，同一行中的逻辑单元10在布局中具有相同的单元高度H1(例如，在Y方向上)。对应于相同功能或操作的逻辑单元10可以具有相同的电路配置，但具有不同的半导体结构和/或不同的布局。此外，逻辑单元10在布局中可以具有相同或不同的单元宽度(例如，在X方向上)。值得注意的是，单元阵列100中的逻辑单元10的数量及配置仅作为示例，并非用以限制本发明。
图2示出了示出根据本发明一些实施例的图1的单元阵列100的一行中的逻辑单元10A_1和10A_2的简化布局。在一个实施例中，逻辑单元10A_1和10A_2可以共同形成单元阵列100的一个逻辑单元10。在一个实施例中，逻辑单元10A_1可以是单元阵列100的一行中的一个逻辑单元10，逻辑单元10A_2可以是与之相邻的另一个逻辑单元10。上述可以根据设计需求自由设计，本发明并无限制。逻辑单元10A_1和10A_2布置在电源线(未示出)和接地线(未示出)之间。电源线和接地线例如分别在图2中逻辑单元的上方和下方，并且电源线和接地线的长度可以沿X方向延伸。逻辑单元10A_1具有单元高度H1和单元宽度W1，逻辑单元10A_2具有单元高度H1和单元宽度W2。此外，使用虚线示出逻辑单元10A_1和10A_2的外边界。
在逻辑单元10A_1和10A_2中，两个鳍片225_1和225_2在N型阱区NW上方沿X方向延伸，并且两个半导体鳍片220_1和220_2在P型阱区PW上方沿X方向延伸。在一些实施例中，半导体鳍片220_1和220_2以及半导体鳍片225_1和225_2是单元阵列100的行中的连续鳍片，例如，单元阵列100的每一行中的多个半导体鳍片(或鳍片)均是连续的并且具有相同的长度。换句话说，同一行中的逻辑单元可以共享相同的(一个或多个)半导体鳍片。
在图2中，逻辑单元10A_1包括N型阱区NW上方的P型晶体管P1和P型阱区PW上方的N型晶体管N1。P型晶体管P1和N型晶体管N1被配置为执行逻辑单元10A_1的特定逻辑功能，例如反相器。值得注意的是，逻辑单元10A_1中的晶体管的数量只是举例说明，并非用以限制本发明。逻辑单元10A_1可以包括更多的P型晶体管和更多的N型晶体管以执行特定功能。
在逻辑单元10A_1中，沿Y方向延伸的栅极结构240_1a形成具有由半导体鳍片225_1形成的底层有源区(underlying active region)的P型晶体管P1。此外，沿Y方向延伸的栅极结构240_1c形成具有由半导体鳍片220_1形成的底层有源区的N型晶体管N1。换句话说，栅极结构240_1a不与半导体鳍片225_2重叠，并且栅极结构240_1c不与半导体鳍片220_2重叠。因此，P型晶体管P1和N型晶体管N1为单鳍片晶体管(single fin transistor)。也就是，P型晶体管P1仅使用一个半导体鳍片225_1，或者，P型晶体管P1的栅极结构仅与半导体鳍片225_1重叠(俯视图中)；N型晶体管N1仅使用一个半导体鳍片220_1，或者，N型晶体管N1的栅极结构仅与半导体鳍片220_1重叠(俯视图中)。为了简化，图2中的栅极结构的细节，例如栅极介电、栅电极、间隙等以及对应的源极/漏极区，将被省略。
在逻辑单元10A_1中，栅极结构240_1a、240_1b和240_1c在Y方向上对齐，即，栅极结构240_1a、240_1b和240_1c布置在同一条线上，例如，栅极结构240_1a、240_1b和240_1c它们沿Y方向的中心线基本重合或者基本共中心线。栅极结构240_1b设置在半导体鳍片220_2和225_2之间并且横跨N型阱区NW与P型阱区PW之间的界面(interface)。栅极结构240_1a的一端形成在半导体鳍片225_1和225_2之间，并且栅极结构240_1c的一端形成在半导体鳍片220_1和220_2之间。在一些实施例中，栅极结构240_1a和240_1b在半导体鳍片225_2的相对侧上具有自然端(natural end)，自然端例如位于虚线示出的外边界处(图2中顶部的外边界)，并且栅极结构240_1b和240_1c在半导体鳍片220_2的相对侧上具有自然端，自然端例如位于虚线示出的外边界处(图2中底部的外边界)。在逻辑单元10A_1中，栅极结构具有对称布局配置，例如，栅极结构布局沿着N型阱区NW和P型阱区PW之间的界面(交界面)镜像。N型阱区NW和P型阱区PW之间的界面例如可以为沿X方向延伸，例如可以在中心位置处。
在一些实施例中，栅极结构240_1a、240_1b和240_1c通过替换金属栅极(replacement metal gate，RMG)工艺形成。执行替换金属栅极工艺以在制造期间创建牺牲栅极或虚设(dummy)栅极，然后用金属栅极结构替换虚设栅极。换句话说，栅极结构240_1a和240_1b之间的牺牲栅极或虚设栅极以及栅极结构240_1b和240_1c之间的牺牲栅极或虚设栅极未被金属栅极替换。此外，栅极结构240_1a通过逻辑单元10A_1上方的互连结构电连接到栅极结构240_1c。例如，控制信号通过互连结构施加到栅极结构240_1a和240_1c。在一些实施例中，没有信号施加到栅极结构240_1b。因此栅极结构240_1b可以是虚设栅极，其没有具体的功能。
在逻辑单元10A_1中，沿Y方向延伸的非有源(non-active)虚设栅极230_1和230_2是虚设栅极。栅极结构240_1a至240_1c布置在非有源虚设栅极230_1和230_2之间，并且N型晶体管N1和P型晶体管P1被非有源虚设栅极230_1和230_2包围。换句话说，非有源虚设栅极230_1和230_2布置在逻辑单元10A_1的边界中。
在图2中，逻辑单元10A_2包括N型阱区NW上方的P型晶体管P2和P3以及P型阱区PW上方的N型晶体管N2和N3。P型晶体管P2和P3以及N型晶体管N2和N3被配置为执行逻辑单元10A_2的特定逻辑功能。值得注意的是，逻辑单元10A_2中的晶体管的数量只是举例说明，并非用以限制本发明。逻辑单元10A_2可以包括更多或更少的P型晶体管和更多或更少的N型晶体管以执行特定功能。
在逻辑单元10A_2中，沿Y方向延伸的栅极结构240_2a形成具有由半导体鳍片225_1形成的底层有源区的P型晶体管P2。沿Y方向延伸的栅极结构240_3形成具有由半导体鳍片225_1和225_2形成的底层有源区的P型晶体管P3。此外，沿Y方向延伸的栅极结构240_2c形成具有由半导体鳍片220_1形成的底层有源区的N型晶体管N2。沿Y方向延伸的栅极结构240_3形成具有由半导体鳍片220_1和220_2形成的底层有源区的N型晶体管N3。换句话说，栅极结构240_2a不与半导体鳍片225_2重叠，并且栅极结构240_2c不与半导体鳍片220_2重叠。也就是，P型晶体管P2仅使用一个半导体鳍片225_1，或者，P型晶体管P2的栅极结构仅与半导体鳍片225_1重叠(俯视图中)；N型晶体管N2仅使用一个半导体鳍片220_1，或者，N型晶体管N2的栅极结构仅与半导体鳍片220_1重叠(俯视图中)。因此，P型晶体管P2和N型晶体管N2为单鳍片晶体管，而P型晶体管P3和N型晶体管N3为双鳍片晶体管。也就是，P型晶体管P3使用两个半导体鳍片225_1和半导体鳍片225_2，或者，P型晶体管P3的栅极结构与半导体鳍片225_1和半导体鳍片225_2重叠(俯视图中)；N型晶体管N3使用两个半导体鳍片220_1和半导体鳍片220_2，或者，N型晶体管N3的栅极结构与半导体鳍片220_1和半导体鳍片220_2重叠(俯视图中)。
在逻辑单元10A_2中，栅极结构240_2a、240_2b和240_2c在Y方向上对齐，即，栅极结构240_2a、240_2b和240_2c布置在同一条线上，栅极结构240_2a、240_2b和240_2c它们沿Y方向的中心线基本重合或者基本共中心线。栅极结构240_2b设置在半导体鳍片220_2和225_2之间并且横跨N型阱区NW与P型阱区PW之间的界面。栅极结构240_2a的一端形成在半导体鳍片225_1和225_2之间，并且栅极结构240_2c的一端形成在半导体鳍片220_1和220_2之间。在一些实施例中，通过在栅极结构上执行切割金属栅极(cut metal gate，CMG)工艺来形成栅极结构240_2a、240_2b和240_2c。例如，金属栅极替代虚设栅极结构(例如多晶硅栅极)后，对金属栅极结构进行切割(例如通过刻蚀工艺)，标记为262和264，将金属栅极结构分成三个栅极段(segment)，即栅极结构240_2a、240_2b和240_2c。栅极结构240_3沿Y方向延伸。P型晶体管P3和N型晶体管N3共享相同的栅极结构240_3。换句话说，栅极结构240_3与半导体鳍片220_1和220_2以及半导体鳍片225_1和225_2重叠。在逻辑单元10A_2中，栅极结构具有对称布局配置，例如，栅极结构布局沿着N型阱区NW和P型阱区PW之间的界面镜像。
在逻辑单元10A_2中，沿Y方向延伸的非有源虚设栅极230_2和230_3是虚设栅极。栅极结构240_2a至240_2c以及栅极结构240_3布置在非有源虚设栅极230_2和230_3之间，并且N型晶体管N2与N3以及P型晶体管P2与P3被非有源虚设栅极230_2与230_3围绕。换句话说，非有源虚设栅极230_2和230_3布置在逻辑单元10A_2的边界中。此外，信号通过逻辑单元10A_2上方的互连结构(例如，互连部件250_1和250_2)施加到栅极结构240_2a和240_2c。在一些实施例中，没有信号施加到栅极结构240_2b。因此栅极结构240_2b可以是虚设栅极，其没有具体的功能。在一个实施例中，P型晶体管P1的栅极结构和N型晶体管N1的栅极结构两者共中心线，并且N型晶体管N1的栅极结构可称为与P型晶体管P1的栅极结构对应的栅极结构，等等。
如图2所示，具有单鳍片晶体管的逻辑单元和具有多鳍片晶体管的逻辑单元被布置在单元阵列100的同一行中。此外，单鳍片晶体管和多鳍片晶体管布置在同一逻辑单元(例如，逻辑单元10A_2)中。在一些实施例中，同一逻辑单元中的晶体管具有相同数量的半导体鳍片。在一些实施例中，同一逻辑单元中的晶体管具有不同数量的半导体鳍片。多鳍片晶体管用于性能(例如速度)，单鳍片晶体管用于低功耗和低泄漏。因此，与传统的由多鳍片晶体管的逻辑单元构成的高性能单元阵列或由单鳍片晶体管的逻辑单元构成的传统低功耗单元阵列相比，逻辑单元(例如逻辑单元10A_2)能够满足低功耗和高性能(断开状态(off-state)漏电流要求)。在本发明一个实施例中，包括具有第一半导体鳍片和第二半导体鳍片的逻辑单元，第一半导体鳍片和第二半导体鳍片可以同在N型阱区NW或同在P型阱区PW；逻辑单元包括与第一半导体鳍片重叠同时不与第二半导体鳍片重叠的第一晶体管，还包括与第一半导体鳍片重叠并且与第二半导体鳍片重叠的第二晶体管。以此方式，可以满足低功耗和高性能的要求。其中，第一晶体管可以称为单鳍片晶体管，第二晶体管可以称为多鳍片晶体管。在一个实施例中，多鳍片晶体管可以是双鳍片晶体管、或者可以是三鳍片晶体管、或者更多数量的晶体管等等。例如，单鳍片晶体管中的栅极结构仅控制与该栅极结构重叠的一个半导体鳍片。多鳍片晶体管中的栅极结构可以控制与该栅极结构重叠的多个半导体鳍片。如此可以同时利用单鳍片晶体管的低功耗、低泄漏的优势以及多鳍片晶体管的快响应速度的优势，从而实现更加优秀的半导体结构和晶体管性能以及更灵活的半导体结构和晶体管设计和组合，可适用的应用场景更多样，设计弹性更佳。本发明实施例中还可以具有诸多变型，在本文的上下文中均有描述，例如图4、图6、图7实施例中的举例。
图3A示出了根据本发明一些实施例的沿着图2的线A-A’的逻辑单元的半导体结构的截面图。P型阱区PW形成在半导体衬底(substrate)205上方。在一些实施例中，半导体衬底205是硅衬底(Si substrate)。在一些实施例中，半导体衬底205的材料选自体硅(bulk-Si)、SiP、SiGe、SiC、SiPC、Ge、SOI-Si、SOI-SiGe、III-VI材料或它们的组合。
沿X方向延伸的半导体鳍片220_2形成在P型阱区PW上方。非有源虚设栅极230_1至230_3(230_1、230_2和230_3)形成在半导体鳍片220_2上方。如上所述，非有源虚设栅极230_1和230_2布置在逻辑单元10A_1的边界中，并且非有源虚设栅极230_2和230_3布置在逻辑单元10A_2的边界中。
源极/漏极部件235_1a至235_5a形成在半导体鳍片220_2上方。在一些实施例中，源极/漏极部件235_1a至235_5a由外延生长的材料形成。在一些实施例中，对于N型晶体管，外延生长的材料可以包括SiP、SiC、SiPC、SiAs、Si或它们的组合。在一些实施例中，对于P型晶体管，外延生长的材料可以包括SiGe、SiGeC、Ge、Si、硼掺杂的SiGe、硼和碳掺杂的SiGe、或它们的组合。
在图3A中，非有源虚设栅极230_2形成在源极/漏极部件235_2a和235_3a之间，并且非有源虚设栅极230_2由逻辑单元10A_1和10A_2共享。此外，栅极结构240_3形成在源极/漏极部件235_4a和235_5a之间。换句话说，栅极结构240_3相对侧上的源极/漏极部件235_4a和235_5a用作N型晶体管N3的源极区和漏极区。应当注意，在源极/漏极部件235_1a和235_2a之间没有形成栅极结构，并且在源极/漏极部件235_3a和235_4a之间没有形成栅极结构。
图3B示出了根据本发明一些实施例的沿着图2的线B-B’的逻辑单元的半导体结构的截面图。沿X方向延伸的半导体鳍片220_1形成在P型阱区NW上方。非有源虚设栅极230_1至230_3形成在半导体鳍片220_1上方。源极/漏极部件235_1b至235_5b形成在半导体鳍片220_1上方。类似地，源极/漏极部件235_1b至235_5b由外延生长的材料形成。
在图3B中，非有源虚设栅极230_2形成在源极/漏极部件235_2b和235_3b之间，并且非有源虚设栅极230_2由逻辑单元10A_1和10A_2共享。此外，栅极结构240_1c形成在源极/漏极部件235_1b和235_2b之间。换句话说，栅极结构240_1c相对侧上的源极/漏极部件235_1b和235_2b用作N型晶体管N1的源极区和漏极区。栅极结构240_2c形成在源极/漏极部件235_3b和235_4b之间。换句话说，栅极结构240_2c相对侧上的源极/漏极部件235_3b和235_4b用作N型晶体管N2的源极区和漏极区。栅极结构240_3形成在源极/漏极部件235_4b和235_5b之间。换句话说，栅极结构240_3相对侧上的源极/漏极部件235_4b和235_5b用作N型晶体管N3的源极区和漏极区。N型晶体管N2和N3共享源极/漏极区域(即，源极/漏极部件235_4b)。
在一些实施例中，图3B的源极/漏极部件235_1b通过诸如较长接触件(longercontact)的连接部件(未示出)电连接到图3A的源极/漏极部件235_1a。类似地，图3B的源极/漏极部件235_2b、235_3b、235_4b和235_5b分别通过单独的连接部件(未示出)电连接到源极/漏极部件235_2a、235_3a、235_4a和235_5a。
图3C示出了根据本发明一些实施例的逻辑单元的半导体结构沿图2的C-C’线的剖视图。N型阱区NW和P型阱区PW形成在半导体衬底205上方。半导体鳍片225_1和225_2形成在N型阱区NW上方，并且半导体鳍片220_1和220_2形成在P型阱区PW上方。半导体鳍片220_1和220_2以及半导体鳍片225_1和225_2通过浅沟槽隔离(shallow trench isolation，STI)213彼此分开。
栅极结构240_1a沿Y方向延伸并与半导体鳍片225_1重叠以形成P型晶体管P1，即，P型晶体管P1是单鳍片晶体管。栅极结构240_1b沿Y方向延伸并且与N型阱区NW和P型阱区PW之间的界面重叠。栅极结构240_1c沿Y方向延伸并与半导体鳍片220_1重叠以形成N型晶体管N1，即，N型晶体管N1是单鳍片晶体管。栅极结构240_1a与栅极结构240_1b分隔开(或分开、隔开)，并且栅极结构240_1b与栅极结构240_1c分隔开(或分开、隔开)。在一些实施例中，栅极结构240_1b通过未被金属栅极结构替代的牺牲栅极或虚设栅极(未示出)与栅极结构240_1a和240_1c分隔开。
应当注意，在图3C中的两个相邻的半导体鳍片(例如，半导体鳍片225_1和225_2或半导体鳍片220_1和220_2)中，仅单个半导体鳍片(或单半导体鳍片)被栅极结构覆盖。例如，半导体鳍片225_1被栅极结构240_1a覆盖，并且半导体鳍片220_1被栅极结构240_1c覆盖。此外，与栅极结构240_1a重叠的半导体鳍片225_1通过不与任何栅极结构重叠的半导体鳍片225_2及220_2和与栅极结构240_1c重叠的半导体鳍片220_1分隔开。换句话说，靠近P型阱区PW和N型阱区之间的界面的半导体鳍片225_2和220_2没有被栅极结构覆盖。
图3D示出了根据本发明一些实施例的逻辑单元的半导体结构沿图2的线D-D’的剖视图。栅极结构240_2a沿Y方向延伸并与半导体鳍片225_1重叠以形成P型晶体管P2，即，P型晶体管P2是单鳍片晶体管。栅极结构240_2b沿Y方向延伸并且与N型阱区NW和P型阱区PW之间的界面重叠。栅极结构240_2c沿Y方向延伸并与半导体鳍片220_1重叠以形成N型晶体管N1，即，N型晶体管N1是单鳍片晶体管。
栅极结构240_2a与栅极结构240_2b分隔开，并且栅极结构240_2b与栅极结构240_2c分隔开。在一些实施例中，通过执行CMG工艺将栅极结构240_2b与栅极结构240_2a和240_2c分隔开。在一些实施例中，在CMG工艺期间去除半导体鳍片220_2和225_2的上部部分。
应当注意，在图3D中的两个相邻的半导体鳍片(例如，半导体鳍片225_1和225_2或半导体鳍片220_1和220_2)中，只有一个半导体鳍片被栅极结构覆盖。例如，半导体鳍片225_1被栅极结构240_2a覆盖，并且半导体鳍片220_1被栅极结构240_2c覆盖。此外，与栅极结构240_2a重叠的半导体鳍片225_1通过不与任何栅极结构重叠的半导体鳍片225_2和220_2和与栅极结构240_2c重叠的半导体鳍片220_1分隔开。换句话说，靠近P型阱区PW和N型阱区之间的界面的半导体鳍片225_2和220_2没有被栅极结构覆盖。
图3E示出了根据本发明一些实施例的沿着图2的线E-E’的逻辑单元的半导体结构的截面图。栅极结构240_3沿Y方向延伸并与半导体鳍片225_1和225_2重叠以形成P型晶体管P3，即，P型晶体管P3是双鳍片晶体管。此外，栅极结构240_3沿Y方向延伸并与半导体鳍片220_1和220_2重叠以形成N型晶体管N3，即，N型晶体管N3为双鳍片晶体管。换句话说，P型晶体管P3和N型晶体管N3共享栅极结构240_3。
图4示出了示出根据本发明一些实施例的图1的单元阵列100的一行中的逻辑单元10B的简化布局。逻辑单元10B是布置在电源线(未示出)和地线(未示出)之间。逻辑单元10B具有单元高度H1和单元宽度W3。此外，使用虚线示出了逻辑单元10B的外边界。
在逻辑单元10B中，三个鳍片225_1至225_3在N型阱区NW上方沿X方向延伸，并且三个半导体鳍片220_1至220_3在P型阱区PW上方沿X方向延伸。在一些实施例中，半导体鳍片220_1至220_3和半导体鳍片225_1至225_3是由单元阵列100的同一行中的逻辑单元共享的连续鳍片。沿Y方向延伸的非有源虚设栅极230_1和230_2是虚设栅极。此外，非有源虚设栅极230_1和230_2布置在逻辑单元10B的边界中。
在图4中，逻辑单元10B包括N型阱区NW上方的P型晶体管P1至P5以及P型阱区PW上方的N型晶体管N1至N5。P型晶体管P1至P5和N型晶体管N1至N5被配置为执行逻辑单元10B的特定逻辑功能。值得注意的是，逻辑单元10B中的晶体管的数量只是举例说明，并非用以限制本发明。逻辑单元10B可以包括更多或更少的P型晶体管和更多或更少的N型晶体管以执行特定功能。
在逻辑单元10B中的N型阱区NW上方，沿Y方向延伸的栅极结构240_1a形成具有由半导体鳍片225_1形成的底层有源区的P型晶体管P1。沿Y方向延伸的栅极结构240_2a形成具有由半导体鳍片225_1和225_2形成的底层有源区的P型晶体管P2。沿Y方向延伸的栅极结构240_3a形成具有由半导体鳍片225_1和225_2形成的底层有源区的P型晶体管P3。沿Y方向延伸的栅极结构240_4形成具有由半导体鳍片225_1至225_3形成的底层有源区的P型晶体管P4。沿Y方向延伸的栅极结构240_5形成具有由半导体鳍片225_1形成的底层有源区的P型晶体管P5。
在逻辑单元10B中的P型阱区PW之上，沿Y方向延伸的栅极结构240_1c形成N型晶体管N1，N型晶体管N1具有由半导体鳍片220_1形成的底层有源区。沿Y方向延伸的栅极结构240_2c形成具有由半导体鳍片220_1和220_2形成的底层有源区的N型晶体管N2。沿Y方向延伸的栅极结构240_3c形成具有由半导体鳍片220_1和220_2形成的底层有源区的N型晶体管N3。沿Y方向延伸的栅极结构240_4形成具有由半导体鳍片220_1至220_3形成的底层有源区的N型晶体管N4。沿Y方向延伸的栅极结构240_5形成具有由半导体鳍片220_1形成的底层有源区的N型晶体管N5。
在逻辑单元10B中，栅极结构240_1a、240_1b和240_1c在Y方向上对齐，即，栅极结构240_1a、240_1b和240_1c布置在同一条线上。类似地，栅极结构240_2a、240_2b和240_2c在Y方向上对齐，栅极结构240_3a、240_3b和240_3c在Y方向上对齐，并且栅极结构240_5a、240_5b和240_5c在Y方向上对齐。栅极结构240_1b、240_2b、240_3b和240_5b设置在半导体鳍片220_3和225_3之间并且横跨N型阱区NW和P型阱区PW之间的界面。
以栅极结构240_1a、240_1b和240_1c为例，栅极结构240_1a的一端形成在半导体鳍片225_1和225_2之间，并且栅极结构240_1c的一端形成在半导体鳍片220_1和220_2之间。在一些实施例中，栅极结构240_1a、240_1b和240_1c通过RMG工艺形成。执行替换金属栅极工艺以在制造期间创建牺牲栅极或虚设栅极，然后用金属栅极结构替换虚设栅极。在一些实施例中，通过对栅极结构执行CMG工艺来形成栅极结构240_1a、240_1b和240_1c。
此外，栅极结构240_2a、240_2b和240_2c在Y方向上对齐，即，栅极结构240_2a、240_2b和240_2c布置在同一条线上。类似地，栅极结构240_2a、240_2b和240_2c在Y方向上对齐，栅极结构240_3a、240_3b和240_3c在Y方向上对齐，并且栅极结构240_5a、240_5b和240_5c在Y方向上对齐。。栅极结构240_1b、240_2b、240_3b和240_5b设置在半导体鳍片220_3和225_3之间并且横跨N型阱区NW和P型阱区PW之间的界面。
以栅极结构240_2a、240_2b和240_2c为例，栅极结构240_2a的一端形成在半导体鳍片225_2和225_3之间，并且栅极结构240_2c的一端形成在半导体鳍片220_2和220_3之间。类似于逻辑单元10A_1和10A_2，逻辑单元10B中的栅极结构具有对称布局配置，例如，栅极结构布局沿着N型阱区NW和P型阱区PW之间的界面镜像。
在图4中，单鳍片晶体管和多鳍片晶体管形成在逻辑单元10B中。多鳍片晶体管用于性能(例如速度)，单鳍片晶体管用于低功耗、低泄漏。因此，与传统由具有多鳍片晶体管的逻辑单元所形成的高性能单元阵列或由具有单鳍片晶体管的逻辑单元所形成的传统低功率单元阵列相比，包括逻辑单元10B的逻辑单元100能够满足低功耗和高性能(断开状态漏电流要求)。图4的实施例可以用于满足不同的设计需求，实现所需的功能和性能。在本发明一个实施例中，其中的一个逻辑单元至少包括一个单鳍片晶体管和至少一个多鳍片晶体管，单鳍片晶体管和至少一个多鳍片晶体管共用一个半导体鳍片(该半导体鳍片也为该单鳍片晶体管所覆盖的半导体鳍片)。单元阵列100中至少包括一个这样的逻辑单元。此外，在本发明一个实施例中，这个逻辑单元中还可以增加额外的单鳍片晶体管和/或多鳍片晶体管。从而实现更高的设计灵活性和提高设计弹性。例如图4、图6、图7的实施例，这些实施例用来举例说明本发明实施例还可以具有更多不同的变型，从而用于不同的应用场景，提高适用性。在本发明一个实施例中，上述这样的逻辑单元中，还可以(或者至少一个多鳍片晶体管)包括相互连接的栅极结构，例如在图4的示例中，P型晶体管P4的栅极结构与N型晶体管N4的栅极结构是相互连接的，并且可以是连续的栅极结构。这与P型晶体管P1的栅极结构与N型晶体管N1的栅极结构相互之间断开的方式不同。P型晶体管P4的栅极结构与N型晶体管N4的栅极结构一起覆盖了所有的半导体鳍片，或者P型晶体管P4的栅极结构与N型晶体管N4的栅极结构与所有的半导体鳍片重叠。具体来说，P型晶体管P4的栅极结构与半导体鳍片225_1、225_2、225_3重叠，N型晶体管N4的栅极结构与半导体鳍片220_1、220_2、220_3重叠，并且P型晶体管P4的栅极结构与N型晶体管N4的栅极结构连接，因此，P型晶体管P4的栅极结构与N型晶体管N4的栅极结构可以共享公共电极。从而形成图示的这种结构。P型晶体管P4与N型晶体管N4这种结构方式可以实现更大的电流量，并且更加便于控制晶体管，具有更高的响应速度，从而实现所需的功能。在图2的示例中，P型晶体管P3的栅极结构与N型晶体管N3的栅极结构的连接方式与图4的示例中P型晶体管P4的栅极结构与N型晶体管N4的栅极结构的连接方式相同或相似，并且图2的示例中，P型晶体管P3的栅极结构与N型晶体管N3的栅极结构可以共享公共电极(或者P型晶体管P3与N型晶体管N3可以共享公共电极)。在本发明一个实施例中，上述这样的逻辑单元中，还可以(或者至少一个多鳍片晶体管)包括两个不相互连接但是一起覆盖了所有的半导体鳍片的栅极结构，例如在图6的示例中，P型晶体管P3的栅极结构与N型晶体管N3的栅极结构是不相互连接的，相互之间是断开的。P型晶体管P3的栅极结构与N型晶体管N3的栅极结构一起覆盖了所有的半导体鳍片，或者P型晶体管P3的栅极结构与N型晶体管N3的栅极结构与所有的半导体鳍片重叠。具体来说，P型晶体管P3的栅极结构与半导体鳍片225_1、225_2、225_3重叠，N型晶体管N3的栅极结构与半导体鳍片220_1、220_2、220_3重叠，从而形成图示的这种结构。P型晶体管P3与N型晶体管N3这种结构方式可以实现更大的电流量，具有更高的响应速度，从而实现所需的功能。
图5A示出了根据本发明一些实施例的沿着图4的线F-F’的逻辑单元的半导体结构的截面图。N型阱区NW和P型阱区PW形成在半导体衬底205上方。半导体鳍片225_1至225_3形成在N型阱区NW上方，半导体鳍片220_1至220_3形成在N型阱区NW上方。P型阱区PW。在逻辑单元10B中，N型阱区NW上方的半导体鳍片225_1至225_3的数量等于P型阱区PW上方的半导体鳍片220_1至220_3的数量。
栅极结构240_1a沿Y方向延伸并与半导体鳍片225_1重叠以形成P型晶体管P1，即，P型晶体管P1是单鳍片晶体管。栅极结构240_1b沿Y方向延伸并且与N型阱区NW和P型阱区PW之间的界面重叠。栅极结构240_1c沿Y方向延伸并与半导体鳍片220_1重叠以形成N型晶体管N1，即，N型晶体管N1是单鳍片晶体管。栅极结构240_1b与栅极结构240_1a和240_1c分隔开。
在图5A中的三个相邻半导体鳍片(例如，半导体鳍片225_1至225_3或半导体鳍片220_1至220_3)中，仅一个半导体鳍片被栅极结构覆盖。例如，半导体鳍片225_1被栅极结构240_1a覆盖，并且半导体鳍片220_1被栅极结构240_1c覆盖。此外，与栅极结构240_1a重叠的半导体鳍片225_1通过半导体鳍片225_2和225_3以及不与任何栅极结构重叠的半导体鳍片220_2和220_3与与栅极结构240_1c重叠的半导体鳍片220_1分隔开。换句话说，靠近P型阱区PW与N型阱区之间的界面的半导体鳍片225_2和225_3以及半导体鳍片220_2和220_3不被栅极结构覆盖。
图5B示出了根据本发明一些实施例的沿着图4的线G-G’的逻辑单元的半导体结构的截面图。栅极结构240_2a沿Y方向延伸并与半导体鳍片225_1和225_2重叠以形成P型晶体管P2，即，P型晶体管P2是双鳍片晶体管。栅极结构240_2b沿Y方向延伸并且与N型阱区NW和P型阱区PW之间的界面重叠。栅极结构240_2c沿Y方向延伸并与半导体鳍片220_1和220_2重叠以形成N型晶体管N2，即，N型晶体管N2是双鳍片晶体管。栅极结构240_2b与栅极结构240_2a和240_2c分隔开。
在图5B中的三个相邻的半导体鳍片(例如，半导体鳍片225_1至225_3或半导体鳍片220_1至220_3)中，仅两个相邻的半导体鳍片被栅极结构覆盖。例如，半导体鳍片225_1和225_2被栅极结构240_2a覆盖，并且半导体鳍片220_1和220_2被栅极结构240_2c覆盖。此外，与栅极结构240_1a重叠的半导体鳍片225_1和225_2与与栅极结构240_2c重叠的半导体鳍片220_1和220_2通过不与任何栅极结构重叠的半导体鳍片225_3和220_3分开。换句话说，靠近P型阱区PW和N型阱区之间的界面的半导体鳍片225_3和220_3没有被栅极结构覆盖。
图6示出了示出根据本发明一些实施例的图1的单元阵列100的行中的逻辑单元10C的简化布局。逻辑单元10C布置在电源线(未示出)和地线(未示出)之间。逻辑单元10C具有单元高度H1和单元宽度W3。此外，使用虚线示出了逻辑单元10C的外边界。
在逻辑单元10C中，三个鳍片225_1至225_3在N型阱区NW上方沿X方向延伸，并且三个半导体鳍片220_1至220_3在P型阱区PW上方沿X方向延伸。在逻辑单元10C中，N型阱区NW上方的半导体鳍片225_1至225_3的数量等于P型阱区PW上方的半导体鳍片220_1至220_3的数量。在一些实施例中，半导体鳍片220_1至220_3和半导体鳍片225_1至225_3是由单元阵列100的同一行中的逻辑单元共享的连续鳍片。沿Y方向延伸的非有源虚设栅极230_1和230_2是虚设栅极。此外，非有源虚设栅极230_1和230_2布置在逻辑单元10C的边界中。
在图6中，逻辑单元10C包括N型阱区NW上方的P型晶体管P1至P5以及P型阱区PW上方的N型晶体管N1至N5。P型晶体管P1至P5和N型晶体管N1至N5被配置为执行逻辑单元10C的特定逻辑功能。值得注意的是，逻辑单元10C中的晶体管的数量只是举例说明，并非用以限制本发明。逻辑单元10C可以包括更多或更少的P型晶体管和更多或更少的N型晶体管以执行特定功能。在一些实施例中，图6的逻辑单元10C和图4的逻辑单元10B对于不同的功耗、泄漏和不同的速度具有相同的特定逻辑功能。
在逻辑单元10C中的N型阱区NW上方，沿Y方向延伸的栅极结构240_1a形成具有由半导体鳍片225_1形成的底层有源区的P型晶体管P1。沿Y方向延伸的栅极结构240_2a形成具有由半导体鳍片225_1和225_2形成的底层有源区的P型晶体管P2。沿Y方向延伸的栅极结构240_3a形成具有由半导体鳍片225_1至225_3形成的底层有源区的P型晶体管P3。沿Y方向延伸的栅极结构240_4形成具有由半导体鳍片225_1至225_3形成的底层有源区的P型晶体管P4。沿Y方向延伸的栅极结构240_5a形成具有由半导体鳍片225_1至225_3形成的底层有源区的P型晶体管P5。
在逻辑单元10C中的P型阱区PW上方，沿Y方向延伸的栅极结构240_1c形成N型晶体管N1，其具有由半导体鳍片220_1和220_2形成的底层有源区。沿Y方向延伸的栅极结构240_2c形成具有由半导体鳍片220_1形成的底层有源区的N型晶体管N2。沿Y方向延伸的栅极结构240_3c形成具有由半导体鳍片220_1至220_3形成的底层有源区的N型晶体管N3。沿Y方向延伸的栅极结构240_4形成具有由半导体鳍片220_1至220_3形成的底层有源区的N型晶体管N4。沿Y方向延伸的栅极结构240_5形成具有由半导体鳍片220_1形成的底层有源区的N型晶体管N5。在一个实施例中，P型晶体管P1的栅极结构和N型晶体管N1的栅极结构两者共中心线，并且N型晶体管N1的栅极结构可称为与P型晶体管P1的栅极结构对应的栅极结构，或者，P型晶体管P1的栅极结构可称为与N型晶体管N1的栅极结构对应的栅极结构。在一个实施例中，P型晶体管P3的栅极结构和N型晶体管N3的栅极结构两者共中心线，并且N型晶体管N3的栅极结构可称为与P型晶体管P3的栅极结构对应的栅极结构，或者，P型晶体管P3的栅极结构可称为与N型晶体管N3的栅极结构对应的栅极结构，等等。
与图4中的具有对称布局配置的栅极结构的逻辑单元10B相比，逻辑单元10C中的栅极结构具有不对称布局配置。例如，栅极结构240_1a的一端形成在半导体鳍片225_1和225_2之间，并且栅极结构240_1c的一端形成在半导体鳍片220_2和220_3之间。换句话说，N型晶体管N1是双鳍片晶体管，而P型晶体管P1是单鳍片晶体管。此外，栅极结构240_2a的一端形成在半导体鳍片225_2与225_3之间，并且栅极结构240_2c的一端形成在半导体鳍片220_1与220_2之间。换句话说，N型晶体管N2是单鳍片晶体管，而P型晶体管P2是双鳍片晶体管。此外，栅极结构240_5a的一端形成在半导体鳍片225_3和220_3之间，并且栅极结构240_5c的一端形成在半导体鳍片220_1和220_2之间。换句话说，N型晶体管N5为单鳍晶体管(single-fin transistor)，P型晶体管P5为三鳍晶体管(triple-fin transistor)。在本发明一个实施例中，P型晶体管P1与半导体鳍片225_1重叠，但是不与半导体鳍片225_2和225_3重叠；N型晶体管N1与半导体鳍片220_1和220_2重叠，但是不与半导体鳍片220_3重叠；从而形成不关于N型阱区NW与P型阱区PW之间的界面对称的布局。在本发明一个实施例中，P型晶体管P2与半导体鳍片225_1和225_2重叠，但是不与半导体鳍片225_3重叠；N型晶体管N2与半导体鳍片220_1叠，但是不与半导体鳍片220_2和重220_3重叠；从而形成不关于N型阱区NW与P型阱区PW之间的界面对称的布局。在本发明一个实施例中，P型晶体管P5与半导体鳍片225_1、225_2、225_3重叠；N型晶体管N5与半导体鳍片220_1叠，但是不与半导体鳍片220_2和重220_3重叠；从而形成不关于N型阱区NW与P型阱区PW之间的界面对称的布局。在本发明一个实施例中，P型晶体管P5的栅极结构可以延伸超过N型阱区NW与P型阱区PW之间的界面，到达P型阱区PW，以便于直接制造出N型晶体管N5的栅极结构。在本发明一个实施例中，P型晶体管P3的栅极结构与半导体鳍片225_1、225_2、225_3重叠，N型晶体管N3的栅极结构与半导体鳍片220_1、220_2、220_3重叠，因此P型晶体管P3的栅极结构与N型晶体管N3的栅极结构一起覆盖了所有的半导体鳍片。P型晶体管P3的栅极结构与N型晶体管N3的栅极结构断开连接的缺口可以跨越N型阱区NW与P型阱区PW之间的界面，以便制造形成各自的栅极结构，并且形成为断开的构造。
图7示出了示出根据本发明一些实施例的图1的单元阵列100的行中的逻辑单元10D的简化布局。逻辑单元10D布置在电源线(未示出)和地线(未示出)之间。逻辑单元10D具有单元高度H1和单元宽度W3。此外，逻辑单元10D的外边界用虚线示出。
在逻辑单元10D中，两个鳍片225_1和225_2在N型阱区NW上方沿X方向延伸，并且三个半导体鳍片220_1至220_3在P型阱区PW上方沿X方向延伸。在逻辑单元10D中，N型阱区NW上方的半导体鳍片225_1和225_2的数量等于P型阱区PW上方的半导体鳍片220_1至220_3的数量。在一些实施例中，半导体鳍片220_1和220_2以及半导体鳍片225_1至225_3是由单元阵列100的同一行中的逻辑单元共享的连续鳍片。在Y方向上延伸的非有源虚设栅极230_1和230_2是虚设栅极。换句话说，非有源虚设栅极230_1和230_2布置在逻辑单元10D的边界中。与图4中具有对称布局配置的逻辑单元10B相比，逻辑单元10D中的栅极结构由于N型阱区NW上方的鳍片(例如，半导体鳍片225_1和225_2)的数量与P型阱区PW上方的鳍片(例如，半导体鳍片220_1至220_3)的数量不同而具有不对称布局配置。此外，图7示例中半导体鳍片数量不对称的设置可以与图6示例中栅极结构不对称的设置结合使用。也就是说，可以存在这种逻辑单元，该逻辑单元中，N型阱区NW上方的半导体鳍片的数量与P型阱区PW上方的半导体鳍片的数量不同，并且例如P型阱区PW上方的一个栅极结构所覆盖的半导体鳍片的数量和与该栅极结构对应的N型阱区NW上方的栅极结构所覆盖的半导体鳍片的数量不同，例如图7示例中P型晶体管P5与N型晶体管N5。从而具有更灵活的设计，以适用于不同的要求，提高设计弹性。
在图7中，逻辑单元10D包括N型阱区NW上方的P型晶体管P1至P5以及P型阱区PW上方的N型晶体管N1至N5。P型晶体管P1至P5和N型晶体管N1至N5被配置为执行逻辑单元10D的特定逻辑功能。值得注意的是，逻辑单元10D中的晶体管的数量只是举例说明，并非用以限制本发明。逻辑单元10D可以包括更多或更少的P型晶体管和更多或更少的N型晶体管以执行特定功能。在一些实施例中，图7的逻辑单元10D和图4的逻辑单元10B对于不同的功耗和不同的速度具有相同的特定逻辑功能。
在逻辑单元10D中的N型阱区NW上方，沿Y方向延伸的栅极结构240_1a形成具有由半导体鳍片225_1形成的底层有源区的P型晶体管P1。沿Y方向延伸的栅极结构240_2a形成具有由半导体鳍片225_1和225_2形成的底层有源区的P型晶体管P2。沿Y方向延伸的栅极结构240_3a形成具有由半导体鳍片225_1和225_2形成的底层有源区的P型晶体管P3。沿Y方向延伸的栅极结构240_4形成具有由半导体鳍片225_1和225_2形成的底层有源区的P型晶体管P4。沿Y方向延伸的栅极结构240_5形成具有由半导体鳍片225_1形成的底层有源区的P型晶体管P5。
在逻辑单元10D中的P型阱区PW之上，沿Y方向延伸的栅极结构240_1c形成N型晶体管Nl，其具有由半导体鳍片220_1形成的底层有源区。沿Y方向延伸的栅极结构240_2c形成具有由半导体鳍片220_1和220_2形成的底层有源区的N型晶体管N2。沿Y方向延伸的栅极结构240_3c形成具有由半导体鳍片220_1和220_2形成的底层有源区的N型晶体管N3。沿Y方向延伸的栅极结构240_4形成具有由半导体鳍片220_1至220_3形成的底层有源区的N型晶体管N4。沿Y方向延伸的栅极结构240_5形成具有由半导体鳍片220_1至220_3形成的底层有源区的N型晶体管N5。
根据本发明一个实施例，通过去除逻辑单元(例如，逻辑单元10A_1、10A_2、10B、10C或10D)中的多鳍FinFET结构的金属栅极以提供更少的鳍片晶体管(例如，单鳍晶体管或双鳍晶体管)来实现单元阵列100的同一行中的高速和更低的功率。在一些实施例中，单元阵列100的每行可以包括用于P型和N型晶体管的单独数量(或独立数量)的鳍片。在一些实施例中，被配置为形成P型晶体管的鳍片的数量不同于被配置为在单元阵列的同一行中形成N型晶体管的鳍片的数量。在一些实施例中，半导体鳍片是单元阵列的行中的连续鳍片。在一些实施例中，单元阵列100的每行中的半导体鳍片的总数不同，并且单元阵列100的行可以具有相同的单元高度(例如，单元高度H1)。在一些实施例中，单元阵列100的每行中的半导体鳍片的总数不同，并且单元阵列100的行可以具有单独的单元高度。例如，在单元阵列100中，包括较少半导体鳍片的第一行具有第一单元高度，并且包括更多半导体鳍片的第二行具有大于第一单元高度的第二单元高度。在一些实施例中，单元阵列100的每行中的半导体鳍片的总数相同，并且单元阵列100的行具有相同的单元高度(例如，单元高度H1)。
虽然本发明已通过示例的方式并根据优选实施例进行了描述，但应理解本发明不限于所公开的实施例。相反，它旨在涵盖各种修改和类似的布置(如本领域技术人员显而易见的那样)。因此，所附权利要求的范围应给予最宽泛的解释，以涵盖所有此类修改和类似布置。

Claims (20)

1.一种半导体结构，其特征在于，包括：
逻辑单元，包括：
第一晶体管，包括沿第一方向延伸并与第一半导体鳍片重叠的第一栅极结构；以及
第二晶体管，包括沿所述第一方向延伸并与所述第一半导体鳍片和第二半导体鳍片重叠的第二栅极结构，
其中，所述第一半导体鳍片和所述第二半导体鳍片在垂直于所述第一方向的第二方向上延伸，
其中，所述第一晶体管和所述第二晶体管共享源极/漏极区，并且所述第一栅极结构的一端形成在所述第一半导体鳍片和所述第二半导体鳍片之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一晶体管与所述第二晶体管具有相同的导电类型。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一半导体鳍片和所述第二半导体鳍片在所述逻辑单元中具有相同的长度。
4.根据权利要求1所述的半导体结构，其特征在于，所述逻辑单元还包括：
第三晶体管，包括在所述第一方向上延伸并与第三半导体鳍片重叠的第二栅极结构，
其中，所述第三半导体鳍片与所述第一半导体鳍片以及所述第二半导体鳍片平行，并且所述第二晶体管和所述第三晶体管具有不同的导电类型。
5.一种半导体结构，其特征在于，包括：
单元阵列，包括多个第一逻辑单元，
其中，设置在所述单元阵列的第一行的所述第一逻辑单元的P型晶体管共享多个第一连续鳍片，设置在所述单元阵列的第一行的第一逻辑单元的N型晶体管共享多个第二连续鳍片，
其中，所述单元阵列的第一行中的第一连续鳍片的数量与第二连续鳍片的数量不同。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一连续鳍片和所述第二连续鳍片具有相同的长度。
7.根据权利要求5所述的半导体结构，其特征在于，所述单元阵列的第一行中的第一逻辑单元之一包括单鳍片P型晶体管，并且所述单鳍片P型晶体管包括与第一连续鳍片之一重叠的栅极结构。
8.根据权利要求5所述的半导体结构，其特征在于，所述单元阵列的第一行中的第一逻辑单元之一包括单鳍片N型晶体管，并且所述单鳍片N型晶体管包括与第二连续鳍片之一重叠的栅极结构。
9.根据权利要求5所述的半导体结构，其特征在于，其中，所述单元阵列的第一行中的第一逻辑单元之一包括双鳍片P型晶体管，并且所述双鳍片P型晶体管包括与两个相邻的第一连续鳍片重叠的栅极结构。
10.根据权利要求5所述的半导体结构，其特征在于，其中，所述单元阵列的第一行中的第一逻辑单元之一包括双鳍片N型晶体管，并且所述双鳍片N型晶体管包括与两个相邻的第二连续鳍片重叠的栅极结构。
11.根据权利要求5所述的半导体结构，其特征在于，所述单元阵列的第一行中的第一逻辑单元之一包括共享栅极结构的多鳍片P型晶体管和多鳍片N型晶体管，并且所述栅极结构与所有的第一连续鳍片和第二连续鳍片重叠。
12.根据权利要求5所述的半导体结构，其特征在于，所述单元阵列还包括：
多个第二逻辑单元，
其中，设置在所述单元阵列的第二行的第二逻辑单元的P型晶体管共享多个第三连续鳍片，位于所述单元阵列的第二行的第二逻辑单元的N型晶体管共享多个第四连续鳍片，
其中，所述单元阵列的第二行中的第三连续鳍片的数量等于第四连续鳍片的数量。
13.一种半导体结构，其特征在于，包括：
多个逻辑单元，形成于单元阵列中；
其中，设置在所述单元阵列的第一行的逻辑单元的P型晶体管共享沿第一方向延伸的多个第一半导体鳍片，设置在所述单元阵列的第一行的逻辑单元的N型晶体管共享沿第一方向延伸的多个第二半导体鳍片，
其中所述单元阵列的第一行中的第一逻辑单元包括第一P型晶体管和第一N型晶体管，
其中与所述第一P型晶体管的第一栅极结构重叠的第一半导体鳍片的数量不同于与所述第一N型晶体管的第二栅极结构重叠的第二半导体鳍片的数量，
其中，所述第一栅极结构和所述第二栅极结构在垂直于所述第一方向的第二方向上延伸，并且所述第一栅极结构和所述第二栅极结构在所述第二方向上对齐。
14.根据权利要求13所述的半导体结构，其特征在于，所述第一逻辑单元还包括第二P型晶体管和第二N型晶体管，其中与所述第二P型晶体管的栅极结构重叠的第一半导体鳍片的数量等于与所述第二N型晶体管的栅极结构重叠的第二半导体鳍片的数量，其中所述第二P型晶体管和所述N型晶体管的栅极结构在所述第二方向上对齐。
15.根据权利要求13所述的半导体结构，其特征在于，所述第一逻辑单元还包括第三P型晶体管和第三N型晶体管，并且所述第三P型晶体管和所述第三N型晶体管共享公共电极，所述公共电极沿所述第二方向延伸并与所有的第一半导体鳍片和第二半导体鳍片重叠。
16.根据权利要求13所述的半导体结构，其特征在于，所述第一半导体鳍片的数量等于所述第二半导体鳍片的数量。
17.根据权利要求13所述的半导体结构，其特征在于，在所述单元阵列的每行中，所述第一半导体鳍片和所述第二半导体鳍片具有相同的长度。
18.根据权利要求13所述的半导体结构，其特征在于，所述单元阵列的第一行中的第二逻辑单元包括单鳍片P型晶体管或单鳍片N型晶体管，并且所述单鳍片P型晶体管包括与第一半导体鳍片之一重叠的栅极结构，并且所述单鳍片N型晶体管包括与第二半导体鳍片之一重叠的栅极结构。
19.根据权利要求13所述的半导体结构，其特征在于，所述单元阵列的第一行中的第三逻辑单元包括双鳍片P型晶体管或双鳍片N型晶体管，并且所述双鳍片P型晶体管包括与第一半导体鳍片中的两个相邻的鳍片重叠的栅极结构，并且双鳍片N型晶体管包括与第二半导体鳍片中的两个相邻的重叠的栅极结构。
20.根据权利要求13所述的半导体结构，其特征在于，与所述第一栅极结构重叠的第一半导体鳍片和与所述第二栅极结构重叠的第二半导体鳍片通过不与第一栅极结构重叠的第一半导体鳍片和不与第二栅极结构重叠的第二半导体鳍片分开。
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