CN106057794A - 制造半导体装置的方法和通过该方法制造的半导体装置 - Google Patents

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Abstract

提供了一种制造半导体装置的方法。所述方法包括设置用于形成第一单元和第二单元的前导电线。第一单元和第二单元在第一方向上彼此相邻。第一单元的第一导电线沿与第一方向垂直的第二方向延伸并且与第一单元和第二单元之间的边界相邻。第二单元的第二导电线和第三导电线沿第一方向延伸并且与边界相邻。第二导电线和第三导电线分别设置在沿第一方向延伸的多条轨道之中的两条不相邻的轨道上。第一导电线与所述两条不相邻的轨道中的一条轨道以及设置在所述两条不相邻的轨道之间的一条轨道相交。

Description

制造半导体装置的方法和通过该方法制造的半导体装置
本申请分别要求于2015年4月9日提交到韩国知识产权局的第10-2015-0050150号和于2015年10月21日提交的第10-2015-0146729号韩国专利申请的优先权，上述韩国申请的公开内容通过引用全部包含于此。
技术领域
与本公开一致的装置和方法涉及一种半导体装置和一种用于制造半导体装置的方法，更具体地，涉及一种利用设计半导体装置的布图的方法制造半导体装置的方法及一种通过该方法制造的半导体装置。
背景技术
半导体装置已经高度集成以提高它们的容量并降低它们的制造成本。具体地，半导体装置的集成度是直接影响半导体装置的成本的因素。由于半导体装置的集成度主要由单位单元占据的面积决定，因此半导体装置的集成度对于半导体装置的高效设计布图而言可能是有利的。
当利用布图设计工具设计半导体装置的布图时，通常有没有布线到单元边界的附近的情况。为更好地利用这个区域，可以重新设计布图，或者可以增大布图面积。然而，这些方法会劣化半导体装置的竞争力及布图设计的效率。正在展开对有效地设计布图的方法的研究，有效地设计布图的方法能够改善单元边界附件处的布线。
发明内容
示例性实施例提供一种用于有效地设计单元边界的附近的布图的方法、利用该方法制造半导体装置的方法以及利用该方法制造的半导体装置。
根据示例性实施例的一方面，提供了一种用于制造半导体装置的方法，所述方法包括：设置用于形成第一单元和第二单元的前导电线，第一单元和第二单元在第一方向上彼此相邻，第一单元的前导电线的第一导电线沿与第一方向垂直的第二方向延伸并且与第一单元和第二单元之间的边界相邻；设置用于形成第一单元和第二单元的后导电线，第二单元的后导电线之中的第二导电线和第三导电线沿第一方向延伸并且与边界相邻，其中，第二导电线和第三导电线分别设置在沿第一方向延伸的多条轨道之中的两条不相邻的轨道上，其中，第一导电线与所述两条不相邻的轨道中的至少一条轨道以及设置在所述两条不相邻的轨道之间的至少一条轨道交叉。
第二导电线与第三导电线之间的距离可以大于至少一条轨道的宽度。
第一导电线可以与第二导电线和第三导电线中的一条分隔开第一参考距离或更多。
所述方法还可以包括在设置在所述两条不相邻的轨道之间的所述至少一条轨道上设置第四导电线，第四导电线设置在第一单元中，其中，当从平面图中看时，第四导电线与第一导电线叠置。
所述方法还可以包括在设置在所述两条不相邻的轨道之间的所述至少一条轨道上设置第五导电线，第五导电线设置在第二单元中，第五导电线可以与第四导电线分隔开大于第一参考距离的第二参考距离。
第一导电线在平面图中在第一导电线与所述多条轨道叠置的位置处可以具有至少两个连接点，所述至少两个连接点可以能够连接到其他导电线。
可以利用第一光掩模通过图案化工艺形成前导电线，可以利用不同于第一光掩模的第二光掩模通过图案化工艺形成后导电线。
所述方法还可以包括，在设置前导电线和后导电线之前，在基底上限定有源图案；形成与有源图案交叉的栅电极；以及在栅电极的两侧处的有源图案上形成源区和漏区，其中，前导电线和后导电线中的至少一条电连接到栅电极，其中，前导电线和后导电线中的至少另一条电连接到源区或漏区。
根据另一个示例性实施例的一方面，提供了一种半导体装置，所述半导体装置包括：基底，包括PMOSFET区和NMOSFET区；多条前导电线，在基底上形成在第一方向上彼此相邻的第一单元和第二单元，第一单元的前导电线的第一导电线沿与第一方向垂直的第二方向延伸并且与第一单元和第二单元之间的边界相邻；以及多条后导电线，形成第一单元和第二单元，第二单元的后导电线之中的第二导电线和第三导电线沿第一方向延伸并且与边界相邻，其中，第二导电线和第三导电线分别设置在沿第一方向延伸的多条轨道之中的两条不相邻的轨道上，其中，第一导电线与所述两条不相邻的轨道中的至少一条轨道以及设置在所述两条不相邻的轨道之间的至少一条轨道交叉。
第二导电线与第三导电线之间的距离可以大于至少一条轨道的宽度。
第一导电线可以与第二导电线和第三导电线中的一条分隔开第一参考距离或更远。
所述半导体装置还包括第四导电线，第四导电线设置在所述两条不相邻的轨道之间设置的至少一条轨道上，第四导电线设置在第一单元中，其中，当从平面图中看时，第四导电线与第一导电线叠置。
所述半导体装置还包括第五导电线，第五导电线设置在所述两条不相邻的轨道之间设置的至少一条轨道上，第五导电线设置在第二单元中，其中，第五导电线与第四导电线分隔开大于第一参考距离的第二参考距离。
第一导电线在平面图中在第一导电线与所述多条轨道叠置的位置处可以具有至少两个连接点，其中，所述至少两个连接点能够连接到其他导电线。
所述半导体装置还可以包括：有源图案，限定在基底上；栅电极，与有源图案交叉；以及源区和漏区，形成在栅电极的两侧处的有源图案上，其中，前导电线和后导电线中的至少一条电连接到栅电极，其中，前导电线和后导电线中的至少另一条电连接到源区或漏区。
根据另一个示例性实施例的一方面，提供了一种用于制造半导体装置的方法，所述方法包括：布置用于形成第一单元和第二单元的多条前导电线，第一单元和第二单元在第一方向上彼此相邻并且共享单元边界，第一单元的前导电线的第一导电线沿与第一方向垂直的第二方向延伸；以及在初始布图中初始地布置用于形成第一单元和第二单元的多条后导电线，第二单元的后导电线之中的第二导电线和第三导电线沿第一方向延伸，第一导电线与第二导电线和第三导电线分隔开与单元边界相交的分隔距离，第二导电线和第三导电线设置在沿第一方向延伸的多条轨道之中的相邻轨道上；以及重新布置第二导电线和第三导电线中的一条的初始布图使得第二导电线和第三导电线分别设置在多条轨道之中的两条不相邻的轨道上，其中，第一导电线与所述两条不相邻的轨道中的至少一条以及设置在所述两条不相邻的轨道之间的至少一条轨道交叉。
在保持第一导电线与第二导电线、第三导电线之间的分隔距离的同时，可以重新布置初始布图。
所述方法还可以包括在所述两条不相邻的轨道之间设置的至少一条轨道上布置第四导电线，第四导电线设置在第一单元中并且与第一导电线叠置。
所述方法还可以包括在所述两条不相邻的轨道之间设置的至少一条轨道上布置第五导电线，第五导电线设置在第二单元中，其中，第五导电线与第四导电线分隔开大于分隔距离的距离。
可以重新布置初始布图而不增加第一导电线与第二导电线、第三导电线之间的分隔距离。
附图说明
通过下面结合附图对示例性实施例的描述，以上和/或其他示例性方面将变得明显且更加容易理解，在附图中：
图1是示出根据示例性实施例的用于设计半导体装置的计算机系统的示意性框图；
图2是示出根据示例性实施例的设计和制造半导体装置的方法的流程图；
图3是示出图2中示出设计和制造方法的布图设计操作的流程图；
图4至图10是根据示例性实施例的解释设计布图的方法而示出布图图案的平面图；
图11A、图12A、图13A和图14A是示出根据示例性实施例的用于制造半导体装置的方法的平面图；
图11B、图12B、图13B和图14B是分别沿图11A、图12A、图13A和图14A的线I-I＇截取的剖视图；
图11C、图12C、图13C和图14C是分别沿图11A、图12A、图13A和图14A的线II-II＇截取的剖视图；
图11D、图12D、图13D和图14D是分别沿图11A、图12A、图13A和图14A的线III-III＇截取的剖视图；
图15是示出根据示例性实施例的利用设计半导体装置的布局的方法实现的固态硬盘(SSD)的示意性框图。
具体实施方式
通过下面将参照附图更详细地描述的示例性实施例，发明构思及其实现方法的以上和其它方面、优点和特征将是明显的。然而，应该注意的是，发明构思不受限于下面的示例性实施例，并且可以以各种形式来实现。因此，提供示例性实施例仅是为了示出发明构思及让本领域的技术人员了解发明构思的范畴。在附图中，示例性实施例不受限于这里提供的具体示例，并且为了清晰起见而被夸大。在整个说明书中，相同的附图标号或相同的参考指示符指示相同的元件。
将理解地是，当元件被称作“连接到”、“结合到”或“相邻于”另一元件时，该元件可以直接连接或直接结合到所述另一元件，或者可以存在中间元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。
还将理解的是，尽管在这里可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用来将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，一些示例性实施例中的“第一”元件可以在其他示例性实施例中被命名为“第二”元件。
将理解的是，当诸如层、区域或基底的元件被称作“在”另一元件“之下”、“下方”、“上面”、“上”或“下”时，该元件可以直接在所述另一元件“之下”、“下方”、“上面”、“上”或“下”，或者可以存在中间元件。相反，术语“直接”意味着不存在中间元件。为了易于描述，这里可使用诸如“在……之下”、“在……下方”、“下面的”、“在……上方”和“上面的”等的空间相对术语来描述如图中所示的一个元件或特征与另一个(或多个)元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还意在包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为在其它元件或特征“下方”或“下面”的元件将随后被定位为“在”其它元件或特征“上方”。因此，示例性术语“在…下方”可包括“在……上面”和“在……下面”两种方位。可将装置另外定位(旋转90度或在其他方位)，并相应地解释在这里使用的空间相对描述符。
这里使用的术语仅是出于描述具体示例性实施例的目的而不意图对发明构思进行限制。如这里使用的，除非上下文另外明确指明，否则单数术语“一个(种、者)”和“所述(该)”也意图包括复数形式。还将理解地是，当这里使用术语“包括”和/或“包含”及其变型时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或他们的组。
现在将参照附图更充分地描述示例性实施例，以向本领域的普通技术人员传达示例性实施例的概念。
图1是示出根据示例性实施例的用于设计半导体装置的计算机系统的示意性框图。参照图1，计算机系统100可以包括至少一个处理器110、工作存储器120、输入/输出(I/O)装置130和存储器140。在一些示例性实施例中，计算机系统100可以设置为用于设计布图的专用装置。此外，计算机系统100可以被构造成驱动各种设计和验证仿真程序。
处理器110可以执行计算机系统100中的软件(例如，应用程序、操作系统(OS)、装置驱动器)。处理器110可以执行工作存储器120中加载的操作系统(OS)。处理器110可以执行将基于操作系统而被驱动的各种应用程序。例如，处理器110可以执行工作存储器120中加载的布图设计工具122。
操作系统或应用程序可以加载到工作存储器120中。当计算机系统100启动时，存储在存储器140中的OS图像可以根据启动顺序加载到工作存储器120上。操作系统可以支持计算机系统100的全部输入/输出操作。同样地，由用户选择的或被选择以提供基本服务的应用程序可以加载到工作存储器120中。在一些示例性实施例中，根据一些示例性实施例的为布图设计工艺准备的布图设计工具122也可以从存储器140加载到工作存储器120。
布图设计工具122可以包括用于改变由设计规则限定的具体布图图案的形状和位置的偏置功能(biasing function)。另外，布图设计工具122可以在改变的偏置数据条件下执行设计规则检查(DRC)。工作存储器120可以包括易失性存储器装置，例如，静态随机存取存储器(SRAM)装置或动态随机存取存储器(DRAM)装置。然而，示例性实施例不限于此。在一些示例性实施例中，工作存储器120可以包括非易失性存储器装置，例如，相变随机存取存储器(PRAM)装置、磁阻式随机存取存储器(MRAM)装置、电阻式随机存取存储器(ReRAM)装置、铁电随机存取存储器(FRAM)装置和/或闪存装置等。应该注意的是，存储装置的类型没有具体地限制。
用于对设计的布图数据执行光学邻近校正(OPC)的仿真工具124可以进一步加载到工作存储器120中。
I/O装置130可以包括用于从设计者接收信息和/或向设计者提供信息的各种装置。例如，I/O装置130可以包括键盘、鼠标、监视器和/或触摸屏等。I/O装置130的类型没有具体地限制。在一些示例性实施例中，仿真工具124的处理过程和处理结果可以通过I/O装置130示出。
存储器140可以是计算机系统100的存储介质。存储器140可以存储应用程序、OS图像和各种类型的数据。例如，存储器140可以包括固态驱动器(SSD)、嵌入式多媒体卡(eMMC)和/或硬盘驱动器(HDD)等。在一些示例性实施例中，存储器140可以包括NAND闪存器件。然而，发明构思的示例性实施例不限于这些装置。在某些示例性实施例中，存储器140可以包括诸如PRAM器件、MRAM器件、ReRAM器件、FRAM器件和NOR闪存器件中的至少一种非易失性存储器装置或者它们的一些组合。
图2是示出根据示例性实施例的用于设计和制造半导体装置的方法的流程图。
在操作S110中，可以利用图1的计算机系统100来执行半导体集成电路的高级设计工艺(high-level design process)。高级设计工艺可以指用硬件描述语言(HDL)的高级语言来描述与设计目标对应的集成电路。例如，在高级设计工艺中可以使用诸如C语言的高级语言。通过高级设计工艺设计的电路可以利用寄存器传输级(RTL)编码和仿真来特定地表达。另外，由RTL编码产生的代码可以转变成网表，网表可以被合成以描述整个半导体装置。可以通过仿真工具124来验证合成的示意性电路，并且可以基于验证结果执行调整工艺。
在操作S120中，可以执行布局设计工艺以在硅基底上实现逻辑上完成的半导体集成电路。例如，可以基于高级设计工艺中合成的示意性电路或与示意性电路对应的网表来执行布图设计工艺。布图设计工艺可以包括基于规定的设计规则安置并连接从单元库提供的各种标准单元的布线工艺。在彼此相邻的两个单元之间的边界处或围绕所述边界安置导线的方法可以设置在根据一些示例性实施例的布图设计工艺中。后面将对此方法详细地进行描述。
将特定的门级电路表达为布图的单元库可以被限定在布图设计工具中。可以准备布图以限定或描述将实际地形成在硅基底上的构成晶体管和导线的图案的形状和尺寸。例如，可以合理地安置布图图案(例如，其上的PMOS、NMOS、N-WELL、栅电极和导电线)以在硅基底上实际地形成反相电路。为安置布图图案，可以检索并选择先前限定在单元库中的反相器中的合适的一个(或多个)。另外，可以对选择且安置的标准单元执行布线工艺。这些工艺可以由布图设计工具自动或手动地执行。
在布图工艺之后，可以对布图执行验证工艺以验证是否有违反设计规则的部分。在一些示例性实施例中，验证工艺可以包括：设计规则检查(DRC)，用于验证布图是否符合设计规则；电学规则检查(ERC)，用于验证布局中是否有电断开的问题；布图与示意图对比(LVS，layout vs schematic)，用于辨别布图是否被布置成与门级网表一致。
在操作S130中，可以执行光学邻近校正(OPC)工艺。由布图设计工艺得到的布图图案可以通过光刻工艺投射在硅基底上。OPC工艺指的是用于校正光刻工艺中出现的光学邻近效应的技术。换而言之，OPC工艺可以对可能因光的折射或衍射而出现的光学邻近效应和/或在利用布图图案的曝光工艺中的工艺副效应(process side effect)进行校正。通过OPC工艺可以轻微地改变设计的布图图案的形状和位置。
在操作S140中，可以基于通过OPC工艺改变的布图来制造光掩模。通常，可以基于布图图案的数据通过使设置在玻璃基底上的铬层图案化来制造光掩模。
在操作S150中，可以利用制造的光掩模来制造半导体装置。在制造半导体装置的工艺中，可以重复地执行各种曝光工艺和各种蚀刻工艺，因此，由布图设计工艺限定的图案可以顺序地形成在硅基底上。
图3是示出图2中示出的操作S120的流程图。图4至图10是根据一些示例性实施例的为解释设计布图的方法而示出布图图案的平面图。
在下文中，在此使用的术语中，“导电图案”可以指由布图设计工具产生的“虚设导电线”，“导电线”可以指利用导电图案通过光刻工艺形成的“实际的导电线”。
参照图3和图4，在操作S122中，可以布置前导电图案以形成第一单元Cell1和第二单元Cell2。第一单元Cell1和第二单元Cell2可以在第二方向D2上彼此相邻。换而言之，第一单元Cell1和第二单元Cell2可以分别设置在单元边界B的侧部上。例如，导电图案可以包括前导电图案和后导电图案。可以在布置后导电图案之前布置前导电图案。换而言之，可以在用于形成后导电线的光刻工艺之前执行用于形成前导电线的光刻工艺。前导电图案M11可以与单元边界B相邻地设置并且可以沿与第二方向D2垂直的第一方向D1延伸。前导电图案M11可以与彼此相邻的两条轨道(track)交叉。在图4中，例如，前导电图案M11与轨道2和轨道3交叉。
参照图3和图4，在操作S124中，可以布置用于形成第一单元Cell1和第二单元Cell2的后导电图案M21和M22。在图4中，后导电图案M21和M22可以分别初始地设置在轨道2和轨道3上。后导电图案M21和M22可以与单元边界B相邻地设置并且可以沿与第一方向D1垂直的第二方向D2延伸。导电图案可以设置在与第二方向D2平行的虚设线上。在本说明书中预定的虚设线被限定为轨道。例如，轨道1至5可以沿第二方向D2延伸。虚设线可以是预定的。轨道可以在第一方向D1上彼此分隔开。可以根据用于形成导电线的光刻工艺的分辨率来确定轨道之间的距离，其中，导电线与由布图设计工具产生的导电图案对应。
参照图3和图4，在操作S126中，可以重新布置与单元边界B相邻且初始地设置在彼此相邻的两条轨道上的导电图案，使得所述导电图案中的至少一个可以与导电图案M11分隔开参考距离s1或更远。例如，因为重新布置了导电图案，所以先前设置在轨道3上的导电图案(即，后导电图案)M22可以重新布置在轨道4上。
可以由于下面的原因而执行导电图案的重新布置。参照图5，如果后导电图案M21和M22设置在彼此相邻的两条轨道上，那么在连接导电图案的布线工艺中会引起问题。例如，当导电图案M23被布置成使导电图案M11连接到另一个导电图案时，可能由于与单元边界B相邻的导电图案之间的短的距离s1造成导电图案M22与导电图案M23之间的布线问题。可能由限定精细图案的光刻工艺的分辨率造成这个问题。因此，在布置用于布线工艺的导电图案M23之前，通过重新布置初始地设置在相邻的轨道上的导电图案M21和M22，可以防止布线问题。
参照图3和图6，在操作S128中，可以布置附加的后导电图案M23。例如，可以设置导电图案M23以执行连接导电图案M11的布线工艺。在这种情况下，导电图案M11可以具有彼此相邻的两个可用的连接点(hit-point)。连接点可以与在其处导电图案M11可通过布线工艺与另一个导电图案接触的点对应。连接点可以是导电图案M11与轨道2和3的交叉点。
即使两个连接点可用，但是如果导电图案M23布置在轨道2上，则可能由导电图案M21造成布线限制。因此，导电图案M23可以布置在设置在重新布置的两个导电图案M21与M22之间的轨道上。当从平面图中看时，导电图案M23可以与导电图案M11叠置。在图6中，导电图案M23可以布置在第一单元Cell1内。然而，示例性实施例不限于此。在某些示例性实施例中，导电图案M23还可以延伸到第二单元Cell2中或其他单元中。
根据一些示例性实施例，因为导电图案没有设置在两条彼此直接相邻的轨道上，所以能够防止可能由导电图案之间的短的距离s1造成的布线问题。然而，在其他示例性实施例中，导电图案可以设置在两条彼此直接相邻的轨道上。图7中示出了这种布图布置。
图7是示出图6中示出的布图的修改的示例性实施例的平面图。导电图案M24还可以布置在两个导电图案M21和M22之间。在这种情况下，导电图案M24可以与导电图案M23分隔开比距离s1大的距离s3，使得可以避免布线问题。距离s3可以是不会造成导电图案M23与导电图案M24之间的布线问题的最小距离。
在图4和图6中，当从平面图中看时，在与单元边界B相邻的导电图案M21与M22之间可以设置有一条轨道。因此，导电图案M21与M22之间的距离可以大于轨道的宽度。在一些示例性实施例中，导电图案M21与M22之间的距离可以等于轨道的宽度与轨道之间的距离s2的两倍的的总和。然而，示例性实施例不限于此。在某些示例性实施例中，当从平面图中看时，导电图案M21与M22之间可以设置至少两条轨道。在这种情况下，导电图案M21与M22之间的距离可以比至少两条轨道的宽度的总和大。例如，在图8中，两条轨道设置在导电图案M21与M22之间。在这种情况下，导电图案M11可以具有三个可用的连接点(即，导电图案M11可以在布线工艺期间与其他导电图案接触的三个点)。连接点可以是导电图案M11与三条轨道2至4的交叉点。与图6中示出的示例性实施例相似，尽管三个连接点可用，但是因为由导电图案M21造成的布线限制所以导电图案M23和M24可以分别设置在轨道3和4上。
图9和图10是示出图6中示出的布图的修改的示例性实施例的平面图。参照图9，首先可以与单元边界B相邻地初始地布置导电图案M11。此后，可以布置导电图案M21至M25。根据一些示例性实施例，导电图案M21和M22可以基于设计规则分别设置在两条不相邻的轨道2和4上。另外，导电图案M23可以设置在轨道3上并且可以与导电图案M11分隔开不会造成布线问题的距离s4。导电图案M24可以设置在轨道3上并且可以与导电图案M11相邻。因此，导电图案M11可以具有对应于导电图案M11与两条轨道2和3的交叉点的两个连接点。
然而，由于导电图案M11与导电图案M21之间的短的距离s1以及导电图案M24的位置，而可能在导电图案M11的布线工艺中造成布线问题。在这种情况下，如图10中所示，可以执行设计改变工艺使得导电图案M11延伸到轨道1上。因此，导电图案M25可以(重新)布置在轨道1上以连接到导电图案M11。结果，能够防止布线问题。
将在下文中描述根据一些示例性实施例的制造半导体装置的方法。图11A、图12A、图13A和图14A是示出一些示例性实施例的制造半导体装置的方法的平面图。图11B、图12B、图13B和图14B是分别沿图11A、图12A、图13A和图14A的线I-I＇截取的剖视图。图11C、图12C、图13C和图14C是分别沿图11A、图12A、图13A和图14A的线II-II＇截取的剖视图。图11D、图12D、图13D和图14D是分别沿图11A、图12A、图13A和图14A的线III-III＇截取的剖视图。
参照图11A、11B、11C和11D，可以设置基底100。例如，基底100可以是硅基底、锗基底或绝缘体上硅(SOI)基底。第一装置隔离层ST1可以形成在基底100中以限定有源图案FN。第二装置隔离层ST2可以形成在基底100中以限定p沟道金属氧化物半导体场效应晶体管(PMOSFET)区PR与n沟道金属氧化物半导体场效应晶体管(NMOSFET)区NR。可以利用浅槽隔离(STI)技术形成第一装置隔离层ST1和第二装置隔离层ST2。例如，第一装置隔离层ST1和第二装置隔离层ST2可以包括氧化硅。
第一装置隔离层ST1和第二装置隔离层ST2可以具有沿与第三方向D3相反的方向的深度。第三方向D3可以是与基底100的顶表面垂直的方向。在一些示例性实施例中，第一装置隔离层ST1的深度可以比第二装置隔离层ST2的深度浅。在这种情况下，第一装置隔离层ST1可以由与形成第二装置隔离层ST2的工艺不同的工艺形成。在一些示例性实施例中，可以同时形成第一装置隔离层ST1与第二装置隔离层ST2，第一装置隔离层ST1的深度可以基本等于第二装置隔离层ST2的深度。
可以在有源图案FN上形成栅电极GP。栅电极GP可以沿第一方向D1延伸以与有源图案FN交叉。栅电极GP可以在第二方向上彼此分隔开。可以在每个栅电极GP下方以及栅电极GP的侧壁上形成栅极绝缘图案GI，可以在每个栅极绝缘图案GI的侧壁上形成栅极间隔件GS。此外，可以形成覆盖图案CP以覆盖每个栅电极GP的顶表面。第一层间绝缘层110可以形成为覆盖栅电极GP。
栅电极GP可以包括用掺杂剂掺杂的半导体材料、金属和导电金属氮化物中的至少一种。栅极绝缘图案GI可以包括氧化硅、氮氧化硅和高k介电材料中的至少一种。高k介电材料的介电常数可以大于氧化硅的介电常数。覆盖图案CP和栅极间隔件GS中的每个可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。第一层间绝缘层110可以包括氧化硅层和氮氧化硅层中的至少一个。
源区/漏区SD可以在每个栅电极GP的两侧处形成在有源图案FN上。在一些示例性实施例中，源区/漏区SD可以是P型掺杂区或N型掺杂区。
在一些示例性实施例中，源区/漏区可以是通过选择性外延生长(SEG)工艺形成的外延图案。源区/漏区SD可以包括与基底100不同的半导体元素。例如，源区/漏区SD可以包括晶格常数比基底100的半导体元素的晶格常数大或小的半导体元素。因为源区/漏区SD包括与基底100的半导体元素不同的半导体元素，所以源区/漏区SD可以将压应力或张应力施加到设置在源区/漏区SD之间的沟道区AF。在一些示例性实施例中，当基底100是硅基底时，PMOSFET区PR的源区/漏区SD可以包括硅锗(嵌入的SiGe)或锗。在这种情况下，PMOSFET区PR的源区/漏区SD可以将压应力施加到PMOSFET区PR的沟道区AF。在一些示例性实施例中，当基底100是硅基底时，NMOSFET区NR的源区/漏区SD可以包括碳化硅(SiC)。在这种情况下，NMOSFET区NR的源区/漏区SD可以将张应力施加到NMOSFET区NR的沟道区AF。结果，可以增大沟道区AF中产生的载流子的迁移率。
可以在栅电极GP之间形成源极/漏极接触件CA。源极/漏极接触件CA可以电连接到源区/漏区SD。源极/漏极接触件CA可以设置在第一层间绝缘层110中。至少一个源极/漏极接触件CA可以使沿第一方向D1布置的源区/漏区SD彼此连接。
可以在第一层间绝缘层110的上部中形成栅极接触件CB。每个栅极接触件CB可以穿透覆盖图案CP以直接连接到栅电极GP。栅极接触件CB的底表面可以设置在比源极/漏极接触件CA的底表面高的水平面处。此外，栅极接触件CB的底表面可以设置在比源区/漏区SD的顶表面高的水平面处。
参照图12A、图12B、图12C和图12D，可以在第一层间绝缘层110上形成第二层间绝缘层120。可以在第二层间绝缘层120中形成第一过孔V1。第一过孔V1可以电连接到栅极接触件CB。可以在第二层间绝缘层120上形成第三层间绝缘层130。
可以执行利用第一光掩模的第一光刻工艺和蚀刻工艺以形成穿透第三层间绝缘层130的导电线孔MH11。可以利用包括参照图4至图8描述的导电图案M11的第一图案组来制造第一光掩模。例如，第一图案组可以包括参照图4至图8描述的前导电图案。
形成导电线孔MH11的步骤可以包括：利用第一图案组制造第一光掩模；利用第一光掩模通过第一光刻工艺在第三层间绝缘层130上形成第一光刻胶图案；利用第一光刻胶图案作为蚀刻掩模对第三层间绝缘层130进行蚀刻以形成导电线孔MH11。
参照图13A、图13B、图13C和图13D，可以形成导电线MI11以填充导电线孔MH11。可以在第三层间绝缘层130上形成第四层间绝缘层140，可以形成第二过孔V2以穿透第四层间绝缘层140。在一些示例性实施例中，第二过孔V2可以使导电线MI11与将要形成在导电线孔MH23中的导电线电连接。可以在第四层间绝缘层140上形成第五层间绝缘层150。
可以执行利用第二光掩模的第二光刻工艺和蚀刻工艺以形成穿透第五层间绝缘层150的导电线孔MH21、MH22和MH23。利用包括参照图4至图6描述的导电图案M21、M22和M23的第二图案组来制造第二光掩模。形成导电线孔MH21、MH22和MH23的步骤可以包括：利用第二图案组制造第二光掩模；利用第二光掩模通过第二光刻工艺在掩模层上形成第二光刻胶图案；利用第二光刻胶图案作为蚀刻掩模对掩模层和第五层间绝缘层150进行蚀刻以形成导电线孔MH21、MH22和MH23。如参照图4至图6描述的，导电线孔M21、M23和M22可以分别形成在沿第二方向D2布置的轨道2、轨道3和轨道4上。
参照图14A、图14B、图14C和图14D，可以分别在导电线孔MH21、MH22和MH23中形成导电线MI21、MI22和MI23。导电线MI21、MI22和MI23可以分别对应于图6的导电图案M21、M22和M23。在一些示例性实施例中，可以形成导电层以填充导电线孔MH21、MH22和MH23，可以对导电层执行平坦化工艺以形成导电线MI21、MI22和MI23。导电线MI21可以形成在轨道2上，导电线MI22可以形成在轨道4上，导电线MI23可以形成在轨道3上。
因为导电线MI22形成在轨道4上而不与导电线MI21直接相邻，所以可以防止关于导电线M11的布线问题。如果与根据示例性实施例的导电线不同，导电线MI22＇与导电线MI21直接相邻地设置(见图14A)，那么可能由导电线MI22＇与导电线MI23之间的短的距离s1造成布线问题。换而言之，除非设置在轨道2和轨道3上的导电线MI11的设计被改变为延伸到另一条轨道(例如，轨道1)上，否则可以不执行通过导电线MI23使导电线MI11与另一条导电线连接的布线问题。
如上所述，因为导电线(重新)布置，因此没有设置在单元边界附近的彼此相邻的两条轨道上，所以能够防止可能由导电线的布线工艺造成的问题。此外，可以减少用于改变布图设计的时间。
图15是示出根据一些示例性实施例的利用设计半导体装置的布图的方法实现的固态硬盘(SSD)的示意性框图。参照图15，SSD 1000可以包括控制器1100和多个非易失性存储器(NVM)1200。至少一个控制器1100或非易失性存储器1200可以包括根据上述布图设计方法制造的半导体装置。
控制器1100可以通过多条通道CH1至CHi(即，i是2或大于2的整数)连接到非易失性存储器1200。通过同一通道连接到控制器1100的非易失性存储器1200可以以多栈芯片(multi-stack chip)封装的形式设置。在一些示例性实施例中，非易失性存储器1200可以接收外部高电压Vppx。控制器1100可以包括至少一个处理器1110、纠错电路(EEC)1120、主机接口(I/F)单元1130、缓冲器1140和非易失性存储器接口(NVM I/F)1150。
主机接口(I/F)1130可以提供接口功能以与外部装置进行接口。例如，主机接口单元1130可以是NAND闪存接口单元。在某些示例性实施例中，主机接口(I/F)1130可以通过其他各种接口中的一个或更多个来实现。纠错电路(ECC)1120可以计算在写入操作中将要被编程的数据的纠错代码的值，并且可以基于纠错代码的值对在读取操作中读取的数据进行纠正。另外，纠错电路(ECC)1120可以纠正在数据恢复操作中从非易失性存储器1200恢复的数据的错误。虽然未示出，但是SSD 1000还可以包括存储用于操作控制器1100的代码数据的代码存储器。可以用非易失性存储器来实现代码存储器。缓冲器1140可以暂时存储用于操作控制器1100的数据。缓冲器1140可以暂时存储将要编程到非易失性存储器1200的数据，或者可以暂时地存储从非易失性存储器1200读取的数据。非易失性存储器接口单元1150可以在控制器1100和非易失性存储器1200之间提供接口功能。
根据一些示例性实施例，能够有效地设计半导体装置的与单元边界相邻的布图。
尽管已经参照特定示例性实施例描述了发明构思，但是对本领域的技术人员而言显而易见的是，在不脱离发明构思的精神和范围的情况下，可以做出各种改变和修改。因此，应该理解的是，上面的示例性实施例不是限制性的，而是示意性的。因此，发明构思的范围将由权利要求书及其等同物的最宽泛的合理的解释来确定，并且不应被约束或受限于以上描述。

Claims (20)

1.一种用于制造半导体装置的方法，所述方法包括：
设置用于形成第一单元和第二单元的前导电线，第一单元和第二单元在第一方向上彼此相邻，第一单元的前导电线的第一导电线沿与第一方向垂直的第二方向延伸并且与第一单元和第二单元之间的边界相邻；以及
设置用于形成第一单元和第二单元的后导电线，第二单元的后导电线之中的第二导电线和第三导电线沿第一方向延伸并且与边界相邻，
其中，第二导电线和第三导电线分别设置在沿第一方向延伸的多条轨道之中的两条不相邻的轨道上，
其中，第一导电线与所述两条不相邻的轨道中的至少一条以及设置在所述两条不相邻的轨道之间的至少一个轨道交叉。
2.根据权利要求1所述的方法，其中，第二导电线与第三导电线之间的距离大于至少一条轨道的宽度。
3.根据权利要求1所述的方法，其中，第一导电线与第二导电线和第三导电线中的一条分隔开至少第一参考距离。
4.根据权利要求3所述的方法，所述方法还包括：在设置在所述两条不相邻的轨道之间的所述至少一条轨道上设置第四导电线，第四导电线设置在第一单元中，
其中，当从平面图中看时，第四导电线与第一导电线叠置。
5.根据权利要求4所述的方法，所述方法还包括：在设置在所述两条不相邻的轨道之间的所述至少一条轨道上设置第五导电线，第五导电线设置在第二单元中，
其中，第五导电线与第四导电线分隔开大于第一参考距离的第二参考距离。
6.根据权利要求1所述的方法，其中，第一导电线在平面图中在第一导电线与所述多条轨道叠置的位置处具有至少两个连接点，
其中，所述至少两个连接点能够连接到其他导电线。
7.根据权利要求1所述的方法，其中，利用第一光掩模通过图案化工艺形成前导电线，
其中，利用不同于第一光掩模的第二光掩模通过图案化工艺形成后导电线。
8.根据权利要求1所述的方法，所述方法还包括，在设置前导电线和后导电线之前：
在基底上限定有源图案；
形成与有源图案交叉的栅电极；以及
在栅电极的两侧处的有源图案上形成源区和漏区，
其中，前导电线和后导电线中的至少一条电连接到栅电极，
其中，前导电线和后导电线中的至少另一条电连接到源区或漏区。
9.一种半导体装置，所述半导体装置包括：
基底，包括P型金属氧化物半导体场效应管区和N型金属氧化物半导体场效应管区；
前导电线，在基底上形成在第一方向上彼此相邻的第一单元和第二单元，第一单元的前导电线的第一导电线沿与第一方向垂直的第二方向延伸并且与第一单元和第二单元之间的边界相邻；以及
后导电线，形成第一单元和第二单元，第二单元的后导电线之中的第二导电线和第三导电线沿第一方向延伸并且与边界相邻，
其中，第二导电线和第三导电线分别设置在沿第一方向延伸的多条轨道之中的两条不相邻的轨道上，
其中，第一导电线与所述两条不相邻的轨道中的至少一条以及设置在所述两条不相邻的轨道之间的至少一条轨道交叉。
10.根据权利要求9所述的半导体装置，其中，第二导电线与第三导电线之间的距离大于至少一条轨道的宽度。
11.根据权利要求9所述的半导体装置，其中，第一导电线与第二导电线和第三导电线中的一条分隔开至少第一参考距离。
12.根据权利要求9所述的半导体装置，其中，所述半导体装置还包括：第四导电线，设置在所述两条不相邻的轨道之间设置的所述至少一条轨道上，第四导电线设置在第一单元中，
其中，当从平面图中看时，第四导电线与第一导电线叠置。
13.根据权利要求12所述的半导体装置，其中，所述半导体装置还包括：
第五导电线，设置在所述两条不相邻的轨道之间设置的所述至少一条轨道上，第五导电线设置在第二单元中，
其中，第五导电线与第四导电线分隔开大于第一参考距离的第二参考距离。
14.根据权利要求9所述的半导体装置，其中，第一导电线在平面图中在第一导电线与所述多条轨道叠置的位置处具有至少两个连接点，
其中，所述至少两个连接点能够连接到其他导电线。
15.根据权利要求9所述的半导体装置，其中，所述半导体装置还包括：
有源图案，限定在基底上；
栅电极，与有源图案交叉；以及
源区和漏区，形成在栅电极的两侧处的有源图案上，
其中，前导电线和后导电线中的至少一条电连接到栅电极，
其中，前导电线和后导电线中的至少另一条电连接到源区或漏区。
16.一种用于制造半导体装置的方法，所述方法包括：
布置用于形成第一单元和第二单元的多条前导电线，第一单元和第二单元在第一方向上彼此相邻并且共享单元边界，第一单元的前导电线的第一导电线沿与第一方向垂直的第二方向延伸；以及
在初始布图中初始地布置用于形成第一单元和第二单元的多条后导电线，第二单元的后导电线之中的第二导电线和第三导电线沿第一方向延伸，第一导电线与第二导电线和第三导电线分隔开与单元边界相交的分隔距离，第二导电线和第三导电线设置在沿第一方向延伸的多条轨道之中的相邻轨道上；以及
重新布置第二导电线和第三导电线中的一条的初始布图使得第二导电线和第三导电线分别设置在所述多条轨道之中的两条不相邻的轨道上，
其中，第一导电线与所述两条不相邻的轨道中的至少一条以及设置在所述两条不相邻的轨道之间的至少一条轨道交叉。
17.根据权利要求16所述的方法，其中，在保持第一导电线与第二导电线、第三导电线之间的分隔距离的同时，重新布置初始布图。
18.根据权利要求17所述的方法，所述方法还包括在设置在所述两条不相邻的轨道之间的至少一条轨道上布置第四导电线，第四导电线设置在第一单元中并且与第一导电线叠置。
19.根据权利要求18所述的方法，所述方法还包括在设置在所述两条不相邻的轨道之间的至少一条轨道上布置第五导电线，第五导电线设置在第二单元中，
其中，第五导电线与第四导电线分隔开大于分隔距离的距离。
20.根据权利要求16所述的方法，其中，重新布置初始布图而不增加第一导电线、第二导电线与第三导电线之间的分隔距离。
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