JP2001244342A - 集積回路のレイアウト方法、集積回路及びマクロセル - Google Patents
集積回路のレイアウト方法、集積回路及びマクロセルInfo
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- JP2001244342A JP2001244342A JP2000057492A JP2000057492A JP2001244342A JP 2001244342 A JP2001244342 A JP 2001244342A JP 2000057492 A JP2000057492 A JP 2000057492A JP 2000057492 A JP2000057492 A JP 2000057492A JP 2001244342 A JP2001244342 A JP 2001244342A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Abstract
(57)【要約】
【課題】 配線可能な領域を積極的に利用して、その
分、隣接するマクロセルの配置間隔を狭めてレイアウト
面積を縮小すること。 【解決手段】 マクロセルが凹多角形状である場合で、
その凹部に回路が存在しない領域がある場合、従来はマ
クロセルの形状を四角形とするために、この領域を配線
禁止及び配置禁止にして集積回路（ＬＳＩ）のレイアウ
トを行っていたが、この領域を配線可能にして、配線を
施すことにより、隣接するマクロセルの間隔を狭めて
も、配線領域が不足することがなくなり、集積回路のレ
イアウト面積を縮小できる。
分、隣接するマクロセルの配置間隔を狭めてレイアウト
面積を縮小すること。 【解決手段】 マクロセルが凹多角形状である場合で、
その凹部に回路が存在しない領域がある場合、従来はマ
クロセルの形状を四角形とするために、この領域を配線
禁止及び配置禁止にして集積回路（ＬＳＩ）のレイアウ
トを行っていたが、この領域を配線可能にして、配線を
施すことにより、隣接するマクロセルの間隔を狭めて
も、配線領域が不足することがなくなり、集積回路のレ
イアウト面積を縮小できる。
Description
【０００１】
【発明の属する技術分野】本発明は、マクロセルなどを
含んで構成されるＬＳＩ等の集積回路に係り、特にマク
ロセルを配置する集積回路のレイアウト方法、この方法
を用いてマクロセルを配置した集積回路及び前記レイア
ウトで用いられるマクロセルに関する。
含んで構成されるＬＳＩ等の集積回路に係り、特にマク
ロセルを配置する集積回路のレイアウト方法、この方法
を用いてマクロセルを配置した集積回路及び前記レイア
ウトで用いられるマクロセルに関する。
【０００２】
【従来の技術】図３は従来のマクロセルの集積回路（Ｌ
ＳＩ）上の配置例を示した図である。マクロセルＡは凹
多角形状で、右上コ−ナ−部に回路が存在しない領域７
があるが、マクロセルＡの形状を四角形（凸多角形）に
するために、端子群１を上辺３に、端子群２を右辺４ま
で引き伸ばして、マクロセルＡを、５を右上頂点とする
四角形とすることが、行われていた。
ＳＩ）上の配置例を示した図である。マクロセルＡは凹
多角形状で、右上コ−ナ−部に回路が存在しない領域７
があるが、マクロセルＡの形状を四角形（凸多角形）に
するために、端子群１を上辺３に、端子群２を右辺４ま
で引き伸ばして、マクロセルＡを、５を右上頂点とする
四角形とすることが、行われていた。
【０００３】そして、マクロセルＡを使用する集積回路
のレイアウトでは、マクロセルＡの形状として定義した
四角形で囲まれる全ての領域を、マクロセルＡで使用さ
れる配線層に対して配線禁止領域としている。
のレイアウトでは、マクロセルＡの形状として定義した
四角形で囲まれる全ての領域を、マクロセルＡで使用さ
れる配線層に対して配線禁止領域としている。
【０００４】従来は、マクロセルＡは四角形であるとし
て、マクロセルＡの右上コーナー部の回路が存在しない
領域７には配線できないものとして、マクロセルＢを図
の如く、マクロセルＡの右上頂点５の近くに配置し、マ
クロセルＡとマクロセルＢの間の領域８及び領域９に配
線が施されていた。
て、マクロセルＡの右上コーナー部の回路が存在しない
領域７には配線できないものとして、マクロセルＢを図
の如く、マクロセルＡの右上頂点５の近くに配置し、マ
クロセルＡとマクロセルＢの間の領域８及び領域９に配
線が施されていた。
【０００５】図４はマクロセルの他の従来配置例を示し
た図である。前述と同様のマクロセルＡがあり、その右
横にマクロセルＢが配置されている。マクロセルＡの右
辺４とマクロセルＢの左辺２２に端子群１１と１２を有
し、これら端子群１１、１２への配線１３はマクロセル
ＡとマクロセルＢの間を通してなされ、しかも、マクロ
セルＡの右上コーナー部の領域７を配線禁止領域として
いるために、マクロセルＡの端子群１０に接続する配線
は、配線１３のようにマクロセルＡとマクロセルＢ間を
経由してなされている。
た図である。前述と同様のマクロセルＡがあり、その右
横にマクロセルＢが配置されている。マクロセルＡの右
辺４とマクロセルＢの左辺２２に端子群１１と１２を有
し、これら端子群１１、１２への配線１３はマクロセル
ＡとマクロセルＢの間を通してなされ、しかも、マクロ
セルＡの右上コーナー部の領域７を配線禁止領域として
いるために、マクロセルＡの端子群１０に接続する配線
は、配線１３のようにマクロセルＡとマクロセルＢ間を
経由してなされている。
【０００６】
【発明が解決しようとする課題】上記のようにマクセル
Ａの形状が凹多角形であって、その凹部の回路が存在し
ない領域７があっても、従来はこの領域７を配線禁止領
域として、マクセルＡの形状を四角形として扱う為、従
来の集積回路のレイアウトにおいて、上記前者の場合で
は、マクセルＡの右上頂点５とマクロセルＢの左下頂点
６の間を通すことができる配線の本数は、マクロセルＡ
の右上コーナー部の回路が存在しない領域７を配線可能
とする場合に比べて激減する。そのため、マクロセルＡ
とマクロセルＢの間隔を必要以上に広く取る必要があ
り、レイアウト面積の増大を招くという問題があった。
Ａの形状が凹多角形であって、その凹部の回路が存在し
ない領域７があっても、従来はこの領域７を配線禁止領
域として、マクセルＡの形状を四角形として扱う為、従
来の集積回路のレイアウトにおいて、上記前者の場合で
は、マクセルＡの右上頂点５とマクロセルＢの左下頂点
６の間を通すことができる配線の本数は、マクロセルＡ
の右上コーナー部の回路が存在しない領域７を配線可能
とする場合に比べて激減する。そのため、マクロセルＡ
とマクロセルＢの間隔を必要以上に広く取る必要があ
り、レイアウト面積の増大を招くという問題があった。
【０００７】また、後者の場合では、マクロセルＡの右
上コーナー部を配線禁止領域７としているために、マク
ロセルＡの端子群１０に接続する配線は、配線１３のよ
うにマクロセルＡとマクロセルＢ間を経由して行わなけ
ればならず、しかも、このマクロセルＡとマクロセルＢ
間には配線１４がなされている為、マクロセルＡの右上
コーナー部の領域７を配線可能領域とする場合に比べ
て、マクロセルＡとマクロセルＢの間隔を広く取る必要
があり、レイアウト面積の増大を招くという問題があっ
た。
上コーナー部を配線禁止領域７としているために、マク
ロセルＡの端子群１０に接続する配線は、配線１３のよ
うにマクロセルＡとマクロセルＢ間を経由して行わなけ
ればならず、しかも、このマクロセルＡとマクロセルＢ
間には配線１４がなされている為、マクロセルＡの右上
コーナー部の領域７を配線可能領域とする場合に比べ
て、マクロセルＡとマクロセルＢの間隔を広く取る必要
があり、レイアウト面積の増大を招くという問題があっ
た。
【０００８】尚、ここでいう凹多角形とは窪みや凹み或
いは欠けがある多角形のことである。
いは欠けがある多角形のことである。
【０００９】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、配線可能な領域
を積極的に利用して、その分、隣接するマクロセルの配
置間隔を狭めてレイアウト面積を縮小することができる
集積回路のレイアウト方法、この方法を用いた集積回路
及びこの方法で用いるマクロセルを提供することであ
る。
るためになされたもので、その目的は、配線可能な領域
を積極的に利用して、その分、隣接するマクロセルの配
置間隔を狭めてレイアウト面積を縮小することができる
集積回路のレイアウト方法、この方法を用いた集積回路
及びこの方法で用いるマクロセルを提供することであ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、凹多角形状のマクロセル
を少なくとも１個以上配置して成る集積回路のレイアウ
ト方法において、前記凹多角形状のマクロセルの凹部を
配線可能領域とし、この配線可能領域に配線をすること
を前提として、マクロセルを配置するステップを含むこ
とにある。
に、請求項１の発明の特徴は、凹多角形状のマクロセル
を少なくとも１個以上配置して成る集積回路のレイアウ
ト方法において、前記凹多角形状のマクロセルの凹部を
配線可能領域とし、この配線可能領域に配線をすること
を前提として、マクロセルを配置するステップを含むこ
とにある。
【００１１】請求項２の発明の特徴は、凹多角形状のマ
クロセルを少なくとも１個以上配置して成る集積回路の
レイアウト方法において、前記凹多角形状のマクロセル
の凹部を利用可能領域とすることにある。
クロセルを少なくとも１個以上配置して成る集積回路の
レイアウト方法において、前記凹多角形状のマクロセル
の凹部を利用可能領域とすることにある。
【００１２】請求項３の発明の特徴は、前記利用可能領
域に配線を施したり、或いは別のマクロセル又はスタン
ダードセルを配置することにある。
域に配線を施したり、或いは別のマクロセル又はスタン
ダードセルを配置することにある。
【００１３】請求項４の発明の特徴は、凹多角形状のマ
クロセルを少なくとも１個以上配置して成る集積回路に
おいて、前記凹多角形状のマクロセルの凹部に施された
配線を有することにある。
クロセルを少なくとも１個以上配置して成る集積回路に
おいて、前記凹多角形状のマクロセルの凹部に施された
配線を有することにある。
【００１４】請求項５の発明の特徴は、凹多角形状のマ
クロセルを少なくとも１個以上配置して成る集積回路に
おいて、前記凹多角形状のマクロセルの凹部に一部又は
全部が配置されたマクロセル又はスタンダードセルを有
することにある。
クロセルを少なくとも１個以上配置して成る集積回路に
おいて、前記凹多角形状のマクロセルの凹部に一部又は
全部が配置されたマクロセル又はスタンダードセルを有
することにある。
【００１５】請求項６の発明の特徴は、集積回路上に配
置されるマクロセルにおいて、前記マクロセルの形状を
凹多角形状とすることにある。
置されるマクロセルにおいて、前記マクロセルの形状を
凹多角形状とすることにある。
【００１６】請求項７の発明の特徴は、凹多角形状を
し、何らかの機能を備えた回路ブロックを少なくとも１
個以上配置して成る集積回路のレイアウト方法におい
て、前記凹多角形状の回路ブロックの凹部を利用可能領
域とし、この利用可能領域に配線を施したり、或いは別
の回路ブロックを配置することを前提として、回路ブロ
ックを配置するステップを含むことにある。
し、何らかの機能を備えた回路ブロックを少なくとも１
個以上配置して成る集積回路のレイアウト方法におい
て、前記凹多角形状の回路ブロックの凹部を利用可能領
域とし、この利用可能領域に配線を施したり、或いは別
の回路ブロックを配置することを前提として、回路ブロ
ックを配置するステップを含むことにある。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の集積回路の第１
の実施形態に係るレイアウト例を示した図である。但
し、従来例と同一部には同一符号を付して説明する。
に基づいて説明する。図１は、本発明の集積回路の第１
の実施形態に係るレイアウト例を示した図である。但
し、従来例と同一部には同一符号を付して説明する。
【００１８】本例の集積回路は、凹部７を有する凹多角
形のマクロセルＡの右上に、四角形（凸多角形）のマク
ロセルＢが配置されて成り、これらマクロセルＡ、Ｂの
間に、配線１７、１８、１９が施されている。
形のマクロセルＡの右上に、四角形（凸多角形）のマク
ロセルＢが配置されて成り、これらマクロセルＡ、Ｂの
間に、配線１７、１８、１９が施されている。
【００１９】マクロセルＡの右上コーナー部に回路が存
在しない領域７（凹部）があり、１５の辺と、１６の辺
にそれぞれ端子群２と端子群１を有する。端子群１を上
辺３に、端子群２を右辺４にまで引き伸ばして、マクロ
セルＡの形状を、５を右上頂点とする四角形にすること
なく、回路が存在する領域のみをマクロセルＡの形状
（凹多角形）とする。マクロセルＡを集積回路（ＬＳ
Ｉ）のレイアウトに使用する際は、右上コーナー部の回
路が存在しない領域７を自由に配線可能な領域とし、配
線１９が施されている。
在しない領域７（凹部）があり、１５の辺と、１６の辺
にそれぞれ端子群２と端子群１を有する。端子群１を上
辺３に、端子群２を右辺４にまで引き伸ばして、マクロ
セルＡの形状を、５を右上頂点とする四角形にすること
なく、回路が存在する領域のみをマクロセルＡの形状
（凹多角形）とする。マクロセルＡを集積回路（ＬＳ
Ｉ）のレイアウトに使用する際は、右上コーナー部の回
路が存在しない領域７を自由に配線可能な領域とし、配
線１９が施されている。
【００２０】本実施形態では、凹多角形状のマクロセル
Ａの回路が存在しない領域７（凹部）を積極的に利用し
て、この部分に配線１９を施すことにより、その分、マ
クロセルＡとマクロセルＢの間隔を狭めてレイアウトし
ても、残りの配線１７、１８を施すことができる為、結
局、集積回路のレイアウト面積を縮小することができ
る。
Ａの回路が存在しない領域７（凹部）を積極的に利用し
て、この部分に配線１９を施すことにより、その分、マ
クロセルＡとマクロセルＢの間隔を狭めてレイアウトし
ても、残りの配線１７、１８を施すことができる為、結
局、集積回路のレイアウト面積を縮小することができ
る。
【００２１】尚、本例ではマクロセルＡに端子群１と端
子群２を有するが、これらの端子群はなくても構わず、
また、マクロセルＡは上辺、下辺、左辺、右辺のいずれ
か、または全てに端子群を有していても構わず、同様の
効果を得ることができる。
子群２を有するが、これらの端子群はなくても構わず、
また、マクロセルＡは上辺、下辺、左辺、右辺のいずれ
か、または全てに端子群を有していても構わず、同様の
効果を得ることができる。
【００２２】図２は、本発明の集積回路の第２の実施形
態に係るレイアウト例を示した図である。本例の集積回
路も、凹部７を有する凹多角形のマクロセルＡの右横
に、四角形（凸多角形）のマクロセルＢがほぼ平行に配
置され、これらマクロセルＡ、Ｂの間に、配線１４が施
されている。
態に係るレイアウト例を示した図である。本例の集積回
路も、凹部７を有する凹多角形のマクロセルＡの右横
に、四角形（凸多角形）のマクロセルＢがほぼ平行に配
置され、これらマクロセルＡ、Ｂの間に、配線１４が施
されている。
【００２３】マクロセルＡの右上コーナー部に回路が存
在しない領域７があり、辺１５と辺１６にそれぞれ端子
群１０と端子群２０を有し、更に、右辺４に端子群１１
を有している。また、４角形のマクロセルＢの辺２２に
端子群１２が配置されている。
在しない領域７があり、辺１５と辺１６にそれぞれ端子
群１０と端子群２０を有し、更に、右辺４に端子群１１
を有している。また、４角形のマクロセルＢの辺２２に
端子群１２が配置されている。
【００２４】本例では、マクロセルＡの端子群２０を上
辺３に、端子群１０を右辺４にまで引き伸ばして、マク
ロセルの形状を、５を右上頂点とする四角形にすること
なく、回路が存在する領域のみをマクロセルＡの形状
（凹多角形）としている。
辺３に、端子群１０を右辺４にまで引き伸ばして、マク
ロセルの形状を、５を右上頂点とする四角形にすること
なく、回路が存在する領域のみをマクロセルＡの形状
（凹多角形）としている。
【００２５】従って、マクロセルＡを集積回路のレイア
ウトに使用する際は、右上コーナー部の回路が存在しな
い領域７を自由に配線可能な領域として使用し、配線２
１を施している。
ウトに使用する際は、右上コーナー部の回路が存在しな
い領域７を自由に配線可能な領域として使用し、配線２
１を施している。
【００２６】本実施形態によれば、凹多角形のマクロセ
ルＡの凹部７を配線領域とすることにより、マクロセル
ＡとマクロセルＢの間隔を狭めても、配線１４を施すこ
とができ、集積回路のレイアウト面積を縮小することが
できる。
ルＡの凹部７を配線領域とすることにより、マクロセル
ＡとマクロセルＢの間隔を狭めても、配線１４を施すこ
とができ、集積回路のレイアウト面積を縮小することが
できる。
【００２７】尚、本実施形態では、マクロセルＡに端子
群１０、１１、２０を有するが、これらの端子群はなく
ても構わず、また、マクロセルＡは上辺、下辺、左辺の
いずれか、または全てに端子群を有していても構わず、
同様の効果を得ることができる。
群１０、１１、２０を有するが、これらの端子群はなく
ても構わず、また、マクロセルＡは上辺、下辺、左辺の
いずれか、または全てに端子群を有していても構わず、
同様の効果を得ることができる。
【００２８】また、上記第１、第２の実施形態では、凹
多角形状のマクロセルの凹部を配線可能領域としたが、
配置可能領域として、この領域に何らかの機能を有する
回路ブロック（マクロセルやスタンダードセル等）の一
部又は全部を配置しても、隣接するマクロセルの間隔を
縮小でき、同様の効果がある。
多角形状のマクロセルの凹部を配線可能領域としたが、
配置可能領域として、この領域に何らかの機能を有する
回路ブロック（マクロセルやスタンダードセル等）の一
部又は全部を配置しても、隣接するマクロセルの間隔を
縮小でき、同様の効果がある。
【００２９】更に、マクロセルを集積回路上に配置する
例について説明したが、配置する対象はマクロセルに限
ることは無く、何らかの機能を有する回路ブロックで、
凹多角形状をしているものがあれば、本発明を適用して
同様の効果を得ることができる。
例について説明したが、配置する対象はマクロセルに限
ることは無く、何らかの機能を有する回路ブロックで、
凹多角形状をしているものがあれば、本発明を適用して
同様の効果を得ることができる。
【００３０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、凹多角形のマクロセルの凹部を配線可能領域とす
ることにより、隣接するマクロセルの配置間隔を狭めて
も、必要な配線を行うことが可能になり、集積回路のレ
イアウト面積を縮小することができる。
れば、凹多角形のマクロセルの凹部を配線可能領域とす
ることにより、隣接するマクロセルの配置間隔を狭めて
も、必要な配線を行うことが可能になり、集積回路のレ
イアウト面積を縮小することができる。
【図１】本発明の集積回路の第１の実施形態に係るレイ
アウト例を示した図である。
アウト例を示した図である。
【図２】本発明の集積回路の第２の実施形態に係るレイ
アウト例を示した図である。
アウト例を示した図である。
【図３】従来の集積回路のレイアウト例を示した図であ
る。
る。
【図４】従来の集積回路の他のレイアウト例を示した図
である。
である。
１、２、１０、１１、１２、２０ 端子群 ３ 上辺 ４ 右辺 ５ 頂点 ６ 左下頂点 ７ 回路が存在しない領域 １４、１７、１８、１９、２１ 配線 １５、１６、２２ 辺 Ａ、Ｂ マクロセル
Claims (7)
- 【請求項１】 凹多角形状のマクロセルを少なくとも１
個以上配置して成る集積回路のレイアウト方法におい
て、 前記凹多角形状のマクロセルの凹部を配線可能領域と
し、この配線可能領域に配線をすることを前提として、
マクロセルを配置するステップを含むことを特徴とする
集積回路のレイアウト方法。 - 【請求項２】 凹多角形状のマクロセルを少なくとも１
個以上配置して成る集積回路のレイアウト方法におい
て、 前記凹多角形状のマクロセルの凹部を利用可能領域とす
ることを特徴とする集積回路のレイアウト方法。 - 【請求項３】 前記利用可能領域に配線を施したり、或
いは別のマクロセル又はスタンダードセルを配置するこ
とを特徴とする請求項２記載の集積回路のレイアウト方
法。 - 【請求項４】 凹多角形状のマクロセルを少なくとも１
個以上配置して成る集積回路において、 前記凹多角形状のマクロセルの凹部に施された配線を有
することを特徴とする集積回路。 - 【請求項５】 凹多角形状のマクロセルを少なくとも１
個以上配置して成る集積回路において、 前記凹多角形状のマクロセルの凹部に一部又は全部が配
置されたマクロセル又はスタンダードセルを有すること
を特徴とする集積回路。 - 【請求項６】 集積回路上に配置されるマクロセルにお
いて、 前記マクロセルの形状を凹多角形状とすることを特徴と
するマクロセル。 - 【請求項７】 凹多角形状をし、何らかの機能を備えた
回路ブロックを少なくとも１個以上配置して成る集積回
路のレイアウト方法において、 前記凹多角形状の回路ブロックの凹部を利用可能領域と
し、この利用可能領域に配線を施したり、或いは別の回
路ブロックを配置することを前提として、回路ブロック
を配置するステップを含むことを特徴とする集積回路の
レイアウト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000057492A JP2001244342A (ja) | 2000-03-02 | 2000-03-02 | 集積回路のレイアウト方法、集積回路及びマクロセル |
| US09/798,782 US6691292B2 (en) | 2000-03-02 | 2001-03-02 | Integrated circuit and layout method for the same using blank area of macrocell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000057492A JP2001244342A (ja) | 2000-03-02 | 2000-03-02 | 集積回路のレイアウト方法、集積回路及びマクロセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001244342A true JP2001244342A (ja) | 2001-09-07 |
Family
ID=18578267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000057492A Pending JP2001244342A (ja) | 2000-03-02 | 2000-03-02 | 集積回路のレイアウト方法、集積回路及びマクロセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6691292B2 (ja) |
| JP (1) | JP2001244342A (ja) |
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| USRE49545E1 (en) | 2015-04-09 | 2023-06-06 | Samsung Electronics Co., Ltd. | Semiconductor device including polygon-shaped standard cell |
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