JPH05335527A - アナログマスタスライス型半導体装置 - Google Patents
アナログマスタスライス型半導体装置Info
- Publication number
- JPH05335527A JPH05335527A JP16356692A JP16356692A JPH05335527A JP H05335527 A JPH05335527 A JP H05335527A JP 16356692 A JP16356692 A JP 16356692A JP 16356692 A JP16356692 A JP 16356692A JP H05335527 A JPH05335527 A JP H05335527A
- Authority
- JP
- Japan
- Prior art keywords
- hard macro
- macro cell
- wiring
- hard
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ハ−ドマクロセルに係るアナログマスタスラ
イス型半導体装置を提供すること。 【構成】 ハ−ドマクロセルの入力端子２、出力端子４
をこのハ−ドマクロセルの上下・左右各辺の４箇所に備
えた構造からなり、この入力端子２及び出力端子４に配
線する場合、ハ−ドマクロセルの上下・左右各辺の４箇
所のどの端子に接続してもよいように構成されている。 【効果】 従来のハ−ドマクロセルのようにハ−ドマク
ロセル間に１ユニット分の配線スペ−スを設ける必要が
なく、配線のための余分なスペ−スを不必要とし、１チ
ップに入れることができるハ−ドマクロセルの数を従来
のそれよりも多くすることができる。
イス型半導体装置を提供すること。 【構成】 ハ−ドマクロセルの入力端子２、出力端子４
をこのハ−ドマクロセルの上下・左右各辺の４箇所に備
えた構造からなり、この入力端子２及び出力端子４に配
線する場合、ハ−ドマクロセルの上下・左右各辺の４箇
所のどの端子に接続してもよいように構成されている。 【効果】 従来のハ−ドマクロセルのようにハ−ドマク
ロセル間に１ユニット分の配線スペ−スを設ける必要が
なく、配線のための余分なスペ−スを不必要とし、１チ
ップに入れることができるハ−ドマクロセルの数を従来
のそれよりも多くすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログマスタスライ
ス型半導体装置に関し、特にハ−ドマクロセルに係るア
ナログマスタスライス型半導体装置に関する。
ス型半導体装置に関し、特にハ−ドマクロセルに係るア
ナログマスタスライス型半導体装置に関する。
【０００２】
【従来の技術】従来のハ−ドマクロセルについて図２を
参照して説明すると、これは、ハ−ドマクロセルの入力
端子２及び出力端子４がハ−ドマクロセルの右辺又は左
辺に位置するように構成されている。なお、図２におい
て、１はＶｃｃライン、３はＧＮＤライン、５はＡｌ配
線を示し、６は１ブロックである。
参照して説明すると、これは、ハ−ドマクロセルの入力
端子２及び出力端子４がハ−ドマクロセルの右辺又は左
辺に位置するように構成されている。なお、図２におい
て、１はＶｃｃライン、３はＧＮＤライン、５はＡｌ配
線を示し、６は１ブロックである。
【０００３】このように従来のハ−ドマクロセルでは、
入力端子２、出力端子４がハ−ドマクロセルの右辺又は
左辺に位置しているため、この入力端子２及び出力端子
４にＡｌ配線５を配線するときは、図２に示すように、
ハ−ドマクロセルとハ−ドマクロセルとの間に１ユニッ
ト分の配線スペ−スが必要となっている。
入力端子２、出力端子４がハ−ドマクロセルの右辺又は
左辺に位置しているため、この入力端子２及び出力端子
４にＡｌ配線５を配線するときは、図２に示すように、
ハ−ドマクロセルとハ−ドマクロセルとの間に１ユニッ
ト分の配線スペ−スが必要となっている。
【０００４】
【発明が解決しようとする課題】従来のハ−ドマクロセ
ルでは、上記したように、入力端子と出力端子の位置が
ハ−ドマクロセルの右辺又は左辺に固定されているた
め、配線するには、ハ−ドマクロセルとハ−ドマクロセ
ルの間に１ユニット分の配線スペ−スが必要となり、そ
の結果、ハ−ドマクロセルでレイアウトを行うと、ソフ
トマクロでレイアウトを行うよりも１チップ内に入るマ
クロセルの数が少なくなるという問題点を有している。
ルでは、上記したように、入力端子と出力端子の位置が
ハ−ドマクロセルの右辺又は左辺に固定されているた
め、配線するには、ハ−ドマクロセルとハ−ドマクロセ
ルの間に１ユニット分の配線スペ−スが必要となり、そ
の結果、ハ−ドマクロセルでレイアウトを行うと、ソフ
トマクロでレイアウトを行うよりも１チップ内に入るマ
クロセルの数が少なくなるという問題点を有している。
【０００５】そこで、本発明は、上記問題点を解消する
ハ−ドマクロセルに係るアナログマスタスライス型半導
体装置を提供することを目的とする。詳細には、本発明
は、従来技術のような配線スペ−スを不必要とし、１チ
ップ内に入れることができるハ−ドマクロセルの数を従
来のそれよりも多くすることができるハ−ドマクロセル
に係るアナログマスタスライス型半導体装置を提供する
ことを目的とする。
ハ−ドマクロセルに係るアナログマスタスライス型半導
体装置を提供することを目的とする。詳細には、本発明
は、従来技術のような配線スペ−スを不必要とし、１チ
ップ内に入れることができるハ−ドマクロセルの数を従
来のそれよりも多くすることができるハ−ドマクロセル
に係るアナログマスタスライス型半導体装置を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】そして、本発明は、ハ−
ドマクロセルの入力端子及び出力端子をハ−ドマクロセ
ルの上下・左右の各辺４箇所に配設し、入力、出力のそ
れぞれどの端子でも配線することが可能とすることを特
徴とするハ−ドマクロセルであり、これによって上記目
的を達成したものである。
ドマクロセルの入力端子及び出力端子をハ−ドマクロセ
ルの上下・左右の各辺４箇所に配設し、入力、出力のそ
れぞれどの端子でも配線することが可能とすることを特
徴とするハ−ドマクロセルであり、これによって上記目
的を達成したものである。
【０００７】即ち、本発明は、「ハ−ドマクロセルの入
力端子、出力端子を該ハ−ドマクロセルの上下・左右の
各辺４箇所に配設してなることを特徴とするアナログマ
スタスライス型半導体装置。」を要旨とするものであ
る。
力端子、出力端子を該ハ−ドマクロセルの上下・左右の
各辺４箇所に配設してなることを特徴とするアナログマ
スタスライス型半導体装置。」を要旨とするものであ
る。
【０００８】
【実施例】図１は、本発明の実施例であるハ−ドマクロ
セルを示す図であって、これは、ハ−ドマクロセルの入
力端子２、出力端子４をこのハ−ドマクロセルの上下・
左右各辺の４箇所に備えた構造からなる。そして、この
入力端子２及び出力端子４に配線する場合、ハ−ドマク
ロセルの上下・左右各辺の４箇所のどの端子に接続して
もよいように構成されている。なお、図１において、１
はＶｃｃライン、３はＧＮＤライン、５はＡｌ配線を示
し、６は１ブロック、７は１ユニットである。
セルを示す図であって、これは、ハ−ドマクロセルの入
力端子２、出力端子４をこのハ−ドマクロセルの上下・
左右各辺の４箇所に備えた構造からなる。そして、この
入力端子２及び出力端子４に配線する場合、ハ−ドマク
ロセルの上下・左右各辺の４箇所のどの端子に接続して
もよいように構成されている。なお、図１において、１
はＶｃｃライン、３はＧＮＤライン、５はＡｌ配線を示
し、６は１ブロック、７は１ユニットである。
【０００９】
【発明の効果】本発明は、以上詳記したとおり、ハ−ド
マクロセルの入力端子及び出力端子をハ−ドマクロセル
の上下・左右の各辺４箇所に配設する点を特徴とし、入
力、出力のそれぞれどの端子からでも配線することがで
き、例えばハ−ドマクロセルの上部又は下部の入力端
子、出力端子から配線することができ、この場合、従来
のハ−ドマクロセルのようにハ−ドマクロセルとハ−ド
マクロセルの間に１ユニット分の配線スペ−スを設ける
必要がない利点を有する。従って、本発明では、配線の
ための余分なスペ−スを不必要とし、１チップに入れる
ことができるハ−ドマクロセルの数を従来のそれよりも
多くすることができる効果が生ずる。
マクロセルの入力端子及び出力端子をハ−ドマクロセル
の上下・左右の各辺４箇所に配設する点を特徴とし、入
力、出力のそれぞれどの端子からでも配線することがで
き、例えばハ−ドマクロセルの上部又は下部の入力端
子、出力端子から配線することができ、この場合、従来
のハ−ドマクロセルのようにハ−ドマクロセルとハ−ド
マクロセルの間に１ユニット分の配線スペ−スを設ける
必要がない利点を有する。従って、本発明では、配線の
ための余分なスペ−スを不必要とし、１チップに入れる
ことができるハ−ドマクロセルの数を従来のそれよりも
多くすることができる効果が生ずる。
【図１】本発明の実施例であるハ−ドマクロセルを示す
図。
図。
【図２】従来のハ−ドマクロセルを示す図。
１ Ｖｃｃライン ２ 入力端子 ３ ＧＮＤライン ４ 出力端子 ５ Ａｌ配線 ６ １ブロック ７ １ユニット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7735−4Ｍ Ｈ０１Ｌ 21/88 Ｚ
Claims (1)
- 【請求項１】 ハ−ドマクロセルの入力端子、出力端子
を該ハ−ドマクロセルの上下・左右の各辺４箇所に配設
してなることを特徴とするアナログマスタスライス型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16356692A JPH05335527A (ja) | 1992-05-29 | 1992-05-29 | アナログマスタスライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16356692A JPH05335527A (ja) | 1992-05-29 | 1992-05-29 | アナログマスタスライス型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335527A true JPH05335527A (ja) | 1993-12-17 |
Family
ID=15776345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16356692A Pending JPH05335527A (ja) | 1992-05-29 | 1992-05-29 | アナログマスタスライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6134704A (en) * | 1998-04-03 | 2000-10-17 | International Business Machines Corporation | Integrated circuit macro apparatus |
-
1992
- 1992-05-29 JP JP16356692A patent/JPH05335527A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6134704A (en) * | 1998-04-03 | 2000-10-17 | International Business Machines Corporation | Integrated circuit macro apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6344734A (ja) | 半導体装置 | |
| KR920018945A (ko) | 세미커스텀 반도체 집적회로의 매크로셀 설계법 | |
| JPS6065546A (ja) | ゲ−トアレイ型集積回路 | |
| JPH05335527A (ja) | アナログマスタスライス型半導体装置 | |
| JP2001244342A (ja) | 集積回路のレイアウト方法、集積回路及びマクロセル | |
| JP2761052B2 (ja) | スタンダードセルの配置方法 | |
| JPS5935448A (ja) | マスタスライス集積回路装置 | |
| JPS6358372B2 (ja) | ||
| JPH05299508A (ja) | 半導体集積回路装置 | |
| JPS59167036A (ja) | 半導体集積回路 | |
| JP2614844B2 (ja) | 半導体集積回路 | |
| JPS62179744A (ja) | 半導体集積回路 | |
| JPH05291542A (ja) | 半導体集積回路 | |
| JPS60251643A (ja) | 半導体ゲ−トアレイ装置 | |
| JPS624343A (ja) | マスタ−スライス型半導体集積回路装置 | |
| JPH06140566A (ja) | 半導体集積回路 | |
| JPH09153286A (ja) | 半導体記憶装置 | |
| JPH0774252A (ja) | 半導体集積回路 | |
| JPH0536774A (ja) | マスタスライス型半導体集積回路装置 | |
| JPH01125952A (ja) | マスタスライス集積回路 | |
| JPH0536945A (ja) | マスタスライス型半導体集積回路装置 | |
| JPH0493047A (ja) | 半導体集積回路装置 | |
| JPH0624227B2 (ja) | 半導体集積回路装置 | |
| JPH0332044A (ja) | 半導体集積回路 | |
| JPH0797620B2 (ja) | 半導体集積回路 |