KR102403611B1 - 다각형의 형태를 갖는 스탠다드 셀을 포함하는 반도체 장치 - Google Patents

다각형의 형태를 갖는 스탠다드 셀을 포함하는 반도체 장치 Download PDF

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KR102403611B1
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Abstract

본 발명의 실시 예에 따른 논리 소자를 구현하기 위한 스탠다드 셀을 포함하는 반도체 장치는 기판 상에 제 1 방향으로 연장하고 제 1 방향에 수직인 제 2 방향을 따라 서로 이격된 제 1 활성 영역과 제 2 활성 영역, 제 1 활성 영역 및 제 2 활성 영역을 가로지르는 게이트 전극들, 그리고 게이트 전극들의 양측의 제 1 활성 영역 및 제 2 활성 영역 상에 형성되는 소스 영역들 및 드레인 영역들을 포함할 수 있다. 복수의 변들로 이루어진 스탠다드 셀의 바운더리는 평면적 관점에서 사각형이 아닌 다각형의 형태를 갖질 수 있다. 그 결과, 스탠다드 셀의 면적이 감소하므로, 반도체 장치의 칩 사이즈를 감소시킬 수 있다.

Description

다각형의 형태를 갖는 스탠다드 셀을 포함하는 반도체 장치{SEMICONDUCTOR DEVICE HAVING POLYGON-SHAPED STANDARD CELL}
본 발명은 반도체 장치의 레이아웃 설계에 관한 것으로, 좀 더 상세하게는, 전계 효과 트랜지스터를 포함하는 반도체 장치에 있어서, 4각형이 아닌 다각형의 형태를 갖는 스탠다드 셀의 구성에 관한 것이다.
반도체 장치의 집적도가 크게 증가하고 회로의 구성이 복잡해짐에 따라, 수동으로 반도체 장치의 레이아웃을 설계하는 것은 현실적으로 매우 어렵다. 따라서, 컴퓨터를 이용하여 반도체 장치의 레이아웃을 설계하는 세미-커스텀(semi-custom) 방식이 일반적으로 이용된다. 세미-커스텀 방식이란 어떤 논리 소자의 기능을 구현하기 위한 스탠다드 셀(standard cell) 들을 설계 툴(design tool)의 셀 라이브러리에 미리 구비하고, 이를 이용하여 레이아웃을 설계하는 것을 말한다. 이러한 스탠다드 셀은 일반적으로 직사각형의 형태를 취한다.
한편, 반도체 장치의 회로 설계 기술이 더욱 발달함에 따라, 상대적으로 큰 사이즈의 스탠다드 셀을 사용할 필요성이 더욱 증가하고 있다. 그러나, 스탠다드 셀의 사이즈가 더욱 증가하면, 스탠다드 셀 내의 사용되지 않는 영역의 면적도 더욱 증가하기 때문에, 이는 반도체 장치의 칩 사이즈의 증가를 초래한다. 따라서, 칩 사이즈를 감소시키기 위해, 스탠다드 셀을 재구성할 필요가 있다.
본 발명의 기술적 사상은 반도체 장치의 레이아웃 설계에 있어서, 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀을 제공함으로써, 감소한 칩 사이즈를 갖는 반도체 장치를 제공한다.
본 발명의 실시 예에 따른 논리 소자를 구현하기 위한 스탠다드 셀을 포함하는 반도체 장치는, 기판 상에 제 1 방향으로 연장하고, 상기 제 1 방향에 수직인 제 2 방향을 따라 서로 이격된 제 1 PMOS 영역과 제 1 NMOS 영역을 포함하는 제 1 활성 영역, 상기 기판 상에 상기 제 1 방향으로 연장하고, 상기 제 2 방향을 따라 서로 이격된 제 2 PMOS 영역과 제 2 NMOS 영역을 포함하는 제 2 활성 영역, 상기 제 1 활성 영역 및 상기 제 2 활성 영역을 가로지르는 게이트 전극들, 상기 게이트 전극들의 양측의 상기 제 1 활성 영역 상에 형성되는 제 1 소스 영역들 및 제 1 드레인 영역들, 그리고 상기 게이트 전극들의 양측의 상기 제 2 활성 영역 상에 형성되는 제 2 소스 영역들 및 제 2 드레인 영역들을 포함하되, 복수의 변(edge)들로 이루어진 상기 스탠다드 셀의 바운더리는 평면적 관점에서 사각형이 아닌 다각형의 형태를 가질 수 있다.
예를 들어, 상기 반도체 장치는 상기 제 1 활성 영역 및 상기 제 2 활성 영역 사이에 상기 제 1 방향으로 연장하도록 배치되는 제 1 전원 라인, 상기 제 1 활성 영역의 변들 중, 상기 제 1 전원 라인과 상기 제 1 활성 영역이 인접하는 변의 반대 변에서 상기 제 1 방향으로 연장하도록 배치되는 제 2 전원 라인, 그리고 상기 제 2 활성 영역의 변들 중, 상기 제 1 전원 라인과 상기 제 2 활성 영역이 인접하는 변의 반대 변에서 상기 제 1 방향으로 연장하도록 배치되는 제 3 전원 라인을 더 포함하되, 상기 스탠다드 셀의 상기 바운더리는 상기 제 1 전원 라인, 상기 제 2 전원 라인, 및 상기 제 3 전원 라인에 걸쳐있을 수 있다.
예를 들어, 상기 스탠다드 셀은, 상기 제 1 전원 라인, 상기 제 2 전원 라인, 및 상기 제 3 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 1 영역, 그리고 상기 제 1 전원 라인 및 상기 제 3 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 2 영역을 포함하되, 상기 제 2 영역은 상기 제 1 영역에 접할 수 있다.
예를 들어, 상기 스탠다드 셀은, 상기 제 1 전원 라인 및 상기 제 3 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 3 영역을 더 포함하되, 상기 제 3 영역은 상기 제 1 영역의 변들 중 상기 제 1 영역과 상기 제 2 영역이 접하는 변의 반대 변에 접할 수 있다.
예를 들어, 상기 스탠다드 셀은, 상기 제 1 전원 라인 및 상기 제 2 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 4 영역을 더 포함하되, 상기 제 4 영역은 상기 제 1 영역의 변들 중 상기 제 1 영역과 상기 제 2 영역이 접하는 변의 반대 변에 접할 수 있다.
예를 들어, 상기 스탠다드 셀은, 상기 제 1 전원 라인, 상기 제 2 전원 라인, 및 상기 제 3 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 5 영역을 더 포함하되, 상기 제 5 영역은 상기 제 2 영역의 변들 중 상기 제 1 영역과 상기 제 2 영역이 접하는 변의 반대 변에 접할 수 있다.
예를 들어, 상기 제 1 PMOS 영역 및 상기 제 2 PMOS 영역은 상기 제 1 전원 라인 사이에 배치될 수 있다.
예를 들어, 상기 반도체 장치는 상기 기판 상에 상기 제 3 전원 라인과 인접하고 상기 제 1 방향으로 연장하고 상기 제 2 방향을 따라 서로 이격된 제 3 PMOS 영역과 제 3 NMOS 영역을 포함하는 제 3 활성 영역, 상기 게이트 전극들의 양측의 상기 제 3 활성 영역 상에 형성되는 제 3 소스 영역들 및 제 3 드레인 영역들, 그리고 상기 제 3 활성 영역의 변들 중 상기 제 3 전원 라인과 상기 제 3 활성 영역이 인접하는 변의 반대 변에서 상기 제 1 방향으로 연장하도록 배치되는 제 4 전원 라인을 더 포함하되, 상기 게이트 전극들은 상기 제 3 활성 영역을 가로지르도록 연장되고, 상기 스탠다드 셀은 상기 제 3 전원 라인 및 상기 제 4 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 6 영역을 더 포함하고, 상기 제 6 영역은 상기 제 1 영역과 접할 수 있다.
예를 들어, 상기 제 2 NMOS 영역 및 상기 제 3 NMOS 영역은 상기 제 3 전원 라인에 인접하도록 배치될 수 있다.
본 발명의 실시 예에 따른 논리 소자를 구현하기 위한 스탠다드 셀을 포함하는 반도체 장치는, 기판 상에 제 1 방향으로 연장하고 상기 제 1 방향에 수직인 제 2 방향을 따라 서로 이격된 NMOS 영역 및 PMOS 영역, 상기 NMOS 영역 및 상기 PMOS 영역을 가로지르는 게이트 전극들, 그리고 상기 게이트 전극들의 양측의 상기 NMOS 영역 및 상기 PMOS 영역 상에 형성되는 소스 영역들 및 드레인 영역들을 포함하되, 복수의 변(edge)들로 이루어진 상기 스탠다드 셀의 바운더리는 평면적 관점에서 사각형이 아닌 다각형의 형태를 가질 수 있다.
예를 들어, 상기 반도체 장치는 상기 NMOS 영역의 변들 중, 상기 NMOS 영역과 상기 PMOS 영역이 인접하는 변의 반대 변에 상기 제 1 방향으로 연장하도록 배치되는 제 1 전원 라인, 그리고 상기 PMOS 영역의 변들 중, 상기 NMOS 영역과 상기 PMOS 영역이 인접하는 변의 반대 변에 상기 제 1 방향으로 연장하도록 배치되는 제 2 전원 라인을 더 포함할 수 있다.
예를 들어, 상기 스탠다드 셀은, 상기 제 1 전원 라인 및 상기 제 2 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 1 영역, 그리고 상기 제 2 전원 라인 및 상기 PMOS 영역을 포함하고 사각형의 형태를 갖는 제 2 영역을 포함하되, 상기 제 2 영역은 상기 제 1 영역에 접할 수 있다.
예를 들어, 상기 스탠다드 셀은 상기 제 2 전원 라인 및 상기 PMOS 영역에 걸쳐있고 사각형의 형태를 갖는 제 3 영역을 더 포함하되, 상기 제 3 영역은 상기 제 1 영역의 변들 중 상기 제 1 영역과 상기 제 2 영역이 접하는 변의 반대 변에 접할 수 있다.
예를 들어, 상기 스탠다드 셀은 상기 제 1 전원 라인 및 상기 NMOS 영역에 걸쳐있고 사각형의 형태를 갖는 제 4 영역을 더 포함하되, 상기 제 4 영역은 상기 제 1 영역의 변들 중 상기 제 1 영역과 상기 제 2 영역이 접하는 변의 반대 변에 접할 수 있다.
예를 들어, 상기 스탠다드 셀은 상기 제 1 전원 라인 및 상기 제 2 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 5 영역을 더 포함하되, 상기 제 5 영역은 상기 제 2 영역의 변들 중 상기 제 1 영역과 상기 제 2 영역이 접하는 변의 반대 변에 접할 수 있다.
본 발명의 실시 예들에 따르면, 반도체 장치의 레이아웃 설계에 있어서, 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀을 제공함으로써, 반도체 장치의 칩 사이즈를 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 설계하기 위한 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 도 2에 도시된 S120 단계를 좀 더 상세하게 보여주는 순서도이다.
도 4 내지 도 5는 본 발명의 실시 예에 따른 레이아웃 설계 방법을 설명하기 위한 레이아웃 패턴들을 보여주는 도면이다.
도 6은 도 2에 도시된 S120 단계의 다른 실시 예를 좀 더 상세하게 보여주는 순서도이다.
도 7 내지 도 9는 본 발명의 실시 예에 따른 레이아웃 설계 방법을 설명하기 위한 레이아웃 패턴들을 보여주는 도면이다.
도 10 내지 도 14는 본 발명의 실시 예에 따른 스탠다드 셀의 다양한 형태를 예시적으로 보여주는 도면이다.
도 15 내지 도 18은 본 발명의 실시 예에 따른 스탠다드 셀의 다양한 형태를 예시적으로 보여주는 도면이다.
도 19는 본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 보여주는 평면도이다.
도 20a 및 도 20b는 본 발명의 실시 예에 따른 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀을 포함하는 반도체 장치의 예시적인 평면도이다.
도 20c는 도 20a 및 도 20b의 Ⅰ-Ⅰ' 선에 대응하는 예시적인 단면도이다.
도 20d는 도 20a 및 도 20b의 Ⅱ-Ⅱ' 선에 대응하는 예시적인 단면도이다.
도 20e는 도 20a 및 도 20b의 Ⅲ-Ⅲ' 선에 대응하는 예시적인 단면도이다.
도 21은 본 발명의 실시 예에 따른 반도체 장치의 레이아웃 설계 방법이 적용된 SSD를 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합 되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 잘 이해될 것이다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 따라서, 본 명세서에서 사용된 제 1 구성요소, 구간, 층과 같은 용어는 본 발명의 사상을 벗어나지 않는 범위 내에서 제 2 구성요소, 구간, 층 등으로 사용될 수 있다.
"아래의", "하부의", "위의", "상부의", 및 이와 유사한 용어들은 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 배치되는 경우를 모두 포함한다. 그리고, 공간적으로 상대적인 이러한 용어들은 도면에 도시된 방향에 더하여 다른 방향을 포함하는 것으로 이해되어야 한다. 예를 들어, 만일 장치가 뒤집히면, "아래의"로 설명된 구성요소는 "위의"가 될 것이다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 설계하기 위한 컴퓨팅 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 시스템(100)은 적어도 하나의 프로세서(110), 워킹 메모리(120), 입출력 장치(130), 및 저장 장치(140)를 포함할 수 있다. 여기서, 컴퓨팅 시스템(100)은 본 발명의 레이아웃을 설계하기 위한 전용 장치로 제공될 수 있다. 그리고 컴퓨팅 시스템(100)은 다양한 설계 및 검증 시뮬레이션 프로그램을 구동하도록 구성될 수 있다.
프로세서(110)는 컴퓨팅 시스템(100)에서 수행될 소프트웨어(예를 들어, 응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 프로세서(110)는 워킹 메모리(120)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. 프로세서(110)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들어, 프로세서(110)는 워킹 메모리(120)에 로딩된 레이아웃 설계 툴(122)을 실행할 수 있다.
워킹 메모리(120)에는 운영 체제(OS)나 응용 프로그램들이 로딩될 수 있다. 컴퓨팅 시스템(100)의 부팅시에 저장 장치(140)에 저장된 OS 이미지(미도시)가 부팅 시퀀스에 따라 워킹 메모리(120)로 로딩될 수 있다. 운영 체제(OS)에 의해서 컴퓨팅 시스템(100)의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(120)에 로딩될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 레이아웃 설계 툴(122)도 저장 장치(140)로부터 워킹 메모리(120)에 로딩될 수 있다.
레이아웃 설계 툴(122)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 레이아웃 설계 툴(122)은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check; DRC)를 수행할 수 있다. 워킹 메모리(120)는 SRAM (Static Random Access Memory), 또는 DRAM (Dynamic Random Access Memory)과 같은 휘발성 메모리를 포함할 수 있다. 그러나, 워킹 메모리(120)는 이에 한정되지 않으며, PRAM (Phase-change RAM), MRAM (Magnetic Random Access Memory), ReRAM (Resistance RAM), FRAM (Ferroelectric RAM), 플래시 메모리와 같은 불휘발성 메모리를 포함할 수 있다.
워킹 메모리(120)에는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction; OPC)을 수행하는 시뮬레이션 툴(124)이 더 로딩될 수 있다.
입출력 장치(130)는 키보드, 마우스, 또는 모니터와 같이 설계자로부터 정보를 제공받거나 설계자에게 정보를 제공할 수 있는 다양한 장치를 포함할 수 있다. 예를 들어, 입출력 장치(130)를 통하여 시뮬레이션 툴(124)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
저장 장치(140)는 컴퓨팅 시스템(100)의 저장 매체(Storage Medium)로서 제공된다. 저장 장치(140)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 예를 들어, 저장 장치(140)는 SSD (Solid State Drive), eMMC (embedded Multi Media Card), 또는 HDD (Hard Disk Drive) 등으로 제공될 수 있다. 저장 장치(140)는 낸드 플래시 메모리(NAND Flash memory)를 포함할 수 있다. 그러나 이에 한정되지 않으며, 저장 장치(140)는 PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리 또는 NOR 플래시 메모리를 포함할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 설계 및 제조 방법을 보여주는 순서도이다.
S110 단계에서, 도 1의 컴퓨팅 시스템(100)을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다. 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들어, C 언어와 같은 상위 언어가 사용될 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level; RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 장치로 합성될 수 있다. 합성된 스키매틱(schematic) 회로는 시뮬레이션 툴(124)에 의해서 검증되고, 검증 결과에 따라 조정 과정이 수반될 수 있다.
S120 단계에서, 논리적으로 완성된 반도체 집적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다. 예를 들어, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 스탠다드 셀(standard cell)들을 배치(place)하고 연결하는 라우팅(routing) 절차를 포함할 수 있다. 스탠다드 셀은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립플롭 등)의 구성을 의미할 수 있다. 즉, 스탠다드 셀은 논리 소자를 구성하기 위한 복수의 트랜지스터들, 및 복수의 트랜지스터들 사이를 연결하는 배선 등을 포함할 수 있다.
본 발명의 실시 예에 따른 레이아웃 설계에 따르면, 스탠다드 셀 내의 사용되지 않는 공간을 확보하여 반도체 장치의 레이아웃 면적을 줄일 수 있다. 레이아웃 설계 단계에서 일반적으로 사각형의 형태를 갖는 스탠다드 셀을 사용하는 대신에, 레이아웃 면적을 줄이기 위해, 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀이 사용될 수 있다. 이에 대해서는 상세하게 후술 될 것이다.
특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 도전 라인들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들어, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 도전 라인들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다. 더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동으로 또는 수동적으로 수행될 수 있다.
라우팅 이후, 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증 동작의 예로써, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC (Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC (Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS (Layout vs Schematic) 등이 있다.
S130 단계에서, 광근접 보정(Optical Proximity Correction; OPC)이 실행될 수 있다. 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현될 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정될 수 있다. 광근접 보정을 실행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미세하게 변경될 수 있다.
S140 단계에서, 광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크들(Photomasks)이 제작될 수 있다. 일반적으로 상기 포토마스크들은 유리 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
S150 단계에서, 제작된 포토마스크들을 이용하여 반도체 장치가 제조될 수 있다. 상기 포토마스크들을 이용한 반도체 장치의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 도 2에 도시된 S120 단계를 좀 더 상세하게 보여주는 순서도이다. 도 4 내지 도 5는 본 발명의 실시 예에 따른 레이아웃 설계 방법을 설명하기 위한 레이아웃 패턴들을 보여주는 도면이다.
이하 본 명세서에서 설명되는 용어를 간단히 정의하면, "도전 패턴"은 레이아웃 설계 툴에 의해 생성되는 "가상의 도전 라인"을 의미하며, "도전 라인"은 도전 패턴에 기초하여 포토레지스트 공정 등에 의해 형성되는 "실제의 도전 라인"을 의미한다.
도 3 및 도 4를 참조하면, S122 단계에서, 미리 정해진 디자인 룰에 따라 셀들 및 도전 패턴들이 배치될 수 있다. 여기서 미리 정해진 디자인 룰이란, 일반적인 직사각형의 형태를 갖는 스탠다드 셀을 구성하기 위해 트랜지스터들 및 도전 패턴들을 배치하는 것을 의미할 수 있다.
미리 정해진 디자인 룰에 따라 도 4에 도시된 바와 같이 직사각형의 형태를 갖는 스탠다드 셀(SC1) 및 스탠다드 셀(SC2)이 구성될 수 있다. 스탠다드 셀들(SC1 및 SC2)의 영역은 두꺼운 실선으로 각각 도시되었다. 스탠다드 셀들(SC1 및 SC2) 각각은 3 개의 전원 라인들(PL1 내지 PL3)을 포함하도록 구성될 수 있다. 제 1 전원 라인(PL1)은 제 1 활성 영역(AR1)과 제 2 활성 영역(AR2) 사이에서 제 1 활성 영역(AR1)의 일변 및 제 2 활성 영역(AR2)의 일변에 인접하여 제 2 방향(D2)을 따라 배치될 수 있다. 제 2 전원 라인(PL2)은, 도면에 도시된 바와 같이, 제 2 방향(D2)을 따라 제 1 활성 영역(AR1)의 다른 변(edge)에 인접하여 배치될 수 있다. 그리고 제 3 전원 라인(PL3)은, 도면에 도시된 바와 같이, 제 2 방향(D2)을 따라 제 2 활성 영역(AR2)의 다른 변(edge)에 인접하여 배치될 수 있다. 제 1 전원 라인(PL1)과 제 2 전원 라인(PL2) 사이의 길이는 s1일 수 있고, 제 1 전원 라인(PL2)과 제 3 전원 라인(PL3) 사이의 길이는 s2일 수 있다. s1과 s2는 같거나 다를 수 있다.
스탠다드 셀들(SC1 및 SC2) 각각은 제 1 NMOS 영역(NR1)과 제 1 PMOS 영역(PR1)을 포함하는 제 1 활성 영역(AR1), 그리고 제 2 NMOS 영역(NR2)과 제 2 PMOS 영역(PR2)을 포함하는 제 2 활성 영역(AR2)을 포함하도록 구성될 수 있다. 스탠다드 셀(SC1)을 구성하는 도전 패턴들 중 일부의 도전 패턴들(M1' 및 M2')이 예시적으로 도시되었다. 물론 스탠다드 셀(SC1)을 구성하는 트랜지스터들(미도시)도 도전 패턴들(M1' 및 M2')과 인접하여 활성 영역들(AR1 및 AR2) 상에 배치되었을 것이다.
일반적 디자인 룰에 따라 스탠다드 셀을 배치하면, 스탠다드 셀들(SC1 및 SC2) 내에 사용되지 않은 영역들(unused regions)(UR1 및 UR2)이 있을 수 있다. 여기서, 사용되지 않은 영역들은 스탠다드 셀을 구성하는 트랜지스터가 배치되지 않는 영역을 의미할 수 있다. 이러한 스탠다드 셀들(SC1 및 SC2) 내의 사용되지 않은 영역들은 도면에 도시된 것과 달리 레이아웃 설계에 따라 다양한 곳에 분포할 수 있다.
도 3 및 도 5를 참조하면, S124 단계에서, 스탠다드 셀 내에 사용되지 않은 영역들이 없도록 스탠다드 셀을 재구성하는 단계가 실행될 수 있다. 사각형이 아닌 다각형을 갖도록 스탠다드 셀들(SC1 및 SC2)을 재구성한 결과, 스탠다드 셀의 표면적은 감소할 것이다. 다만, 도 5에 도시된 바와 같이, 스탠다드 셀들(SC1 및 SC2)을 구성하는 트랜지스터들 및 도전 패턴들의 실질적인 레이아웃은 변경되지 않을 수 있다. 그러나, 스탠다드 셀들(SC1 및 SC2)을 구성하는 트랜지스터들의 배치는 변경되지 않더라도, 확보된 영역(SR1' 및 SR2')에 배치될 다른 스탠다드 셀들의 레이아웃으로 인하여, 스탠다드 셀들(SC1 및 SC2)을 구성하는 도전 패턴들의 배치는 변경될 수도 있다.
도 3 및 도 5를 참조하면, S126 단계에서, 확보된 영역들(SR1' 및 SR2')에 다른 스탠다드 셀들이 배치될 수 있다. 예를 들어, 확보된 영역들(SR1' 및 SR2') 각각은 두 개의 전원 라인들과 하나의 NMOS 영역 및 하나의 PMOS 영역을 포함하고 있으므로, CMOS 기반으로 제작되는 인버터 등과 같은 간단한 회로를 구현하는데 사용될 수 있다.
도 6은 도 2에 도시된 S120 단계의 다른 실시 예를 좀 더 상세하게 보여주는 순서도이다. 도 7 내지 도 9는 본 발명의 실시 예에 따른 레이아웃 설계 방법을 설명하기 위한 레이아웃 패턴들을 보여주는 도면이다.
S222 단계는 도 4의 S122 단계와 실질적으로 동일하므로 상세한 설명은 생략하기로 한다.
도 6 및 도 7을 참조하면, S224 단계에서, 스탠다드 셀들(SC1 및 SC2) 내에 사용되지 않는 영역들이 없도록, 스탠다드 셀들(SC1 및 SC2)을 구성하는 트랜지스터들 및 도전 패턴들이 재배치될 수 있다. 예를 들어, 도 5에 도시된 확보된 영역들(SR1' 및 SR2')이 도 7에 도시된 확보된 영역들(SR1 및 SR2)로 이동하도록 스탠다드 셀들(SC1 및 SC2)을 구성하는 트랜지스터들 및 도전 패턴들이 재배치될 수 있다. 재배치된 도전 패턴들(M1 및 M2)이 예시적으로 도 7에 도시되었다. 물론 도전 패턴들(M1 및 M2)의 재배치에 따라, 도전 패턴들(M1 및 M2)에 연결되는 트랜지스터들도 재배치될 것이다.
도 6, 도 8, 및 도 9를 참조하면, S226 단계에서, 스탠다드 셀들(SC1 및 SC2)이 재배치될 수 있다. 만일 도면에 도시된 바와 같이 스탠다드 셀(SC1)의 일부가 제 2 전원 라인(PL2), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있고, 스탠다드 셀(SC2)의 일부가 제 1 전원 라인(PL1), 제 1 활성 영역(AR1), 및 제 2 전원 라인(PL2)에 걸쳐있다면, 마치 퍼즐 맞추기와 같은 재배치 동작이 실행될 수 있다.
도 8 및 도 9에 도시된 퍼즐 맞추기와 같은, 스탠다드 셀들(SC1 및 SC2)의 재배치에 따라 영역(SR3)이 확보될 수 있다. 확보된 영역(SR3)은 제 1 전원 라인(PL1), 제 1 활성 영역(AR1), 제 2 전원 라인(PL2), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있으므로, 도 7에 도시된 확보된 영역(SR1 및 SR2)에 비하여 큰 사이즈의 스탠다드 셀을 설계하는데 사용될 수 있다.
도 10 내지 도 14는 본 발명의 실시 예에 따른 스탠다드 셀의 다양한 형태를 예시적으로 보여주는 도면이다. 도 10 내지 도 14 도시된 스탠다드 셀들은 적어도 두 개의 활성 영역들에 걸쳐있다. 예를 들어, 도 10 내지 도 13에 도시된 스탠다드 셀(SC1)은 제 1 활성 영역(AR1) 및 제 2 활성 영역(AR2)에 걸쳐 있다. 그리고, 도 14에 도시된 스탠다드 셀(SC1)은 제 1 활성 영역(AR1) 내지 제 3 활성 영역(AR3)에 걸쳐 있다. 이와 같이, 적어도 두 개의 활성 영역들에 걸쳐있는 스탠다드 셀은 멀티-헤이트(multi-height) 셀이라고 칭해질 수 있다.
도 10에 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀(SC1)이 도시되었다. 스탠다드 셀(SC1)의 바운더리는 두꺼운 실선으로 도시되었다. 예를 들어, 스탠다드 셀(SC1)은 제 1 영역(1st region) 및 제 2 영역(2nd region)을 포함할 수 있다. 제 1 영역(1st region) 및 제 2 영역(2nd region)의 경계는 두꺼운 점선(B)으로 도시되었다. 물론 설명의 편의를 위해 예시적으로 제 1 방향(D1)을 따라 스탠다드 셀(SC1)을 제 1 영역(1st region) 및 제 2 영역(2nd region)으로 구분하였으나, 제 2 전원 라인(PL2)을 기준으로 스탠다드 셀(SC1)을 나눌 수도 있다. 제 1 영역(1st region)과 제 2 영역(2nd region)은 어떤 기능 단위로 분리된 것이 아니고, 단지 스탠다드 셀(SC1)이 사각형이 아닌 다각형의 형태를 가질 수 있음을 설명하기 위한 것이다. 가는 점선으로 도시된 A 영역은 보다 상세한 도면을 도시하기 위해 표시된 영역으로써, 도 20a 내지 도 20e에서 보다 상세하게 설명될 것이다. 이는 이하 도 11 내지 도 18에도 동일하게 적용된다.
제 1 영역(1st region)은 제 2 전원 라인(PL2), 제 1 활성 영역(AR1), 제 1 전원 라인(PL1), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다. 그리고, 제 1 활성 영역(AR1)은 제 1 NMOS 영역(NR1) 및 제 1 PMOS 영역(PR1)을 포함할 수 있고, 제 2 활성 영역(AR2)은 제 2 NMOS 영역(NR2) 및 제 2 PMOS 영역(PR2)을 포함할 수 있다. 제 2 영역(2nd region)은 제 1 전원 라인(PL1), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다.
스탠다드 셀(SC1)의 활성 영역들(AR1 및 AR2) 내에 형성된 트랜지스터를 이용하여 특정 기능을 수행하는 기본 논리 소자(예컨대, 멀티 비트 플립-플롭 등)가 구성될 수 있다.
도 11에 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀(SC1)의 다른 예가 도시되었다. 예를 들어, 스탠다드 셀(SC1)은 제 1 영역(1st region), 제 2 영역(2nd region), 및 제 3 영역(3rd region)을 포함할 수 있다. 두꺼운 점선(B1)은 제 1 영역(1st region)과 제 2 영역(2nd region)의 경계이며, 두꺼운 점선(B2)은 제 1 영역(1st region)과 제 3 영역(3rd region)의 경계이다.
제 1 영역(1st region)은 제 2 전원 라인(PL2), 제 1 활성 영역(AR1), 제 1 전원 라인(PL1), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다. 제 2 영역(2nd region) 및 제 3 영역(3rd region)은 제 1 전원 라인(PL1), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다. 제 2 영역(2nd region)은 제 1 영역(1st region)의 한 변에 인접할 수 있다. 그리고 제 3 영역(3rd region)은 제 2 영역(2nd region)과 인접하지 않는 제 1 영역(1st region)의 다른 변에 인접할 수 있다.
도 12에 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀(SC1)의 다른 예가 도시되었다. 예를 들어, 스탠다드 셀(SC1)은 제 1 영역(1st region), 제 2 영역(2nd region), 및 제 4 영역(4th region)을 포함할 수 있다. 두꺼운 점선(B1)은 제 1 영역(1st region)과 제 2 영역(2nd region)의 경계이며, 두꺼운 점선(B2)은 제 1 영역(1st region)과 제 4 영역(4th region)의 경계이다.
제 1 영역(1st region)은 제 2 전원 라인(PL2), 제 1 활성 영역(AR1), 제 1 전원 라인(PL1), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다. 제 2 영역(2nd region)은 제 1 전원 라인(PL1), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다. 그리고, 제 4 영역(4th region)은 제 2 전원 라인(PL2), 제 1 활성 영역(AR1), 제 1 전원 라인(PL1)에 걸쳐있을 수 있다. 제 2 영역(2nd region)은 제 1 영역(1st region)의 한 변에 인접할 수 있다. 그리고 제 4 영역(4th region)은 제 2 영역(2nd region)과 인접하지 않는 제 1 영역(1st region)의 다른 변에 인접할 수 있다.
도 13에 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀(SC1)의 다른 예가 도시되었다. 예를 들어, 스탠다드 셀(SC1)은 제 1 영역(1st region), 제 2 영역(2nd region), 및 제 5 영역(5th region)을 포함할 수 있다. 두꺼운 점선(B1)은 제 1 영역(1st region)과 제 2 영역(2nd region)의 경계이며, 두꺼운 점선(B2)은 제 2 영역(2nd region)과 제 5 영역(5th region)의 경계이다.
제 1 영역(1st region)은 제 2 전원 라인(PL2), 제 1 활성 영역(AR1), 제 1 전원 라인(PL1), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다. 제 2 영역(2nd region)은 제 1 전원 라인(PL1), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다. 그리고, 제 5 영역(5th region)은 제 1 영역(1st region)과 유사하다. 즉, 제 5 영역(5th region)은 제 2 전원 라인(PL2), 제 1 활성 영역(AR1), 제 1 전원 라인(PL1), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다. 제 2 영역(2nd region)은 제 1 영역(1st region)의 한 변에 인접할 수 있다. 그리고 제 5영역(5th region)은 제 1 영역(1st region)과 인접하지 않는 제 2 영역(2nd region)의 다른 변에 인접할 수 있다.
도 14에 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀(SC1)의 다른 예가 도시되었다. 예를 들어, 스탠다드 셀(SC1)은 제 1 영역(1st region), 제 2 영역(2nd region), 제 3 영역(3rd region), 및 제 6 영역(6th region)을 포함할 수 있다. 두꺼운 점선(B1)은 제 1 영역(1st region)과 제 2 영역(2nd region)의 경계이며, 두꺼운 점선(B2)은 제 1 영역(1st region)과 제 3 영역(3rd region)의 경계이며, 두꺼운 점선(B3)은 제 1 영역(1st region)과 제 6 영역(6th region)의 경계
제 1 영역(1st region)은 제 2 전원 라인(PL2), 제 1 활성 영역(AR1), 제 1 전원 라인(PL1), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다. 제 1 활성 영역(AR1) 및 제 2 활성 영역(AR2)과 유사하게, 제 3 활성 영역(AR3)은 제 3 NMOS 영역(NR3) 및 제 3 PMOS 영역(PR3)을 포함할 수 있다. 제 2 영역(2nd region) 및 제 3 영역(3rd region)의 각각은 제 1 전원 라인(PL1), 제 2 활성 영역(AR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다. 그리고, 제 6 영역(6th region)은 제 3 전원 라인(PL3), 제 3 활성 영역(AR3), 및 제 4 전원 라인(PL4)에 걸쳐 있을 수 있다. 제 2 영역(2nd region)은 제 1 영역(1st region)의 한 변에 인접할 수 있다. 제 3 영역(3rd region)은 제 2 영역(2nd region)과 인접하지 않는 제 1 영역(1st region)의 다른 변에 인접할 수 있다. 그리고, 제 6 영역(6th region)은 제 2 영역(2nd region) 및 제 3 영역(3rd region)과 인접하지 않는 제 1 영역(1st region)의 다른 한 변에 인접할 수 있다.
이상 설명된 본 발명의 실시 예에 따른 스탠다드 셀들은 4각형이 아닌 다각형의 행태를 갖고, 적어도 3개의 전원 라인과 적어도 2개의 활성 영역을 포함한다. 그리고, 활성 영역은 NMOS 영역과 PMOS 영역을 포함한다. 특히, 회로 설계 기술이 발달함에 따라 상대적으로 사이즈가 큰 스탠다드 셀에 대한 필요성도 증가하는 추세이므로, 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀을 구현함으로써 반도체 장치의 레이아웃 면적을 감소시킬 수 있다.
도 15 내지 도 18은 본 발명의 실시 예에 따른 스탠다드 셀의 다양한 형태를 예시적으로 보여주는 도면이다. 앞서 도 10 내지 도 14에서 설명된 스탠다드 셀들과는 달리, 본 실시 예에서는 두 개의 전원 라인과 하나의 활성 영역에 걸쳐 있는 다각형의 형태를 갖는 스탠다드 셀들이 설명될 것이다. 이와 같이, 하나의 활성 영역에 걸쳐있는 스탠다드 셀은 싱글-헤이트(sigle-height) 셀이라고 칭해질 수 있다.
도 15에 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀(SC1)이 도시되었다. 예를 들어, 스탠다드 셀(SC1)은 제 1 영역(1st region) 및 제 2 영역(2nd region)을 포함할 수 있다. 두꺼운 점선(B)은 제 1 영역(1st region)과 제 2 영역(2nd region)의 경계이다.
제 1 영역(1st region)은 제 1 전원 라인(PL1), 활성 영역(AR), 및 제 2 전원 라인(PL2)에 걸쳐있을 수 있다. 활성 영역(AR)은 NMOS 영역(NR) 및 PMOS 영역(PR)을 포함할 수 있다. 제 2 영역(2nd region)은 PMOS 영역(PR), 및 제 2 전원 라인(PL2)에 걸쳐있을 수 있다. 스탠다드 셀(SC1)의 NMOS 영역(NR)과 PMOS 영역(PR) 내에는 특정 기능을 수행하기 위해 구성된 트랜지스터들이 형성될 수 있고, 트랜지스터들을 서로 연결하거나, 또는 이들을 다른 스탠다드 셀과 연결하는 도전 패턴들이 배치될 수 있다.
도 16에 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀(SC1)의 다른 예가 도시되었다. 예를 들어, 스탠다드 셀(SC1)은 제 1 영역(1st region), 제 2 영역(2nd region), 및 제 3 영역(3rd region)을 포함할 수 있다. 두꺼운 점선(B1)은 제 1 영역(1st region)과 제 2 영역(2nd region)의 경계이고, 두꺼운 점선(B2)은 제 1 영역(1st region)과 제 3 영역(3rd region)의 경계이다.
제 1 영역(1st region)은 제 1 전원 라인(PL1), 활성 영역(AR), 및 제 2 전원 라인(PL2)에 걸쳐있을 수 있다. 제 2 영역(2nd region) 및 제 3 영역(3rd region)의 각각은 제 2 전원 라인(PL2) 및 PMOS 영역(PR)에 걸쳐있을 수 있다. 제 2 영역(2nd region)은 제 1 영역(1st region)의 한 변에 접할 수 있으며, 제 3 영역(3rd region)은 제 2 영역(2nd region)이 접하지 않은 제 1 영역(1st region)의 다른 변에 접할 수 있다.
도 17에 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀(SC1)의 다른 예가 도시되었다. 예를 들어, 스탠다드 셀(SC1)은 제 1 영역(1st region), 제 2 영역(2nd region), 및 제 4 영역(4th region)을 포함할 수 있다. 두꺼운 점선(B1)은 제 1 영역(1st region)과 제 2 영역(2nd region)의 경계이고, 두꺼운 점선(B2)은 제 1 영역(1st region)과 제 4 영역(4th region)의 경계이다.
제 1 영역(1st region)은 제 1 전원 라인(PL1), 활성 영역(AR), 및 제 2 전원 라인(PL2)에 걸쳐있을 수 있다. 제 2 영역(2nd region)은 PMOS 영역(PR), 및 제 2 전원 라인(PL2)에 걸쳐있을 수 있다. 그리고, 제 3 영역(3rd region)은 제 1 전원 라인(PL1) 및 NMOS 영역(NR)에 걸쳐있을 수 있다. 제 2 영역(2nd region)은 제 1 영역(1st region)의 한 변에 접할 수 있으며, 제 4 영역(4th region)은 제 2 영역(2nd region)이 접하지 않은 제 1 영역(1st region)의 다른 변에 접할 수 있다.
도 18에 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀(SC1)의 다른 예가 도시되었다. 예를 들어, 스탠다드 셀(SC1)은 제 1 영역(1st region), 제 2 영역(2nd region), 및 제 5 영역(5th region)을 포함할 수 있다. 두꺼운 점선(B1)은 제 1 영역(1st region)과 제 2 영역(2nd region)의 경계이고, 두꺼운 점선(B2)은 제 2 영역(2nd region)과 제 5 영역(5th region)의 경계이다.
제 1 영역(1st region) 및 제 5 영역(5th region)의 각각은 제 1 전원 라인(PL1), 활성 영역(AR), 및 제 2 전원 라인(PL2)에 걸쳐있을 수 있다. 그리고 제 2 영역(2nd region)은 PMOS 영역(PR), 및 제 2 전원 라인(PL2)에 걸쳐있을 수 있다. 제 2 영역(2nd region)은 제 1 영역(1st region)의 한 변에 접할 수 있으며, 제 5 영역(5소 region)은 제 1 영역(1st region)이 접하지 않은 제 2 영역(2nd region)의 다른 변에 접할 수 있다.
도 19는 본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 보여주는 평면도이다. 본 도면에는 본 발명의 실시 예에 따라 설계 변경된 스탠다드 셀들(SC1 내지 SC7)이 도시되었다. 도면에 도시된 바와 같이, 스탠다드 셀들(SC1, SC2, SC4, SC6)은 멀티-헤이트 셀일 수 있다. 그리고, 스탠다드 셀들(SC3, SC5, SC7)은 싱글-헤이트 셀일 수 있다. 앞서 설명된 바와 같이, 스탠다드 셀들(SC1 내지 SC7)들은 활성 영역(AR1 내지 AR3) 중 적어도 하나의 활성 영역에 걸쳐있을 수 있다. 비록, 본 도면에는 스탠다드 셀(SC3)이 3 개의 활성 영역들(AR1 내지 AR3)에 걸쳐있는 것으로 도시되었으나, 스탠다드 셀은 그 이상의 활성 영역들에 걸쳐있을 수 있다.
이상 사각형이 아닌 다각형의 형태를 갖는 다양한 스탠다드 셀들이 설명되었다. 다각형의 스탠다드 셀을 이용하여 반도체 장치의 레이아웃을 설계함으로써, 반도체 장치의 레이아웃의 표면적을 감소시킬 수 있다.
도 20a 및 도 20b는 본 발명의 실시 예에 따른 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀을 포함하는 반도체 장치의 예시적인 평면도이다. 구체적으로, 도 20a는 도 10 내지 도 13의 영역(A)을 좀 더 상세하게 보여준다. 그리고, 도 20b는 도 14의 영역(C)을 좀 더 상세하게 보여준다. 도 20c는 도 20a 및 도 20b의 Ⅰ-Ⅰ' 선에 대응하는 예시적인 단면도이다. 도 20d는 도 20a 및 도 20b의 Ⅱ-Ⅱ' 선에 대응하는 예시적인 단면도이다. 도 20e는 도 20a 및 도 20b의 Ⅲ-Ⅲ' 선에 대응하는 예시적인 단면도이다.
도 10 내지 도 13을 참조하면, 스탠다드 셀(SC1)은 제 2 전원 라인(PL2), 제 1 NMOS 영역(NR1), 제 1 PMOS 영역(PR1), 제 1 전원 라인(PL1), 제 2 PMOS 영역(PR2), 제 2 NMOS 영역(NR2), 및 제 3 전원 라인(PL3)에 걸쳐있을 수 있다. 그리고, 도 14를 참조하면, 스탠다드 셀(SC1)은 제 2 전원 라인(PL2), 제 1 NMOS 영역(NR1), 제 1 PMOS 영역(PR1), 제 1 전원 라인(PL1), 제 2 PMOS 영역(PR2), 제 2 NMOS 영역(NR2), 제 3 전원 라인(PL3), 제 3 NMOS 영역(NR3), 제 3 PMOS 영역(PR3), 및 제 4 전원 라인(PL4)에 걸쳐있을 수 있다. 스탠다드 셀(SC1)은 사각형이 아닌 다각형의 형태를 가지며, 이는 도면에 도시된 것과 같은, 제 1 방향(D1)과 일치하는 일직선이 아닌 꺾은 선(SC1 boundary)으로 나타난다. 이하, 사각형이 아닌 다각형의 형태를 갖는 스탠다드 셀을 포함하는 반도체 장치의 예시적인 제조 방법이 설명된다.
도 20a 내지 도 20e를 참조하면, 기판(100)이 제공될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI (Silicon On Insulator) 기판일 수 있다. 기판(100)의 상부에 활성 핀 패턴들(FN)이 형성될 수 있다. 활성 핀 패턴들(FN)은 제 2 방향(D2)으로 연장할 수 있으며, 제 1 방향(D1)을 따라 서로 이격될 수 있다. 상기 활성 핀 패턴들(FN) 사이를 채우는 제 1 소자 분리막들(ST1)이 형성될 수 있다. 기판(100) 상에 PMOSFET 영역들(PR1 및 PR2) 및 NMOSFET 영역(NR1 및 NR2)을 정의하는 제 2 소자 분리막들(ST2)이 형성될 수 있다. 제 1 및 제 2 소자 분리막들(ST1 및 ST2)은 STI (shallow trench isolation) 공정에 의하여 형성될 수 있다. 예를 들어, 제 1 및 제 2 소자 분리막들(ST1 및 ST2)은 실리콘 산화막을 포함할 수 있다.
제 1 및 제 2 소자 분리막들(ST1 및 ST2)은 각각 제 3 방향(D3)과 반대되는 방향으로의 깊이(depth)를 가질 수 있다. 제 3 방향(D3)은 상기 기판(100)의 상면에 수직한 방향일 수 있다. 예를 들어, 제 1 소자 분리막들(ST1)은 제 2 소자 분리막들(ST2)보다 얕은 깊이를 가질 수 있다. 이 경우, 제 1 소자 분리막들(ST1)은 제 2 소자 분리막들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 제 1 소자 분리막들(ST1)은 제 2 소자 분리막들(ST2)과 동시에 형성될 수 있고, 제 1 소자 분리막들(ST1)은 제 2 소자 분리막들(ST2)과 실질적으로 동일한 깊이를 가질 수 있다.
활성 핀 패턴(FN) 상에 활성 핀 패턴(FN)과 교차하여 제 1 방향(D1)으로 연장되는 게이트 전극들(GP)이 형성될 수 있다. 게이트 전극들(GP)은 제 2 방향(D2)으로 서로 이격되어 형성될 수 있다. 각각의 게이트 전극들(GP)의 아래에 게이트 절연 패턴(GI)이 형성될 수 있고, 각각의 게이트 전극들(GP)의 양측에 게이트 스페이서들(GS)이 형성될 수 있다. 나아가, 각각의 게이트 전극들(GP)의 상면을 덮는 캐핑 패턴(CP)이 형성될 수 있다. 게이트 전극들(GP)을 덮는 제 1 층간 절연막(110)이 형성될 수 있다.
게이트 전극들(GP)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 캐핑 패턴(CP) 및 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제 1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
게이트 전극들(GP)의 각각의 양측에 위치하는 활성 핀 패턴(FN)에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 p형 또는 n형의 불순물 영역들일 수 있다.
소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 영역들(SD)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 예를 들어, 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 소스/드레인 영역들(SD)이 기판(100)과 다른 반도체 원소를 포함함으로써, 소스/드레인 영역들(SD) 사이의 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 인가될 수 있다. 예를 들어, 기판(100)이 실리콘 기판인 경우, PMOSFET 영역(PR1 및 PR2)의 소스/드레인 영역들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 소스/드레인 영역들(SD)은 채널 영역들(AF)에 압축 응력을 제공할 수 있다. 다른 예로, 기판(100)이 실리콘 기판인 경우, NMOSFET 영역(NR1 및 NR2)의 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 채널 영역들(AF)에 인장 응력이 인가될 수 있다. 그 결과, 채널 영역들(AF) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
게이트 전극들(GP) 사이에 소스/드레인 콘택들(CA)이 형성될 수 있다. 소스/드레인 콘택들(CA)은 소스/드레인 영역들(SD)에 직접 각각 접속되며, 이들과 전기적으로 연결될 수 있다. 소스/드레인 콘택들(CA)은 제 1 층간 절연막(110) 내에 제공될 수 있다. 적어도 하나의 소스/드레인 콘택들(CA)은 제 1 방향(D1)으로 나란히 배치된 소스/드레인 영역들(SD)을 서로 연결할 수 있다.
제 1 층간 절연막(110) 상부에 게이트 콘택들(CB)이 형성될 수 있다. 각각의 게이트 콘택들(CB)은 캐핑 패턴(CP)을 관통하여 게이트 전극(GP)과 직접 접속될 수 있다. 게이트 콘택들(CB)의 바닥면들은 소스/드레인 콘택들(CA)의 바닥면들보다 더 높은 레벨에 위치할 수 있다. 나아가, 게이트 콘택들(CB)의 바닥면들은 소스/드레인 영역들(SD)의 상면들보다 더 높은 레벨에 위치할 수 있다.
제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 형성될 수 있다. 제 2 층간 절연막(120) 상에 제 3 층간 절연막(130)이 형성될 수 있다. 그리고, 제 3 층간 절연막(130) 내에 제 1 전원 라인(PL1)이 형성될 수 있다. 전원 라인(PL1)은 제 2 방향(D2)으로 연장하도록 형성될 수 있다. 전원 라인(PL1)을 통하여 공급된 전원은 소스/드레인 영역들(SD)에 제공될 수 있다. 예를 들어, 전원 라인(PL1)을 통하여 전원 전압 또는 접지 전압이 제공될 수 있다. 제 3 층간 절연막(130) 상에 제 4 층간 절연막(140)이 형성될 수 있다.
포토마스크를 이용한 포토레지스트 공정을 통하여, 제 5 층간 절연막(150)을 관통하는 도전 라인 홀들(MH1 및 MH2)이 형성될 수 있다. 제 1 도전 라인 홀(MH1)은 제 1 방향(D1)으로 연장하도록 형성될 수 있다. 제 2 도전 라인 홀(MH2)은 제 1 방향(D1) 및 제 2 방향(D2)으로 연장하도록 형성될 수 있다(도 20a의 도전 라인(MI2) 참조). 이러한 제 2 도전 라인 홀(MH2)의 지그재그 패턴은 도 6 내지 도 9에서 설명된 것과 같은, 다각형의 형태를 갖는 스탠다드 셀들을 형성하기 위한 설계 변경에 따른 것일 수 있다.
구체적으로, 도전 라인 홀들(MH1 및 MH2)을 형성하는 것은, 패터닝 그룹을 이용해 포토마스크를 제작하는 것, 포토마스크를 이용하여 제 5 층간 절연막(130) 상에 포토레지스트 패턴들을 형성하는 것, 그리고 식각 마스크로 제 5 층간 절연막(150) 상의 포토레지스트 패턴들을 식각하여 도전 라인 홀들(MH1 및 MH2)을 형성하는 것을 포함할 수 있다.
이후, 도전 라인 홀들(MH1 및 MH2)이 도전 물질로 채워질 수 있으며, 도 10 내지 도 13에 도시된 도전 패턴들(M1 및 M2)에 대응하는 도전 라인(MI1 및 MI2)이 형성될 수 있다.
도 21은 본 발명의 실시 예에 따른 반도체 장치의 레이아웃 설계 방법이 적용된 SSD를 예시적으로 보여주는 블록도이다. 도 21을 참조하면, SSD(1000)는 컨트롤러(1100) 및 복수의 불휘발성 메모리들(1100)을 포함할 수 있다. 컨트롤러(1100) 및 불휘발성 메모리들(1200)은 상술 된 레이아웃 설계 방법에 따라 제조된 반도체 장치를 포함할 수 있다. 즉, 컨트롤러(1100) 및 불휘발성 메모리들(1200)은 4각형이 아닌 다각형의 형태를 갖는 스탠다드 셀들을 기반으로 제조되므로, 일반적인 반도체 장치에 비하여 감소된 레이아웃 면적을 갖는다.
컨트롤러(1100)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불휘발성 메모리들(1200)에 연결될 수 있다. 동일한 채널을 통하여 컨트롤러(1100)로 연결되는 불휘발성 메모리들은 멀티 스택 칩 형태로 제공될 수 있다. 불휘발성 메모리들(1200)은 옵션적으로 외부 고전압(Vppx)을 제공받도록 구현될 수 있다. 그리고, 컨트롤러(1100)는 적어도 하나의 프로세서(1110), 에러 정정 회로(1120), 호스트 인터페이스(1230), 버퍼(1140), 및 불휘발성 메모리 인터페이스(1250)를 포함할 수 있다.
호스트 인터페이스(1110)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 예를 들어, 호스트 인터페이스(1110)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1110)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 에러 정정 회로(1120)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불휘발성 메모리(1200)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 컨트롤러(1100)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불휘발성 메모리로 구현될 수 있다. 버퍼(1130)는 컨트롤러(1100)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 버퍼(1130)는 불휘발성 메모리들(1200)로 프로그램될 데이터를 임시로 저장하거나, 불휘발성 메모리들(1200)로부터 읽어낸 데이터를 임시로 저장할 수 있다. 불휘발성 메모리 인터페이스(1150)는 컨트롤러(1100)와 휘발성 메모리들(1200) 사이에 인터페이스 기능을 제공할 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 컴퓨팅 시스템
110: 프로세서
120: 워킹 메모리
130: 입출력 장치
140: 저장 장치

Claims (10)

  1. 논리 소자를 구현하기 위한 스탠다드 셀을 포함하는 반도체 장치에 있어서:
    기판 상에 제 1 방향으로 연장하고, 상기 제 1 방향에 수직인 제 2 방향을 따라 서로 이격된 제 1 PMOS 영역과 제 1 NMOS 영역을 포함하는 제 1 활성 영역;
    상기 기판 상에 상기 제 1 방향으로 연장하고, 상기 제 2 방향을 따라 서로 이격된 제 2 PMOS 영역과 제 2 NMOS 영역을 포함하는 제 2 활성 영역;
    상기 제 1 활성 영역 및 상기 제 2 활성 영역을 가로지르는 게이트 전극들;
    상기 게이트 전극들의 양측의 상기 제 1 활성 영역 상에 형성되는 제 1 소스 영역들 및 제 1 드레인 영역들; 그리고
    상기 게이트 전극들의 양측의 상기 제 2 활성 영역 상에 형성되는 제 2 소스 영역들 및 제 2 드레인 영역들을 포함하되,
    복수의 변(edge)들로 이루어진 상기 스탠다드 셀의 바운더리는 평면적 관점에서 사각형이 아닌 다각형의 형태를 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 활성 영역 및 상기 제 2 활성 영역 사이에 상기 제 1 방향으로 연장하도록 배치되는 제 1 전원 라인;
    상기 제 1 활성 영역의 변들 중, 상기 제 1 전원 라인과 상기 제 1 활성 영역이 인접하는 변의 반대 변에서 상기 제 1 방향으로 연장하도록 배치되는 제 2 전원 라인; 그리고
    상기 제 2 활성 영역의 변들 중, 상기 제 1 전원 라인과 상기 제 2 활성 영역이 인접하는 변의 반대 변에서 상기 제 1 방향으로 연장하도록 배치되는 제 3 전원 라인을 더 포함하되,
    상기 스탠다드 셀의 상기 바운더리는 상기 제 1 전원 라인, 상기 제 2 전원 라인, 및 상기 제 3 전원 라인에 걸쳐있는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 스탠다드 셀은:
    상기 제 1 전원 라인, 상기 제 2 전원 라인, 및 상기 제 3 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 1 영역; 그리고
    상기 제 1 전원 라인 및 상기 제 3 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 2 영역을 포함하되,
    상기 제 2 영역은 상기 제 1 영역에 접하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 스탠다드 셀은:
    상기 제 1 전원 라인 및 상기 제 3 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 3 영역을 더 포함하되,
    상기 제 3 영역은 상기 제 1 영역의 변들 중 상기 제 1 영역과 상기 제 2 영역이 접하는 변의 반대 변에 접하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 스탠다드 셀은:
    상기 제 1 전원 라인 및 상기 제 2 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 4 영역을 더 포함하되,
    상기 제 4 영역은 상기 제 1 영역의 변들 중 상기 제 1 영역과 상기 제 2 영역이 접하는 변의 반대 변에 접하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 스탠다드 셀은:
    상기 제 1 전원 라인, 상기 제 2 전원 라인, 및 상기 제 3 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 5 영역을 더 포함하되,
    상기 제 5 영역은 상기 제 2 영역의 변들 중 상기 제 1 영역과 상기 제 2 영역이 접하는 변의 반대 변에 접하는 반도체 장치.
  7. 제 3 항에 있어서,
    상기 제 1 PMOS 영역 및 상기 제 2 PMOS 영역은 상기 제 1 전원 라인에 인접하도록 배치되는 반도체 장치.
  8. 제 4 항에 있어서,
    상기 기판 상에 상기 제 3 전원 라인과 인접하고 상기 제 1 방향으로 연장하고 상기 제 2 방향을 따라 서로 이격된 제 3 PMOS 영역과 제 3 NMOS 영역을 포함하는 제 3 활성 영역;
    상기 게이트 전극들의 양측의 상기 제 3 활성 영역 상에 형성되는 제 3 소스 영역들 및 제 3 드레인 영역들; 그리고
    상기 제 3 활성 영역의 변들 중 상기 제 3 전원 라인과 상기 제 3 활성 영역이 인접하는 변의 반대 변에서 상기 제 1 방향으로 연장하도록 배치되는 제 4 전원 라인을 더 포함하되,
    상기 게이트 전극들은 상기 제 3 활성 영역을 가로지르도록 연장되고,
    상기 스탠다드 셀은 상기 제 3 전원 라인 및 상기 제 4 전원 라인에 걸쳐있고 사각형의 형태를 갖는 제 6 영역을 더 포함하고,
    상기 제 6 영역은 상기 제 1 영역과 접하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 NMOS 영역 및 상기 제 3 NMOS 영역은 상기 제 3 전원 라인에 인접하도록 배치되는 반도체 장치.
  10. 논리 소자를 구현하기 위한 스탠다드 셀을 포함하는 반도체 장치에 있어서:
    기판 상에 제 1 방향으로 연장하고 상기 제 1 방향에 수직인 제 2 방향을 따라 서로 이격된 NMOS 영역 및 PMOS 영역;
    상기 NMOS 영역 및 상기 PMOS 영역을 가로지르는 게이트 전극들; 그리고
    상기 게이트 전극들의 양측의 상기 NMOS 영역 및 상기 PMOS 영역 상에 형성되는 소스 영역들 및 드레인 영역들을 포함하되,
    복수의 변(edge)들로 이루어진 상기 스탠다드 셀의 바운더리는 평면적 관점에서 사각형이 아닌 다각형의 형태를 갖는 반도체 장치.
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