KR102439700B1 - 반도체 장치, 반도체 장치의 레이아웃 설계 방법 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 반도체 장치의 레이아웃 설계 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치는 제1 하드매크로, 제2 하드매크로, 헤드 셀, 복수의 제1 종단 셀들 및 복수의 제2 종단 셀들을 포함한다. 상기 제2 하드매크로는 상기 제1 하드매크로와 제1 방향으로 제1 거리만큼 이격된다. 상기 헤드 셀은 상기 제1 하드매크로와 상기 제2 하드매크로 사이의 스탠다드 셀 영역에 배치되며 상기 제1 하드매크로 및 상기 제2 하드 매크로 중 적어도 하나에 공급되는 전원 전압을 게이팅한다. 상기 제1 종단 셀들은 상기 스탠다드 셀 영역에서 상기 제1 하드매크로에 인접하게 배치되며, 상기 스탠다드 셀 영역 내의 셀들을 보호한다. 상기 제2 종단 셀들은 상기 스탠다드 셀 영역에서 상기 제2 하드매크로에 인접하게 배치되며 상기 스탠다드 셀 영역 내의 셀들을 보호한다. 상기 헤드 셀은 상기 제1 종단 셀들 및 상기 제2 종단 셀들과 중첩하지 않는다.

Description

반도체 장치, 반도체 장치의 레이아웃 설계 방법 및 반도체 장치의 제조 방법{Semiconductor devices, methods of designing layouts of semiconductor devices and methods of manufacturing semiconductor devices}
본 발명은 반도체 분야에 관한 것으로, 보다 상세하게는 반도체 장치, 반도체 장치의 레이아웃 설계 방법 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도가 크게 증가하고 회로의 구성이 복잡해짐에 따라, 수동으로 반도체 장치의 레이아웃을 설계하는 것은 현실적으로 매우 어렵다. 따라서, 컴퓨터를 이용하여 반도체 장치의 레이아웃을 설계하는 세미-커스텀(semi-custom) 방식이 일반적으로 이용된다. 세미-커스텀 방식이란 어떤 논리 소자의 기능을 구현하기 위한 스탠다드 셀(standard cell) 들을 설계 툴(design tool)의 셀 라이브러리에 미리 구비하고, 이를 이용하여 레이아웃을 설계하는 것을 말한다.
칩의 복잡도가 증가함에 따라 스탠다드 셀의 면적을 감소시키는 것이 중요하게 되었다.
이에 따라, 본 발명의 일 목적은 점유 면적을 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 목적은 점유 면적을 감소시킬 수 있는 반도체 장치의 레이아웃 설계 방법을 제공하는 것이다.
본 발명의 일 목적은 점유 면적을 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 제1 하드매크로, 제2 하드매크로, 헤드 셀, 복수의 제1 종단 셀들 및 복수의 제2 종단 셀들을 포함한다. 상기 제2 하드매크로는 상기 제1 하드매크로와 제1 방향으로 제1 거리만큼 이격된다. 상기 헤드 셀은 상기 제1 하드매크로와 상기 제2 하드매크로 사이의 스탠다드 셀 영역에 배치되며 상기 제1 하드매크로 및 상기 제2 하드 매크로 중 적어도 하나에 공급되는 전원 전압을 게이팅한다. 상기 제1 종단 셀들은 상기 스탠다드 셀 영역에서 상기 제1 하드매크로에 인접하게 배치되며, 상기 스탠다드 셀 영역 내의 셀들을 보호한다. 상기 제2 종단 셀들은 상기 스탠다드 셀 영역에서 상기 제2 하드매크로에 인접하게 배치되며 상기 스탠다드 셀 영역 내의 셀들을 보호한다. 상기 헤드 셀은 상기 제1 종단 셀들 및 상기 제2 종단 셀들과 중첩하지 않는다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법에서는, 타겟 칩의 사이즈 정보를 레이아웃 설계 시스템이 제공받고, 상기 타겟 칩에 적어도 제1 하드매크로 영역, 제2 하드매크로 영역 및 입출력 영역을 할당하고, 상기 제1 하드매크로 영역과 상기 제2 하드매크로 영역 사이의 스탠다드 셀 영역에 헤드 셀과 제1 종단 셀들 및 제2 종단 셀들이 중첩되지 않도록 상기 헤드 셀, 상기 제1 종단 셀들 및 상기 제2 종단 셀들을 배치한다. 상기 헤드 셀은 상기 제1 하드매크로 및 상기 제2 하드매크로 중 적어도 하나에 공급되는 전원 전압을 게이팅하고, 상기 제2 하드매크로 영역은 상기 제1 하드매크로 영역으로부터 제1 방향으로 제1 거리만큼 이격하여 배치된다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서는 레이아웃 설계 시스템에서 타겟 칩의 레이아웃을 설계하고, 상기 레이아웃 설계 시스템의 시뮬레이션 툴에서 상기 설계된 레이아웃 데이터에 대하여 보정을 수행하고, 상기 보정에 따라 변경된 레이아웃에 기초하여 포토마스크들을 생성하고, 상기 생성된 포토마스크들을 이용하여 반도체 장치를 생산한다. 상기 타겟 칩의 레이아웃을 설계하기 위하여 상기 타겟 칩의 사이즈 정보를 상기 레이아웃 설계 시스템이 제공받고, 상기 타겟 칩에 적어도 제1 하드매크로 영역, 제2 하드매크로 영역 및 입출력 영역을 할당하고, 상기 제1 하드매크로 영역과 상기 제2 하드매크로 영역 사이의 스탠다드 셀 영역에 헤드 셀과 제1 종단 셀들 및 제2 종단 셀들이 중첩되지 않도록 상기 헤드 셀, 상기 제1 종단 셀들 및 상기 제2 종단 셀들을 배치한다. 상기 헤드 셀은 상기 제1 하드매크로 및 상기 제2 하드매크로 중 적어도 하나에 공급되는 전원 전압을 게이팅하고, 상기 제2 하드매크로 영역은 상기 제1 하드매크로 영역으로부터 제1 방향으로 제1 거리만큼 이격하여 배치된다.
본 발명의 예시적인 실시예들에 따르면, 제1 하드매크로와 제2 하드매크로 사이의 스탠다드 셀 영역에 제1 종단 셀들 및 제2 종단 셀들을 배치하고, 상기 제1 종단 셀들 사이에 제1 하드매크로에 공급되는 전원전압을 게이팅하는 헤드 셀을 배치한다. 상기 헤드 셀은 차단 패턴과 함께 종단 셀로서 기능할 수 있으므로 반도체 장치가 점유하는 면적을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설계하기 위한 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 설계 방법 및 제조 방법에서 레이아웃 설계 방법을 나타내는 순서도이다.
도 4 및 도 5는 도 3의 레이아웃 설계 방법을 설명하기 위한 도면들이다.
도 6은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부를 나타낸다.
도 7a는 본 발명의 실시예들에 따른 도 6의 반도체 장치를 II-II'라인을 기준으로 절단하였을 때의 단면도이다.
도 7b는 본 발명의 실시예들에 따른 도 6의 반도체 장치를 III-III'라인을 기준으로 절단하였을 때의 단면도이다.
도 8은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 17은 본 발명의 실시예들에 따른 도 6의 반도체 장치에서 헤드 셀의 구성을 나타낸다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 19는 도 18에서 중앙처리부의 개략적인 구성을 도시한 블록도이다.
도 20은 도 18의 SoC 시스템이 패키징된 모습을 도시한 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설계하기 위한 컴퓨팅 시스템을 보여주는 블록도이다.
도 1을 참조하면, 컴퓨팅 시스템(또는, 레이아웃 설계 시스템; 100)은 적어도 하나의 프로세서(110), 워킹 메모리(120), 입출력 장치(130), 및 저장 장치(140)를 포함할 수 있다. 어도 하나의 프로세서(110), 워킹 메모리(120), 입출력 장치(130) 및 저장 장치(140)는 버스(105)를 통하여 서로 연결될 수 있다.
여기서, 컴퓨팅 시스템(100)은 본 발명의 레이아웃을 설계하기 위한 전용 장치로 제공될 수 있다. 그리고 컴퓨팅 시스템(100)은 다양한 설계 및 검증 시뮬레이션 프로그램을 구동하도록 구성될 수 있다.
프로세서(110)는 컴퓨팅 시스템(100)에서 수행될 소프트웨어(예를 들어, 응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 프로세서(110)는 워킹 메모리(120)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. 프로세서(110)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들어, 프로세서(110)는 워킹 메모리(120)에 로딩된 레이아웃 설계 툴(122)을 실행할 수 있다.
워킹 메모리(120)에는 운영 체제(OS)나 응용 프로그램들이 로딩될 수 있다. 컴퓨팅 시스템(100)의 부팅 시에 저장 장치(140)에 저장된 OS 이미지(미도시)가 부팅 시퀀스에 따라 워킹 메모리(120)로 로딩될 수 있다. 운영 체제(OS)에 의해서 컴퓨팅 시스템(100)의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(120)에 로딩될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 레이아웃 설계 툴(122)도 저장 장치(140)로부터 워킹 메모리(120)에 로딩될 수 있다.
레이아웃 설계 툴(122)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 레이아웃 설계 툴(122)은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check; DRC)를 수행할 수 있다.
워킹 메모리(120)는 SRAM (Static Random Access Memory), 또는 DRAM (Dynamic Random Access Memory)과 같은 휘발성 메모리를 포함할 수 있다. 그러나, 워킹 메모리(120)는 이에 한정되지 않으며, PRAM (Phase-change RAM), MRAM (Magnetic Random Access Memory), ReRAM (Resistance RAM), FRAM (Ferroelectric RAM), 플래시 메모리와 같은 불휘발성 메모리를 포함할 수 있다.
워킹 메모리(120)에는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction; OPC)을 수행하는 시뮬레이션 툴(124)이 더 로딩될 수 있다.
입출력 장치(130)는 키보드, 마우스, 또는 모니터와 같이 설계자로부터 정보를 제공받거나 설계자에게 정보를 제공할 수 있는 다양한 장치를 포함할 수 있다. 예를 들어, 입출력 장치(130)를 통하여 시뮬레이션 툴(124)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
저장 장치(140)는 컴퓨팅 시스템(100)의 저장 매체(Storage Medium)로서 제공된다. 저장 장치(140)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 예를 들어, 저장 장치(140)는 SSD(Solid State Drive), eMMC(embedded Multi Media Card), 또는 HDD (Hard Disk Drive) 등으로 제공될 수 있다. 저장 장치(140)는 낸드 플래시 메모리(NAND Flash memory)를 포함할 수 있다. 그러나 이에 한정되지 않으며, 저장 장치(140)는 PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 설계 및 제조 방법을 보여주는 순서도이다.
S110 단계에서, 도 1의 컴퓨팅 시스템(100)을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다. 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들어, C 언어와 같은 상위 언어가 사용될 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level; RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 장치로 합성될 수 있다. 합성된 스키매틱(schematic) 회로는 시뮬레이션 툴(124)에 의해서 검증되고, 검증 결과에 따라 조정 과정이 수반될 수 있다.
S120 단계에서, 논리적으로 완성된 반도체 집적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다. 예를 들어, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 스탠다드 셀(standard cell)들을 배치(place)하고 연결하는 라우팅(routing) 절차를 포함할 수 있다.
스탠다드 셀은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립플롭 등)의 구성을 의미할 수있다. 즉, 스탠다드 셀은 논리 소자를 구성하기 위한 복수의 트랜지스터들, 및 복수의 트랜지스터들 사이를 연결하는 배선 등을 포함할 수 있다.
본 발명의 실시 예에 따른 레이아웃 설계에 따르면, 제1 하드매크로 영역과 제2 하드매크로 영역 사이의 스탠다드 셀 영역에 헤드 셀을 배치하고, 상기 헤드 셀과 중첩하지 않도록 제1 엔딩 셀들 및 제2 엔딩 셀들을 배치하여 반도체 장치의 레이아웃 면적을 감소시킬 수 있다.
특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 도전 라인들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들어, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 도전 라인들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다.
이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다. 더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동으로 또는 수동적으로 수행될 수 있다.
라우팅 이후, 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증 동작의 예로써, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electrical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등이 있다.
S130 단계에서, 광근접 보정(Optical Proximity Correction; OPC)이 실행될 수 있다. 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현될 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정될 수 있다. 광근접 보정을 실행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미세하게 변경될 수 있다.
S140 단계에서, 광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크들(Photomasks)이 제작될 수 있다. 일반적으로 상기 포토마스크들은 유리 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다
S150 단계에서, 제작된 포토마스크들을 이용하여 반도체 장치가 제조될 수 있다. 상기 포토마스크들을 이용한 반도체 장치의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 설계 방법 및 제조 방법에서 레이아웃 설계 방법을 나타내는 순서도이다.
도 4 및 도 5는 도 3의 레이아웃 설계 방법을 설명하기 위한 도면들이다.
도 3 내지 도 5를 참조하면, 레이아웃 설계를 위해서 칩 상세 정보(Chip Specification)나 게이트-레벨 넷리스트와 같은 스키매틱 회로에 대한 검증된 정보들이 제공될 것이다.
S111 단계에서 반도체 장치(200), 즉 타겟 칩의 기하 정보나 사이즈 정보가 결정된다. 스키매틱 설계에서 결정된 다양한 기능을 제공하기 위한 칩에 형성될 다양한 표준 셀들의 수, 메모리, 코어 블록 등의 사이즈를 고려하여 칩의 크기가 결정될 것이다.
S113 단계에서, 결정된 칩(200)에 입출력 회로나 패드 등이 구성될 입출력 영역(210)이 결정될 것이다. 더불어, 입출력 영역(210)을 제외한 코어 영역에 적어도 하나의 하드매크로(또는, 하드 블록)(220, 230, 240, 250)의 위치가 결정된다. 하드매크로(220, 230, 240, 250)는 예를 들면, 아날로그 회로 블록, 에스램, CPU 등이 형성되는 영역으로 스탠다드 셀 영역과 분리되어 형성될 것이다.
S115 단계에서, 제1 하드매크로(220)와 제2 하드매크로(230) 사이의 스탠다드 셀 영역(300)에 제1 하드매크로(220)와 제2 하드매크로(230) 중 하나에 공급되는 전원 전압을 게이팅하는 헤드 셀(310), 제1 하드매크로(220)로부터 스탠다드 셀 영역(300) 내에 형성되는 셀들을 보호하는 제1 종단 셀들 및 제2 하드매크로(230)로부터 스탠다드 셀 영역(300) 내에 형성되는 셀들을 보호하는 제1 종단 셀들을 배치한다(S115). 여기서, 헤드 셀(310)은 제1 종단 셀들 및 제2 종단 셀들과 중첩되지 않도록 형성될 수 있다.
도 4를 참조하면, 타겟 칩의 사이즈가 결정되면 입출력 영역(210)과 하드매크로 영역(220, 230, 240, 250)이 할당된다. 본 명세서에서 하드매크로 영역이라는 용어는 하드매크로가 형성되는 영역으로서 하드매크로와 같은 의미를 가지는 것으로 이해될 수 있다.
예를 들면, 칩의 외부와 데이터 또는 신호를 교환하기 위한 입출력 패드들과 입출력 버퍼나 드라이버가 형성되는 입출력 영역(210)의 크기가 결정된다. 그리고 내부에는 하드매크로 영역들(220, 230, 240, 250)이 결정될 것이다. 하드매크로 영역들(220, 230, 240, 250)의 위치는 입출력 패드와의 거리, 파워 레일의 구성, 또는 다른 코어들과의 상대적 거리를 고려하여 결정될 것이다. 입출력 영역(210)과 하드매크로 영역들(220, 230, 240, 250)이 결정되면, 나머지는 스탠다드 셀 영역(255)으로 할당된다.
도 5는 스탠다드 셀 영역의 폭을 보여주는 단면도이다.
도 5를 참조하면, 스탠다드 셀 영역(255)은 3가지 속성에 따라 분류될 수 있다. 양측에 각각 하드매크로 영역들(240, 250)이 위치하는 스탠다드 셀 영역(301), 양측에 각각 하드매크로 영역들(220, 230)이 위치하는 스탠다드 셀 영역(300), 입출력 영역(210)과 하드매크로 영역(220) 사이에 위치하는 스탠다드 셀 영역(280), 그리고 입출력 영역(210) 사이에서 하드매크로와 중첩되지 않는 스탠다드 셀 영역(260)으로 구분될 수 있다.
먼저, 양측에 각각 하드매크로 영역들(242, 253)이 위치하는 스탠다드 셀 영역(300)은 폭(W1)은 단위 배치 폭(w)의 홀수배로 제공될 것이다. 이러한 셀 영역의 폭의 크기는 스탠다드 셀 영역의 폭들(W4)에도 동일하게 적용될 것이다.
입출력 영역(210)과 하드매크로 영역(220) 사이에 위치하는 스탠다드 셀 영역(280)의 폭(W2) 또한 단위 배치 폭(w)의 홀수배로 제공될 것이다. 마찬가지로 스탠다드 셀 영역의 폭(W3)도 단위 배치 폭(w)의 홀수배로 제공될 것이다.
이러한 규칙은 스탠다드 셀 영역(290)에도 동일하게 적용될 수 있다.
도 6은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부를 나타낸다.
도 6은 하드매크로들(220, 230) 사이에 위치하는 스탠다드 셀 영역(300a)을 포함하는 반도체 장치(201a)를 나타낸다.
도 6을 참조하면, 제1 하드매크로(220)와 제1 하드매크로(220)로부터 제1 방향(D1)으로 제1 거리(W1) 만큼 이격된 제2 하드매크로(230) 사이에 스탠다드 셀 영역(300a)이 정의된다.
스탠다드 셀 영역(300a)에는 제1 종단 셀들(320a), 제2 종단 셀들(330a) 및 헤드 셀(310)이 배치될 수 있다. 헤드 셀(310)은 제1 헤드매크로(220)에 공급되는 전원 전압을 게이팅할 수 있다.
제1 종단 셀들(320a)은 제1 하드매크로(220)의 제1 에지(221)로부터 제1 방향(D1)으로 제2 간격(d1)만큼 이격되어 제2 방향(D2)을 따라 제1 하드매크로(220)에 인접하여 배치될 수 있다. 헤드 셀(310)은 제1 종단 셀들(320a) 사이에 배치될 수 있다. 제1 종단 셀들(320a)은 스탠다드 셀 영역(300a) 내의 셀들을 제1 하드매크로(220)로부터 보호할 수 있다.
제2 종단 셀들(330a)은 제2 하드매크로(230)의 제1 에지(231)로부터 제1 방향(D1)으로 제3 간격(d2)만큼 이격되어 제2 방향(D2)을 따라 제2 하드매크로(230)에 인접하여 배치될 수 있다. 제2 종단 셀들(320a)은 스탠다드 셀 영역(300a) 내의 셀들을 제2 하드매크로(230)로부터 보호할 수 있다.
헤드 셀(310)이 제1 종단 셀들(320a) 일부를 대체하기 때문에, 제1 종단 셀들(320a)의 제1 수는 제2 종단 셀들(330a)의 제2 수보다 작을 수 있다. 제1 간격(d1)은 제2 간격(d2)과 실질적으로 동일하거나 다를 수 있다.
제1 하드 매크로(220)에는 제1 차단 패턴(341)이 배치될 수 있고, 제2 하드 매크로(230)에는 제3 차단 패턴(343)이 배치될 수 있고, 스탠다드 셀 영역(300b)은 제2 차단 패턴(342) 및 제4 차단 패턴(344)을 더 포함할 수 있다. 제1 차단 패턴(341)은 제1 하드매크로(220) 내에 제1 에지(221)에 인접하게 제2 방향(D2)으로 신장되도록 배치될 수 있다. 제2 차단 패턴(342)은 제1 종단 셀들(320a) 및 헤드 셀(310)을 가로질러 제2 방향(D2)으로 신장되도록 배치될 수 있다.
제3 차단 패턴(343)는 제2 하드매크로(230) 내에 제1 에지(231)에 인접하게 제2 방향(D2)으로 신장되도록 배치될 수 있다. 제4 차단 패턴(344)은 제2 종단 셀들(330a)을 가로질러 제2 방향(D2)으로 신장되도록 배치될 수 있다.
제1 내지 제4 차단 패턴들(341, 342, 343, 344)은 각각 스탠다드 셀 영역(300a)에 형성되는 다양한 셀들과 제1 하드매크로(220) 및 제2 하드매크로(230)에 형성되는 코어의 구성이 달라 제조 공정에서 발생할 수 있는 다양한 간섭을 차단하기 위하여 배치될 수 있다.
실시예에 있어서, 제1 종단 셀들(320a)은 각각 종단 캡(ending capacitor)과 더미 셀 또는 웰-타이(well-tie)로서 기능할 수 있고, 제2 종단 셀들(330a)도 각각 종단 캡과 더미 셀 또는 웰-타이로서 기능할 수 있다. 제1 종단 셀들(320a)과 제2 종단 셀들(330a)이 각각 더미 셀로서 기능하는 경우, 제1 종단 셀들(320a)과 제2 종단 셀들(330a)은 또한 웰-타이로서 더 기능할 수 있다.
도 7a는 본 발명의 실시예들에 따른 도 6의 반도체 장치를 II-II'라인을 기준으로 절단하였을 때의 단면도이다.
도 7a를 참조하면, 반도체 장치(101)는 기판(SUB), 신호 연결 층(SCL) 및 파워 메쉬 층(PML)을 포함한다. 신호 연결 층(SCL)은 제1 내지 제M신호 연결층들(SCL1~SCLM)(M은 3이상의 자연수)을 포함하고, 파워 메쉬 층(PML)은 제1 내지 제N 파워 메쉬 층들(PML1~PMLN)을 포함한다. 기판 층(SUB) 위에 제1 신호 연결 층(SCL1)이 위치한다. 제M 신호 연결층(SCLM) 위에 제1 파워 메쉬 층(PML1)이 위치한다.
제1 내지 제N 파워 메쉬 층들(PLM1~PMLN)에 포함되는 전원 전압 라인들은 제1 비아들을 통해 연결되고, 제1 내지 제N 파워 메쉬 층들(PML1~PMLN)에 포함되는 접지 전압 라인들은 제2비아들을 통해 연결될 수 있다.
제1 하드매크로(220) 및 제2 하드매크로(230)는 기판 층(SUB), 신호 연결 층(SCL) 및 파워 메쉬 층(PML)에 걸쳐 위치하며, 내부 신호 연결 구조가 미리 고정될 수 있다. 일 실시예에 있어서, 제1 하드매크로(220)가 메모리 셀인 경우, 제1 하드매크로(220)는 기판 층(SUB) 및 신호 연결 층(SCL)에 걸쳐 구현될 수 있다. 일 실시예에 있어서, 제2 하드매크로(230)가 위상 고정 루프인 경우, 제2 하드매크로(230)는 기판 층(SUB), 신호 연결층(SCL) 및 파워 메쉬 층(PML)에 걸쳐 구현될 수 있다.
헤드 셀(310)은 기판 층(SUB) 및 신호 연결 층(SCL)에 걸쳐 구현될 수 있고, 제1 파워 메쉬층(PWL1)의 전원 전압과 제1 비아(P1)를 통하여 연결되고, 제1 파워 메쉬층(PWL1)의 접지 전압과 제2 비아(P2)를 통하여 연결될 수 있다. 제2 종단 셀들(330a) 중 하나인 종단 셀(331)은 판 층(SUB) 및 신호 연결 층(SCL)에 걸쳐 구현될 수 있다.
도 7b는 본 발명의 실시예들에 따른 도 6의 반도체 장치를 III-III'라인을 기준으로 절단하였을 때의 단면도이다.
도 7b를 참조하면, 반도체 장치(203)는 기판(SUB), 기판(SUB) 내에 정의되는 액티브 영역(322), 액티브 영역(322)을 제한하는 소자 분리 영역(324), 액티브 영역(322) 내에 형성되는 제1 불순물 영역(323), 제2 불순물 영역(325), 소자 분리 영역(324) 상부에 형성되는 차단 패턴(342) 및 불순물 영역(323) 상부에 형성되는 소스/드레인 컨택(CA)을 포함할 수 있다. 제1 불순물 영역(323), 제2 불순물 영역(325)에는 전원 전압(VDD)이 연결될 수 있다. 따라서 제1 종단 셀들(320a) 및 제2 종단 셀들(330a)이 종단 캡으로서 기능하거나, 더미 셀로서 기능하거나 웰-타이로서 기능할 수 있다. 또한 제1 종단 셀들(320a) 및 제2 종단 셀들(330a)은 종단 캡, 더미 셀 및 웰-타이 중 적어도 하나 이상으로 기능할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 8은 하드매크로들(220, 230) 사이에 위치하는 스탠다드 셀 영역(300b)을 포함하는 반도체 장치(201b)를 나타낸다.
도 8을 참조하면, 제1 하드매크로(220)와 제1 하드매크로(220)로부터 제1 방향(D1)으로 제1 거리(W1) 만큼 이격된 제2 하드매크로(230) 사이에 스탠다드 셀 영역(300b)이 정의된다.
스탠다드 셀 영역(300b)에는 제1 종단 셀들(320b), 제2 종단 셀들(330b) 및 헤드 셀(310)이 배치될 수 있다. 제1 종단 셀들(320b)은 제1 하드매크로(220)로부터 제1 방향(D1)으로 제1 간격(d1)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있고, 제2 종단 셀들(330b)은 제2 하드매크로(230)로부터 제1 방향(D1)으로 제2 간격(d2)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있고, 헤드 셀(310)은 제1 종단 셀들(320b) 사이에 배치될 수 있다.
제1 하드 매크로(220)에는 제1 차단 패턴(341)이 배치될 수 있고, 제2 하드 매크로(230)에는 제3 차단 패턴(343)이 배치될 수 있고, 스탠다드 셀 영역(300b)은 제2 차단 패턴(342) 및 제4 차단 패턴(344)을 더 포함할 수 있다.
실시예에 있어서, 제2 종단 셀들(330b)은 각각 더미 셀로서 기능할 수 있다. 제1 종단 셀들(320b)은 웰-타이로서 기능하거나, 상기 웰-타이로서 기능하면서 종단 캡(end capacitor) 및 더미 셀 중 적어도 하나 이상으로 더 기능할 수 있다..
도 9는 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 9는 하드매크로들(220, 230) 사이에 위치하는 스탠다드 셀 영역(300c)을 포함하는 반도체 장치(201c)를 나타낸다.
도 9를 참조하면, 제1 하드매크로(220)와 제1 하드매크로(220)로부터 제1 방향(D1)으로 제1 거리(W1) 만큼 이격된 제2 하드매크로(230) 사이에 스탠다드 셀 영역(300c)이 정의된다.
스탠다드 셀 영역(300c)에는 제1 종단 셀들(320c), 제2 종단 셀들(330c) 및 헤드 셀(310)이 배치될 수 있다. 제1 종단 셀들(320c)은 제1 하드매크로(220)로부터 제1 방향(D1)으로 제1 간격(d1)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있고, 제2 종단 셀들(330c)은 제2 하드매크로(230)로부터 제1 방향(D1)으로 제2 간격(d2)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있고, 헤드 셀(310)은 제1 종단 셀들(320c) 사이에 배치될 수 있다.
제1 하드 매크로(220)에는 제1 차단 패턴(341)이 배치될 수 있고, 제2 하드 매크로(230)에는 제3 차단 패턴(343)이 배치될 수 있고, 스탠다드 셀 영역(300c)은 제2 차단 패턴(342) 및 제4 차단 패턴(344)을 더 포함할 수 있다.
실시예에 있어서, 제1 종단 셀들(320c)은 더미 셀로서 기능할 수 있고, 제2 종단 셀들(330c)은 각각 웰-타이로서 기능하거나, 상기 웰-타이로서 기능하면서 종단 캡(end capacitor) 및 더미 셀 중 적어도 하나 이상으로 더 기능할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 10은 하드매크로들(220, 230) 사이에 위치하는 스탠다드 셀 영역(300d)을 포함하는 반도체 장치(201d)를 나타낸다.
도 10을 참조하면, 제1 하드매크로(220)와 제2 하드매크로(230) 사이에 스탠다드 셀 영역(300d)이 정의된다. 제2 하드매크로(230)는 제1 하드매크로(220)로부터 제1 방향(D1)으로 제1 거리(W1) 만큼 이격될 수 있다.
스탠다드 셀 영역(300d)에는 제1 종단 셀들(320d), 제2 종단 셀들(330d) 및 헤드 셀(310)이 배치될 수 있다. 제1 종단 셀들(320d)은 제1 하드매크로(220)로부터 제1 방향(D1)으로 제1 간격(d1)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있고, 제2 종단 셀들(330d)은 제2 하드매크로(230)로부터 제1 방향(D1)으로 제2 간격(d2)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있고, 헤드 셀(310)은 제1 종단 셀들(320d) 사이에 배치될 수 있다.
제1 하드 매크로(220)에는 제1 차단 패턴(341)이 배치될 수 있고, 제2 하드 매크로(230)에는 제3 차단 패턴(343)이 배치될 수 있고, 스탠다드 셀 영역(300d)은 제2 차단 패턴(342) 및 제4 차단 패턴(344)을 더 포함할 수 있다.
실시예에 있어서, 제1 종단 셀들(320d)은 각각 종단 캡, 더미 셀 또는 웰-타이로서 기능할 수 있고, 제2 종단 셀들(330d)은 각각 종단 캡, 더미 셀, 또는 웰-타이로서 기능할 수 있다. 또한 제1 종단 셀들(320d) 및 제2 종단 셀들(330d)은 종단 캡, 더미 셀 및 웰-타이 중 적어도 하나 이상으로 기능할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 11은 하드매크로들(220, 230) 사이에 위치하는 스탠다드 셀 영역(300e)을 포함하는 반도체 장치(201e)를 나타낸다.
도 11을 참조하면, 제1 하드매크로(220)와 제2 하드매크로(230) 사이에 스탠다드 셀 영역(300e)이 정의된다. 제2 하드매크로(230)는 제1 하드매크로(220)로부터 제1 방향(D1)으로 제1 거리(W1) 만큼 이격될 수 있다.
스탠다드 셀 영역(300e)에는 제1 종단 셀들(320b), 제2 종단 셀들(330b) 및 헤드 셀(310)이 배치될 수 있다. 제1 종단 셀들(320b)은 제1 하드매크로(220)로부터 제1 방향(D1)으로 제1 간격(d1)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있고, 제2 종단 셀들(330b)은 제2 하드매크로(230)로부터 제1 방향(D1)으로 제2 간격(d2)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있고, 헤드 셀(310)은 제1 종단 셀들(320b) 사이에 배치될 수 있다.
도 8과는 달리, 제1 하드 매크로(220)에는 차단 패턴이 배치되지 않고, 제2 하드 매크로(230)에도 차단 패턴이 배치되지 않는다. 스탠다드 셀 영역(300e)은 제2 차단 패턴(342) 및 제4 차단 패턴(344)을 더 포함할 수 있다.
실시예에 있어서, 제1 하드 매크로(220)와 제2 하드 매크로(230) 각각에 차단 패턴이 배치되고, 스탠다드 셀 영역(300e)은 차단 패턴들을 포함하지 않을 수 있다. 따라서, 제1 에지(221) 부근에서 차단 패턴이 중복되지 않을 수 있고, 제1 에지(231) 부근에서 차단 패턴이 중복되지 않을 수 있다.
도 8에서와 같이, 제2 종단 셀들(330b)은 각각 더미 셀로서 기능할 수 있다. 제1 종단 셀들(320b)은 웰-타이로서 기능하거나, 상기 웰-타이로서 기능하면서 종단 캡(end capacitor) 및 더미 셀 중 적어도 하나 이상으로 더 기능할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 12는 하드매크로들(220, 230) 사이에 위치하는 스탠다드 셀 영역(300f)을 포함하는 반도체 장치(201f)를 나타낸다.
도 12를 참조하면, 스탠다드 셀 영역(300f)에는 제1 종단 셀들(320c),제2 종단 셀들(330c) 및 헤드 셀(310)이 배치될 수 있다. 제1 종단 셀들(320c)은 제1 하드매크로(220)로부터 제1 방향(D1)으로 제1 간격(d1)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있고, 제2 종단 셀들(330c)은 제2 하드매크로(230)로부터 제1 방향(D1)으로 제2 간격(d2)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있고, 헤드 셀(310)은 제1 종단 셀들(320c) 사이에 배치될 수 있다.
도 9와는 달리, 제1 하드 매크로(220)에는 차단 패턴이 배치되지 않고, 제2 하드 매크로(230)에도 차단 패턴이 배치되지 않는다. 스탠다드 셀 영역(300f)은 제2 차단 패턴(342) 및 제4 차단 패턴(344)을 더 포함할 수 있다.
실시예에 있어서, 제1 하드매크로(220)와 제2 하드매크로(230) 각각에 차단 패턴이 배치되고, 스탠다드 셀 영역(300f)은 차단 패턴들을 포함하지 않을 수 있다. 따라서, 제1 에지(221) 부근에서 차단 패턴이 중복되지 않을 수 있고, 제1 에지(231) 부근에서 차단 패턴이 중복되지 않을 수 있다.
도 9에서와 같이, 제1 종단 셀들(320c)은 각각 더미 셀로서 기능할 수 있고, 제2 종단 셀들(330c)은 각각 웰-타이로서 기능하거나, 상기 웰-타이로서 기능하면서 종단 캡(end capacitor) 및 더미 셀 중 적어도 하나 이상으로 더 기능할 수 있다.
도 13은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 13은 하드매크로들(220, 230) 사이에 위치하는 스탠다드 셀 영역(300g)을 포함하는 반도체 장치(201g)를 나타낸다.
도 13을 참조하면, 스탠다드 셀 영역(300g)에는 제1 종단 셀들(320g), 제2 종단 셀들(330g) 및 헤드 셀(310)이 배치될 수 있다. 제1 종단 셀들(320g)은 제1 하드매크로(220)의 제1 에지(221)에 직접 접촉하여 제2 방향(D2)을 따라 배치될 수 있고, 제2 종단 셀들(330g)은 제2 하드매크로(230)의 제1 에지(231)에 직접 접촉하여 제2 방향(D2)을 따라 배치될 수 있고, 헤드 셀(310)은 제1 종단 셀들(320g) 사이에 배치될 수 있다.
도 6에서와 같이, 제1 종단 셀들(320g)은 각각 종단 캡(ending capacitor), 더미 셀 또는 웰-타이로서 기능할 수 있고, 제2 종단 셀들(330g)도 각각 종단 캡(ending capacitor), 더미 셀 또는 웰-타이로서 기능할 수 있다. 제1 종단 셀들(320g)과 제2 종단 셀들(330g)이 더미 셀로서 기능하는 경우, 제1 종단 셀들(320g)과 제2 종단 셀들(330g)은 각각 웰-타이로서 기능할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 14는 하드매크로들(220, 230) 사이에 위치하는 스탠다드 셀 영역(300h)을 포함하는 반도체 장치(201h)를 나타낸다.
도 14를 참조하면, 스탠다드 셀 영역(300h)에는 제1 종단 셀들(320h), 제2 종단 셀들(330h) 및 헤드 셀(310)이 배치될 수 있다. 제1 종단 셀들(320h)은 제1 하드매크로(220)의 제1 에지(221)에 직접 접촉하여 제2 방향(D2)을 따라 배치될 수 있고, 제2 종단 셀들(330h)은 제2 하드매크로(230)의 제1 에지(231)에 직접 접촉하여 제2 방향(D2)을 따라 배치될 수 있고, 헤드 셀(310)은 제1 종단 셀들(320h) 사이에 배치될 수 있다.
도 8에서와 같이, 제2 종단 셀들(330h)은 각각 더미 셀로서 기능할 수 있다. 제1 종단 셀들(320h)은 웰-타이로서 기능하거나, 상기 웰-타이로서 기능하면서 종단 캡(end capacitor) 및 더미 셀 중 적어도 하나 이상으로 더 기능할 수 있다.
도 15는 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 15는 하드매크로들(220, 230) 사이에 위치하는 스탠다드 셀 영역(300i)을 포함하는 반도체 장치(201i)를 나타낸다.
도 15를 참조하면, 스탠다드 셀 영역(300i)에는 제1 종단 셀들(320i), 제2 종단 셀들(330i) 및 헤드 셀(310)이 배치될 수 있다. 제1 종단 셀들(320i)은 제1 하드매크로(220)의 제1 에지(221)에 직접 접촉하여 제2 방향(D2)을 따라 배치될 수 있고, 제2 종단 셀들(330i)은 제2 하드매크로(230)의 제1 에지(231)에 직접 접촉하여 제2 방향(D2)을 따라 배치될 수 있고, 헤드 셀(310)은 제1 종단 셀들(320i) 사이에 배치될 수 있다.
도 9에서와 같이, 제1 종단 셀들(320i)은 각각 더미 셀로서 기능할 수 있고, 제2 종단 셀들(330i)은 각각 웰-타이로서 기능하거나, 상기 웰-타이로서 기능하면서 종단 캡(end capacitor) 및 더미 셀 중 적어도 하나 이상으로 더 기능할 수 있다.
도 16은 본 발명의 실시예들에 따른 도 4의 반도체 장치의 일부의 다른 예를 나타낸다.
도 16은 하드매크로들(220, 230) 사이에 위치하는 스탠다드 셀 영역(300j)을 포함하는 반도체 장치(201j)를 나타낸다.
도 16을 참조하면, 스탠다드 셀 영역(300j)에는 제1 종단 셀들(320j), 제2 종단 셀들(330j) 및 헤드 셀(310)이 배치될 수 있다. 제1 종단 셀들(320j)은 제1 하드매크로(220)로부터 제1 방향(D1)으로 제1 간격(d1)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있고, 제2 종단 셀들(330j)은 제2 하드매크로(220)로부터 제1 방향(D1)으로 제2 간격(d2)만큼 이격되어 제2 방향(D2)을 따라 배치될 수 있다, 헤드 셀(310)은 제1 종단 셀들(320j) 과 제2 종단 셀들(330j) 사이의 중심 부분에 배치될 수 있다.
도 16의 반도체 장치(201j)에서는 제1 종단 셀들(320j)의 제1 수와 제2 종단 셀들(330j)의 제2 수는 서로 동일할 수 있다. 제1 종단 셀들(320j) 각각과 제2 종단 셀들(330j) 각각은 더미 셀로서 기능할 수 있다.
도 17은 본 발명의 실시예들에 따른 도 6의 반도체 장치에서 헤드 셀의 구성을 나타낸다.
도 17을 참조하면, 헤드 셀(310)은 제1 하드매크로(220)에 공급되는 전원 전압을 게이팅할 수 있고, 피모스 트랜지스터(311)를 포함하여 구성될 수 있다.
피모스 트랜지스터(311)는 전원 전압(VDD)에 연결되는 제1 전극, 제어 신호(SLEEPIN)를 인가받는 게이트 및 제1 하드매크로(220)에 연결되는 가상 전원 라인(VVDD)에 연결되는 제2 전극을 포함할 수 있다.
피모스 트랜지스터(311)는 제어 신호(SLEEPIN)에 응답하여 가상 전원 라인(VVDD)에 전원 전압(VDD)을 선택적으로 연결함으로써, 제1 하드매크로(220)에 전력이 선택적으로 공급되도록 할 수 있다. 따라서, 피모스 트랜지스터(311)는 전원 차단 스위치(power cut-off switch)로 불릴 수 있다. 한편, 도 17에는 전원 전압(VDD)과 가상 전원 라인(VVDD) 사이에 하나의 전원 차단 스위치(T1)가 배치된 예가 도시되어 있으나, 실시예에 따라, 전원 전압(VDD)과 가상 전원 라인(VVDD) 사이에는 복수의 전원 차단 스위치들이 배치될 수 있다.
실시예에 따라서, 피모스 트랜지스터(311)의 바디는 전원 전압(VDD)에 연결될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 19는 도 18에서 중앙처리부의 개략적인 구성을 도시한 블록도이다.
도 20은 도 18의 SoC 시스템이 패키징된 모습을 도시한 도면이다.
먼저 도 18을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(CPU, 1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 실시예에 있어서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
실시예에 있어서, 중앙처리부(1010)는, 도 19에 도시된 것과 같이, 제1 클러스터(1012)와 제2클러스터(1016)를 포함하도록 구성될 수도 있다.
제1 클러스터(1012)는 중앙처리부(1010) 내부에 배치될 수 있으며, 제1 클러스터(1012)는 n(여기서 n은 자연수)개의 제1 코어(1014)를 포함할 수 있다. 도 18에서는, 설명의 편의를 위해 제1 클러스터(1012)가 4개(즉,
n=4)의 제1 코어(1014a~d)를 포함하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
제2 클러스터(1016)도 마찬가지로 중앙처리부(1010) 내부에 배치될 수 있으며, 제2 클러스터(1016) 역시 n개의 제2 코어(1018)를 포함할 수 있다. 이러한 제2 클러스터(1016)는 도시된 것과 같이 제1 클러스터(1012)와 서로 구분되어 배치될 수 있다. 여기에서도 설명의 편의를 위해 제2 클러스터(1016)가 4개(즉, n=4)의 제2 코어(1018a~d)를 포함하는 것을 예로 들 것이나, 본 발명이 이에 제한되는 것은 아니다.
한편, 도 19에는 제1 클러스터(1012)에 포함된 제1 코어(1014)의 개수와 제2 클러스터(1016)에 포함된 제2 코어(1018)의 개수가 서로 동일한 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 실시예에 있어서, 제1 클러스터(1012)에 포함된 제1 코어(1012)의 개수와 제2 클러스터(1016)에 포함된 제2 코어(1018)의 개수는 도시된 것과 달리 서로 다를 수도 있다.
또한, 도 19에는 중앙처리부(1010) 내부에 제1 클러스터(1012)와 제2 클러스터(1016)만 배치된 것이 도시되어 있으나, 역시 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, 중앙처리부(1010) 내부에는 제1 및 제2 클러스터(1012, 1016)와 구분되며 제3 코어(미도시)를 포함하는 제3 클러스터(미도시)가 추가적으로 배치될 수도 있다.
본 실시예에서, 제1 클러스터(1012)에 포함된 제1 코어(1014)의 단위 시간당 연산량과, 제2 클러스터(1016)에 포함된 제2 코어(1018)의 단위 시간당 연산량은 서로 다를 수 있다.
실시예에 있어서, 제1 클러스터(1012)는 예를 들어, 리틀 클러스터(little cluster)이고, 제2 클러스터(1016)는 빅 클러스터(big cluster)일 수 있다. 이 경우, 제1 클러스터(1012)에 포함된 제1 코어(1014)의 단위 시간당 연산량은, 제2 클러스터(1016)에 포함된 제2 코어(1018)의 단위 시간당 연산량 보다 작을 수 있다.
따라서, 제1 클러스터(1012)에 포함된 모든 제1 코어(1014)가 인에이블되어 연산을 수행하는 경우의 단위 시간당 연산량은, 제2 클러스터(1016)에 포함된 모든 제2 코어(1018)가 인에이블되어 연산을 수행하는 경우의 단위 시간당 연상량에 비해 작을 수 있다.
한편, 본 실시예에서, 제1 클러스터(1012)에 포함된 제1-1 내지 제1-4 코어(1014a~d) 간의 단위 시간당 연산량은 서로 동일할 수 있으며, 제2 클러스터(1016)에 포함된 제2-1 내지 제2-4 코어(1018a~d) 간의 단위 시간당 연산량도 서로 동일할 수 있다. 즉, 예를 들어, 제1-1 내지 제1-4 코어(1014a~d) 각각의 단위 시간당 연산량이 10이라고 가정하면, 제2-1 내지 제2-4 코어(1018a~d) 각각의 단위 시간당 연산량은 40일 수 있다.
파워 관리부(1019)는 제1 클러스터(1012)와 제2 클러스터(1016)를 필요에 따라 인에이블(enable)시키거나 디스에이블(disable)시킬 수 있다. 구체적으로, 파워 관리부(1019)는, 제1 클러스터(1012)에 의해 연산이 필요한 경우 제1 클러스터(1012)를 인에이블시키고, 제2 클러스터(1016)를 디스에이블시킬 수 있다. 그리고, 파워 관리부(1019)는 반대로, 제2 클러스터(1016)에 의해 연산이 필요한 경우 제2 클러스터(1016)를 인에이블시키고, 제1클러스터(1012)를 디스에이블시킬 수 있다.
또한, 파워 관리부(1019)는, 수행해야될 연산량이 제1 클러스터(1012)에 포함된 제1-1 코어(1014a)를 통해 충분히 처리 가능한 경우, 제1 클러스터(1014a)는 인에이블시키고, 제2 클러스터(1016)는 디스에이블시키되, 제1 클러스터(1012) 내에서도, 제1-1 코어(1014a)는 인에이블시키고, 제1-2 내지 제1-4 코어(1014b~d)는 디스에이블시킬 수 있다. 다시 말해, 본 실시예에 따른 파워 관리부(1019)는 제1 및 제2 클러스터(1012, 1016) 전체에 대한 인에이블 여부를 결정할 수도 있고, 제1 클러스터(1012)에 포함된 제1-1 내지 제1-4 코어(1014a~d) 각각과, 제2 클러스터(1016)에 포함된 제2-1 내지 제2-4 코어(1018a~d) 각각에 대한 인에이블 여부를 결정할 수도 있다.
실시예에 있어서, 이러한 파워 관리부(1019)가 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)을 인에이블시키는 것은, 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)에 전원을 공급하여 이들을 동작시키는 것일 수 있다. 그리고, 파워 관리부(1019)가 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)을 디스에이블시키는 것은, 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)에 공급되는 전원을 차단하여 이들의 동작을 중단시키는 것일 수 있다.
이러한 파워 관리부(1019)는 SoC 시스템(1000)의 동작 환경에 따라, 특정 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)만을 인에이블시킴으로써, SoC시스템(1000) 전체의 파워 소모를 관리할 수 있다.
도 18을 참조하면, 멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다. 버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 실시예에 있어서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 실시예에 있어서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 도 20에 도시된 것과 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
도 20을 참조하면, 이러한 반도체 패키지는, 패키지 기판(PS), DRAM(1060), 어플리케이션 프로세서(1001)를 포함할 수 있다.
패키지 기판(PS)은 복수의 패키지 볼(PB)을 포함할 수 있다. 복수의 패키지 볼(PB)은 패키지 기판(PS) 내부의 신호 라인을 통해 어플리케이션 프로세서(1001)의 칩 볼(CB) 들과 전기적으로 접속될 수 있으며, 또한, 패키지 기판(PS) 내부의 신호 라인을 통해 조인트 볼(JB)과 전기적으로 접속될 수 있다.
한편, DRAM(1060)은 도시된 것과 같이 와이어 본딩을 통해 조인트 볼(JB)과 전기적으로 접속될 수 있다.
어플리케이션 프로세서(1001)는 DRAM(1060)하부에 배치될 수 있다. 어플리케이션 프로세서(1001)의 칩 볼(CB)들은 조인트 볼(JB)을 통해 DRAM(1060)과 전기적으로 연결될 수 있다.
한편, 도 20에는 DRAM(1060)이 어플리케이션 프로세서(1001)의 외부에 배치된 것만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, DRAM(1060)은 어플리케이션 프로세서(1001)의 내부에도 배치될 수 있다.
전술한 본 발명의 실시예들에 따른 반도체 장치(200)는 이러한 SoC 시스템(1000)의 구성 요소 중 어느 하나로 제공될 수 있다.
본 발명은 반도체 장치 및 상기 반도체 장치를 포함하는 다양한 장치 및 시스템들에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 제1 하드매크로;
    상기 제1 하드매크로와 제1 방향으로 제1 거리만큼 이격되는 제2 하드매크로;
    상기 제1 하드매크로와 상기 제2 하드매크로 사이의 스탠다드 셀 영역에 배치되며 상기 제1 하드매크로 및 상기 제2 하드 매크로 중 적어도 하나에 공급되는 전원 전압을 게이팅하는 헤드 셀;
    상기 스탠다드 셀 영역에서 상기 제1 하드매크로에 인접하게 배치되며, 상기 스탠다드 셀 영역 내의 셀들을 보호하는 복수의 제1 종단(ending) 셀들;
    상기 스탠다드 셀 영역에서 상기 제2 하드매크로에 인접하게 배치되며 상기 스탠다드 셀 영역 내의 셀들을 보호하는 복수의 제2 종단(ending) 셀들;
    상기 제1 종단 셀들에 인접하는 상기 제1 하드매크로의 제1 에지에 인접하고 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 제1 차단 패턴; 및
    상기 제2 종단 셀들에 인접하는 상기 제2 하드매크로의 제2 에지에 인접하고 상기 제2 방향을 따라 배치되는 제2 차단 패턴을 포함하고,
    상기 헤드 셀은 상기 제1 종단 셀들 및 상기 제2 종단 셀들과 중첩하지 않는 반도체 장치.
  2. 제1항에 있어서,
    상기 헤드 셀은 상기 제1 종단 셀들 사이에 배치되고, 상기 제1 하드매크로에 인접하게 배치되고,
    상기 제1 종단 셀들의 제1 수는 상기 제2 종단 셀들의 제2 수보다 작은 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 종단 셀들과 상기 제2 종단 셀들은 종단 캡(end capacitor), 더미 셀 및 웰-타이(well-tie) 중 적어도 하나 이상으로 기능하는 반도체 장치.
  4. 제2항에 있어서,
    상기 제2 종단 셀들은 각각 더미 셀(dummy cell)로서 기능하고, 상기 제1 종단 셀들은 각각 웰-타이로서 기능하거나, 상기 웰-타이로서 기능하면서 종단 캡(end capacitor) 및 더미 셀 중 적어도 하나 이상으로 더 기능하는 반도체 장치.
  5. 제2항에 있어서,
    상기 제1 종단 셀들은 각각 더미 셀(dummy cell)로서 기능하고, 상기 제2 종단 셀들은 각각 웰-타이로서 기능하거나, 상기 웰-타이로서 기능하면서 종단 캡(end capacitor) 및 더미 셀 중 적어도 하나 이상으로 더 기능하는 기능하는 반도체 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 차단 패턴은 상기 제1 하드매크로 내에 배치되거나, 상기 제1 종단 셀들 및 상기 헤드 셀을 가로질러 배치되는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 차단 패턴은 상기 제2 하드매크로 내에 배치되거나, 상기 제2 종단 셀들을 가로질러 배치되는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 차단 패턴은 상기 제1 하드매크로 내에 배치되고,
    상기 제2 차단 패턴은 상기 제2 하드매크로 내에 배치되는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 종단 셀들 및 상기 헤드 셀을 가로질러 배치되며 상기 제2 방향으로 신장되는 제3 차단 패턴; 및
    상기 제2 종단 셀들을 가로질러 배치되며 상기 제2 방향으로 신장되는 제4 차단 패턴을 더 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 종단 셀들 및 상기 헤드 셀은 상기 제1 하드매크로로부터 상기 제1 방향으로 제2 거리만큼 이격되고,
    상기 제2 종단 셀들은 상기 제2 하드매크로로부터 상기 제1 방향으로 제3 거리만큼 이격되는 반도체 장치.
  12. 제1항에 있어서,
    상기 제1 종단 셀들 및 상기 헤드 셀은 상기 제1 하드매크로와 상기 제1 방향으로 직접적으로 접촉하고,
    상기 제2 종단 셀들은 상기 제2 하드매크로와 상기 제1 방향으로 직접적으로 접촉하는 반도체 장치.
  13. 제1항에 있어서,
    상기 제1 종단 셀들은 상기 제1 하드매크로로부터 상기 제1 방향으로 제1 간격만큼 이격되어 상기 제1 방향과 교차하는 제2 방향을 따라 배치되고,
    상기 제2 종단 셀들은 상기 제2 하드매크로로부터 상기 제1 방향으로 제2 간격만틈 이격되어 상기 제2 방향을 따라 배치되고,
    상기 헤드 셀은 상기 제1 종단 셀들과 상기 제2 종단 셀들 사이에 배치되고,
    상기 제1 종단 셀들의 제1 수는 상기 제2 종단 셀들의 제2 수와 같은 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 종단 셀들과 상기 제2 종단 셀들은 각각 더미 셀(dummy cell)인 반도체 장치.
  15. 제1항에 있어서, 상기 헤드 셀은
    상기 전원 전압에 연결되는 제1 전극, 제어 신호를 인가받는 게이트 및 상기 제1 하드매크로에 연결되는 가상 전원 라인에 연결되는 제2 전극을 구비하는 트랜지스터를 포함하는 반도체 장치.
  16. 반도체 장치의 레이아웃 설계 방법에 있어서,
    타겟 칩의 사이즈 정보를 레이아웃 설계 시스템이 제공받는 단계;
    상기 타겟 칩에 적어도 제1 하드매크로 영역, 제2 하드매크로 영역 및 입출력 영역을 할당하는 단계;
    상기 제1 하드매크로 영역과 상기 제2 하드매크로 영역 사이의 스탠다드 셀 영역에 헤드 셀과 제1 종단 셀들 및 제2 종단 셀들이 중첩되지 않도록 제1 방향을 따라 상기 헤드 셀, 상기 제1 종단 셀들 및 상기 제2 종단 셀들을 배치하는 단계;
    상기 제1 종단 셀들에 인접하는 상기 제1 하드매크로의 제1 에지에 인접하도록 상기 제1 방향과 교차하는 제2 방향을 따라 제1 차단 패턴을 배치하는 단계; 및
    상기 제2 종단 셀들에 인접하는 상기 제2 하드매크로의 제2 에지에 인접하도록 상기 제2 방향을 따라 제2 차단 패턴을 배치하는 단계를 포함하고,
    상기 헤드 셀은 상기 제1 하드매크로 및 상기 제2 하드매크로 중 적어도 하나에 공급되는 전원 전압을 게이팅하고,
    상기 제2 하드매크로 영역은 상기 제1 하드매크로 영역으로부터 제1 방향으로 제1 거리만큼 이격하여 배치되는 반도체 장치의 레이아웃 설계 방법.
  17. 제16항에 있어서,
    상기 헤드 셀, 상기 제1 종단 셀들 및 상기 제2 종단 셀들을 배치하는 단계는,
    상기 제1 하드매크로에 인접하게 상기 제1 종단 셀들을 배치하는 단계;
    상기 제2 하드매크로에 인접하게 상기 제2 종단 셀들을 배치하는 단계;
    상기 제1 종단 셀들 사이에 상기 제1 하드매크로에 인접하게 상기 헤드 셀을 배치하는 단계를 포함하는 반도체 장치의 레이아웃 설계 방법.
  18. 제16항에 있어서,
    상기 헤드 셀, 상기 제1 종단 셀들 및 상기 제2 종단 셀들을 배치하는 단계는,
    상기 제1 종단 셀들을 상기 제1 하드매크로로부터 상기 제1 방향으로 제1 간격만큼 이격하여 상기 제2 방향을 따라 배치하는 단계;
    상기 제2 종단 셀들을 상기 제2 하드매크로로부터 상기 제1 방향으로 제2 간격만큼 이격하여 상기 제2 방향을 따라 배치하는 단계; 및
    상기 헤드 셀을 상기 제1 종단 셀들과 상기 제2 종단 셀들 사이에 배치하는 단계를 포함하는 반도체 장치의 레이아웃 설계 방법.
  19. 제16항에 있어서,
    상기 제2 종단 셀들은 각각 더미 셀(dummy cell)로서 기능하고, 상기 제1 종단 셀들은 각각 웰-타이로서 기능하거나, 상기 웰-타이로서 기능하면서 종단 캡(end capacitor) 및 더미 셀 중 적어도 하나 이상으로 더 기능하는 기능하는 반도체 장치의 레이아웃 설계 방법.
  20. 반도체 장치의 제조 방법으로서,
    레이아웃 설계 시스템에서 타겟 칩의 레이아웃을 설계하는 단계;
    상기 레이아웃 설계 시스템의 시뮬레이션 툴에서 상기 설계된 레이아웃 데이터에 대하여 보정을 수행하는 단계;
    상기 보정에 따라 변경된 레이아웃에 기초하여 포토마스크들을 생성하는 단계; 및
    상기 생성된 포토마스크들을 이용하여 반도체 장치를 생산하는 단계를 포함하고,
    상기 타겟 칩의 레이아웃을 설계하는 단계는,
    상기 타겟 칩의 사이즈 정보를 상기 레이아웃 설계 시스템이 제공받는 단계;
    상기 타겟 칩에 적어도 제1 하드매크로 영역, 제2 하드매크로 영역 및 입출력 영역을 할당하는 단계; 및
    상기 제1 하드매크로 영역과 상기 제2 하드매크로 영역 사이의 스탠다드 셀 영역에 헤드 셀과 제1 종단 셀들 및 제2 종단 셀들이 중첩되지 않도록 제1 방향을 따라 상기 헤드 셀, 상기 제1 종단 셀들 및 상기 제2 종단 셀들을 배치하는 단계;
    상기 제1 종단 셀들에 인접하는 상기 제1 하드매크로의 제1 에지에 인접하도록 상기 제1 방향과 교차하는 제2 방향을 따라 제1 차단 패턴을 배치하는 단계; 및
    상기 제2 종단 셀들에 인접하는 상기 제2 하드매크로의 제2 에지에 인접하도록 상기 제2 방향을 따라 제2 차단 패턴을 배치하는 단계를 포함하고,
    상기 헤드 셀은 상기 제1 하드매크로 및 상기 제2 하드 매크로 중 적어도 하나에 공급되는 전원 전압을 게이팅하고,
    상기 제2 하드매크로 영역은 상기 제1 하드매크로 영역으로부터 제1 방향으로 제1 거리만큼 이격하여 배치되는 반도체 장치의 제조 방법.
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