CN110034107B - 半导体装置、设计其版图的方法以及其制造方法 - Google Patents

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Abstract

提供了一种半导体装置、设计其版图的方法以及其制造方法。半导体装置包括：第一硬宏；第二硬宏，在第一方向上与所述第一硬宏间隔第一距离；头单元，设置在所述第一硬宏和所述第二硬宏之间的标准单元区域中，所述头单元被配置为对提供给所述第一硬宏和所述第二硬宏中的一个的电源电压执行电源门控；多个第一末端单元，设置在所述标准单元区域中并与所述第一硬宏相邻；以及多个第二末端单元，设置在所述标准单元区域中并与所述第二硬宏相邻，所述头单元不与所述多个第一末端单元和所述多个第二末端单元交叠。

Description

半导体装置、设计其版图的方法以及其制造方法
相关申请的交叉引用
本申请要求于2018年1月11日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2018-0003631的优先权，其全部内容通过引用并入本文。
技术领域
与示例实施例一致的方法和装置涉及半导体。更具体地，示例实施例可以涉及半导体装置、设计半导体装置的版图的方法和制造半导体装置的方法。
背景技术
半导体装置已经变得高度集成，并且半导体装置的电路已经变得很复杂了。因此，手动设计半导体装置的版图已经越来越困难了。因此，可以使用利用计算机设计半导体装置的版图的半定制方法。在半定制方法中，可以预先将用于执行逻辑功能的标准单元提供给设计工具的单元库，并且可以使用该标准单元来设计版图。例如，标准单元可以是矩形。
随着芯片的复杂度变得更高，已经需要相对大尺寸的标准单元。
发明内容
根据示例实施例的一方面，提供了一种半导体装置，包括：第一硬宏；第二硬宏，在第一方向上与所述第一硬宏间隔第一距离；头单元，设置在所述第一硬宏和所述第二硬宏之间的标准单元区域中，所述头单元被配置为对提供给所述第一硬宏和所述第二硬宏中的一个的电源电压执行电源门控；多个第一末端单元，设置在所述标准单元区域中并与所述第一硬宏相邻；以及多个第二末端单元，设置在所述标准单元区域中并与所述第二硬宏相邻，所述头单元不与所述多个第一末端单元和所述多个第二末端单元交叠。
根据另一示例实施例的一方面，提供了一种设计半导体装置的版图的方法，包括：接收指示半导体装置的尺寸的信息；分配第一硬宏区域、第二硬宏区域和输入/输出区域；以及在所述第一硬宏区域和所述第二硬宏区域之间的标准单元区域中布置头单元、多个第一末端单元和多个第二末端单元，使得所述头单元不与所述多个第一末端单元和所述多个第二末端单元交叠，所述头单元被配置为对提供给所述第一硬宏区域和所述第二硬宏区域中的至少一个的电源电压执行电源门控，并且所述第二硬宏区域在第一方向上与所述第一硬宏区域间隔第一距离。
根据又一示例实施例的一方面，提供了一种制造半导体装置的方法，所述制造方法包括：在版图设计系统中设计半导体装置的版图；在所述版图设计系统中的模拟工具中对所述版图执行光学邻近校正(OPC)以确定版图变化；基于所述版图变化制造光掩模；以及使用所述光掩模制造所述半导体装置。设计所述半导体装置的所述版图包括：通过所述版图设计系统接收指示所述半导体装置的尺寸的信息；分配第一硬宏区域、第二硬宏区域和输入/输出区域；以及在所述第一硬宏区域和所述第二硬宏区域之间的标准单元区域中布置头单元、多个第一末端单元和多个第二末端单元，使得所述头单元不与所述多个第一末端单元和所述多个第二末端单元交叠，所述头单元被配置为对提供给所述第一硬宏区域和所述第二硬宏区域中的至少一个的电源电压执行电源门控，并且所述第二硬宏区域在第一方向上与所述第一硬宏区域间隔第一距离。
附图说明
通过以下结合附图的详细描述，将更清楚地理解以上和其他的方面、特征和优点，其中：
图1是示出了根据示例实施例的用于设计半导体装置的计算系统的框图。
图2是示出了根据示例实施例的用于设计和制造半导体装置的方法的流程图。
图3是示出了根据示例实施例的图2中的版图设计方法的流程图。
图4和图5是示出了图3中描述的操作的芯片俯视图。
图6示出了根据示例实施例的图4的半导体装置的一部分的示例。
图7A是沿着图6中的线II-II'截取的半导体装置的示例的截面图。
图7B是沿着图6中的线III-III'截取的半导体装置的示例的截面图。
图8示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图9示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图10示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图11示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图12示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图13示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图14示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图15示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图16示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图17示出了根据示例实施例的图6的半导体装置中的头单元的示例。
图18是示出了根据示例实施例的包括半导体装置的系统级芯片(SoC)系统的框图。
图19是图18中的中央处理单元(CPU)的框图。
图20示出了封装后的图18的SoC。
具体实施方式
以下将参照附图更全面地描述各种示例实施例。
图1是示出了根据示例实施例的用于设计半导体装置的计算系统的框图。
参照图1，计算系统100(即，版图设计系统)可包括至少一个处理器110、工作存储器120、输入/输出(I/O)设备130和存储设备140。至少一个处理器110、工作存储器120、I/O设备130和存储设备140可以通过总线105彼此连接。
这里，计算系统100可以被设置为根据示例实施例的用于设计版图的专用设备。此外，计算系统100可以被配置为驱动各种设计和验证模拟程序。
处理器110可以执行要在计算系统100中执行的软件(例如，应用程序、操作系统(OS)、设备驱动程序等)。处理器110可以执行加载在工作存储器120中的OS。处理器110可以基于操作系统执行要驱动的各种应用程序。例如，处理器110可以执行加载在工作存储器120中的版图设计工具122。
可以在工作存储器120中加载OS或应用程序。当启动计算系统100时，可以基于启动顺序将OS映像加载到工作存储器120上。OS可以支持计算系统100的整体输入/输出操作。同样地，由用户选择以提供基本服务的应用程序可以加载到工作存储器120中。此外，还可以将根据示例实施例的用于版图设计的版图设计工具122从存储设备140加载到工作存储器120。
版图设计工具122可以包括用于改变与由设计规则定义的形式和位置不同的特定版图图案的形式和位置的偏置功能。此外，版图设计工具122可以在改变的偏置数据条件中执行设计规则检查(DRC)。
工作存储器120可以包括诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器。然而，工作存储器120可以包括但不限于诸如相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、电阻随机存取存储器(ReRAM)、铁电随机存取存储器(FRAM)和闪存的非易失性存储器。
还可以在工作存储器120中加载用于执行关于设计的版图数据的光学邻近校正(OPC)的模拟工具124。
I/O设备130可以包括能够从设计者接收信息或向设计者提供信息的各种设备和接口，诸如键盘、鼠标和监视器，以及用于连接各种设备的各种接口。例如，可以通过I/O设备130显示模拟工具124的处理过程和处理结果等。
存储设备140可以是计算系统100的存储介质。存储设备140可以存储应用程序、OS映像和各种数据。例如，存储设备140可以是固态硬盘(SSD)、嵌入式多媒体卡(eMMC)或硬盘驱动器(HDD)。存储设备140可以包括NAND闪存。可选地，存储设备140可以包括但不限于诸如PRAM、MRAM、ReRAM以及FRAM或NOR闪存的非易失性存储器。
图2是示出了根据示例实施例的用于设计和制造半导体装置的方法的流程图。
在操作S110中，可以使用图1中所示的计算系统100来执行关于半导体集成电路的高层设计。高层设计可以包括用硬件描述语言(HDL)的高层语言描述作为设计目标的集成电路。例如，可以使用诸如C语言的高层语言。使用高层设计进行设计的电路可以使用寄存器传输级(RTL)编码来具体表达，并且可以使用RTL模拟来验证。此外，可以将由RTL编码生成的代码改变为网表，并且可以将网表合成为最高层的半导体装置。可以由模拟工具124验证合成的示意电路，并且可以基于验证结果执行调整过程。
在操作S120中，可以执行用于在硅基板上实现逻辑上完整的半导体集成电路的版图设计。例如，可以基于以高层设计合成的示意性电路或与其对应的网表来执行版图设计。版图设计可以包括用于基于规定的设计规则放置和连接从单元库提供的各种标准单元的布线(routing)过程。
标准单元可以指用于执行特定功能的逻辑元件(例如，反相器或触发器)。换句话说，标准单元可以包括用于构成逻辑元件的多个晶体管和至少一条将晶体管彼此连接的互连线。
根据示例实施例中的用于设计版图的方法，头单元(HC)被布置在第一硬宏(HM)区域和第二硬宏区域之间的标准单元区域中，并且第一末端单元和第二末端单元被布置为使得头单元不与第一末端单元和第二末端单元交叠。因此，可以减小半导体装置的版图面积。
可以在版图设计工具中定义用于将特定门级电路表达为版图的单元库。该版图可以准备用来限定或描述构成晶体管和导线的图案的形状和尺寸，这些图案将实际形成在硅基板上。例如，为了在硅基板上实际形成反相器电路，需要适当地放置版图图案(例如，PMOS、NMOS、N-WELL、栅电极和导电线)。
为此，可以搜索和选择先前在单元库中定义的合适的反相器。另外，可以在已经选择和放置的标准单元上执行布线过程。这些过程可以由版图设计工具自动或手动执行。
在布线之后，可以验证版图以确定是否存在违反设计规则的版图的一部分。作为验证操作的示例，设计规则检查(DRC)可以验证版图是否被正确地设置以适合设计规则，并且电气规则检查(ERC)可以验证在没有断电的情况下版图是否彼此正确地连接，以及版图和原理图对照检查(LVS)可以识别版图是否与门级网表相对应。
在操作S130中，可以执行光学邻近校正(OPC)。可以使用光刻工艺在硅基板上实现通过版图设计获得的版图图案。这里，OPC可以是用于校正版图以避免在光刻工艺中产生的畸变现象的技术。例如，畸变现象可能是由于曝光期间或工艺作用期间光的特性产生的折射引起的。为了避免这些畸变，可以通过OPC校正该版图。当执行OPC时，可以精细调整设计的版图图案的形式和位置。
在操作S140中，可以基于由OPC改变的版图来制造光掩模。通常，可以利用描绘层图案的方法使用涂覆在玻璃基板上的铬薄膜来制造光掩模。
在操作S150中，可以使用制造的光掩模来制造半导体装置。在使用光掩模的半导体装置的制造工艺中，可以执行各种曝光和蚀刻工艺。通过这样的工艺，可以在硅基板上顺序地形成在版图设计中形成的图案。
图3是示出了根据示例实施例的图2中的版图设计方法的流程图，图4和图5是示出了图3中描述的操作的芯片俯视图。
参照图3、图4和图5，可以提供关于诸如门级网表的示意性电路的芯片规格信息或验证信息。
在操作S111中，可以确定目标芯片(即，半导体装置200)的几何信息或尺寸信息。可以基于在示意性设计层次确定的要在芯片中形成的用于提供各种功能的各种标准单元的数量、存储器尺寸和内核块尺寸，来确定芯片尺寸。
在操作S113中，可以确定将在其中形成芯片200的I/O电路和焊盘的I/O区域210。此外，在除了I/O区域210之外的内核区域中确定一个或更多个硬宏(或硬块)220、230、240和250的位置。例如，在其中形成模拟电路块、静态随机存取存储器(SRAM)和CPU的硬宏220、硬宏230、硬宏240和硬宏250可以形成为独立于标准单元区域255。
在操作S115中，头单元、第一末端单元和第二末端单元布置在第一硬宏220和第二硬宏230之间的标准单元区域300中。头单元可以对提供给第一硬宏220和第二硬宏230中的至少一个的电源电压执行电源门控，第一末端单元可以保护形成在标准单元区域300中的第一单元不受第一硬宏220的影响，并且第二末端单元可以保护形成在标准单元区域300中的第二单元不受第二硬宏230的影响。头单元可以被布置成使得头单元不与第一末端单元或第二末端单元交叠。
参照图4，当确定了目标芯片的尺寸时，可以分配I/O区域210和硬宏区域220、硬宏区域230、硬宏区域240和硬宏区域250。在整个说明书中，硬宏区域是指形成硬宏的区域，并且应当理解，硬宏区域具有与硬宏相同的含义。
例如，可以确定I/O区域210的尺寸以分配I/O区域210以及硬宏区域220、硬宏区域230、硬宏区域240和硬宏区域250，在I/O区域210中，可以形成用于与芯片外部、I/O缓冲器和驱动器交换数据或信号的I/O焊盘。此外，可以确定芯片200中的硬宏区域220、硬宏区域230、硬宏区域240和硬宏区域250。可以基于I/O焊盘与硬宏区域220、硬宏区域230、硬宏区域240和硬宏区域250中的每个之间的距离、电源轨的配置或者其他内核与硬宏区域220、硬宏区域230、硬宏区域240和硬宏区域250中的每个之间的相对距离，来确定硬宏区域220、硬宏区域230、硬宏区域240和硬宏区域250的位置。当确定了I/O区域210和硬宏区域220、硬宏区域230、硬宏区域240和硬宏区域250时，剩余部分可以分配给标准单元区域255。
图5是示出了标准单元区域的宽度的俯视图。
参照图5，可以基于三个属性对标准单元区域255进行分类。标准单元区域可以归类为硬宏区域240和硬宏区域250位于其两侧的标准单元区域301、位于I/O区域210和硬宏区域220之间的标准单元区域280，以及不与I/O区域210中的硬宏交叠的标准单元区域290。
标准单元区域300(其中硬宏区域220和硬宏区域230位于其两侧)的宽度W1可以对应于单位放置宽度w的奇数倍。标准单元区域301的宽度W4也可以设置为单位放置宽度w的奇数倍。
位于I/O区域210和硬宏区域220之间的标准单元区域280的宽度W2也可以设置为单位放置宽度w的奇数倍。同样地，标准单元区域的宽度W3也可以设置为单位放置宽度w的奇数倍。
该规则可以类似地应用于标准单元区域290。标准单元区域290的宽度W0可以设置为单位放置宽度w的奇数倍。
图6示出了根据示例实施例的图4的半导体装置的一部分的示例。
图6示出了包括设置在硬宏220和硬宏230之间的标准单元区域300a的半导体装置201a。
参照图6，标准单元区域300a被限定在第一硬宏220和第二硬宏230之间，并且第二硬宏230在第一方向D1上与第一硬宏220间隔第一距离W1。
多个第一末端单元320a、多个第二末端单元330a和头单元310布置在标准单元区域300a中。头单元310可以对提供给第一硬宏220的电源电压执行电源门控。
第一末端单元320a可以在第一方向D1上与第一硬宏220的第一边缘221间隔第一间隙d1，可以沿第二方向D2布置并且可以与第一硬宏220相邻。头单元310可以设置在第一末端单元320a之间。第一末端单元320a可以保护标准单元区域300a中的第一单元免受第一硬宏220的影响。
第二末端单元330a可以在第一方向D1上与第二硬宏230的第二边缘231间隔第二间隙d2，可以沿着第二方向D2布置并且可以与第二硬宏230相邻。第二末端单元330a可以保护标准单元区域300a中的第二单元免受第二硬宏230的影响。
因为头单元310替换了第一末端单元320a的一部分，所以第一末端单元320a的第一数量可以小于第二末端单元330a的第二数量。
第一屏蔽图案341可以设置在第一硬宏220中，第三屏蔽图案343可以设置在第二硬宏230中。标准单元区域300a还可以包括第二屏蔽图案342和第四屏蔽图案344。第一屏蔽图案341可以设置在第一硬宏220中，以在第二方向D2上延伸并与第一边缘221相邻。第二屏蔽图案342可以设置为在第二方向D2上延伸并且与第一末端单元320a和头单元310交叉。
第三屏蔽图案343可以设置在第二硬宏230中，以在第二方向D2上延伸并与第二边缘231相邻。第四屏蔽图案344可以设置为在第二方向D2上延伸并且与第二末端单元330a交叉。
因为在标准单元区域300a中形成的各种单元以及在第一硬宏220和第二硬宏230中形成的内核具有不同的配置，第一至第四屏蔽图案341、342、343和344可以被设置为阻挡在制造工艺中产生的各种干扰。
在示例实施例中，每个第一末端单元320a可以用作末端电容器(EC)、虚设(dummy)单元和阱-结(well-tie)中的一个，并且每个第二末端单元330a可以用作末端电容器、虚设单元和阱-结中的一个。当每个第一末端单元320a和每个第二末端单元330a用作虚设单元时，每个第一末端单元320a和每个第二末端单元330a还可以用作阱-结。
图7A是沿着图6中的线II-II'截取的半导体装置的示例的截面图。
参照图7A，半导体装置202可以包括基板层SUB、信号连接层SCL和电源网格层PWL。信号连接层SCL可以包括第一至第M信号连接层SCL1～SCLM，其中M是自然数，并且电源网格层PML可以包括第一至第N电源网格层PWL1～PWLN。第一信号连接层SCL1可以位于基板SUB上。第一电源网格层PWL1可以位于第M信号连接层SCLM上。
包括在第一至第N电源网格层PWL1～PWLN中的电源电压线可以通过第一通路(via)彼此连接，并且包括在第一至第N电源网格层PWL1～PWLN中的地电压线可以通过第二通路相互连接。
第一硬宏220和第二硬宏230可以包括在基板层SUB、信号连接层SCL和电源网格层PWL中，并且可以具有预定的内部信号连接结构。在第一硬宏220是存储器单元的示例实施例中，第一硬宏220包括在基板层SUB和信号连接层SCL中。在第二硬宏230是锁相环路的示例实施例中，第二硬宏230包括在基板层SUB、信号连接层SCL和电源网格层PWL中。
头单元310可以包括在基板层SUB和信号连接层SCL中，并且可以通过第一通路P1连接到第一电源网格层PWL1中的电源电压，并且可以通过第二通路P2连接到第一电源网格层PWL1中的地电压。第二末端单元330a中的一个末端单元331可以包括在基板层SUB和信号连接层SCL中。
图7B是沿着图6中的线III-III'截取的半导体装置的示例的截面图。
参照图7B，半导体装置203可以包括基板(层)SUB、限定在基板SUB中的有源区322、用于限制有源区322的器件隔离区324、形成在有源区322中的第一杂质区323和第二杂质区325、形成在器件隔离区324上的屏蔽图案342和形成在第一杂质区323上的源极/漏极接触CA。电源电压VDD可以连接到第一杂质区323和第二杂质区325。因此，每个第一末端单元320a和每个第二末端单元330a可以用作末端电容器、虚设单元和阱-结中的一个。另外，每个第一末端单元320a和每个第二末端单元330a可以用作末端电容器、虚设单元和阱-结中的一个或更多个。
图8示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图8示出了包括设置在硬宏220和硬宏230之间的标准单元区域300b半导体装置201b。
参照图8，标准单元区域300b被限定在第一硬宏220和第二硬宏230之间，并且第二硬宏230在第一方向D1上与第一硬宏220间隔第一距离W1。
多个第一末端单元320b、多个第二末端单元330b和头单元310布置在标准单元区域300b中。第一末端单元320b可以在第一方向D1上与第一硬宏220间隔第一间隙d1，并且可以沿第二方向D2布置。第二末端单元330b可以在第一方向D1上与第二硬宏230间隔第二间隙d2，并且可以沿第二方向D2布置。头单元310可以设置在第一末端单元320b之间。
第一屏蔽图案341可以设置在第一硬宏220中，第三屏蔽图案343可以设置在第二硬宏230中，并且标准单元区域300b可以还包括第二屏蔽图案342和第四屏蔽图案344。
在示例实施例中，每个第二末端单元330b可以用作虚设单元，并且每个第一末端单元320b可以用作阱-结，或者用作阱-结以及末端电容器和虚设单元中的一个或更多个。
图9示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图9示出了包括设置在硬宏220和硬宏230之间的标准单元区域300c的半导体装置201c。
参照图9，标准单元区域300c被限定在第一硬宏220和第二硬宏230之间，并且第二硬宏230在第一方向D1上与第一硬宏220间隔第一距离W1。
多个第一末端单元320c、多个第二末端单元330c和头单元310布置在标准单元区域300c中。第一末端单元320c可以在第一方向D1上与第一硬宏220间隔第一间隙d1，并且可以沿第二方向D2布置。第二末端单元330c可以在第一方向D1上与第二硬宏230间隔第二间隙d2，并且可以沿第二方向D2布置。头单元310可以设置在第一末端单元320c之间。
第一屏蔽图案341可以设置在第一硬宏220中，第三屏蔽图案343可以设置在第二硬宏230中，并且标准单元区域300c还可以包括第二屏蔽图案342和第四屏蔽图案344。
在示例实施例中，每个第一末端单元320c可以用作虚设单元，并且每个第二末端单元330c可以用作阱-结，或者用作阱-结以及末端电容器和虚设单元中的一个或更多个。
图10示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图10示出了包括设置在硬宏220和230之间的标准单元区域300d的半导体装置201d。
参照图10，标准单元区域300d被限定在第一硬宏220和第二硬宏230之间，并且第二硬宏230在第一方向D1上与第一硬宏220间隔第一距离W1。
多个第一末端单元320d、多个第二末端单元330d和头单元310布置在标准单元区域300d中。第一末端单元320d可以在第一方向D1上与第一硬宏220间隔第一间隙d1，并且可以沿第二方向D2布置。第二末端单元330d可以在第一方向D1上与第二硬宏230间隔第二间隙d2，并且可以沿第二方向D2布置。头单元310可以设置在第一末端单元320d之间。
与图8相比较，在第一硬宏220中没有设置屏蔽图案，并且在第二硬宏230中没有设置屏蔽图案。标准单元区域300d还可以包括第二屏蔽图案342和第四屏蔽图案344。
在示例实施例中，每个第一末端单元320d可以用作末端电容器、虚设单元和阱-结中的一个，并且每个第二末端单元330d可以用作末端电容器、虚设单元和阱-结中的一个。第一末端单元320d和第二末端单元330d中的每一个可以用作末端电容器、虚设单元和阱-结中的一个或更多个。
图11示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图11示出了包括设置在硬宏220和硬宏230之间的标准单元区域300e的半导体装置201e。
参照图11，标准单元区域300e被限定在第一硬宏220和第二硬宏230之间，并且第二硬宏230在第一方向D1上与第一硬宏220间隔第一距离W1。
多个第一末端单元320b、多个第二末端单元330b和头单元310被布置在标准单元区域300e中。第一末端单元320b可以在第一方向D1上与第一硬宏220间隔第一间隙d1，并且可以沿第二方向D2布置。第二末端单元330b可以在第一方向D1上与第二硬宏230间隔第二间隙d2，并且可以沿第二方向D2布置。头单元310可以设置在第一末端单元320b之间。
与图8相比较，在第一硬宏220中没有设置屏蔽图案，并且在第二硬宏230中没有设置屏蔽图案。标准单元区域300e还可以包括第二屏蔽图案342和第四屏蔽图案344。
在示例实施例中，屏蔽图案可以设置在第一硬宏220和第二硬宏230中的每一个中，并且标准单元区域300e可以不包括屏蔽图案。因此，可以不在第一边缘221周围重复屏蔽图案，并且可以不在第二边缘231周围重复屏蔽图案。
就像在图8中那样，每个第二末端单元330b可以用作虚设单元，并且每个第一末端单元320b可以用作阱-结，或者用作阱-结以及末端电容器和虚设单元中的一个或更多个。
图12示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图12示出了包括设置在硬宏220和硬宏230之间的标准单元区域300f的半导体装置201f。
参照图12，标准单元区域300f被限定在第一硬宏220和第二硬宏230之间，并且第二硬宏230在第一方向D1上与第一硬宏220间隔第一距离W1。
多个第一末端单元320c、多个第二末端单元330c和头单元310布置在标准单元区域300f中。第一末端单元320c可以在第一方向D1上与第一硬宏220间隔第一间隙d1，并且可以沿第二方向D2布置。第二末端单元330c可以在第一方向D1上与第二硬宏230间隔第二间隙d2，并且可以沿第二方向D2布置。头单元310可以设置在第一末端单元320c之间。
第一末端单元320c可以在第一方向D1上与第一硬宏220间隔第一间隙d1，并且可以沿第二方向D2布置。第二末端单元330c可以在第一方向D1上与第二硬宏230间隔第二间隙d2，并且可以沿第二方向D2布置。头单元310可以设置在第一末端单元320c之间。
与图9相比较，在第一硬宏220中没有设置屏蔽图案，并且在第二硬宏230中没有设置屏蔽图案。标准单元区域300f还可以包括第二屏蔽图案342和第四屏蔽图案344。
在示例实施例中，屏蔽图案可以设置在第一硬宏220和第二硬宏230中的每一个中，并且标准单元区域300f可以不包括屏蔽图案。因此，可以不在第一边缘221周围重复屏蔽图案，并且可以不在第二边缘231周围重复屏蔽图案。
像在9中那样，每个第一末端单元320c可以用作虚设单元，并且每个第二末端单元330c可以用作阱-结，或者用作阱-结以及末端电容器和虚设单元中的一个或更多个。
图13示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图13示出了包括设置在硬宏220和硬宏230之间的标准单元区域300g的半导体装置201g。
参照图13，标准单元区域300g被限定在第一硬宏220和第二硬宏230之间，并且第二硬宏230在第一方向D1上与第一硬宏220间隔第一距离W1。
多个第一末端单元320g、多个第二末端单元330g和头单元310布置在标准单元区域300g中。第一末端单元320g可以在第一方向D1上与第一硬宏220直接相邻，并且可以沿第二方向D2布置。第二末端单元330g可以在第一方向D1上与第二硬宏230直接相邻，并且可以沿第二方向D2布置。头单元310可以设置在第一末端单元320g之间。
像在6中那样，每个第一末端单元320g可以用作末端电容器、虚设单元和阱-结中的一个，并且每个第二末端单元330g可以用作末端电容器、虚设单元和阱-结中的一个。当每个第一末端单元320g和每个第二末端单元330g用作虚设单元时，每个第一末端单元320g和每个第二末端单元330g还可以用作阱-结。
图14示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图14示出了包括设置在硬宏220和硬宏230之间的标准单元区域300h的半导体装置201h。
参照图14，标准单元区域300h被限定在第一硬宏220和第二硬宏230之间，并且第二硬宏230在第一方向D1上与第一硬宏220间隔第一距离W1。
多个第一末端单元320h、多个第二末端单元330h和头单元310布置在标准单元区域300h中。第一末端单元320h可以在第一方向D1上与第一硬宏220直接相邻，并且可以沿第二方向D2布置。第二末端单元330h可以在第一方向D1上与第二硬宏230直接相邻，并且可以沿第二方向D2布置。头单元310可以设置在第一末端单元320h之间。
像在8中那样，每个第二末端单元330h可以用作虚设单元，并且每个第一末端单元320h可以用作阱-结，或者用作阱-结以及末端电容器和虚设单元中的一个或更多个。
图15示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图15示出了包括设置在硬宏220和硬宏230之间的标准单元区域300i的半导体装置201i。
参照图15，标准单元区域300i被限定在第一硬宏220和第二硬宏230之间，并且第二硬宏230在第一方向D1上与第一硬宏220间隔第一距离W1。
多个第一末端单元320i、多个第二末端单元330i和头单元310布置在标准单元区域300i中。第一末端单元320i可以在第一方向D1上与第一硬宏220直接相邻，并且可以沿第二方向D2布置。第二末端单元330i可以在第一方向D1上与第二硬宏230直接相邻，并且可以沿第二方向D2布置。头单元310可以设置在第一末端单元320i之间。
像在图9中那样，每个第一末端单元320i可以用作虚设单元，并且每个第二末端单元330i可以用作阱-结，或者用作阱-结以及末端电容器和虚设单元中的一个或更多个。
图16示出了根据示例实施例的图4的半导体装置的一部分的另一示例。
图16示出了包括设置在硬宏220和硬宏230之间的标准单元区域300j的半导体装置201j。
参照图16，标准单元区域300j被限定在第一硬宏220和第二硬宏230之间，并且第二硬宏230在第一方向D1上与第一硬宏220间隔第一距离W1。
多个第一末端单元320j、多个第二末端单元330j和头单元310布置在标准单元区域300j中。第一末端单元320j可以在第一方向D1上与第一硬宏220的第一边缘221间隔第一间隙d1，并且可以沿第二方向D2布置。第二末端单元330j可以在第一方向D1上与第二硬宏230的第二边缘231间隔第二间隙d2，并且可以沿第二方向D2布置。头单元310可以设置在第一末端单元320j和第二末端单元330j之间的中心部分中。
在图16的半导体装置201j中，第一末端单元320j的第一数量可以与第二末端单元330j的第二数量相同。每个第一末端单元320j和每个第二末端单元330j可以用作虚设单元。
图17示出了根据示例实施例的图6的半导体装置中的头单元的示例。
参照图17，头单元310可以对供应给第一硬宏220的电源电压VDD执行电源门控，并且可以包括p沟道金属氧化物半导体(PMOS)晶体管311。
PMOS晶体管311的第一电极可以耦合到电源电压VDD，其栅极接收控制信号SLEEPIN并且其第二电极耦合到虚拟电源线VVDD，其中虚拟电源线VVDD耦合到第一硬宏220。
PMOS晶体管311可以响应于控制信号SLEEPIN选择性地将电源电压VDD连接到虚拟电源线VVDD，使得选择性地向第一硬宏220提供电源。因此，PMOS晶体管311可以用作电源切断开关。虽然图17示出了一个电源切断开关(即PMOS晶体管311)设置在电源电压VDD和虚拟电源线VVDD之间，但是多个电源切断开关可以设置在电源电压VDD和虚拟电源线VVDD之间。
在示例实施例中，PMOS晶体管311的主体可以耦合到电源电压VDD。
图18是示出了根据示例实施例的包括半导体装置的系统级芯片(SoC)系统的框图。图19是图18中的CPU的框图。图20示出了封装后的图18的SoC。
参照图18，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
应用处理器1001可以包括CPU 1010、多媒体系统1020、总线1030、存储系统1040和外围电路1050。
CPU 1010可以执行驱动SoC系统1000所需的操作。在一些示例实施例中，CPU 1010可以被配置为包括多个内核的多核处理器。
在一些示例实施例中，CPU 1010可以包括第一集群1012和第二集群1016，如图19所示。
第一集群1012可以放置在CPU 1010中并且包括n(其中n是自然数)个第一内核1014。在图19中，为了便于描述，将描述第一集群1012包括四(即，n＝4)个第一内核1014a到1014d的情况作为示例。然而，示例实施例不限于这种情况。
第二集群1016也可以放置在CPU 1010中并且包括n个第二内核1018。第二集群1016可以与第一集群1012分离。为了便于描述，将描述第二集群1016包括四(即，n＝4)个第二内核1018a到1018d的情况作为示例。然而，示例实施例不限于这种情况。
在图19中，第一集群1012中包括的第一内核1014的数量等于第二集群1016中包括的第二内核1018的数量。然而，示例实施例不限于此。在一些示例实施例中，第一集群1012中包括的第一内核1014的数量也可以与第二集群1016中包括的第二内核1018的数量不同。
示例实施例可以用在包括近场通信(NFC)设备的电子设备中。例如，示例实施例可适用于移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携式游戏控制台、导航系统或膝上型电脑。
另外，在图19中，仅第一集群1012和第二集群1016被放置在CPU 1010中。然而，示例实施例不限于此。必要时，可以另外将与第一集群1012和第二集群1016分开并且包括第三内核的第三集群放置在CPU 1010中。
在示例实施例中，第一集群1012中包括的第一内核1014的每单位时间的计算量可以与第二集群1016中包括的第二内核1018的每单位时间的计算量不同。
在一些示例实施例中，第一集群1012可以是小集群，第二集群1016可以是大集群。在这种情况下，包括在第一集群1012中的第一内核1014的每单位时间的计算量可以小于包括在第二集群1016中的第二内核1018的每单位时间的计算量。
因此，在第一集群1012中包括的所有第一内核1014能够执行操作的情况下的每单位时间的计算量，可以小于在第二集群1016中包括的所有第二内核1018能够执行操作的情况下的每单位时间的计算量。
第一集群1012中包括的第一内核1014a到1014d的每单位时间的相应计算量可以相等，并且第二集群1016中包括的第二内核1018a到1018d的每单位时间的相应计算量可以相等。即，假设第一内核1014a到1014d中的每一个的每单位时间的计算量是10，第二内核1018a到1018d中的每一个的每单位时间的计算量可以是40。
在必要时电源管理单元1019可以启用或禁用第一集群1012和第二集群1016。具体地，当需要由第一集群1012执行操作时，电源管理单元1019可以启用第一集群1012并禁用第二集群1016。相反，当需要由第二集群1016执行操作时，电源管理单元1019可启用第二集群1016并禁用第一集群1012。当所需计算量可由第一内核1014a完全处理时，电源管理单元1019可启用第一集群1012并禁用第二集群1016。即使在第一集群1012内，电源管理单元1019也可启用第一内核1014a并禁用第一内核1014b至1014d。换句话说，电源管理单元1019可以确定是否启用第一集群1012和第二集群1016，并且还可以确定是否启用包括在第一集群1012中的第一内核1014a到1014d中的每一个以及包括在第二集群1016中的第二内核1018a到1018d中的每一个。
在一些示例实施例中，电源管理单元1019可以通过向第一集群1012和第二集群1016和/或包括在第一集群1012和第二集群1016中的内核1014a到1014d和1018a到1018d提供电源来启用第一集群1012和第二集群1016和/或包括在第一集群1012和第二集群1016中的内核1014a到1014d和1018a到1018d。此外，通过切断第一集群1012和第二集群1016和/或包括在第一集群1012和第二集群1016中的内核1014a至1014d和1018a至1018d的电源，电源管理单元1019可以禁用第一集群1012和第二集群1016和/或包括在第一集群1012和第二集群1016中的内核1014a至1014d和1018a至1018d。
电源管理单元1019可以根据SoC系统1000的操作环境仅启用特定集群1012或1016和/或包括在特定集群1012或1016中的内核1014a至1014d或1018a至1018d，从而管理整个SoC系统100的功耗。
返回参照图18，多媒体系统1020可用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、相机系统、后处理器等。
总线1030可以用于CPU 1010、多媒体系统1020、存储系统1040和外围电路1050之间的数据通信。在一些示例实施例中，总线1030可以具有多层结构。具体地，总线1030可以是但不限于多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)。
存储系统1040可以提供应用处理器1001连接到外部存储器(例如，DRAM 1060)所需的环境并且高速运行。在一些示例实施例中，存储系统1040可以包括控制外部存储器(例如，DRAM 1060)所需的控制器(例如，DRAM控制器)。
外围电路1050可以提供SoC系统1000平滑连接到外部设备(例如，主板)所需的环境。因此，外围电路1050可以包括使得连接到SoC系统1000的外部设备能够与SoC系统1000兼容的各种接口。
DRAM 1060可以用作应用处理器1001的运行所需的运行存储器。在一些示例实施例中，DRAM 1060可以放置在应用处理器1001的外部。具体地，DRAM 1060可以以如图20所示的封装体叠层(PoP)形式与应用处理器1001封装在一起。
参照图20，半导体封装件可以包括封装基板PS、DRAM 1060和应用处理器1001。
封装基板PS可以包括多个封装球PB。封装球PB可以通过封装基板PS内的信号线电连接到应用处理器1001的芯片球CB，并且可以通过封装基板PS内的信号线电连接到接合球JB。
DRAM 1060可以通过引线接合电连接到接合球JB。
应用处理器1001可以设置在DRAM 1060下面。应用处理器1001的芯片球CB可以通过接合球JB电连接到DRAM 1060。
在图18中，DRAM 1060被放置在应用处理器1001的外部。然而，示例实施例不限于此。必要时，DRAM 1060也可以放置在应用处理器1001内。
半导体装置200可以被设置为SoC系统1000的任何一个元件。
各种示例实施例可以应用于半导体装置和包括半导体装置的系统。
前述内容是对示例性实施例的说明，而不应解释为对其进行限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在实质上不脱离本公开的新颖教导和优点的情况下，可以进行许多修改。因此，所有这些修改旨在包括在权利要求中限定的本公开的范围内。

Claims (20)

1.一种半导体装置，包括：
第一硬宏；
第二硬宏，在第一方向上与所述第一硬宏间隔第一距离；
头单元，设置在所述第一硬宏和所述第二硬宏之间的标准单元区域中，所述头单元被配置为对提供给所述第一硬宏和所述第二硬宏中的一个的电源电压执行电源门控；
多个第一末端单元，设置在所述标准单元区域中并与所述第一硬宏相邻，所述多个第一末端单元被配置为保护所述标准单元区域中的第一单元免受所述第一硬宏的影响；以及
多个第二末端单元，设置在所述标准单元区域中并与所述第二硬宏相邻，所述多个第二末端单元被配置为保护所述标准单元区域中的第二单元免受所述第二硬宏的影响，
其中，所述头单元不与所述多个第一末端单元和所述多个第二末端单元交叠。
2.根据权利要求1所述的半导体装置，其中，所述头单元插入在与所述第一硬宏相邻的所述多个第一末端单元之间，以及
其中，所述多个第一末端单元的第一数量小于所述多个第二末端单元的第二数量。
3.根据权利要求2所述的半导体装置，其中，所述多个第一末端单元中的每个第一末端单元和所述多个第二末端单元中的每个第二末端单元被配置为用作末端电容器、虚设单元和阱-结中的一个或更多个。
4.根据权利要求2所述的半导体装置，其中，所述多个第二末端单元中的每个第二末端单元被配置为用作虚设单元，并且所述多个第一末端单元中的每个第一末端单元被配置为用作阱-结，或者用作所述阱-结以及末端电容器和虚设单元中的一个或更多个。
5.根据权利要求2所述的半导体装置，其中，所述多个第一末端单元中的每个第一末端单元被配置为用作虚设单元，并且所述多个第二末端单元中的每个第二末端单元被配置为用作阱-结，或者用作所述阱-结以及末端电容器和虚设单元中一个或更多个。
6.根据权利要求1所述的半导体装置，还包括：
第一屏蔽图案，与所述第一硬宏的第一边缘相邻，所述第一屏蔽图案在沿所述第一方向交叉的第二方向布置，所述第一硬宏的所述第一边缘与所述多个第一末端单元相邻；以及
第二屏蔽图案，与所述第二硬宏的第二边缘相邻，所述第二屏蔽图案沿所述第二方向布置，所述第二硬宏的所述第二边缘与所述多个第二末端单元相邻。
7.根据权利要求6所述的半导体装置，其中，所述第一屏蔽图案设置在所述第一硬宏内或者设置为与所述多个第一末端单元和所述头单元交叉。
8.根据权利要求6所述的半导体装置，其中，所述第二屏蔽图案设置在所述第二硬宏内或者设置为与所述多个第二末端单元交叉。
9.根据权利要求6所述的半导体装置，其中，所述第一屏蔽图案设置在所述第一硬宏内，并且所述第二屏蔽图案设置在所述第二硬宏内。
10.根据权利要求9所述的半导体装置，还包括：
第三屏蔽图案，设置为与所述多个第一末端单元和所述头单元交叉，所述第三屏蔽图案在所述第二方向上延伸；以及
第四屏蔽图案，设置为与所述多个第二末端单元和交叉，所述第四屏蔽图案在所述第二方向上延伸。
11.根据权利要求1所述的半导体装置，其中，所述多个第一末端单元中的每个第一末端单元和所述头单元在所述第一方向上与所述第一硬宏间隔第二距离，并且
其中，所述多个第二末端单元中的每个第二末端单元在所述第一方向上与所述第二硬宏间隔第三距离。
12.根据权利要求1所述的半导体装置，其中，所述多个第一末端单元中的每个第一末端单元和所述头单元沿着所述第一方向与所述第一硬宏直接相邻，以及
其中，所述多个第二末端单元中的每个第二末端单元沿着所述第一方向与所述第二硬宏直接相邻。
13.根据权利要求1所述的半导体装置，其中，所述多个第一末端单元中的每个第一末端单元在所述第一方向上与所述第一硬宏间隔第一间隙并且沿着与所述第一方向交叉的第二方向设置，
其中，所述多个第二末端单元中的每个第二末端单元在所述第一方向上与所述第二硬宏间隔第二间隙并且沿着所述第二方向设置，
其中，所述头单元插入到所述多个第一末端单元和所述多个第二末端单元之间，以及
其中，所述多个第一末端单元的第一数量与所述多个第二末端单元的第二数量相同。
14.根据权利要求13所述的半导体装置，其中，所述多个第一末端单元中的每个第一末端单元和所述多个第二末端单元中的每个第二末端单元被配置为用作虚设单元。
15.根据权利要求1所述的半导体装置，其中，所述头单元包括晶体管，所述晶体管的第一电极耦合到所述电源电压、其栅极配置成接收控制信号并且其第二电极耦合到虚拟电源线，所述虚拟电源线耦合到所述第一硬宏。
16.一种设计半导体装置的版图的方法，包括：
接收指示半导体装置的尺寸的信息；
分配第一硬宏区域、第二硬宏区域和输入/输出区域；以及
在所述第一硬宏区域和所述第二硬宏区域之间的标准单元区域中布置头单元、多个第一末端单元和多个第二末端单元，使得所述头单元不与所述多个第一末端单元和所述多个第二末端单元交叠，
其中，所述头单元被配置为对提供给所述第一硬宏区域和所述第二硬宏区域中的至少一个的电源电压执行电源门控，
其中，所述多个第一末端单元被配置为保护所述标准单元区域中的第一单元免受第一硬宏的影响，
其中，所述多个第二末端单元被配置为保护所述标准单元区域中的第二单元免受第二硬宏的影响，并且
其中，所述第二硬宏区域在第一方向上与所述第一硬宏区域间隔第一距离。
17.根据权利要求16所述的设计半导体装置的版图的方法，其中，布置所述头单元、所述多个第一末端单元和所述多个第二末端单元包括：
与所述第一硬宏区域相邻地布置所述多个第一末端单元；
与所述第二硬宏区域相邻地布置所述多个第二末端单元；以及
在所述多个第一末端单元之间布置所述头单元，使得所述头单元与所述第一硬宏区域相邻。
18.根据权利要求16所述的设计半导体装置的版图的方法，其中，布置所述头单元、所述多个第一末端单元和所述多个第二末端单元包括：
沿着与所述第一方向交叉的第二方向布置所述多个第一末端单元，使得所述多个第一末端单元在所述第一方向上与所述第一硬宏区域间隔第二距离；
沿着所述第二方向布置所述多个第二末端单元，使得所述多个第二末端单元在所述第一方向上与所述第二硬宏区域间隔第三距离；以及
在所述多个第一末端单元之间布置所述头单元。
19.根据权利要求16所述的设计半导体装置的版图的方法，其中，所述多个第二末端单元中的每个第二末端单元被配置为用作虚设单元，并且所述多个第一末端单元中的每个第一末端单元被配置为用作阱-结，或者用作所述阱-结以及末端电容器和虚设单元中的一个或更多个。
20.一种制造半导体装置的方法，所述方法包括：
在版图设计系统中设计半导体装置的版图；
在所述版图设计系统中的模拟工具中对所述版图执行光学邻近校正以确定版图变化；
基于所述版图变化制造光掩模；以及
使用所述光掩模制造所述半导体装置，其中设计所述半导体装置的所述版图包括：
通过所述版图设计系统接收指示所述半导体装置的尺寸的信息；
分配第一硬宏区域、第二硬宏区域和输入/输出区域；以及
在所述第一硬宏区域和所述第二硬宏区域之间的标准单元区域中布置头单元、多个第一末端单元和多个第二末端单元，使得所述头单元不与所述多个第一末端单元和所述多个第二末端单元交叠，
其中，所述头单元被配置为对提供给所述第一硬宏区域和所述第二硬宏区域中的至少一个的电源电压执行电源门控，
其中，所述多个第一末端单元被配置为保护所述标准单元区域中的第一单元免受第一硬宏的影响，
其中，所述多个第二末端单元被配置为保护所述标准单元区域中的第二单元免受第二硬宏的影响，并且
其中，所述第二硬宏区域在第一方向上与所述第一硬宏区域间隔第一距离。
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