JPH07130860A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH07130860A JPH07130860A JP6027437A JP2743794A JPH07130860A JP H07130860 A JPH07130860 A JP H07130860A JP 6027437 A JP6027437 A JP 6027437A JP 2743794 A JP2743794 A JP 2743794A JP H07130860 A JPH07130860 A JP H07130860A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- film
- insulating film
- polysilicon film
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ヒューズの低抵抗化を図ってヒューズ溶断を
容易にする一方、前述のフロセス及び構造上の問題にな
るヒューズの断線（または高抵抗）をなくすことにより
歩留及び信頼性を高め、更にヒューズ寸法のコントロー
ル性の向上、マスク工程の低減、ヒューズの機械的強度
の向上等を実現した半導体集積回路装置の製造方法を提
供する。 【構成】 少なくともフィールド絶縁膜と第１層目ポリ
シリコン膜及び第１層目ポリシリコン膜上に絶縁膜が形
成されてなる半導体基板上に第２層目以降のポリシリコ
ン膜を形成し、上記フィールド絶縁膜を含む絶縁膜上に
金属膜を被着させて、それをパターンエッチングしてヒ
ューズを形成する。 【効果】 金属膜を用いてヒューズを形成しているか
ら、抵抗値が小さく、信頼性が高く、かつヒューズ寸法
のコントロール性の向上やマスク工程の低減ができる。
容易にする一方、前述のフロセス及び構造上の問題にな
るヒューズの断線（または高抵抗）をなくすことにより
歩留及び信頼性を高め、更にヒューズ寸法のコントロー
ル性の向上、マスク工程の低減、ヒューズの機械的強度
の向上等を実現した半導体集積回路装置の製造方法を提
供する。 【構成】 少なくともフィールド絶縁膜と第１層目ポリ
シリコン膜及び第１層目ポリシリコン膜上に絶縁膜が形
成されてなる半導体基板上に第２層目以降のポリシリコ
ン膜を形成し、上記フィールド絶縁膜を含む絶縁膜上に
金属膜を被着させて、それをパターンエッチングしてヒ
ューズを形成する。 【効果】 金属膜を用いてヒューズを形成しているか
ら、抵抗値が小さく、信頼性が高く、かつヒューズ寸法
のコントロール性の向上やマスク工程の低減ができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
の製造方法に関し、特にヒューズとＭＯＳＦＥＴ（絶縁
ゲート型電界効果トランジスタ）を備えた半導体集積回
路装置の製造方法に利用して有効な技術に関するもので
ある。
の製造方法に関し、特にヒューズとＭＯＳＦＥＴ（絶縁
ゲート型電界効果トランジスタ）を備えた半導体集積回
路装置の製造方法に利用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】一般にＰ−ＲＯＭ、Ｄ−ＲＡＭ等のメモ
リ回路素子のように、回路の一部に欠陥が生じたときに
これを救済する欠陥救済回路、所謂冗長回路を有する半
導体集積回路装置では、冗長回路に接続するヒューズを
一体に形成しておき、このヒューズを適宜溶断すること
により欠陥の救済を行うようにしている。このヒューズ
の溶断方法にはレーザビーム照射方法や過電流通流方法
等が使用されている。
リ回路素子のように、回路の一部に欠陥が生じたときに
これを救済する欠陥救済回路、所謂冗長回路を有する半
導体集積回路装置では、冗長回路に接続するヒューズを
一体に形成しておき、このヒューズを適宜溶断すること
により欠陥の救済を行うようにしている。このヒューズ
の溶断方法にはレーザビーム照射方法や過電流通流方法
等が使用されている。
【０００３】ところで、前述したＰ−ＲＯＭ（ＥＰＲＯ
Ｍ）やＤ−ＲＡＭ（ダイナミック型ＲＡＭ）のように、
半導体集積回路装置の製造プロセスに第１、第２のポリ
シリコン膜を形成する工程を有する装置においては、先
に形成する第１導体膜をヒューズとして形成する構造が
採用されている。例えば、Ｄ−ＲＡＭの場合には、第１
ポリシリコン膜でキャパシタ電極を形成し、第２ポリシ
リコン膜でゲート電極を形成しているが、このキャパシ
タ電極を形成すると同時にフィールド絶縁膜上等に第１
ポリシリコン膜をパターニングしてヒューズを形成して
いるのである。なお、溶断時にはヒューズ上部は、パッ
シベーション膜や酸化膜を除去した開口構造となってい
る（特願昭５８−１７２９９０号）。
Ｍ）やＤ−ＲＡＭ（ダイナミック型ＲＡＭ）のように、
半導体集積回路装置の製造プロセスに第１、第２のポリ
シリコン膜を形成する工程を有する装置においては、先
に形成する第１導体膜をヒューズとして形成する構造が
採用されている。例えば、Ｄ−ＲＡＭの場合には、第１
ポリシリコン膜でキャパシタ電極を形成し、第２ポリシ
リコン膜でゲート電極を形成しているが、このキャパシ
タ電極を形成すると同時にフィールド絶縁膜上等に第１
ポリシリコン膜をパターニングしてヒューズを形成して
いるのである。なお、溶断時にはヒューズ上部は、パッ
シベーション膜や酸化膜を除去した開口構造となってい
る（特願昭５８−１７２９９０号）。
【０００４】
【発明が解決しようとする課題】ところが、本願発明者
がこのヒューズを有する半導体集積回路装置について検
討したところ次のような問題点が生じることがあきらか
とされた。すなわち、第１ポリシリコン膜でヒューズを
形成すると、このヒューズは、第１ポリシリコン膜と第
２ポリシリコン膜の表面の各熱酸化処理を経験すること
になる。このため、ポリシリコン結晶（粒子）寸法が大
きくなるとともに、この結晶の粒界にそって酸化が進む
ことが考えられる。この酸化された結晶粒界は、ヒュー
ズ上部開口の酸化膜エッチング時に、エッチされる。つ
まり、結晶粒径が大きくなることで、膜表面から底面に
達するまでの結晶粒界の和は短くなり酸化、エッチング
が進み易く、このような結晶粒界がヒューズを横断する
とヒューズの断線（又は高抵抗状態）を発生する。
がこのヒューズを有する半導体集積回路装置について検
討したところ次のような問題点が生じることがあきらか
とされた。すなわち、第１ポリシリコン膜でヒューズを
形成すると、このヒューズは、第１ポリシリコン膜と第
２ポリシリコン膜の表面の各熱酸化処理を経験すること
になる。このため、ポリシリコン結晶（粒子）寸法が大
きくなるとともに、この結晶の粒界にそって酸化が進む
ことが考えられる。この酸化された結晶粒界は、ヒュー
ズ上部開口の酸化膜エッチング時に、エッチされる。つ
まり、結晶粒径が大きくなることで、膜表面から底面に
達するまでの結晶粒界の和は短くなり酸化、エッチング
が進み易く、このような結晶粒界がヒューズを横断する
とヒューズの断線（又は高抵抗状態）を発生する。
【０００５】このヒューズの断線（又は高抵抗）は、ヒ
ューズ溶断を困難にすると共に、パッケージ封入時の機
械的力やエージングによるヒューズ抵抗値の変化、不良
発生も、信頼性の低下を招く。
ューズ溶断を困難にすると共に、パッケージ封入時の機
械的力やエージングによるヒューズ抵抗値の変化、不良
発生も、信頼性の低下を招く。
【０００６】また、製造プロセス上の問題として、前述
の第１ポリシリコン膜の酸化（第２ポリシリコン膜との
層間絶縁膜形成）工程で、ヒューズ表面が厚く酸化さ
れ、この酸化膜を除去した後のヒューズ完成寸法は、マ
スクからの寸法変動量が大きく、かつバラツキも大とな
り、制御性が悪くなる。
の第１ポリシリコン膜の酸化（第２ポリシリコン膜との
層間絶縁膜形成）工程で、ヒューズ表面が厚く酸化さ
れ、この酸化膜を除去した後のヒューズ完成寸法は、マ
スクからの寸法変動量が大きく、かつバラツキも大とな
り、制御性が悪くなる。
【０００７】更に、ヒューズ上部を開口構造とするため
に、熱酸化膜、第２ポリシリコン膜、ＰＳＧ、最終パッ
シベーション膜等の除去開口のパターニングマスクが多
数枚必要となる。かつ一方では、この開口のエッチング
により、ヒューズ下地の熱酸化膜が、エッチング侵触さ
れヒューズの機械的強度を低下させる。
に、熱酸化膜、第２ポリシリコン膜、ＰＳＧ、最終パッ
シベーション膜等の除去開口のパターニングマスクが多
数枚必要となる。かつ一方では、この開口のエッチング
により、ヒューズ下地の熱酸化膜が、エッチング侵触さ
れヒューズの機械的強度を低下させる。
【０００８】この発明の目的は、ヒューズの低抵抗化を
図ってヒューズ溶断を容易にする一方、前述のプロセス
及び構造上の問題になるヒューズの断線（または高抵
抗）をなくすことにより歩留及び信頼性を高め、更にヒ
ューズ寸法のコントロール性の向上、マスク工程の低
減、ヒューズの機械的強度の向上等を実現した半導体集
積回路装置の製造方法を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
図ってヒューズ溶断を容易にする一方、前述のプロセス
及び構造上の問題になるヒューズの断線（または高抵
抗）をなくすことにより歩留及び信頼性を高め、更にヒ
ューズ寸法のコントロール性の向上、マスク工程の低
減、ヒューズの機械的強度の向上等を実現した半導体集
積回路装置の製造方法を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、少なくともフィールド絶縁
膜と第１層目ポリシリコン膜及び第１層目ポリシリコン
膜上に絶縁膜が形成されてなる半導体基板上に第２層目
以降のポリシリコン膜を形成し、上記フィールド絶縁膜
を含む絶縁膜上に金属膜を被着させて、それをパターン
エッチングしてヒューズを形成する。また、Ｍｏ、Ｗな
どの金属配線層でヒューズを形成する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、少なくともフィールド絶縁
膜と第１層目ポリシリコン膜及び第１層目ポリシリコン
膜上に絶縁膜が形成されてなる半導体基板上に第２層目
以降のポリシリコン膜を形成し、上記フィールド絶縁膜
を含む絶縁膜上に金属膜を被着させて、それをパターン
エッチングしてヒューズを形成する。また、Ｍｏ、Ｗな
どの金属配線層でヒューズを形成する。
【００１０】
【作用】上記した手段によれば、ピュアの金属膜を用い
てヒューズを形成しているから、抵抗値が小さく、信頼
性が高くかつヒューズ寸法のコントロール性の向上やマ
スク工程の低減ができる。
てヒューズを形成しているから、抵抗値が小さく、信頼
性が高くかつヒューズ寸法のコントロール性の向上やマ
スク工程の低減ができる。
【００１１】
【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭ（本願では、単にＤ−ＲＡＭのように略して
いる）の一実施例の製造工程図が示されている。同図に
おいて、（Ａ）のように、Ｐ型単結晶シリコン基板１の
主面上に常法によりフィールド絶縁膜２及びゲート絶縁
膜３を形成する。そして、この全面に第１ポリシリコン
膜４をＣＶＤ法等により被着し、かつこれを所定のパタ
ーン形状にエッチングすることによりキャパシタ電極５
を形成する。このキャパシタ電極５は熱酸化処理されて
表面にＳｉＯ2 膜６が形成される。
ク型ＲＡＭ（本願では、単にＤ−ＲＡＭのように略して
いる）の一実施例の製造工程図が示されている。同図に
おいて、（Ａ）のように、Ｐ型単結晶シリコン基板１の
主面上に常法によりフィールド絶縁膜２及びゲート絶縁
膜３を形成する。そして、この全面に第１ポリシリコン
膜４をＣＶＤ法等により被着し、かつこれを所定のパタ
ーン形状にエッチングすることによりキャパシタ電極５
を形成する。このキャパシタ電極５は熱酸化処理されて
表面にＳｉＯ2 膜６が形成される。
【００１２】次いで、図１（Ｂ）のように全面に第２ポ
リシリコン膜７を形成し、更にその上にＭｏＳｉ2 等の
シリサイド膜８を被着し、かつこれを熱処理することに
よりポリサイド構造とする。その上で、これをパターニ
ングし、ゲート絶縁膜３上にゲート電極９を形成する。
そして、フィールド絶縁膜上に常法にてＭｏ等のピュア
の金属膜１６を被着し、これをパターニングしてヒュー
ズ１０を形成する。あるいは上記第２ポリシリコン膜７
の上に形成された絶縁膜等上に上記同様に常法にてＭｏ
等の金属膜１６を被着し、これをパターニングしてヒュ
ーズ１０を形成するようにしてもよい。
リシリコン膜７を形成し、更にその上にＭｏＳｉ2 等の
シリサイド膜８を被着し、かつこれを熱処理することに
よりポリサイド構造とする。その上で、これをパターニ
ングし、ゲート絶縁膜３上にゲート電極９を形成する。
そして、フィールド絶縁膜上に常法にてＭｏ等のピュア
の金属膜１６を被着し、これをパターニングしてヒュー
ズ１０を形成する。あるいは上記第２ポリシリコン膜７
の上に形成された絶縁膜等上に上記同様に常法にてＭｏ
等の金属膜１６を被着し、これをパターニングしてヒュ
ーズ１０を形成するようにしてもよい。
【００１３】しかる上で、図１（Ｃ）のように、Ｎ型不
純物のイオン打ち込み等による常法処理によってソース
・ドレイン領域１１，１１を形成してＤ−ＲＡＭ素子
（メモリセル）Ｍ−ＣＥＬを構成し、その上にＰＳＧ膜
１２を層間絶縁膜として全面に堆積する。
純物のイオン打ち込み等による常法処理によってソース
・ドレイン領域１１，１１を形成してＤ−ＲＡＭ素子
（メモリセル）Ｍ−ＣＥＬを構成し、その上にＰＳＧ膜
１２を層間絶縁膜として全面に堆積する。
【００１４】そして、図１（Ｄ）のように、ＰＳＧ膜１
２にコンタクトホールを形成し、かつＡｌ配線１３を形
成し、その上に、パッシベーション膜として酸化シリコ
ン（ＰＳＧ膜とその上のＳｉＯ2 膜）１４を形成する。
２にコンタクトホールを形成し、かつＡｌ配線１３を形
成し、その上に、パッシベーション膜として酸化シリコ
ン（ＰＳＧ膜とその上のＳｉＯ2 膜）１４を形成する。
【００１５】最後に、ヒューズ１０上のＰＳＧ膜１２と
パッシベーション膜１４を部分エッチングして開口１５
を形成すれば、図１（Ｅ）のようなヒューズ１０構造を
有するＤ−ＲＡＭが完成される。
パッシベーション膜１４を部分エッチングして開口１５
を形成すれば、図１（Ｅ）のようなヒューズ１０構造を
有するＤ−ＲＡＭが完成される。
【００１６】前記ヒューズ１０の平面構成を図２に模式
的に示し、この図のIII −III 線断面図を図３に示す。
なお、ヒューズ１０は図外の冗長回路に接続されるもの
であることはいうまでもない。
的に示し、この図のIII −III 線断面図を図３に示す。
なお、ヒューズ１０は図外の冗長回路に接続されるもの
であることはいうまでもない。
【００１７】以上のように構成された半導体集積回路装
置（Ｄ−ＲＡＭ）では、ヒューズ１０を金属膜で形成し
ているので、ポリシリコン膜の熱酸化処理の工程の影響
を受けることなく、ポリシリコン膜を用いた場合のよう
な粒径の増大による断線や高抵抗化がなく、ヒューズの
歩留、信頼性を向上する一方、電流の通電を容易にして
発熱によるヒューズの溶断を容易なものにできる。そし
て、機械的強度大の性質と低抵抗の性質により、前述し
た効果が更に助長される。また、ポリシリコン膜のよう
に表面酸化に伴うヒューズ寸法の変動もなく、そのコン
トロール性を向上させることができる。
置（Ｄ−ＲＡＭ）では、ヒューズ１０を金属膜で形成し
ているので、ポリシリコン膜の熱酸化処理の工程の影響
を受けることなく、ポリシリコン膜を用いた場合のよう
な粒径の増大による断線や高抵抗化がなく、ヒューズの
歩留、信頼性を向上する一方、電流の通電を容易にして
発熱によるヒューズの溶断を容易なものにできる。そし
て、機械的強度大の性質と低抵抗の性質により、前述し
た効果が更に助長される。また、ポリシリコン膜のよう
に表面酸化に伴うヒューズ寸法の変動もなく、そのコン
トロール性を向上させることができる。
【００１８】更に、ヒューズ１０溶断時の発生した熱の
拡散防止（開口した状態だと空気が保湿性が高い。皮膜
があると熱伝導で発生した熱が拡散する。）と形状変化
を容易にさせ、切断を完全にて行わせるための開口１５
の形成に際しては、ＰＳＧ膜１２とパッシベーション膜
１４の同時エッチングないし順序的なエッチングを行う
が、従来の第１ポリシリコン膜における開口形成工程
（第２ポリシリコン膜の開口、層間絶縁膜の開口、パッ
シベーション膜の開口）に比較して少なくとも１回以上
のエッチング工程を省略することができる。
拡散防止（開口した状態だと空気が保湿性が高い。皮膜
があると熱伝導で発生した熱が拡散する。）と形状変化
を容易にさせ、切断を完全にて行わせるための開口１５
の形成に際しては、ＰＳＧ膜１２とパッシベーション膜
１４の同時エッチングないし順序的なエッチングを行う
が、従来の第１ポリシリコン膜における開口形成工程
（第２ポリシリコン膜の開口、層間絶縁膜の開口、パッ
シベーション膜の開口）に比較して少なくとも１回以上
のエッチング工程を省略することができる。
【００１９】これにより、エッチング用ホトマスク及び
そのマスク工程の低減ができる一方、エッチング工程の
低減によりフィールド絶縁膜２への侵触および基板１へ
の電気的影響を防止することができる。なお、前記ヒュ
ーズ１０はレーザビームの照射による溶断を行うことも
勿論可能である。
そのマスク工程の低減ができる一方、エッチング工程の
低減によりフィールド絶縁膜２への侵触および基板１へ
の電気的影響を防止することができる。なお、前記ヒュ
ーズ１０はレーザビームの照射による溶断を行うことも
勿論可能である。
【００２０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ヒューズを金属膜で形成しているので、ポリシ
リコン等の熱酸化処理工程の影響を受けることなく、し
かも低抵抗と機械的強度大の性質により信頼性の向上と
ともに、通電による発熱を促進して溶断を容易に行うこ
とができるという効果が得られる。
記の通りである。すなわち、 （１） ヒューズを金属膜で形成しているので、ポリシ
リコン等の熱酸化処理工程の影響を受けることなく、し
かも低抵抗と機械的強度大の性質により信頼性の向上と
ともに、通電による発熱を促進して溶断を容易に行うこ
とができるという効果が得られる。
【００２１】（２） ヒューズ上には層間絶縁膜やパッ
シベーションを形成してこれに開口を形成しているの
で、エッチング工程を低減でき、マスク工程の低減とと
もに半導体集積回路装置の製造を容易なものにできると
いう効果が得られる。
シベーションを形成してこれに開口を形成しているの
で、エッチング工程を低減でき、マスク工程の低減とと
もに半導体集積回路装置の製造を容易なものにできると
いう効果が得られる。
【００２２】（３） エッチング工程を低減できるので
ヒューズを形成する下地としてのフィールド絶縁膜への
エッチングの影響を低減し、フィールド絶縁膜の侵触を
防止して電気的特性の安定化を図りつつ、ヒューズの信
頼性を向上させることができるという効果が得られる。
ヒューズを形成する下地としてのフィールド絶縁膜への
エッチングの影響を低減し、フィールド絶縁膜の侵触を
防止して電気的特性の安定化を図りつつ、ヒューズの信
頼性を向上させることができるという効果が得られる。
【００２３】（４） ヒューズ表面の酸化が零ないし微
小であるので、酸化によるヒューズ寸法の変動が極めて
小さく、パターン寸法がそのままヒューズ寸法となって
設計値に一致した寸法幅のヒューズを形成でき、溶断等
を容易に行うことができるという効果が得られる。
小であるので、酸化によるヒューズ寸法の変動が極めて
小さく、パターン寸法がそのままヒューズ寸法となって
設計値に一致した寸法幅のヒューズを形成でき、溶断等
を容易に行うことができるという効果が得られる。
【００２４】（５） ヒューズの比抵抗が小さいので、
上記パターン寸法のコントロール性によりヒューズ面積
を小さく形成することができるという効果が得られる。
上記パターン寸法のコントロール性によりヒューズ面積
を小さく形成することができるという効果が得られる。
【００２５】（６） ヒューズの抵抗値が小さいので、
信号伝送路として用いるときの信号伝播遅延時間が短く
なり、その動作の高速化を図ることができるという効果
が得られる。
信号伝送路として用いるときの信号伝播遅延時間が短く
なり、その動作の高速化を図ることができるという効果
が得られる。
【００２６】（７） ヒューズの融点が低くなるので、
溶断時のパワーを低く設定することができ、基板に不所
望なダメージを与えることな溶断を行うことができると
いう効果が得られる。
溶断時のパワーを低く設定することができ、基板に不所
望なダメージを与えることな溶断を行うことができると
いう効果が得られる。
【００２７】（８） ヒューズを金属膜で構成するとい
う製造方法では、金属配線層の製造工程をそのまま利用
して同時にヒューズも形成できるという効果が得られ
る。
う製造方法では、金属配線層の製造工程をそのまま利用
して同時にヒューズも形成できるという効果が得られ
る。
【００２８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ヒュ
ーズを形成するのに用いられる金属はＭｏの他に、Ｗや
Ｔａ等の高融点金属を使用してもよい。ＭＯＳＦＥＴの
ゲート電極は、第２ポリシリコン膜上にシリサイド膜に
代えてヒューズと同じＭｏ等の金属を被着させてポリシ
リコン膜と金属膜からなる構造としてもよい。このよう
にすると、ＭＯＳＦＥＴのゲート電極を構成するための
金属膜とヒューズとを同時に形成することができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ヒュ
ーズを形成するのに用いられる金属はＭｏの他に、Ｗや
Ｔａ等の高融点金属を使用してもよい。ＭＯＳＦＥＴの
ゲート電極は、第２ポリシリコン膜上にシリサイド膜に
代えてヒューズと同じＭｏ等の金属を被着させてポリシ
リコン膜と金属膜からなる構造としてもよい。このよう
にすると、ＭＯＳＦＥＴのゲート電極を構成するための
金属膜とヒューズとを同時に形成することができる。
【００２９】半導体プロセスによっては３層以上のポリ
シリコン膜形成を行う場合には、最終のポリシリコン膜
上に形成された絶縁膜上に金属膜からなるヒューズを形
成してもよい。更に、層間絶縁膜ＳｉＯ2 を使用しても
よい。また、パッシベーション膜は、プラズマＳｉＮ膜
等を使用してもよい。また、ヒューズ切断後にパッシベ
ーション膜を被着し、ヒューズの信頼性（機械的強度を
向上させる）向上を図った構造としてもよい。
シリコン膜形成を行う場合には、最終のポリシリコン膜
上に形成された絶縁膜上に金属膜からなるヒューズを形
成してもよい。更に、層間絶縁膜ＳｉＯ2 を使用しても
よい。また、パッシベーション膜は、プラズマＳｉＮ膜
等を使用してもよい。また、ヒューズ切断後にパッシベ
ーション膜を被着し、ヒューズの信頼性（機械的強度を
向上させる）向上を図った構造としてもよい。
【００３０】以上の説明では主として本発明者によって
なされた発明をその背景となって利用分野であるＤ−Ｒ
ＡＭの冗長回路用ヒューズに適用した場合について説明
したが、それに限定されるものではなく、例えばＰ−Ｒ
ＯＭ、その他の冗長回路を有するデバイスの製造方法全
てに適用できる。
なされた発明をその背景となって利用分野であるＤ−Ｒ
ＡＭの冗長回路用ヒューズに適用した場合について説明
したが、それに限定されるものではなく、例えばＰ−Ｒ
ＯＭ、その他の冗長回路を有するデバイスの製造方法全
てに適用できる。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ヒューズを金属膜で形成し
ているので、ポリシリコン等の熱酸化処理工程の影響を
受けることなく、しかも低抵抗と機械的強度大の性質に
より信頼性の向上とともに、通電による発熱を促進して
溶断を容易に行うことができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ヒューズを金属膜で形成し
ているので、ポリシリコン等の熱酸化処理工程の影響を
受けることなく、しかも低抵抗と機械的強度大の性質に
より信頼性の向上とともに、通電による発熱を促進して
溶断を容易に行うことができる。
【００３２】ヒューズ上には層間絶縁膜やパッシベーシ
ョンを形成してこれに開口を形成しているので、エッチ
ング工程を低減でき、マスク工程の低減とともに半導体
集積回路装置の製造を容易なものにできる。
ョンを形成してこれに開口を形成しているので、エッチ
ング工程を低減でき、マスク工程の低減とともに半導体
集積回路装置の製造を容易なものにできる。
【００３３】エッチング工程を低減できるのでヒューズ
を形成する下地としてのフィールド絶縁膜へのエッチン
グの影響を低減し、フィールド絶縁膜の侵触を防止して
電気的特性の安定化を図りつつ、ヒューズの信頼性を向
上させることができる。
を形成する下地としてのフィールド絶縁膜へのエッチン
グの影響を低減し、フィールド絶縁膜の侵触を防止して
電気的特性の安定化を図りつつ、ヒューズの信頼性を向
上させることができる。
【００３４】ヒューズ表面の酸化が零ないし微小である
ので、酸化によるヒューズ寸法の変動が極めて小さく、
パターン寸法がそのままヒューズ寸法となって設計値に
一致した寸法幅のヒューズを形成でき、溶断等を容易に
行うことができる。
ので、酸化によるヒューズ寸法の変動が極めて小さく、
パターン寸法がそのままヒューズ寸法となって設計値に
一致した寸法幅のヒューズを形成でき、溶断等を容易に
行うことができる。
【００３５】ヒューズの比抵抗が小さいので、上記パタ
ーン寸法のコントロール性によりヒューズ面積を小さく
形成することができる。
ーン寸法のコントロール性によりヒューズ面積を小さく
形成することができる。
【００３６】ヒューズの抵抗値が小さいので、信号伝送
路として用いるときの信号伝播遅延時間が短くなり、動
作の高速化を図ることができる。
路として用いるときの信号伝播遅延時間が短くなり、動
作の高速化を図ることができる。
【００３７】ヒューズの融点が低くなるので、溶断時の
パワーを低く設定することができ、基板に不所望なダメ
ージを与えることな溶断を行うことができる。
パワーを低く設定することができ、基板に不所望なダメ
ージを与えることな溶断を行うことができる。
【００３８】ヒューズを金属膜で構成するという製造方
法では、金属配線層の製造工程をそのまま利用して同時
にヒューズも形成できる。
法では、金属配線層の製造工程をそのまま利用して同時
にヒューズも形成できる。
【図１】本発明をＤ−ＲＡＭに適用した実施例の製造工
程図である。
程図である。
【図２】この発明にかかるヒューズの一実施例を示す模
式的平面図である。
式的平面図である。
【図３】図３のIII −III 線断面図である。
１…Ｐ型単結晶シリコン基板、２…フィールド絶縁膜、
３…ゲート絶縁膜、４…第１ポリシリコン膜、５…キャ
パシタ電極、６…ＳｉＯ2 膜、７…第２ポリシリコン
膜、８…シリサイド膜、９…ゲート電極、１０…ヒュー
ズ、１１…ソース・ドレイン、１２…ＰＳＧ膜、１３…
Ａｌ配線、１４…酸化シリコン膜、１５…開口、１６…
金属膜。
３…ゲート絶縁膜、４…第１ポリシリコン膜、５…キャ
パシタ電極、６…ＳｉＯ2 膜、７…第２ポリシリコン
膜、８…シリサイド膜、９…ゲート電極、１０…ヒュー
ズ、１１…ソース・ドレイン、１２…ＰＳＧ膜、１３…
Ａｌ配線、１４…酸化シリコン膜、１５…開口、１６…
金属膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8246 27/112 29/78 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｕ 7210−4Ｍ ４３３ 7514−4Ｍ 29/78 ３０１ Ｍ (72)発明者 石原 政道 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 松本 哲郎 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 尋木 正紀 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内
Claims (2)
- 【請求項１】 （１）少なくともフィールド絶縁膜と第
１層目ポリシリコン膜及び第１層目ポリシリコン膜上に
絶縁膜が形成されてなる半導体基板上に第２層目以降の
ポリシリコン膜を形成する工程、（２）上記フィールド
絶縁膜を含む絶縁膜上に金属膜を被着させる工程、
（３）上記金属膜をパターンエッチングしてヒューズを
形成する工程を含むことを特徴とする半導体集積回路装
置の製造方法。 - 【請求項２】 上記（３）のパターンエッチングにおい
て、ゲート絶縁膜上に形成された第２ポリシリコン膜及
び金属膜も残してＭＯＳＦＥＴのゲート電極及びそれに
接続される配線の一部又は全部が上記ヒューズとともに
同時に形成されるものであることを特徴とする特許請求
の範囲第１項記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027437A JP2719751B2 (ja) | 1994-01-31 | 1994-01-31 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027437A JP2719751B2 (ja) | 1994-01-31 | 1994-01-31 | 半導体集積回路装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116423A Division JPS60261154A (ja) | 1984-06-08 | 1984-06-08 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130860A true JPH07130860A (ja) | 1995-05-19 |
| JP2719751B2 JP2719751B2 (ja) | 1998-02-25 |
Family
ID=12221094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6027437A Expired - Lifetime JP2719751B2 (ja) | 1994-01-31 | 1994-01-31 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2719751B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130861A (ja) * | 1994-01-31 | 1995-05-19 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56146268A (en) * | 1980-04-15 | 1981-11-13 | Fujitsu Ltd | Manufacture of semiconductor memory unit |
| JPS6098665A (ja) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH0627438A (ja) * | 1992-07-06 | 1994-02-04 | Semiconductor Energy Lab Co Ltd | 液晶電気光学装置 |
-
1994
- 1994-01-31 JP JP6027437A patent/JP2719751B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56146268A (en) * | 1980-04-15 | 1981-11-13 | Fujitsu Ltd | Manufacture of semiconductor memory unit |
| JPS6098665A (ja) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH0627438A (ja) * | 1992-07-06 | 1994-02-04 | Semiconductor Energy Lab Co Ltd | 液晶電気光学装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130861A (ja) * | 1994-01-31 | 1995-05-19 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2719751B2 (ja) | 1998-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4628590A (en) | Method of manufacture of a semiconductor device | |
| US4536949A (en) | Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse | |
| US4792835A (en) | MOS programmable memories using a metal fuse link and process for making the same | |
| JPH10270566A (ja) | レーザ溶断導線を有する固体回路とその固体回路の製造方法 | |
| JPH04226067A (ja) | 実質的に低減したキャパシタンスを有するアンチヒューズエレメントの形成方法 | |
| JP2002043432A (ja) | 半導体装置およびその製造方法 | |
| JPH09139431A (ja) | 半導体装置とその製造方法 | |
| JPH07130861A (ja) | 半導体集積回路装置の製造方法 | |
| JP2719751B2 (ja) | 半導体集積回路装置の製造方法 | |
| US6861705B2 (en) | Driver circuits and methods for manufacturing driver circuits | |
| JPS60261154A (ja) | 半導体集積回路装置の製造方法 | |
| JPH08227901A (ja) | 半導体装置の製造方法 | |
| JPH0645614A (ja) | 読出し専用半導体メモリの製造方法 | |
| JPH058578B2 (ja) | ||
| TWI441225B (zh) | 電熔絲結構 | |
| JPH0352254A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPS58197874A (ja) | 半導体装置およびその製法 | |
| JPH02215149A (ja) | 半導体装置とその製造方法 | |
| JPH01204473A (ja) | 薄膜トランジスタ | |
| JP2657855B2 (ja) | 半導体装置およびその作製方法 | |
| JPS58191469A (ja) | 半導体装置の製造方法 | |
| JPS61107742A (ja) | 半導体装置 | |
| KR100205319B1 (ko) | 안티퓨즈의 제조 방법 | |
| JPH07161809A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0344062A (ja) | 改善された可溶性リンクを有する集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971014 |
|
| EXPY | Cancellation because of completion of term |