JP2007189009A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】周辺回路部に設けられた複数の配線層を備え、メモリセルは、プレート電極と、プレート電極の開口の側壁に形成された容量絶縁膜と、容量絶縁膜が側壁に形成された開口内に埋め込まれた蓄積電極とが複数の配線層に対応して設けられ、蓄積電極同士が接続されたキャパシタを有する構成である。
【選択図】図1
Description
前記周辺回路部に設けられた複数の配線層を備え、
前記メモリセルは、
プレート電極と、該プレート電極の開口の側壁に形成された容量絶縁膜と、該容量絶縁膜が側壁に形成された開口内に埋め込まれた蓄積電極とが前記複数の配線層に対応して設けられ、該蓄積電極同士が接続されたキャパシタを有することを特徴とするものである。
基板上に設けられた下地絶縁膜の前記メモリセル部に前記キャパシタに接続するための下地プラグを形成する工程と、
前記下地絶縁膜上の前記周辺回路部に第1の配線を形成し、前記メモリセル部の前記下地プラグ上に第1のキャパシタのプレート電極を形成する工程と、
前記プレート電極に前記下地プラグに達する第1の開口を形成する第1の開口形成工程と、
前記下地プラグの上部を所定量エッチングする工程と、
前記第1の配線、前記プレート電極および前記下地プラグの露出面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に設けられたマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第1の配線の一部を露出させる第2の開口を形成し、前記第1の開口内の該層間絶縁膜を除去し、該第1の開口底部の前記下地プラグの一部を露出させる工程と、
前記第1および第2の開口に導電体を埋め込んで、前記周辺回路部に配線間接続用プラグを形成し、前記メモリセル部に前記第1のキャパシタの蓄積電極を形成するプラグ形成工程と、
を有するものである。
基板上に設けられた下地絶縁膜の前記メモリセル部に前記キャパシタに接続するための下地プラグを形成する工程と、
前記下地絶縁膜上に導電体および絶縁キャップ層を順に形成する工程と、
前記周辺回路部に前記導電体および絶縁キャップ層で第1の配線のパターンを形成し、前記メモリセル部の前記下地プラグ上に該導電体および絶縁キャップ層で第1のキャパシタのプレート電極のパターンを形成する工程と、
前記プレート電極に前記下地プラグに達する第1の開口を形成する第1の開口形成工程と、
前記下地プラグの上部を所定量エッチングする工程と、
前記絶縁キャップ層を含む第1の配線および前記プレート電極ならびに前記下地プラグの露出面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に設けられたマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第1の配線の一部を露出させる第2の開口を形成する工程と、
前記層間絶縁膜上に設けられた、前記第1の開口よりも寸法の大きい開口を有するマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第1の開口内の該層間絶縁膜を除去し、該第1の開口底部の前記下地プラグの一部を露出させる工程と、
前記第1および第2の開口に導電体を埋め込んで、前記周辺回路部に配線間接続用プラグを形成し、前記メモリセル部に前記第1のキャパシタの蓄積電極を形成するプラグ形成工程と、
を有するものである。
21 窒化チタン
31 アルミニウム
41 窒化チタン
71 絶縁膜
Claims (5)
- データを蓄積するためのキャパシタを含むメモリセルがアレイ状に設けられたメモリセル部と該メモリセル部にアクセスするための周辺回路部とを有する半導体装置において、
前記周辺回路部に設けられた複数の配線層を備え、
前記メモリセルは、
プレート電極と、該プレート電極の開口の側壁に形成された容量絶縁膜と、該容量絶縁膜が側壁に形成された開口内に埋め込まれた蓄積電極とが前記複数の配線層に対応して設けられ、該蓄積電極同士が接続されたキャパシタを有することを特徴とする半導体装置。 - データを蓄積するためのキャパシタを含むメモリセル部とメモリセル部にアクセスするための周辺回路部とを有する半導体装置の製造方法であって、
基板上に設けられた下地絶縁膜の前記メモリセル部に前記キャパシタに接続するための下地プラグを形成する工程と、
前記下地絶縁膜上の前記周辺回路部に第1の配線を形成し、前記メモリセル部の前記下地プラグ上に第1のキャパシタのプレート電極を形成する工程と、
前記プレート電極に前記下地プラグに達する第1の開口を形成する第1の開口形成工程と、
前記下地プラグの上部を所定量エッチングする工程と、
前記第1の配線、前記プレート電極および前記下地プラグの露出面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に設けられたマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第1の配線の一部を露出させる第2の開口を形成し、前記第1の開口内の該層間絶縁膜を除去し、該第1の開口底部の前記下地プラグの一部を露出させる工程と、
前記第1および第2の開口に導電体を埋め込んで、前記周辺回路部に配線間接続用プラグを形成し、前記メモリセル部に前記第1のキャパシタの蓄積電極を形成するプラグ形成工程と、
を有する半導体装置の製造方法。 - 前記配線接続用プラグ上に第2の配線を形成し、前記第1のキャパシタの蓄積電極上に第2のキャパシタのプレート電極を形成する工程の後、
前記第1の開口形成工程から前記プラグ形成工程までの手順を行って、前記第2の配線に対応する前記第2のキャパシタを形成する請求項2記載の半導体装置の製造方法。 - データを蓄積するためのキャパシタを含むメモリセル部とメモリセル部にアクセスするための周辺回路部とを有する半導体装置の製造方法であって、
基板上に設けられた下地絶縁膜の前記メモリセル部に前記キャパシタに接続するための下地プラグを形成する工程と、
前記下地絶縁膜上に導電体および絶縁キャップ層を順に形成する工程と、
前記周辺回路部に前記導電体および絶縁キャップ層で第1の配線のパターンを形成し、前記メモリセル部の前記下地プラグ上に該導電体および絶縁キャップ層で第1のキャパシタのプレート電極のパターンを形成する工程と、
前記プレート電極に前記下地プラグに達する第1の開口を形成する第1の開口形成工程と、
前記下地プラグの上部を所定量エッチングする工程と、
前記絶縁キャップ層を含む第1の配線および前記プレート電極ならびに前記下地プラグの露出面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に設けられたマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第1の配線の一部を露出させる第2の開口を形成する工程と、
前記層間絶縁膜上に設けられた、前記第1の開口よりも寸法の大きい開口を有するマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第1の開口内の該層間絶縁膜を除去し、該第1の開口底部の前記下地プラグの一部を露出させる工程と、
前記第1および第2の開口に導電体を埋め込んで、前記周辺回路部に配線間接続用プラグを形成し、前記メモリセル部に前記第1のキャパシタの蓄積電極を形成するプラグ形成工程と、
を有する半導体装置の製造方法。 - 絶縁キャップ層が上面に設けられた第2の配線を前記配線接続用プラグ上に形成し、絶縁キャップ層が上面に設けられた、第2のキャパシタのプレート電極を前記第1のキャパシタの蓄積電極上に形成する工程の後、
前記第1の開口形成工程から前記プラグ形成工程までの手順を行って、前記第2の配線に対応する前記第2のキャパシタを形成する請求項4記載の半導体装置の製造方法。
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