JP2007189009A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】製造プロセスの複雑化を抑制し、かつデータを蓄積するためのキャパシタの容量を大きくした半導体装置を提供する。
【解決手段】周辺回路部に設けられた複数の配線層を備え、メモリセルは、プレート電極と、プレート電極の開口の側壁に形成された容量絶縁膜と、容量絶縁膜が側壁に形成された開口内に埋め込まれた蓄積電極とが複数の配線層に対応して設けられ、蓄積電極同士が接続されたキャパシタを有する構成である。
【選択図】図１

Description

本発明は、データを格納するための電気容量素子を有する半導体装置およびその製造方法に関する。

キャパシタを有する半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を例に取ると、従来のＳＴＣ（Stacked Capacitor Cells）型のＤＲＡＭにおいては、微細化に伴うキャパシタの電気容量減少を補償するために、立体的なキャパシタを高さ方向に大きくし対応してきた。このためキャパシタ断面方向のアスペクト比が増加あるいは構造の複雑化を招き、キャパシタ容量確保と歩留りの確保の両立が困難になってきている。具体的には、キャパシタ間の絶縁膜埋め込み特性や導体膜の埋め込み特性が確保できない、あるいはキャパシタを挟んで上下の配線を接続するための周辺回路用スルーホールの高さも高くなっており、スルーホール内の導体膜の埋め込み特性確保が厳しくなってきている（特許文献１参照）。

また、ＤＲＡＭのキャパシタ容量は、ソフトエラー等のデータ破壊に対する耐性を確保するために、約２５〜３５ｆＦを保持するように設計されている。しかし、ＤＲＡＭ市場の家電領域への市場の広がりとともに、一部の製品では低消費電力低減を強く要求されるようになってきており、ＤＲＡＭメモリセルのリフレッシュ特性を向上させる必要に迫られている。
特開２０００−３３２２１３号公報

リフレッシュ特性向上のためには、キャパシタ容量を増加させ、信号量を増加させることが確実な改善案の１つであるが、キャパシタ容量を増加させるためには製造プロセスを複雑化せざるを得ず、高コスト化の要因となる。一方でパソコン用途のように低コストの要求もあり、同一製造プロセスでこれらの要求に応えることが課題となっている。さらに、高性能化や高機能化に伴いメタル配線の層数増加の要求が強くなってきているが、コスト増加を如何に抑えるかが課題となってきている。

ロジック混載ＤＲＡＭでは、メモリセル専用プロセスをロジックプロセスに追加する形となり、基本プロセスに対して、高コストや歩留り低下が避けられず問題であった。

本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、製造プロセスの複雑化を抑制し、かつデータを蓄積するためのキャパシタの容量を大きくした半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するための本発明の半導体装置は、データを蓄積するためのキャパシタを含むメモリセルがアレイ状に設けられたメモリセル部と該メモリセル部にアクセスするための周辺回路部とを有する半導体装置において、
前記周辺回路部に設けられた複数の配線層を備え、
前記メモリセルは、
プレート電極と、該プレート電極の開口の側壁に形成された容量絶縁膜と、該容量絶縁膜が側壁に形成された開口内に埋め込まれた蓄積電極とが前記複数の配線層に対応して設けられ、該蓄積電極同士が接続されたキャパシタを有することを特徴とするものである。

一方、上記目的を達成するための本発明の半導体装置の製造方法は、データを蓄積するためのキャパシタを含むメモリセル部とメモリセル部にアクセスするための周辺回路部とを有する半導体装置の製造方法であって、
基板上に設けられた下地絶縁膜の前記メモリセル部に前記キャパシタに接続するための下地プラグを形成する工程と、
前記下地絶縁膜上の前記周辺回路部に第１の配線を形成し、前記メモリセル部の前記下地プラグ上に第１のキャパシタのプレート電極を形成する工程と、
前記プレート電極に前記下地プラグに達する第１の開口を形成する第１の開口形成工程と、
前記下地プラグの上部を所定量エッチングする工程と、
前記第１の配線、前記プレート電極および前記下地プラグの露出面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に設けられたマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第１の配線の一部を露出させる第２の開口を形成し、前記第１の開口内の該層間絶縁膜を除去し、該第１の開口底部の前記下地プラグの一部を露出させる工程と、
前記第１および第２の開口に導電体を埋め込んで、前記周辺回路部に配線間接続用プラグを形成し、前記メモリセル部に前記第１のキャパシタの蓄積電極を形成するプラグ形成工程と、
を有するものである。

また、本発明の半導体装置の製造方法は、データを蓄積するためのキャパシタを含むメモリセル部とメモリセル部にアクセスするための周辺回路部とを有する半導体装置の製造方法であって、
基板上に設けられた下地絶縁膜の前記メモリセル部に前記キャパシタに接続するための下地プラグを形成する工程と、
前記下地絶縁膜上に導電体および絶縁キャップ層を順に形成する工程と、
前記周辺回路部に前記導電体および絶縁キャップ層で第１の配線のパターンを形成し、前記メモリセル部の前記下地プラグ上に該導電体および絶縁キャップ層で第１のキャパシタのプレート電極のパターンを形成する工程と、
前記プレート電極に前記下地プラグに達する第１の開口を形成する第１の開口形成工程と、
前記下地プラグの上部を所定量エッチングする工程と、
前記絶縁キャップ層を含む第１の配線および前記プレート電極ならびに前記下地プラグの露出面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に設けられたマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第１の配線の一部を露出させる第２の開口を形成する工程と、
前記層間絶縁膜上に設けられた、前記第１の開口よりも寸法の大きい開口を有するマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第１の開口内の該層間絶縁膜を除去し、該第１の開口底部の前記下地プラグの一部を露出させる工程と、
前記第１および第２の開口に導電体を埋め込んで、前記周辺回路部に配線間接続用プラグを形成し、前記メモリセル部に前記第１のキャパシタの蓄積電極を形成するプラグ形成工程と、
を有するものである。

本発明では、周辺回路の配線と同時にキャパシタが形成され、配線に対応して形成されるキャパシタが積層形成される。周辺回路の配線形成工程とメモリセル部のキャパシタが同時に形成されるため、製造工程数の低減が図れる。また、積層形成されたキャパシタが蓄積電極で接続されるため、配線層数に対応して容量が増大する。

本発明によれば、配線の多層化に伴い、製造プロセスの工程数の増加を抑制するともに、各メモリセルのキャパシタ容量を大きくすることができる。

本発明の半導体装置の製造方法は、回路の配線およびキャパシタのプレート電極を共通工程で形成し、回路内の配線間接続用のプラグおよびキャパシタの蓄積電極を共通工程で形成するようにしたことを特徴とする。

本実施例の半導体装置の構成を説明する。本実施例では、ＤＲＡＭの場合で説明する。図１は、本実施例の半導体装置の一構成例を示す断面図である。図１（ａ）は周辺回路部を示し、図１（ｂ）はメモリセル部を示す。本実施例の半導体装置では、図１（ａ）に示す多層配線構造と同時に図１（ｂ）に示すキャパシタ構造が作製される。

図１（ａ）に示すように、周辺回路部の多層配線は、第１の配線、第２の配線、…、第（Ｎ＋１）の配線（Ｎは１以上の自然数）と、配線間を接続するスルーホールプラグ（以下、ＴＨプラグと表記する）とを有する構成である。第１の配線は、銅を混在したアルミニウム（以下では、アルミニウムと称する）３１と、アルミニウム３１の下層側に設けられた窒化チタン２１と、アルミニウム３１の上層側に設けられた窒化チタン４１とを有する。第２の配線は、アルミニウム３２と、アルミニウム３２の下層側に設けられた窒化チタン２２と、アルミニウム３１の上層側に設けられた窒化チタン４２とを有する。第１の配線および第２の配線と同様にして、第（Ｎ＋１）の配線は、アルミニウム１１０と、アルミニウム１１０の下層側に設けられた窒化チタン１００と、アルミニウム１１０の上層側に設けられた窒化チタン１２０とを有する。窒化チタン２１、２２、１００はバリア層として機能し、窒化チタン４１、４２、１２０はキャップ層として機能する。

第１の配線から第Ｎの配線の各配線は、側面と上面が絶縁膜で覆われ、その上面の絶縁膜には開口が設けられている。ＴＨプラグは、その開口を介して下層側の配線と接続されている。図１（ａ）で説明すると、ＴＨプラグとなるプラグ１０は下層配線（不図示）と第１の配線の窒化チタン２１とを接続している。プラグ１１は、絶縁膜７１の開口を介して第１の配線の窒化チタン４１と第２の配線の窒化チタン２２とを接続している。同様にして、プラグ１２は絶縁膜７２の開口を介して第２の配線と第３の配線（不図示）とを接続している。このようにして、第（Ｎ＋１）の配線まで、各プラグは上層と下層の配線同士を接続している。プラグ１０、１１、１２は、主にタングステン等の埋め込み特性に優れた導電性材料で形成されている。

下層配線（不図示）は層間絶縁膜６０に設けられ、第１の配線およびプラグ１１は層間絶縁膜６１に設けられている。また、第２の配線およびプラグ１２は層間絶縁膜６２に設けられている。なお、図には示さないが、層間絶縁膜６０よりも下層には、トランジスタなどの素子や配線が形成されている。

図１（ｂ）に示すメモリセル部には、第１のキャパシタと第２のキャパシタとが積層して形成されている。それぞれのキャパシタは、プレート電極と、蓄積電極と、これら２つの電極に挟まれた絶縁膜とを有する。この絶縁膜はキャパシタの容量絶縁膜となる。第１のキャパシタのプレート電極は、アルミニウム３１と、アルミニウム３１の下層側に設けられた窒化チタン２１と、アルミニウム３１の上層側に設けられた窒化チタン４１とを有する。第１のキャパシタの蓄積電極はプラグ１１で形成されている。絶縁膜７１は第１のキャパシタの容量絶縁膜に相当する。プラグ１１はプラグ１０に接続され、プラグ１０はメモリセルの選択用トランジスタ（不図示）に接続されている。プラグ１０を下地プラグと称する。

第２のキャパシタのプレート電極は、アルミニウム３２と、アルミニウム３２の下層側に設けられた窒化チタン２２と、アルミニウム３２の上層側に設けられた窒化チタン４２とを有する。第１のキャパシタの蓄積電極は、プラグ１２で形成されている。絶縁膜７２は第２のキャパシタの容量絶縁膜に相当する。絶縁膜７１、７２として、例えば、五酸化タンタルがある。なお、図１（ｂ）には示さないが、第２のキャパシタより上側に第ｎのキャパシタまで積層して形成されている。

図１（ａ）に示す第１の配線と図１（ｂ）に示す第１のキャパシタを見比べると、アルミニウム３１および窒化チタン２１、４１は、周辺回路部では第１の配線を構成し、メモリセル部では第１のキャパシタのプレート電極を構成している。また、絶縁体７１は、周辺回路部では第１の配線の絶縁性を確保する役目を果たし、第１のキャパシタでは容量絶縁膜の役目を果たしている。そして、周辺回路部におけるプラグ１１は第１の配線と第２の配線を接続するためのＴＨプラグとなり、メモリセル部におけるプラグ１１は第１のキャパシタの蓄積電極となる。

第２の配線と第２のキャパシタとを見比べると、アルミニウム３２および窒化チタン２２、４２は、周辺回路部では第２の配線を構成し、メモリセル部では第２のキャパシタのプレート電極を構成している。また、絶縁体７２は、周辺回路部では第２の配線の絶縁性を確保する役目を果たし、第２のキャパシタでは容量絶縁膜の役目を果たしている。そして、周辺回路部におけるプラグ１２は第２の配線と第３の配線を接続するためのＴＨプラグとなり、メモリセル部におけるプラグ１２は第２のキャパシタの蓄積電極となっている。このように、第２の配線と第２のキャパシタとを見比べても、第１の配線および第１のキャパシタの関係と同様である。

なお、図１（ａ）および（ｂ）では、キャパシタと同時に形成される配線とその上層配線のみを示しており、この下層にトランジスタ等の半導体素子やキャパシタと同時に形成されない配線層が設けられているが、図に示すことを省略している。また、上層も必要に応じてキャパシタと同時に形成されない配線層が必要層数形成されていてもよい。

図２は本実施例の半導体装置の一構成例を示す平面レイアウト図である。図２（ａ）は周辺回路部の配線接続部位を示し、図２（ｂ）はメモリセル部における単体のキャパシタを示す。図２（ａ）は、配線１と、配線１の上層に設けられた配線２と、これらの配線１、２を接続するためのＴＨプラグ３のそれぞれについて、平面レイアウトを重ねて表示している。なお、メモリセルは、通常、データトランスファ用のトランジスタとキャパシタとから成り立っているが、本発明はメモリセルではキャパシタの構造に関するものである。そのため、トランジスタのレイアウト平面図を図に示すことを省略している。

図２（ａ）に示すように、配線１と配線２とがＴＨプラグ３を介して接続されている。図２（ｂ）に示すように、キャパシタは、データを蓄えるための蓄積電極５と、データを蓄えるために基準となるプレート電極４と、これら２つの電極の間に挟まれる容量絶縁膜とを有する。図２（ｂ）では、単体のキャパシタを示しているが、プレート電極４はメモリセルアレイに共通である。後述する方法により、配線１とプレート電極４とが同時に形成され、ＴＨプラグ３と蓄積電極５とが同時に形成される。

図２（ｂ）に示すように、プレート電極４は、メモリセルアレイ全体を覆いながら、蓄積電極５を形成する部分を抜いたパターンとなっており、その抜いた部分に蓄積電極５がホールパターンとして配置されている。図２（ａ）におけるＡＡ'断面構造が図１（ａ）の２つの配線の接続部に相当し、図２（ｂ）おけるＢＢ'断面構造が図１（ｂ）のキャパシタ部分に相当する。

なお、周辺回路部に３層以上の配線が設けられている場合、配線のパターンは配線１または配線２と重なり、配線間を接続するＴＨプラグも図２（ａ）に示すＴＨプラグ３のパターンに重なる。そのため、図２（ａ）に示す平面レイアウト図がその代表図となる。実際の配線レイアウトは種々のパターンを有し、配線間を接続するためのＴＨプラグも１個ではなく複数個設置される場合もあるが、本実施例ではその詳細な説明を省略する。

また、メモリセル部に２層以上のキャパシタが設けられている場合、どのキャパシタのプレート電極４および蓄積電極５も図２（ｂ）に示すのと同様のレイアウトパターンとなる。そのため、キャパシタが２層以上設けられている場合でも、図２（ｂ）に示す平面レイアウト図がその代表図となる。また、上述したように、図２（ｂ）は、１ビット分のメモリセルのキャパシタを示しているが、図には示さないが、実際は平面方向に同様のパターンでアレイ状に必要ビット数繰り返されている。

次に、本実施例の半導体装置の製造方法を説明する。図３から図１２は、本実施例の半導体装置の製造方法を説明するための断面模式図である。各図において（ａ）は周辺回路部の一部を示し、（ｂ）はメモリセル部の一部を示す。

あらかじめ、半導体基板上にトランジスタ等の半導体素子、メモリセルのキャパシタと同時に形成しない配線層、ならびにこれらの素子および配線層を絶縁するための絶縁膜（これを、下地絶縁膜と称する）を形成する。続いて、周辺回路部とメモリセル部の両方に、図に示さない配線層と接続するためのプラグ１０をタングステンで層間絶縁膜６０内にそれぞれ形成する。その後、プラグ１０および層間絶縁膜６０の上に窒化チタン２１、アルミニウム３１および窒化チタン４１の三層構造の導電層をスパッタリング法で順次堆積する。そして、ＫｒＦレーザーを用いたリソグラフィ技術により所定の開口パターンを有するレジストを導電層上に形成する。続いて、レジストをマスクにしてドライエッチング技術により上記導電層を加工し、周辺回路部に第１の配線のパターンを形成し、メモリセル部にはプレート電極のパターンを形成する。その後、レジストをドライアッシャーで除去する（図３（ａ）、（ｂ））。図３（ｂ）に示すように、メモリセル部のプレート電極に開口部６が形成される。第１の配線のパターンは図２（ａ）に示した配線１に相当し、プレート電極のパターンは図２（ｂ）に示したプレート電極４に相当する。

続いて、窒化チタン２１、４１およびアルミニウム３１に対してエッチングレート比が十分に大きく、かつ等方的なエッチング条件でプラグ１０のタングステンをエッチングする。このとき、周辺回路部では、第１の配線（窒化チタン４１／アルミニウム３１／窒化チタン２１）によりプラグ１０が覆われているので、プラグ１０はエッチングされない（図４（ａ））。一方、メモリセル部では、プレート電極（窒化チタン４１／アルミニウム３１／窒化チタン２１）に設けられた開口部６の底にタングステンプラグ１０が露出しているため、プラグ１０の上面がエッチングされる（図４（ｂ））。これにより、プレート電極（窒化チタン４１／アルミニウム３１／窒化チタン２１）とプラグ１０は絶縁される。プラグ１０のタングステンとプレート電極の窒化チタン４１／アルミニウム３１／窒化チタン２１のように、プラグ１０とプレート電極とのエッチング選択比をより大きくすることで、プレート電極に対するエッチング量を抑制するとともに、プラグ１０の上面から所定量削ることが可能となる。

次に、絶縁膜７１として五酸化タンタルをＣＶＤ（Chemical Vapor Deposition）法で堆積する。周辺回路部では、第１の配線の側面と上面が絶縁膜７１で覆われる（図５（ａ））。メモリセル部では、プラグ１０の上面、開口部６の側壁、およびプレート電極の上面が絶縁膜７１で覆われる（図５（ｂ））。この絶縁膜７１はメモリセル部ではキャパシタの容量絶縁膜となる。

続いて、図６（ａ）、（ｂ）に示すように、絶縁膜７１上に層間絶縁膜６１をＣＶＤ法で堆積する。その後、リソグラフィ技術により所定の開口パターンを有するレジストを層間絶縁膜６１上に形成する。そして、レジストをマスクにして異方性のドライエッチング技術により層間絶縁膜６１および絶縁膜７１を順次エッチングする。これにより、周辺回路部では第１の配線の窒化チタン４１をＴＨプラグに接続するための開口部１１Ｈが形成され（図７（ａ））、メモリセル部ではプラグ１０を第１のキャパシタの蓄積電極に接続するための開口部１１Ｈが形成される（図７（ｂ））。

続いて、メモリセル部のプレート電極の側壁における絶縁膜７１を露出させる目的で、希フッ酸等を用いたウエットエッチングにより、開口部１１Ｈを等方的に拡大する。これにより、周辺回路部ではＴＨプラグのための開口が形成され（図８（ａ））、メモリセル部では第１のキャパシタの蓄積電極のための開口が形成される（図８（ｂ））。

次に、タングステン等の導電体膜を開口部１１Ｈに埋め込んだ後、ＣＭＰ（Chemical and Mechanical Polishing）技術により層間絶縁膜６１上の導電体膜を除去する。これにより、周辺回路部ではＴＨプラグとなるプラグ１１が形成され（図９（ａ））、メモリセル部では第１のキャパシタの蓄積電極となるプラグ１１が形成される（図９（ｂ））。プラグ１１を形成するための導電体膜は、ＣＶＤ法を用いたタングステンに限らず、ＣＶＤ法を用いた窒化チタン、またはその両方の積層膜を用いてもよい。図９（ｂ）に示すように、メモリセル部では、蓄積電極に相当するプラグ１１、容量絶縁膜に相当する絶縁膜７１、およびプレート電極（窒化チタン４１／アルミニウム３１／窒化チタン２１）により第１のキャパシタが立体的に形成される。

さらに、図３から図９で説明した製造プロセスを繰り返すことにより、図１０から図１２に示すように、第２の配線および第２のキャパシタが同時に形成される。第２の配線および第２のキャパシタの形成手順については、簡単に説明する。

層間絶縁膜６１上に第２の配線と第２のキャパシタのプレート電極を形成した後、図４で説明した方法と同様にして、プレート電極に開口部を形成し、プラグ１１とプレート電極を絶縁する（図１０（ａ）、（ｂ））。絶縁膜７２および層間絶縁膜６２を形成した後、図７で説明した方法と同様にして、周辺回路部およびメモリセル部におけるこれら２層の絶縁膜に開口部１２Ｈを形成する（図１１（ａ）、（ｂ））。そして、図８で説明した方法と同様にして、開口部１２Ｈを拡大し、その開口部１２Ｈに導電体膜を埋め込む。これにより、周辺回路部にはＴＨプラグとなるプラグ１２が形成され（図１２（ａ））、メモリセル部には第２のキャパシタの蓄積電極となるプラグ１２が形成される（図１２（ｂ））。

このようにして、周辺回路部の第１の配線とメモリセル部の第１のキャパシタとが同時に形成される。また、第１の配線および第１のキャパシタ上に、これらと同様の構造を有する第２の配線および第２のキャパシタが同時に形成される。

その後、上述した方法を用いてメモリセルで必要とする層数のキャパシタを順次形成する。そして、同時に形成されるキャパシタおよび配線の形成が完了した後、キャパシタと同時に形成されない配線（窒化チタン１００／アルミニウム１１０／窒化チタン１２０）を形成する。その後、必要に応じて、図に示さない上部配線層およびパッシベーション保護膜を形成することで、半導体装置が作製される。

上述したようにして、周辺回路部とメモリセル部のそれぞれに同時にプラグ１０、１１が形成され、プラグ１０、１１が周辺回路部では第１の配線および第２の配線を下地絶縁膜中の配線層に接続している。これに対して、プラグ１０、１１がメモリセル部では絶縁膜７１、７２により周辺回路部の配線に相当するプレート電極と絶縁された構造が形成される。

また、第１の配線および第２の配線上には、従来の配線プロセスには形成されない容量絶縁膜が設けられることになるが、メモリセル部では、周辺回路部の配線と同時に形成されるプレート電極と周辺回路部のプラグと同時に形成される蓄積電極および下層の蓄積電極とが容量絶縁膜を介して接することになり、周辺回路部の配線とメモリセル部のキャパシタが同時に形成される。

本発明の半導体装置の製造方法は、配線の多層化に伴い、製造プロセスの工程数の増加を抑え、各メモリセルのキャパシタ容量を大きくすることが可能となる。

また、従来では、キャパシタ容量を大きくするためにアスペクト比の高いシリンダを形成する必要があった。この場合、キャパシタを挟んで上下の配線を接続するための周辺回路用スルーホールを形成しなければならなかった。これに対して、本発明では、これらの高コストの要因となる超高アスペクトエッチング技術や超高アスペクト対応の成膜技術を導入する必要がないので、これらの技術のための専用の材料やプロセスがほとんど不要となり、従来技術よりも低コストを実現できる。

また、本発明における配線およびキャパシタの形成プロセスは、プロセスモジュールとして繰り返し可能であり、必要な配線層数Ｎｍとキャパシタ層数Ｎｃを、Ｎｍ＞Ｎｃの範囲で任意に選ぶことが可能である。このため、微細化に伴う容量確保をキャパシタの高さを増加させるのではなく、キャパシタ層数Ｎｃを増やすことにより実現できる。その結果、基板面に対して垂直方向のキャパシタのアスペクト比の増大が抑えられ、高アスペクト比のキャパシタの加工が不要となり、歩留りの向上が図れる。

本実施例の半導体装置の製造方法は、メモリセル部のプレート電極上にエッチングマスクとして機能する絶縁キャップ層を形成することで、キャパシタの蓄積電極のホールパターンを自己整合的に形成可能にしたものである。

本実施例の半導体装置の構成について説明する。図１３は本実施例の半導体装置の一構成例を示す断面模式図である。図１３（ａ）は周辺回路部を示し、図１３（ｂ）はメモリセル部を示す。平面レイアウトについては、実施例１で説明した図２と同様であるため、ここではその詳細な説明を省略する。

図１３（ａ）に示すように、周辺回路部では、窒化チタン２１、アルミニウム３１および窒化チタン４１が順に積層された第１の配線の上面に絶縁キャップ層５１が形成されている。配線同士を接続するためのＴＨプラグとして機能するプラグ１１は、絶縁膜７１および絶縁キャップ層５１に設けられた開口部を介して第１の配線と接続されている。窒化チタン２２、アルミニウム３２および窒化チタン４２が順に積層された第２の配線についても同様である。

図１３（ｂ）に示すように、メモリセル部では、窒化チタン２１、アルミニウム３１および窒化チタン４１が順に積層された、第１のキャパシタのプレート電極の上面に絶縁キャップ層５１が形成されている。蓄積電極として機能するプラグ１１は、絶縁膜７１および絶縁キャップ層５１に設けられた開口部を介してプレート電極と接続されている。窒化チタン２２、アルミニウム３２および窒化チタン４２が順に積層された、第２のキャパシタのプレート電極についても同様である。

次に、本実施例の半導体装置の製造方法を説明する。図１４から図２４は本実施例の半導体装置の製造方法を説明するための断面模式である。なお、実施例１と同様な工程については、その詳細な説明を省略する。

実施例１と同様にして、半導体基板上にトランジスタ等の半導体素子、メモリセルのキャパシタと同時に形成しない配線層、ならびにこれらの素子および配線層を絶縁するための下地絶縁膜を形成する。続いて、周辺回路部とメモリセル部の両方に、図に示さない配線層と接続するためのプラグ１０をタングステンで層間絶縁膜６０内にそれぞれ形成する。その後、プラグ１０および層間絶縁膜６０の上に窒化チタン２１、アルミニウム３１および窒化チタン４１の三層構造の導電層をスパッタリング法で順次堆積する。さらに、本実施例では、窒化チタン４１の上に絶縁キャップ層５１を形成する。

続いて、図１４（ｂ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、メモリセル部の導電層に開口部を形成する。その後、実施例１と同様にして、プラグ１０の上部を所定量エッチングし（図１５（ｂ））、絶縁膜７１を全面に形成し（図１６）、層間絶縁膜６１を形成する（図１７）。続いて、レジストＲ１をマスクにして、周辺回路部の第１の配線上の絶縁膜７１および層間絶縁膜６１に開口部１１Ｈを形成する（図１８（ａ））。

ジスストＲ１を除去した後、レジストＲ２を層間絶縁膜６１上に形成する。図１９（ｂ）に示すように、レジストＲ２をマスクにして、メモリセル部の層間絶縁膜６１に対してエッチングを行う。レジストＲ２の開口は、開口部６よりもサイズが大きい。図１９（ｂ）に示す工程では、絶縁膜７１および絶縁キャップ層５１に対して層間絶縁膜６１のエッチング量を大きくする条件を用いることで、レジストＲ２の開口サイズが開口部６よりも大きくても、開口部１１Ｈの層間絶縁膜６１が自己整合的にエッチングされる。これにより、蓄積電極のホールパターンが自己整合的に形成される。

その後、メモリセル部のプラグ１０上の絶縁膜７１に開口を形成し、続いて、実施例１と同様にして、周辺回路部およびメモリセル部の開口部１１Ｈに導電体膜を埋め込む。これにより、周辺回路部ではＴＨプラグとなるプラグ１１が形成され（図２１（ａ））、メモリセル部では蓄積電極となるプラグ１１が形成される（図２１（ｂ））。さらに、図１４から図２１で説明した工程を繰り返して、図２３に示すレジストＲ３をマスクにして自己整合的に第２のキャパシタの蓄積電極のホールパターンを形成した後、プラグ１２を形成する（図２２から図２４）。その後、配線およびキャパシタの層数を増やす場合は、上述の方法を繰り返す。そして、周辺回路部に配線のみを形成する場合には、実施例１と同様にして、配線（窒化チタン１００／アルミニウム１１０／窒化チタン１２０）を形成し、必要に応じて、図に示さない上部配線層およびパッシベーション保護膜を形成することで、半導体装置が作製される。

本実施例では、メモリセル部においてプレート電極に対して蓄積電極を自己整合的に加工できるので、実施例１と比較してメモリセルを緻密にすることができる。そのため、実施例１よりもチップサイズの縮小化や大容量化が可能となる。また、実施例１と同程度のメモリセルサイズであればキャパシタの表面積を拡大することができる。チップサイズの縮小化や大容量化はコストを低減する効果があり、キャパシタ表面積拡大は情報蓄積電荷量をより多く確保することが可能となるため、情報保持特性の向上が図れる。その他の効果は実施例１と同様である。

本発明の半導体装置は、配線層数Ｎｍとキャパシタ層数Ｎｃを調整することにより、キャパシタの容量が相対的に少なく、高歩留りが期待される低価格のＤＲＡＭに適用することが可能である。

また、本発明をロジック混載ＤＲＡＭやその他キャパシタ素子を有する半導体装置に適用可能である。容量が小さくてもＥＣＣ（Error Check and Correct）回路で補償し、配線層数の多いロジック混載ＤＲＡＭから、配線層数もキャパシタ層数も最大とする高速または低消費電力に特化した超高性能ＤＲＡＭや高性能混載ＤＲＡＭに至るまで、本発明と同一の構造で応用して実現することが可能であり、短い開発期間と低コストで多品種展開が実現可能となる。

実施例１の半導体装置の一構成例を示す断面模式図である。 実施例１の半導体装置の一構成例を示す平面レイアウト図である。 実施例１の半導体装置の製造方法における１層目配線層完成後の構造断面図である。 実施例１の半導体装置の製造方法における下地プラグエッチング後の構造断面図である。 実施例１の半導体装置の製造方法における容量絶縁膜成膜後の構造断面図である。 実施例１の半導体装置の製造方法における１層目配線層間膜完成後の構造断面図である。 実施例１の半導体装置の製造方法における１層目配線上スルーホール開口後の構造断面図である。 実施例１の半導体装置の製造方法における１層目配線上スルーホール拡大後の構造断面図である。 実施例１の半導体装置の製造方法における１層目スルーホール内埋め込みプラグ形成後の構造断面図である。 実施例１の半導体装置の製造方法における２層目配線層完成、下地プラグエッチ後の構造断面図である。 実施例１の半導体装置の製造方法における２層目配線上スルーホール開口後の構造断面図である。 実施例１の半導体装置の製造方法における２層目スルーホール内埋め込みプラグ形成後の構造断面図である。 実施例２の半導体装置の一構成例を示す断面模式図である。 実施例２の半導体装置の製造方法における１層目配線層完成後の構造断面図である。 実施例２の半導体装置の製造方法における下地プラグエッチング後の構造断面図である。 実施例２の半導体装置の製造方法における容量絶縁膜成膜後の構造断面図である。 実施例２の半導体装置の製造方法における１層目配線層間膜完成後の構造断面図である。 実施例２の半導体装置の製造方法における周辺回路部のみ１層目配線上スルーホール開口後の構造断面図である。 実施例２の半導体装置の製造方法における１層目メモリセル部蓄積容量用スルーホール開口後の構造断面図である。 実施例２の半導体装置の製造方法における１層目メモリセル部スルーホール底容量絶縁膜エッチ後の構造断面図である。 実施例２の半導体装置の製造方法における１層目スルーホール内埋め込みプラグ形成後の構造断面図である。 実施例２の半導体装置の製造方法における２層目配線層完成、容量絶縁膜成膜後の構造断面図である。 実施例２の半導体装置の製造方法における２層目メモリセル部蓄積容量用スルーホール開口後の構造断面図である。 実施例２の半導体装置の製造方法における２層目スルーホール内埋め込みプラグ形成後の構造断面図である。

符号の説明

１１ プラグ
２１ 窒化チタン
３１ アルミニウム
４１ 窒化チタン
７１ 絶縁膜

Claims (5)

1. データを蓄積するためのキャパシタを含むメモリセルがアレイ状に設けられたメモリセル部と該メモリセル部にアクセスするための周辺回路部とを有する半導体装置において、
   前記周辺回路部に設けられた複数の配線層を備え、
   前記メモリセルは、
   プレート電極と、該プレート電極の開口の側壁に形成された容量絶縁膜と、該容量絶縁膜が側壁に形成された開口内に埋め込まれた蓄積電極とが前記複数の配線層に対応して設けられ、該蓄積電極同士が接続されたキャパシタを有することを特徴とする半導体装置。
2. データを蓄積するためのキャパシタを含むメモリセル部とメモリセル部にアクセスするための周辺回路部とを有する半導体装置の製造方法であって、
   基板上に設けられた下地絶縁膜の前記メモリセル部に前記キャパシタに接続するための下地プラグを形成する工程と、
   前記下地絶縁膜上の前記周辺回路部に第１の配線を形成し、前記メモリセル部の前記下地プラグ上に第１のキャパシタのプレート電極を形成する工程と、
   前記プレート電極に前記下地プラグに達する第１の開口を形成する第１の開口形成工程と、
   前記下地プラグの上部を所定量エッチングする工程と、
   前記第１の配線、前記プレート電極および前記下地プラグの露出面を覆う容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に設けられたマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第１の配線の一部を露出させる第２の開口を形成し、前記第１の開口内の該層間絶縁膜を除去し、該第１の開口底部の前記下地プラグの一部を露出させる工程と、
   前記第１および第２の開口に導電体を埋め込んで、前記周辺回路部に配線間接続用プラグを形成し、前記メモリセル部に前記第１のキャパシタの蓄積電極を形成するプラグ形成工程と、
   を有する半導体装置の製造方法。
3. 前記配線接続用プラグ上に第２の配線を形成し、前記第１のキャパシタの蓄積電極上に第２のキャパシタのプレート電極を形成する工程の後、
   前記第１の開口形成工程から前記プラグ形成工程までの手順を行って、前記第２の配線に対応する前記第２のキャパシタを形成する請求項２記載の半導体装置の製造方法。
4. データを蓄積するためのキャパシタを含むメモリセル部とメモリセル部にアクセスするための周辺回路部とを有する半導体装置の製造方法であって、
   基板上に設けられた下地絶縁膜の前記メモリセル部に前記キャパシタに接続するための下地プラグを形成する工程と、
   前記下地絶縁膜上に導電体および絶縁キャップ層を順に形成する工程と、
   前記周辺回路部に前記導電体および絶縁キャップ層で第１の配線のパターンを形成し、前記メモリセル部の前記下地プラグ上に該導電体および絶縁キャップ層で第１のキャパシタのプレート電極のパターンを形成する工程と、
   前記プレート電極に前記下地プラグに達する第１の開口を形成する第１の開口形成工程と、
   前記下地プラグの上部を所定量エッチングする工程と、
   前記絶縁キャップ層を含む第１の配線および前記プレート電極ならびに前記下地プラグの露出面を覆う容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に設けられたマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第１の配線の一部を露出させる第２の開口を形成する工程と、
   前記層間絶縁膜上に設けられた、前記第１の開口よりも寸法の大きい開口を有するマスクを介して前記容量絶縁膜および前記層間絶縁膜に対してエッチングすることで、前記第１の開口内の該層間絶縁膜を除去し、該第１の開口底部の前記下地プラグの一部を露出させる工程と、
   前記第１および第２の開口に導電体を埋め込んで、前記周辺回路部に配線間接続用プラグを形成し、前記メモリセル部に前記第１のキャパシタの蓄積電極を形成するプラグ形成工程と、
   を有する半導体装置の製造方法。
5. 絶縁キャップ層が上面に設けられた第２の配線を前記配線接続用プラグ上に形成し、絶縁キャップ層が上面に設けられた、第２のキャパシタのプレート電極を前記第１のキャパシタの蓄積電極上に形成する工程の後、
   前記第１の開口形成工程から前記プラグ形成工程までの手順を行って、前記第２の配線に対応する前記第２のキャパシタを形成する請求項４記載の半導体装置の製造方法。

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