JPH03159271A - 半導体装置及びそれを実装した電子装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、相補型ＭＩＳＦＥＴ（０ＭＯ８）を有する半
導体装置及びこの半導体装置を実装する電子装置に適用
して有効な技術に関するものである。

〔従来の技術〕

大型コンピュータ、ＯＡ機器等のシステムで使用される
記憶装置はメモリボード（例えばＰＣＢ）に複数個の半
導体記憶装置を実装する。半導体記憶装置は例えばＤ　
ＲＡ　Ｍ　（Ｄ　ｙｎａｍｉｃ　Ｒａｎｄｏｍ八ＣＣａ
へｓ　Ｍｅｍｏｒｙ）が搭載された半導体ペレットをパ
ッケージで封止したものである。

この種の半導体記憶装置の半導体ペレットに搭載された
ＤＲＡＭは、低消費電力化及び高集積化を図るため、特
に周辺回路を相補型ＭＯ８ＦＥＴ（ＣＭＯ５）で構成す
る。相補型ＭＯ８ＦＥＴは周知のようにｎチャネルＭＯ
ＳＦＥＴ及びｐチャネルＭＯＳＦＥＴで構成される。

現在、ＤＲＡＭの周辺回路は主に電源電圧例えば５　［
Ｖ］及び基？ｆＩ！電圧例えばＯ［Ｖ］で回路動作が行
われる。例えば相補型ＭＯ８ＦＥＴで構成されるインバ
ータ回路はｐチャネルＭＯＳＦＥＴのソース領域に電源
電圧、ｎチャネルＭＯＳＦＥＴのソース領域に基準電圧
の夫々が印加される。この電源電圧は、半導体ペレット
の周囲に配列された外部端子（ポンディングパッド）、
パッケージのリードの夫々を介在させてメモリボードの
電源電圧配線から供給される。同様に、基準電圧はメモ
リボードの基準電圧配線から供給される。

なお、半導体記憶装置が実装されたメモリボードについ
ては、例えば特願昭６３−１６４４４２に記載される。

【発明が解決しようとする課題〕

前述のメモリボード上に実装された半導体記憶装置のＤ
ＲＡＭは周辺回路を相補型ＭＯ３ＦＥＴで構成するので
、この相補型ＭＯ８ＦＥＴで寄生サイリスタが構成され
る。この寄生サイリスタは外部ノイズ又は内部ノイズに
より所謂ラッチアップ現象を生じる。このため、ＤＲＡ
Ｍの電源電圧と基準電圧との間に過大電流が流れ、この
過大電流による発熱で半導体記憶装置に熱損傷又は熱破
壊を生じる。この熱損傷又は熱破壊は、半導体記憶装置
に留まらず、メモリボードに達し、結果的にメモリボー
ド上のシステムが破壊されるという問題を生じる。

本発明の目的は、相補型ＭＩＳＦＥＴを有する半導体装
置において、ラッチアップ現象に基づく、熱損傷又は熱
破壊を防止することが可能な技術を提供することにある
。

本発明の他の目的は、相補型ＭＩＳＦＥＴを有する半導
体装置を実装基板に実装する電子装置において、前記半
導体装置のラッチアップ現象に基づく、熱損傷又は熱破
壊を防止することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）電源電圧用外部端子から電源電圧配線を介在させ
て相補型ＭＩＳＦＥＴに電源電圧が供給される半導体装
置において、前記電源電圧用外部端子から前記電源電圧
配線の分岐される前又は素子に接続される前までの電源
電圧供給経路に、過電流遮断手段を設ける。前記過電流
遮断手段は前記電源電圧配線に直列に接続されたヒユー
ズ素子で構成される。また、前記過電流遮断手段は、前
記電源電圧供給経路に流れる過大電流を検知する過電流
検知回路及びこの過電流検知回路から出力される制御信
号で前記電源電圧供給経路に流れる過大電流を遮断する
過電流遮断素子で構成される。

（２）電源電圧用外部端子から電源電圧配線を介在させ
て相補型ＭＩＳＦＥＴに電源電圧が供給される半導体装
置を実装基板に実装した電子装置において、前記半導体
装置の電源電圧用外部リードから内部リード及び電源電
圧用外部端子を介在させて前記電源電圧配線の分岐され
る前又は素子に接続される前までの電源電圧供給経路に
、過電流遮断手段を設ける。

〔作　　用〕

上述した手段（１）によれば、ラッチアップ現象に基づ
き電源電圧供給経路に流れる過大電流を遮断し、ラッチ
アップ現象を遮断できるので、半導体装置の熱損傷或は
熱破壊を防止できる。

上述した手段（２）によれば、ラッチアップ現象に基づ
き電源電圧供給経路に流れる過大電流を遮断し、ラッチ
アップ現象を遮断できるので、半導体装置の熱損傷或は
熱破壊を防止し、電子装置のシステムの破壊を防止でき
る。

以下、本発明の構成について、周辺回路が相補型ＭＩＳ
ＦＥＴで構成されたＤＲＡＭを搭載する半導体記憶装置
及びそれを実装する電子装置に本発明を適用した一実施
例とともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例Ｉ） 本発明の実施例■である電子装置の概略構成を第３図（
斜視図）で示す。

第３図に示すように、本実施例ｉの電子装置は、実装基
板（メモリボード、例えばＰＣＢ）３０上に複数個の半
導体記憶装置１３１を行列状に配列する。半導体記憶装
置３１は１例えば３２個又は６４個配列され、バイト構
成で構成される。半導体記憶装置３１は例えばＤＲＡＭ
を搭載した半導体ペレットをパッケージで封止して構成
される。パッケージは例えばＳＯＪ構造又はＺＩＰ構造
で構成される。

半導体記憶装置１３１の配列に沿った一辺、他の一辺の
夫々において、実装基板３０上には半導体記憶装置３１
を駆動する駆動用半導体装Ｉ！３２が配置される。また
、半導体記憶装置３１及び駆動用半導体装Ｗ３２が配置
された領域以外の領域において、実装基板３０上には制
御用半導体装置３３及び３４が配置される。制御用半導
体装１！３３及び３４は例えば半導体記憶袋！３１や駆
動用半導体装置３２を制御する。

前記半導体記憶装置３１に封止された半導体ペレット（
Ｄ　ＲＡ　Ｍ）のデバイス構造について、第２図（要部
断面図）及び第１図（要部平面図）を用いて説明する。

第２図に示すように、半導体ペレットは単結晶珪素から
なるｐ−型半導体基板１で構成される。　ｐ−型半導体
基板１は、寄生の接合容量を低減し、高速化を図る目的
で、−２，５〜−３，５［Ｖ］の基板電位が印加される
。このｐ−型半導体基板１の主面には前述のようにＤＲ
ＡＭが搭載される。

ＤＲＡＭのメモリセルＭはメモリセル選択用ＭＩＳＦＥ
ＴＱｓと情報蓄積用容量素子Ｃとの直列回路で構成され
る。このメモリセル選択用ＭＩＳＦＥＴＱｓ、情報蓄積
用容量素子Ｃの夫々は、フィールド絶縁膜４で周囲を囲
まれた領域内において、　ｐ−型半導体基板１の主面部
に形成されたｐ−型ウェル領域３の主面に構成される。

メモリセル選択用ＭＩＳＦＥＴＱＳは、主に、ｐ−型ウ
ェル領域（チャネル形成領域）３、ゲート絶縁膜５、ゲ
ート電極６、ソース領域及びドレイン領域である一対の
ｎ型半導体領域７及び一対のｎ・型半導体領域９で構成
される。前記ゲート電極６は例えば多結晶珪素膜で形成
され、この多結晶珪素膜には抵抗値を低減するｎ型不純
物が導入される。この構造に限定されないが、メモリセ
ル選択用ＭＩＳＦＥＴＱｓはｎ型半導体領域７によりＬ
ＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造
で構成される。

メモリセル選択用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲ
ート電極６には同一導電層で構成されたワード線（ＷＬ
）６が接続される。メモリセル選択用ＭＩＳＦＥＴＱＳ
の一方のｎ゛型半導体領域９には相補性データ線１６が
接続される。相補性データ線１６は層間絶縁膜１４に形
成された接続孔１５を通してｎ“型半導体領域９に接続
される。相補性データ線１６は、製造工程中の第１層目
の配線形成工程で形成され１例えばアルミニウム又はア
ルミニウム合金で形成される。

アルミニウム合金はアルミニウムにＣｕ、又はＣＵ及び
Ｓｉが添加されたものである。Ｃｕは主にエレクトロマ
イグレーション耐圧を向上できる作用がある。Ｓｉはア
ロイスパイク現象を低減できる作用がある。

情報蓄積用容量素子Ｃは、下層電極１１、誘電体膜１２
．上層電極１３の夫々を順次積層した。所謂スタックド
構造で構成される。下層電極１１はメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの他方のｎ′″型半導体領域９の主面に
接続される。この下層電極１１は例えば多結晶珪素膜で
形成され、この多結晶珪素膜にはｎ型不純物が導入され
る。誘電体膜１２は酸化珪素膜、又は酸化珪素膜と窒化
珪素膜とを積層した複合膜で形成される。上層電極１３
は例えば多結晶珪素膜で形成され、この多結晶珪素膜に
はｎ型不純物が導入される。この上層電極１３は、メモ
リセルアレイにおいて各メモリセルＭに共通の電極とし
て構成され、基準電圧Ｖｓｓ、電源電圧Ｖｃｃ又は電源
電圧１／２Ｖｃｃが印加される。基準電圧Ｖｓｓは例え
ば回路の接地電位０［Ｖ］である。電源電圧ｖｃｃは例
えば回路の動作電圧５［ｖ］である。電源電圧１／２Ｖ
ｃｅは電源電圧Ｖｅｃと基準電圧Ｖｓｓとの間の中間電
圧約２．５［Ｖ］であ、る。

前記メモリセルＭ上にはワード線（ＷＬ）１９が延在す
る。このワード線１９は、層間絶縁膜１７上に延在し、
前記ワード線６と所定部において短絡され、ワード線６
の抵抗値を低減する。ワード線１９は、製造工程中の第
２層目の配線形成工程で形成され、アルミニウム又はア
ルミニウム合金で形成される。

本実施例のＤＲＡＭは２層のアルミニウム配線構造で構
成される。

ＤＲＡＭの周辺回路は相補型ＭＩＳＦＥＴで構成される
。相補型ＭＩＳＦＥＴの一方のｎチャネルＭ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ　ｎは、フィールド絶縁膜４で周囲を囲
まれた領域内において、ｐ−型ウェル領域３の主面に構
成される。相補型ＭＩＳＦＥＴの他方のＰチャネルＭＩ
ＳＦＥＴＱＰは、フィールド絶縁膜４で周囲を囲まれた
領域内において、ｐ−型半導体基板１の主面部に形成さ
れたｎ−型ウェル領域２の主面に構成される。

ｎチャネルＭＩＳＦＥＴＱｎは、主に、ｐ°型ウェル領
域（チャネル形成領域）３、ゲート絶縁膜５、ゲート電
極６、ソース領域及びドレイン領域である一対のｎ型半
導体領域７及び一対のｎ・型半導体領域９で構成される
。このｎチャネルＭＩＳＦＥＴ　Ｑ　ｎのｎ゛型半導体
領域９には配線１６が接続される。ソース領域であるｎ
゛型半導体領域９には基準電圧Ｖｓｓが印加される配線
１６が接続される。

ｐチャネルＭＩＳＦＥＴＱＰは、主に、ｎ−型ウェル領
域（チャネル形成領域）２．ゲート絶縁膜５、ゲート電
極６、ソース領域及びドレイン領域である一対のｐ型半
導体領域８及び一対のｐ゛型半導体領域１０で構成され
る。このｐチャネルＭＩＳＦＥＴＱｐのｐ゛型半導体領
域１０には配線１６が接続される。ソース領域であるＰ
゛型半導体領域１０には電源電圧ｖｃｃが印加される配
線１６が接続される。

前記ｐチャネルＭＩＳＦＥＴＱｐのソース領域であるｐ
゛型半導体領域１０（これに限定されない）には、第１
図及び第２図に示すように、配線（電源電圧配線）１６
を介在させて電源電圧用の外部端子（ポンディングパッ
ド：ＢＰ）１９から電源電圧ｖｃｃが供給される。配線
１６、外部端子１９の夫々は層間絶縁膜１７に形成され
た接続孔１８を通して電気的に接続される。この電源電
圧Ｖｃｃを供給する配線１６、つまり電源供給経路には
フユーズ素子Ｆが配置される。このフユーズ素子Ｆは、
外部端子１９から、配線１６がｐチャネルＭＩＳＦＥＴ
Ｑｐのソース領域であるＰ°型半導体領域１０等の素子
に接続される前又は配線１６が分岐される前までの間の
電源供給経路に配置される。フユーズ素子Ｆは、前記電
源供給経路内において、配線１６の配線幅寸法をそれ以
外の他の配線１６の配線幅寸法に比べて細くすることに
より構成される。このフユーズ素子Ｆは、前記相補型Ｍ
ＩＳＦＥＴで構成される寄生サイリスタが外部ノイズ又
は内部ノイズでラッチアップ動作し、電源電圧Ｖｃｃと
基準電圧Ｖｓｓとの間に過大電流が流れ始めた時、前記
電源電圧経路に流れる過大電流を強制的に遮断すること
ができる。つまり、フユーズ素子Ｆは、前記電源電圧経
路に流れる過大電流に基づき発生する熱で自己整合的に
配線１６が溶断され、電流電圧ｖｃｃの供給を遮断でき
る。

このように、電源電圧用外部端子（ＢＰ）１９から電源
電圧配線１６を介在させて相補型ＭＩＳＦＥＴのＰチャ
ネルＭＩＳＦＥＴＱＰに電源基゛圧Ｖｃｃが供給される
半導体記憶装置１３１において、前記電源電圧用外部端
子１９から前記電源電圧配線１６の分岐される前又は素
子に接続される前までの電源電圧供給経路に、過電流遮
断手段を設ける。この過電流遮断手段は前記電源電圧配
線１６に直列に接続されたヒユーズ素子Ｆで構成される
。この構成により、ラッチアップ現象に基づき電源電圧
供給経路に流れる過大電流を遮断し、ラッチアップ現象
を遮断できるので、半導体記憶袋Ｍ３１の熱損傷或は熱
破壊を防止できる。

また、前記熱損傷又は熱破壊を半導体記憶装置３１だけ
に留めることができるので、電子装Ｗ（メモリボード３
Ｇ）のメモリシステムの破壊を防止できる。つまり、電
子装置は、熱損傷又は熱破壊を生じた半導体記憶装置３
１だけを交換すれば、再度使用できる。

なお１本実施例は、前記半導体記憶装置３１の電源電圧
ｖｃｃの供給経路のみにフユーズ素子Ｆを設けたが、本
発明は、基準電圧Ｖｓｓの供給経路のみ、又は電源電圧
ｖｃｃの供給経路及び基準電圧Ｖｓｓの供給経路にフユ
ーズ素子Ｆを設けてもよい。

（実施例■） 本実施例■は、前記実施例１の半導体記憶装置３１にお
いて、過電流遮断手段であるフユーズ素子Ｆの材質を変
えた１本発明の第２実施例である。

本発明の実施例■である半導体記憶装置の半導体ベレッ
トの電源電圧供給経路を第４図（要部平面図）で示す。

本実施例■は、フユーズ素子Ｆを、第４図に示すように
、相補型ＭＩＳＦＥＴのゲート電極６と同一導電層から
なる多結晶珪素膜で形成する。フユーズ素子Ｆは、電源
電圧Ｖｃｃを供給する配線１６と異なる層で形成される
ので、配線１６との接続は接続孔１５を通して行われる
。

また１本発明は、フユーズ素子Ｆを、メモリセルＭの情
報蓄積用容量素子Ｃの下層電極１１又は上層電極１３と
同一導電層で形成してもよい。

このように１本実施例■によれば、前記実施例■とほぼ
同様の効果を奏することができる。

（実施例■） 本実施例■は、前記実施例Ｉ、■の夫々と異なり、過電
流遮断手段をボンディングワイヤに設けた、本発明の第
３実施例である。

本発明の実施例■である半導体記憶装置の要部を第５図
に示す。

本実施例■は、フユーズ素子Ｆを、第５図に示すように
、電源電圧Ｖｃｃを外部端子（ＢＰ）１９に供給するボ
ンディングワイヤ（電源供給経路）２３に設ける。フユ
ーズ素子Ｆはボンディングワイヤ２３の径を他の部分に
比べて細くすることにより形成される。

ボンディングワイヤ２３の一端側のボール部はバリアメ
タル膜２２を介在させて外部端子１９に接続される。バ
リアメタル膜２２は最終保護膜２０に形成されたボンデ
ィング開口２１を通して外部端子１９に接続される。ボ
ンディングワイヤ２３の他端側は１図示していないが、
半導体記憶装置３１の内部（インナー）リード、外部（
アウター）リードの夫々を介在させて、実装基板３０上
に延在する電源電圧配線に接続される。

このように、電源電圧用外部端子１９から電源電圧配線
１６を介在させて相補型ＭＩＳＦＥＴに電源電圧Ｖｃｃ
が供給される半導体記憶装置３１を実装基板３０に実装
した電子装置において、前記半導体記憶装置３１の電源
電圧用外部リードから内部リード及び電源電圧用外部端
子１９を介在させて前記電源電圧配線１６の分岐される
前又は素子に接続される前までの電源電圧供給経路に、
過電流遮断手段を設ける。この構成により、前記実施例
Ｉ、■の夫々とほぼ同様の効果を奏することができる。

（実施例■） 本実施例■は、前記実施例■の半導体記憶装置３１にお
いて、過電流遮断手段を回路構成とした、本発明の第４
実施例である。

本発明の実施例■である半導体記憶装置の電源電圧供給
経路に配置された過電流遮断回路の構成を第６図（等価
回路図）に示す。

本実施例■の過電流遮断回路４０は、第６図に示すよう
に、電源電圧Ｖｃｃが印加される外部端子（１９：ＢＰ
）と内部回路との間に配置される。この過電流遮断回路
４０は、主に、抵抗素子Ｒ，ｎチャネルＭＩＳＦＥＴＱ
ｎｌ、Ｑｎ２、Ｑｎ３及びインバータ回路Ｉｎで構成さ
れる。

過電流遮断回路４０の抵抗素子Ｒは外部端子と内部回路
との間に直列に接続される。この抵抗素子Ｒは半導体領
域（拡散層抵抗）、多結晶珪素膜又はＭＩＳＦＥＴで構
成する。ｎチャネルＭＩＳＦＥＴＱｎｌ及びＱｎ２は前
記抵抗素子Ｒに流れる過大電流を検知する過電流検知回
路を構成する。ｎチャネルＭＩＳＦＥＴＱｎｌのゲート
電極は外部端子と抵抗素子Ｒとの間に接続され、ドレイ
ン領域は電源電圧Ｖｃｃに接続され、ソース領域はイン
バータ回路Ｉｎに接続される。ｎチャネルＭＩＳＦ　Ｅ
　Ｔ　Ｑ　ｎ　１はｎチャネルＭＩＳＦＥＴＱｎ２に対
して１／２の伝達コンダクタンス（ｇ　ｍ）で構成され
る。ｎチャネルＭＩＳＦＥＴＱｎ２のゲート電極は抵抗
素子Ｒと内部回路との間に接続され。

ソース領域は基準電圧Ｖｓｓに接続され、ドレイン領域
はインバータ回路Ｉｎに接続される。ｎチャネルＭＩＳ
ＦＥＴＱｎ３は、抵抗素子Ｒと内部回路との間に直列に
接続される過電流遮断素子として使用され、過大電流の
供給を遮断することができる。このｎチャネルＭＩＳＦ
ＥＴＱｎ３はインバータ回路Ｉｎを介して前記過電流検
知回路の出力信号に基づき制御される。

次に、前記過電流遮断回路４０の動作について、同第６
図を用いて簡単に説明する。

（通常動作） 外部端子（１９）から過電流遮断回路４０の抵抗素子Ｒ
に流れる電源電圧■ｃｃは、電圧降下がほとんど生じな
い。つまり、過電流検知回路であるｎチャネルＭ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　１、Ｑｎ２の夫々はＯＮ状態
となり、この過電流検知回路の出力ノードは約１　／　
４　Ｖｃｃでロウレベルとなる。この過電流検知回路の
出力信号に基づき、インバータ回路Ｉｎを通してｎチャ
ネルＭＩＳＦＥＴＱｎ３をＯＮ状態にする。したがって
、外部端子から供給される電源電圧Ｖｃｃは内部回路に
供給される。

（異常動作） 内部回路の寄生サイリスタの動作により、外部端子から
過電流遮断回路４０の抵抗素子Ｒに過大電流が流れると
、この抵抗素子Ｒでの電圧降下で、過電流検知回路であ
るｎチャネルＭＩＳＦＥＴＱｎ１がＯＮ状態、ｎチャネ
ルＭＩＳＦＥＴＱｎ２がＯＦＦ状態となる。つまり、こ
の過電流検知回路の出力ノードは電源電圧Ｖｃｃでハイ
レベルとなる。この過電流検知回路の出力信号に基づき
、インバータ回路Ｉｎを通してｎチャネルＭＩＳＦＥＴ
　Ｑ　ｎ　３をＯＦＦ状態にする。したがって、外部端
子から内部回路には過大電流が供給されない。

このように、半導体記憶装置３１の電源供給経路に過電
流遮断回路４０を設ける。この過電流遮断回路４０は、
主に、抵抗素子Ｒ１過電流検知回路及び過電流遮断素子
で構成される。この構成により、前記実施例■乃至■の
夫々とほぼ同様の効果を奏することができる。

（実施例■） 本実施例■は、前記実施例■と異なる回路構成の過電流
遮断手段を使用した、本発明の第５実施例である。

本発明の実施例Ｖである半導体記憶装置の電源電圧供給
経路に配置された過電流遮断回路の構成を第７図（等価
回路図）に示す。

本実施例■の過電流遮断回路４０は、第７図に示すよう
に、電源電圧Ｖｃｃが印加される外部端子（１９：ＢＰ
）と内部回路との間に配置される。過電流遮断回路４０
は、電源電圧供給経路に流れる過大電流で発生する磁界
を過電流検知回路４１で検出し、この過電流検知回路４
１の出力信号で過電流遮断素子であるｎチャネルＭＩＳ
ＦＥＴＱｎ３をＯＦＦ状態にし、過大電流を遮断できる
。

このように１本実施例■によれば、前記実施例■とほぼ
同様の効果を奏することができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば１本発明は、電子装置の実装基板３０にＳＲＡＭ
を搭載する半導体記憶装置３１を実装してもよい。

また１本発明は、半導体記憶装置！３１に限らず。

半導体論理回路装置等、相補型ＭＩＳＦＥＴを搭載した
半導体装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

相補型ＭＩＳＦＥＴを有する半導体装置において、熱損
傷又は熱破壊を防止できる。

相補型ＭＩＳＦＥＴを有する半導体装置を実装基板に実
装する電子装置において、熱損傷又は熱破壊を防止でき
る。

【図面の簡単な説明】

第１図は、本発明の実施例■である電子装置に実装され
た半導体記憶装置の半導体ペレットの要部平面図、 第２図は、前記半導体記憶装置の要部断面図。 第３図は、前記電子装置の斜視図。 第４図は、本発明の実施例■である半導体記憶装置の要
部平面図。 第５図は、本発明の実施例■である半導体記憶装置の要
部断面図、 第６図は、本発明の実施例■である半導体記憶装置の過
電流遮断回路の等価回路図、 第７図は、本発明の実施例■である半導体記憶装置の過
電流遮断回路の等価回路図である。 図中、Ｆ、５．１６・・・フユーズ素子、　１６．１９
・・・配線、ＢＰ、１９・・・外部端子、２３・・・ボ
ンディングワイヤ、３１・・・半導体記憶装置、４０・
・・過電流遮断回路。 Ｒ・・・抵抗素子、Ｑ・・・ＭＩＳＦＥＴ、Ｃ・・・情
報蓄積用容量素子、Ｍ・・・メモリセルである。

Claims (1)

1. 【特許請求の範囲】 １、電源電圧用外部端子から電源電圧配線を介在させて
   相補型ＭＩＳＦＥＴに電源電圧が供給される半導体装置
   において、前記電源電圧用外部端子から前記電源電圧配
   線の分岐される前又は素子に接続される前までの電源電
   圧供給経路に、この電源電圧供給経路に流れる過大電流
   を遮断する過電流遮断手段を設けたことを特徴とする半
   導体装置。 ２、前記過電流遮断手段は、前記電源電圧配線に直列に
   接続されたヒューズ素子で構成されたことを特徴とする
   請求項１に記載の半導体装置。 ３、前記過電流遮断手段は、前記電源電圧配線に流れる
   過大電流を検知する過電流検知回路と、この過電流検知
   回路から出力される制御信号で前記電源電圧配線に流れ
   る過大電流を遮断する過電流遮断素子とで構成されたこ
   とを特徴とする請求項１に記載の半導体装置。 ４、電源電圧用外部端子から電源電圧配線を介在させて
   相補型ＭＩＳＦＥＴに電源電圧が供給される半導体装置
   を実装基板に実装した電子装置において、前記半導体装
   置の電源電圧用外部リードから内部リード及び電源電圧
   用外部端子を介在させて前記電源電圧配線の分岐される
   前又は素子に接続される前までの電源電圧供給経路に、
   この電源電圧供給経路に流れる過大電流を遮断する過電
   流遮断手段を設けたことを特徴とする半導体装置。