JP2003282721A - 半導体装置および送受信装置 - Google Patents

半導体装置および送受信装置

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bias
mim capacitor
fet
semiconductor substrate
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Motoyasu Nakao
元保 中尾
Akihiro Sasahata
昭弘 笹畑
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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Abstract

(57)【要約】 【課題】 本発明の目的は汎用性が高く製造コストを低
減可能な半導体装置および送受信装置を提供する。 【解決手段】 半導体基板１にはＦＥＴ２を形成すると
共に、ＦＥＴ２に接続されたドレイン端子３、ソース端
子４、ゲート端子５を形成する。また、ＦＥＴ２とドレ
イン端子３との間には、バイアス電流を遮断するための
ＭＩＭキャパシタ６を設けると共に、ＭＩＭキャパシタ
６とＦＥＴ２との間にはバイアス端子７を接続する。ま
た、誘電体基板８には、ドレイン端子３、ソース端子
４、ゲート端子５に接続される受動回路９を形成すると
共に、バイアス端子７に接続されるバイアス回路１０を
形成する。これにより、半導体基板１側の回路を簡略化
することができ、汎用性を高められると共に、高価な半
導体基板１を小型化することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、能動素子と受動素
子を備え、例えばマイクロ波、ミリ波等の信号処理に用
いて好適な半導体装置および送受信装置に関する。
【０００２】
【従来の技術】一般に、半導体装置として、トランジス
タ等の能動素子と、抵抗素子、キャパシタンス素子、イ
ンダクタンス素子等の受動素子とを同一の半導体基板上
にモノリシックに形成したモノリシックマイクロ波集積
回路（ＭＭＩＣ）が知られている（例えば、「モノリシ
ックマイクロ波集積回路」，電子情報通信学会編，コロ
ナ社）。
【０００３】このような従来技術では、ガリウム砒素
（ＧａＡｓ）、シリコン（Ｓｉ）等の半導体基板に能動
素子と受動素子とを半導体製造プロセスを用いて一括的
かつ一体的に形成していた。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来技術による半導体装置では、能動素子、受動素子およ
びこれらの素子を接続する配線を半導体基板に一体的に
形成していたから、ガリウム砒素等の高価な半導体基板
からなるＭＭＩＣのチップサイズが大きくなり、製造コ
ストが上昇するという問題があった。
【０００５】また、半導体基板には特定の用途に応じた
全ての素子が形成されているから、用途が限定されてし
まい、汎用性が低く、量産によるコストダウンが難しい
傾向があった。
【０００６】さらに、従来技術では全ての素子を半導体
基板に一体的に形成しているから、用途毎に回路全体の
設計を行う必要があり、設計期間が長くなるという問題
もあった。
【０００７】本発明は上述した従来技術の問題に鑑みな
されたもので、本発明の目的は汎用性が高く製造コスト
を低減可能な半導体装置および送受信装置を提供するこ
とにある。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、電界効果トランジスタと、該電界効
果トランジスタに接続されたドレイン端子、ソース端
子、ゲート端子と、該３端子のうち少なくともいずれか
１つの端子と電界効果トランジスタとの間に直列接続さ
れ薄膜誘電体を金属層で挟んで形成されバイアス用の直
流成分を遮断するＭＩＭキャパシタと、該ＭＩＭキャパ
シタと電界効果トランジスタとの間に接続されたバイア
ス端子と、前記ドレイン端子、ソース端子、ゲート端子
のうち少なくともいずれか１つの端子に接続された受動
素子からなる半導体装置に適用される。
【０００９】そして、請求項１の発明が採用する構成の
特徴は、電界効果トランジスタ、ドレイン端子、ソース
端子、ゲート端子、ＭＩＭキャパシタおよびバイアス端
子は半導体基板に設け、受動素子は誘電体基板に設けた
ことにある。
【００１０】このように構成したことにより、半導体基
板には、能動素子である電界効果トランジスタとこれに
接続されたドレイン端子、ソース端子、ゲート端子、バ
イアス端子、ＭＩＭキャパシタをだけを設けることがで
きるから、半導体基板からその他の受動素子を省くこと
ができ、半導体基板に設けられた回路を簡略化すること
ができる。このため、半導体基板に設けられた回路の汎
用性を高めることができると共に、半導体基板を小型化
することができる。
【００１１】この場合、請求項２の発明のように、ＭＩ
Ｍキャパシタは電界効果トランジスタとドレイン端子と
の間に直列接続してもよい。
【００１２】これにより、ドレイン端子に接続されたＭ
ＩＭキャパシタと電界効果トランジスタとの間にはバイ
アス端子を接続するから、該バイアス端子を通じて電界
効果トランジスタのドレインにバイアス電圧を印加する
ことができる。
【００１３】請求項３の発明では、ＭＩＭキャパシタは
電界効果トランジスタとドレイン端子，ゲート端子との
間にそれぞれ直列接続している。
【００１４】このとき、ドレイン端子に接続されたＭＩ
Ｍキャパシタと電界効果トランジスタとの間にはバイア
ス端子を接続すると共に、ゲート端子に接続されたＭＩ
Ｍキャパシタと電界効果トランジスタとの間にもバイア
ス端子を接続する。このため、これらのバイアス端子を
通じて電界効果トランジスタのドレインまたはゲートに
バイアス電圧を印加することができる。
【００１５】請求項４の発明では、ＭＩＭキャパシタは
電界効果トランジスタとドレイン端子，ソース端子との
間にそれぞれ直列接続している。
【００１６】このとき、ドレイン端子に接続されたＭＩ
Ｍキャパシタと電界効果トランジスタとの間にはバイア
ス端子を接続すると共に、ソース端子に接続されたＭＩ
Ｍキャパシタと電界効果トランジスタとの間にもバイア
ス端子を接続する。このため、これらのバイアス端子を
通じて電界効果トランジスタのドレインまたはソースに
バイアス電圧を印加することができる。
【００１７】請求項５の発明では、ＭＩＭキャパシタは
電界効果トランジスタとソース端子，ゲート端子との間
にそれぞれ直列接続している。
【００１８】このとき、ソース端子に接続されたＭＩＭ
キャパシタと電界効果トランジスタとの間にはバイアス
端子を接続すると共に、ゲート端子に接続されたＭＩＭ
キャパシタと電界効果トランジスタとの間にもバイアス
端子を接続する。このため、これらのバイアス端子を通
じて電界効果トランジスタのソースまたはゲートにバイ
アス電圧を印加することができる。
【００１９】請求項６の発明では、ＭＩＭキャパシタは
電界効果トランジスタとドレイン端子，ソース端子，ゲ
ート端子との間にそれぞれ直列接続している。
【００２０】このとき、ドレイン端子、ソース端子、ゲ
ート端子に接続されたＭＩＭキャパシタと電界効果トラ
ンジスタとの間にはバイアス端子をそれぞれ接続するか
ら、これらのバイアス端子を通じて電界効果トランジス
タのドレイン、ソースまたはゲートにバイアス電圧を印
加することができる。
【００２１】請求項７の発明では、誘電体基板の誘電率
は半導体基板の誘電率よりも高くしている。
【００２２】これにより、例えば誘電体基板にキャパシ
タを含む受動素子を形成した場合には、半導体基板に当
該受動素子を形成した場合に比べて受動素子の大きさを
小さくすることができ、装置全体を小型化することがで
きる。
【００２３】請求項８の発明のように、本発明による半
導体装置を用いて送受信装置を構成してもよい。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態による
半導体装置を、添付図面を参照しつつ詳細に説明する。
【００２５】まず、図１ないし図９は第１の実施の形態
を示し、図において、１は半導体基板で、該半導体基板
１は例えばガリウム砒素、シリコン等の半導体材料によ
って略四角形の平板状に形成されている。
【００２６】２は半導体基板１の表面に形成された電界
効果トランジスタ（以下、ＦＥＴ２という）で、該ＦＥ
Ｔ２は、半導体基板１に各種の半導体製造プロセスを施
すことによって形成され、後述のドレイン端子３、ソー
ス端子４、ゲート端子５等を用いて外部に接続されてい
る。
【００２７】３，４，５はＦＥＴ２に接続された電極パ
ッド等からなるドレイン端子、ソース端子、ゲート端子
で、これらの端子３〜５は、例えば半導体基板１の表面
に形成された金属薄膜からなる配線３Ａ〜５Ａを通じて
ＦＥＴ２のドレインＤ、ソースＳ、ゲートＧにそれぞれ
接続されている。
【００２８】６はＦＥＴ２とドレイン端子３との間に設
けられたＭＩＭキャパシタ（MetalInsulator Metal Cap
acitor）で、該ＭＩＭキャパシタ６は、ドレイン端子３
に接続された配線３Ａの途中に設けられ、薄膜誘電体を
金属層で挟むことによって形成されている。また、ＭＩ
Ｍキャパシタ６は、半導体基板１に半導体製造プロセス
を施してＦＥＴ２等を形成するときに一緒に形成される
ものである。そして、ＭＩＭキャパシタ６は、ＦＥＴ２
のドレインＤに供給される直流のバイアス電流を遮断
し、該バイアス電流がドレイン端子３に供給されるのを
阻止している。
【００２９】７はＭＩＭキャパシタ６とＦＥＴ２との間
に接続されたバイアス端子で、該バイアス端子７は、配
線３Ａから分岐した配線７Ａを通じてＦＥＴ２のドレイ
ンＤに接続されている。
【００３０】８は樹脂材料、セラミックス材料等によっ
て形成された誘電体基板で、誘電体基板８は、例えばそ
の誘電率が半導体基板１の誘電率よりも高い値に設定さ
れている。
【００３１】９は誘電体基板８に形成された抵抗素子、
キャパシタンス素子、インダクタンス素子等の受動素子
からなる受動回路で、該受動回路９は、例えば誘電体基
板８の表面に設けた各種の電極パターン、マイクロスト
リップライン、スタブ線路、スロット等によって形成さ
れている。また、受動回路９は、端子９Ａを通じてドレ
イン端子３、ソース端子４、ゲート端子５にそれぞれ接
続されている。そして、受動回路９は、例えばＦＥＴ２
と外部の回路との間のインピーダンス整合を行う整合回
路、位相を調整する位相器、減衰量を調整する減衰器、
共振器、フィルタ等を構成している。
【００３２】１０は誘電体基板８に形成されたバイアス
回路で、該バイアス回路１０は、端子１０Ａを通じてバ
イアス端子７に接続されている。そして、バイアス回路
１０は、バイアス端子７を通じてＦＥＴ２のドレインＤ
に直流のバイアス電圧を印加するものである。
【００３３】なお、半導体基板１と誘電体基板８とは、
図２に示すように親基板１１上にそれぞれ配置してもよ
く、図３に示すように誘電体基板８上に半導体基板１を
載置する構成としてもよい。
【００３４】また、半導体基板１側の端子３，４，５，
７は、図２、図３に示すように誘電体基板８側の端子９
Ａ，１０Ａにボンディングワイヤ１２を用いて接続して
もよく、図４に示すように誘電体基板８の表面に半導体
基板１の表面を対面させる状態（裏返した状態）で載置
し、誘電体基板８側の端子９Ａ，１０Ａに半田ボール１
３等を用いて接続してフリップチップ実装する構成とし
てもよい。
【００３５】さらに、ＦＥＴ２のソース端子４は、誘電
体基板８の受動回路９に接続するものとしたが、例えば
図５に示すようにアースに接続する（接地する）構成と
してもよく、誘電体基板８の受動回路９等は、半導体装
置の仕様に応じて適宜変更する構成としてもよい。
【００３６】本実施の形態による半導体装置は上述の如
き構成を有するもので、次にその作動について説明す
る。
【００３７】まず、バイアス回路１０はバイアス端子７
を通じてＦＥＴ２のドレインＤにバイアス電圧を印加す
る。この状態で、ＦＥＴ２のゲート端子５にゲート電圧
を印加することによって、ＦＥＴ２のバイアス点が決定
する。これにより、高周波信号に対して、増幅、変調等
の各種の信号処理を行うことができる。
【００３８】次にＭＩＭキャパシタ６の作用について図
６ないし図８を参照しつつ説明する。
【００３９】一般に、ＦＥＴ２を用いてアンプ、ミキサ
等の機能をもった半導体装置を構成する場合、ＦＥＴ２
を駆動するときに生じるバイアス電流を遮断するＤＣ遮
断キャパシタを接続する必要がある。このため、本実施
の形態では、半導体基板１に形成したＭＩＭキャパシタ
６によって、このＤＣ遮断キャパシタを構成している。
【００４０】そして、ＭＩＭキャパシタ６は、図６に示
す等価回路のように相互に直列接続された誘導成分Ｌ、
容量成分Ｃ、抵抗成分Ｒと、入力端子、出力端子とアー
スとの間に接続された寄生容量成分Ｃpとによって表す
ことができる。このように、ＭＩＭキャパシタ６は、誘
導成分Ｌと容量成分Ｃの直列共振を利用することによっ
て、これらの共振周波数帯域におけるＤＣ遮断キャパシ
タとして機能する。
【００４１】ここで、半導体基板１をガリウム砒素によ
って形成した場合、自己共振周波数を１０ＧＨｚ程度に
設定したときには、ＭＩＭキャパシタ６の電極面積は２
５００μｍ2（例えば、一辺が５０μｍの正方形）程度
となり、自己共振周波数を２０ＧＨｚ程度に設定したと
きには、ＭＩＭキャパシタ６の電極面積は６２５μｍ 2
（例えば、一辺が２５μｍの正方形）程度となる。この
ように、マイクロ波帯から準ミリ波帯の高周波信号を用
いるときには、ＤＣ遮断キャパシタとしてのＭＩＭキャ
パシタ６を半導体基板１上に小型に形成することができ
る。このため、半導体基板１上にＭＩＭキャパシタ６を
形成しても、半導体基板１の増大は比較的少なくするこ
とができる。
【００４２】これに対して、第１の比較例として誘電体
基板８上にＤＣ遮断キャパシタとしてのＭＩＭキャパシ
タを形成することも可能である。この場合、半導体基板
１にＭＩＭキャパシタ６を形成するのと同様に、ＭＩＭ
キャパシタを小型に形成することができる。しかし、第
１の比較例では、受動回路９等の加工工程とは別に薄膜
多層構造からなるＭＩＭキャパシタを形成する必要があ
り、加工工程が増加して製造コストが増大するという問
題がある。
【００４３】特に、ＦＥＴ２等が形成された半導体基板
１と受動回路９等が形成された誘電体基板８とを比較し
た場合、受動回路９等がＦＥＴ２よりも大きくなるた
め、誘電体基板８の方が大きくなる。このため、誘電体
基板８にＭＩＭキャパシタを追加した場合には、基板サ
イズの大きな誘電体基板８を薄膜多層構造にすることに
なるから、単位面積当りの製造コスト（チップコスト）
の上昇は、基板サイズの大きな誘電体基板８でより大き
な問題となる。
【００４４】また、第２の比較例として単層構造の誘電
体基板８にＤＣ遮断キャパシタとしての開放スタブ等の
分布定数型の結合線路を形成することも可能である。こ
の場合、結合線路として例えば１／４波長程度の線路長
が必要となる。これに対し、例えば誘電体基板８の比誘
電率が１０としたときには、誘電体中の１／４波長は、
１０ＧＨｚで約２．４ｍｍ、２０ＧＨｚで約１．２ｍｍ
となり、半導体基板１上のＭＩＭキャパシタ６に比べて
非常に大きくなる。
【００４５】さらに、第３の比較例として単層構造の誘
電体基板８にＤＣ遮断キャパシタとしての図７に示すよ
うな櫛歯電極等からなるインターデジタルキャパシタ１
４を形成することも可能である。この場合、インターデ
ジタルキャパシタ１４の等価回路は、図６に示すＭＩＭ
キャパシタ６の等価回路とほぼ同様となるものの、寄生
容量成分Ｃｐが問題となる。
【００４６】例えば、インターデジタルキャパシタ１４
を、電極幅Ｗ0を１０μｍ、電極間隔Ｓ0を１０μｍ、電
極長Ｌ0を２００μｍ、誘電体基板８の比誘電率を３
８、誘電体基板８の厚みを０．３ｍｍとして、２０ＧＨ
ｚ帯での挿入損失が最小となるように電極本数を１０本
として電磁界シミュレーションを行った場合、図８、図
９に示す反射特性、通過特性として特性線Ａ0，Ａ1を得
ることができる。ここで、図８、図９中には、ガリウム
砒素からなる半導体基板１に２０ＧＨｚの自己共振周波
数を有するＭＩＭキャパシタ６を用いたときの反射特
性、通過特性として特性線Ｂ0，Ｂ1も併せて記載してあ
る。
【００４７】図８のスミスチャートから分かるように、
ＭＩＭキャパシタ６は、特性線Ｂ0で示すように、信号
の周波数が高くなるに従って、そのインピーダンスが特
性インピーダンスである５０Ω円に沿って変化する。こ
れに対し、インターデジタルキャパシタ１４では、特性
線Ａ0で示すように、信号の周波数が高くなるに従っ
て、５０Ω円に対するずれが大きくなる。
【００４８】これは、寄生容量成分Ｃpによる不整合が
原因である。シミュレーションの例では、ＭＩＭキャパ
シタ６の寄生容量成分Ｃpが０．００１ｐＦ程度である
のに対し、インターデジタルキャパシタ１４の寄生容量
成分Ｃpは約０．０７ｐＦと非常に大きい。この寄生容
量成分Ｃpの不整合により、ＭＩＭキャパシタ６では、
図９中の特性線Ｂ1に示すように２０ＧＨｚの高周波信
号に対する挿入損失が０．２８ｄＢであるのに対して、
インターデジタルキャパシタ１４の挿入損失は、図９中
の特性線Ａ1に示すように、１．０５ｄＢと大きな値と
なる。寄生容量成分Ｃpは、誘電体基板８を厚くするか
電極幅Ｗ0と電極間隔Ｓ0を狭くすることによって低減で
きるものの、誘電体基板８を厚くしたときには装置が高
背化するという問題があり、電極幅Ｗ0と電極間隔Ｓ0を
狭くしたときには高精度な微細加工が必要となって製造
コストが上昇すると共に、装置毎のばらつきも大きくな
り易いという問題がある。
【００４９】また、ＭＩＭキャパシタ６の電極面積が６
２５μｍ2であるのに対し、インターデジタルキャパシ
タ１４の電極部の面積は例えば４５６００μｍ2と非常
に大きいという問題もある。
【００５０】以上より、ＤＣ遮断キャパシタは、誘電体
基板８に形成するよりも、半導体基板１にＭＩＭキャパ
シタ６として形成した方が、反射特性、通過特性等の電
気特性に優れると共に、ＤＣ遮断キャパシタの素子サイ
ズを小さくすることができ、製造コストも低減すること
ができる。
【００５１】かくして、本実施の形態では、ＦＥＴ２、
ドレイン端子３、ソース端子４、ゲート端子５、ＭＩＭ
キャパシタ６およびバイアス端子７を半導体基板１に設
け、受動回路９を誘電体基板８に設けたから、半導体基
板１から実装面積の大きな受動回路９等を省くことがで
きる。このため、高価な半導体基板１を小型化すること
ができるから、製造コストを低減できる。
【００５２】また、半導体基板１から受動回路９を省く
から、半導体基板１に設けられた回路を簡略化すること
ができる。このため、例えば半導体基板１に設けられた
回路を図１または図５に示す誘電体基板８の回路に接続
することができるから、半導体基板１に設けられた回路
の汎用性を高めることができる。
【００５３】さらに、ＭＩＭキャパシタ６はドレイン端
子３に直列接続したから、ＭＩＭキャパシタ６とＦＥＴ
２との間に接続したバイアス端子７を通じてＦＥＴ２の
ドレインＤにバイアス電圧を印加し、ＦＥＴ２を駆動さ
せることができる。
【００５４】また、誘電体基板８の誘電率を半導体基板
１の誘電率よりも高い値に設定したから、例えば受動回
路９を誘電体基板８内の高周波信号の波長に応じた大き
さが必要なスタブ、共振器等やキャパシタを含む構成と
した場合には、半導体基板１にこのような受動回路を形
成した場合に比べて受動回路９の大きさを小さくするこ
とができ、装置全体を小型化することができる。
【００５５】次に、図１０および図１１は本発明の第２
の実施の形態を示し、本実施の形態の特徴は、ＭＩＭキ
ャパシタをＦＥＴとドレイン端子，ゲート端子との間に
それぞれ直列接続したことにある。なお、本実施の形態
では、第１の実施の形態と同一の構成要素に同一の符号
を付し、その説明を省略するものとする。
【００５６】２１はＦＥＴ２とドレイン端子３との間に
設けられた第１のＭＩＭキャパシタで、該ＭＩＭキャパ
シタ２１は、第１の実施の形態によるＭＩＭキャパシタ
６と同様にドレイン端子３に接続された配線３Ａの途中
に設けられ、薄膜誘電体を金属層で挟むことによって形
成されている。
【００５７】２２はＦＥＴ２とゲート端子５との間に設
けられた第２のＭＩＭキャパシタで、該ＭＩＭキャパシ
タ２２は、ゲート端子５に接続された配線５Ａの途中に
設けられ、薄膜誘電体を金属層で挟むことによって形成
されている。
【００５８】２３は第１のＭＩＭキャパシタ２１とＦＥ
Ｔ２との間に接続された第１のバイアス端子で、該バイ
アス端子２３は、配線３Ａから分岐した配線２３Ａを通
じてＦＥＴ２のドレインＤに接続されると共に、誘電体
基板８のバイアス回路１０に接続されている。
【００５９】２４は第２のＭＩＭキャパシタ２２とＦＥ
Ｔ２との間に接続された第２のバイアス端子で、該バイ
アス端子２４は、配線５Ａから分岐した配線２４Ａを通
じてＦＥＴ２のゲートＧに接続されると共に、誘電体基
板８のバイアス回路１０に接続されている。
【００６０】なお、ＦＥＴ２のソース端子４は、図１０
に示すように誘電体基板８の受動回路９に接続するもの
としたが、例えば図１１に示すようにアースに接続する
構成としてもよい。
【００６１】かくして、本実施の形態でも第１の実施の
形態と同様の作用効果を得ることができるが、本実施の
形態では、ＭＩＭキャパシタ２１，２２をＦＥＴ２とド
レイン端子３，ゲート端子５との間にそれぞれ直列接続
したから、バイアス端子２３，２４を通じてＦＥＴ２の
ドレインＤ、ゲートＧにバイアス電圧をそれぞれ印加
し、ＦＥＴ２を駆動することができる。
【００６２】なお、前記第２の実施の形態では、ＭＩＭ
キャパシタ２１，２２をＦＥＴ２とドレイン端子３，ゲ
ート端子５との間にそれぞれ直列接続するものとした。
しかし、ＦＥＴ２はゲートＧに対してドレインＤとソー
スＳとが対称に近い構造となっているから、ドレイン端
子３とソース端子４とを入れ替えて、ＭＩＭキャパシタ
をＦＥＴ２とソース端子４，ゲート端子５とにそれぞれ
直列接続するものとしても、ほぼ同様の作用効果を得る
ことができる。
【００６３】次に、図１２ないし図１４は本発明の第３
の実施の形態を示し、本実施の形態の特徴は、ＭＩＭキ
ャパシタをＦＥＴとドレイン端子，ゲート端子との間に
それぞれ直列接続したことにある。なお、本実施の形態
では、第１の実施の形態と同一の構成要素に同一の符号
を付し、その説明を省略するものとする。
【００６４】３１はＦＥＴ２とドレイン端子３との間に
設けられた第１のＭＩＭキャパシタで、該ＭＩＭキャパ
シタ３１は、第１の実施の形態によるＭＩＭキャパシタ
６と同様にドレイン端子３に接続された配線３Ａの途中
に設けられ、薄膜誘電体を金属層で挟むことによって形
成されている。
【００６５】３２はＦＥＴ２とソース端子４との間に設
けられた第２のＭＩＭキャパシタで、該ＭＩＭキャパシ
タ３２は、ソース端子４に接続された配線４Ａの途中に
設けられ、薄膜誘電体を金属層で挟むことによって形成
されている。
【００６６】３３は第１のＭＩＭキャパシタ３１とＦＥ
Ｔ２との間に接続された第１のバイアス端子で、該バイ
アス端子３３は、配線３Ａから分岐した配線３３Ａを通
じてＦＥＴ２のドレインＤに接続されると共に、誘電体
基板８のバイアス回路１０に接続されている。
【００６７】３４は第２のＭＩＭキャパシタ３２とＦＥ
Ｔ２との間に接続された第２のバイアス端子で、該バイ
アス端子３４は、配線４Ａから分岐した配線３４Ａを通
じてＦＥＴ２のソースＳに接続されると共に、誘電体基
板８のバイアス回路１０に接続されている。
【００６８】なお、ＦＥＴ２のソース端子４は、図１２
に示すように誘電体基板８の受動回路９に接続するもの
としたが、例えば図１３に示すようにＦＥＴ２のソース
端子４をアースに接続すると共に、バイアス端子３４を
誘電体基板８に設けた自己バイアス用の抵抗３５に接続
する構成としてもよい。
【００６９】また、ＦＥＴ２のゲート端子５は、図１
２、図１３に示すように誘電体基板８の受動回路９に接
続するものとしたが、例えば図１４に示すようにアース
に接続する構成としてもよい。
【００７０】かくして、本実施の形態でも第１の実施の
形態と同様の作用効果を得ることができるが、本実施の
形態では、ＭＩＭキャパシタ３１，３２をドレイン端子
３とソース端子４とにそれぞれ直列接続したから、バイ
アス端子３３，３４を通じてＦＥＴ２のドレインＤ、ソ
ースＳにバイアス電圧をそれぞれ印加し、ＦＥＴ２を駆
動することができる。
【００７１】次に、図１５ないし図１７は本発明の第４
の実施の形態を示し、本実施の形態の特徴は、ＭＩＭキ
ャパシタをＦＥＴとドレイン端子，ソース端子，ゲート
端子との間にそれぞれ直列接続したことにある。なお、
本実施の形態では、第１の実施の形態と同一の構成要素
に同一の符号を付し、その説明を省略するものとする。
【００７２】４１はＦＥＴ２とドレイン端子３との間に
設けられた第１のＭＩＭキャパシタで、該ＭＩＭキャパ
シタ４１は、第１の実施の形態によるＭＩＭキャパシタ
６と同様にドレイン端子３に接続された配線３Ａの途中
に設けられ、薄膜誘電体を金属層で挟むことによって形
成されている。
【００７３】４２はＦＥＴ２とソース端子４との間に設
けられた第２のＭＩＭキャパシタで、該ＭＩＭキャパシ
タ４２は、ソース端子４に接続された配線４Ａの途中に
設けられ、薄膜誘電体を金属層で挟むことによって形成
されている。
【００７４】４３はＦＥＴ２とゲート端子５との間に設
けられた第３のＭＩＭキャパシタで、該ＭＩＭキャパシ
タ４３は、ゲート端子５に接続された配線５Ａの途中に
設けられ、薄膜誘電体を金属層で挟むことによって形成
されている。
【００７５】４４は第１のＭＩＭキャパシタ４１とＦＥ
Ｔ２との間に接続された第１のバイアス端子で、該バイ
アス端子４４は、配線３Ａから分岐した配線４４Ａを通
じてＦＥＴ２のドレインＤに接続されると共に、誘電体
基板８のバイアス回路１０に接続されている。
【００７６】４５は第２のＭＩＭキャパシタ４２とＦＥ
Ｔ２との間に接続された第２のバイアス端子で、該バイ
アス端子４５は、配線４Ａから分岐した配線４５Ａを通
じてＦＥＴ２のソースＳに接続されると共に、誘電体基
板８のバイアス回路１０に接続されている。
【００７７】４６は第３のＭＩＭキャパシタ４３とＦＥ
Ｔ２との間に接続された第３のバイアス端子で、該バイ
アス端子４６は、配線５Ａから分岐した配線４６Ａを通
じてＦＥＴ２のゲートＧに接続されると共に、誘電体基
板８のバイアス回路１０に接続されている。
【００７８】なお、ＦＥＴ２のソース端子４は、図１５
に示すように誘電体基板８の受動回路９に接続するもの
としたが、例えば図１６に示すようにＦＥＴ２のソース
端子４をアースに接続すると共に、バイアス端子４５を
誘電体基板８に設けた自己バイアス用の抵抗４７に接続
する構成としてもよい。
【００７９】また、図１７に示すようにＦＥＴ２のソー
ス端子４をアースに接続すると共に、バイアス端子４５
を誘電体基板８のバイアス回路１０に接続する構成とし
てもよい。
【００８０】かくして、本実施の形態でも第１の実施の
形態と同様の作用効果を得ることができるが、本実施の
形態では、ＭＩＭキャパシタ４１，４２，４３をドレイ
ン端子３、ソース端子４およびゲート端子５にそれぞれ
直列接続したから、バイアス端子４４，４５，４６を通
じてＦＥＴ２のドレインＤ、ソースＳ、ゲートＧにバイ
アス電圧をそれぞれ印加し、ＦＥＴ２を駆動することが
できる。
【００８１】次に、図１８ないし図１９は本発明の第５
の実施の形態を示し、本実施の形態の特徴は、本発明の
半導体装置を用いて送受信装置としての通信装置を構成
したことにある。
【００８２】５１はマイクロ波、ミリ波等の高周波信号
を送信、受信する高周波モジュールで、該高周波モジュ
ール５１には、高周波信号を送信、受信するアンテナ５
２が接続されると共に、送信信号、受信信号の信号処理
を行う信号処理回路５３が接続されている。
【００８３】また、高周波モジュール５１は、デュプレ
クサ５４、増幅器５５，５８、帯域通過フィルタ５６，
５９、混合器５７，６０、周波数シンセサイザ６１、発
振器６２等によって構成されている。そして、デュプレ
クサ５４は、アンテナ５２に接続され、増幅器５５と帯
域通過フィルタ５６を介して送信側の混合器５７に接続
されると共に、増幅器５８と帯域通過フィルタ５９を介
して受信側の混合器６０に接続されている。また、混合
器５７，６０は、周波数シンセサイザ６１を介して発振
器６２に接続されている。
【００８４】また、デュプレクサ５４、増幅器５５，５
８、帯域通過フィルタ５６，５９、混合器５７，６０、
周波数シンセサイザ６１、発振器６２は、前記第１ない
し第４の実施の形態と同様に半導体基板と誘電体基板と
からなる半導体装置によって構成されている。
【００８５】本実施の形態による通信装置は上述の如き
構成を有するもので、次にその作動について説明する。
【００８６】まず、通信装置の送信時には、信号処理回
路５３は各種の信号処理を行って送信用の中間周波信号
ＩＦを発生させ、この中間周波信号ＩＦを混合器５７に
向けて入力する。このとき、混合器５７は、中間周波信
号ＩＦと発振器６２から出力された信号とを混合する。
そして、この混合出力信号は、帯域通過フィルタ５６に
よって送信周波数帯域のみが通過し、増幅器５５によっ
て電力増幅された後に、デュプレクサ５４とアンテナ５
２を介して高周波の送信信号として送信する。
【００８７】一方、通信装置の受信時には、アンテナ５
２から受信した高周波の受信信号は、デュプレクサ５４
を介して増幅器５８に入力する。このとき、受信信号
は、増幅器５８によって電力増幅されると共に、帯域通
過フィルタ５９によって受信周波数帯域のみが通過した
後に、混合器６０に入力される。そして、混合器６０
は、この受信信号と発振器６２から出力された信号とを
混合し、中間周波信号ＩＦを信号処理回路５３に向けて
出力し、信号処理回路５３はこの中間周波信号ＩＦに各
種の信号処理を施してデジタルデータ等の信号を復調す
る。
【００８８】かくして、本実施の形態でも第１の実施の
形態と同様の作用効果を得ることができる。
【００８９】なお、前記第５の実施の形態では、送受信
装置として通信装置に本発明の半導体装置を適用するも
のとしたが、送受信装置として例えばレーダ装置等に適
用するものとしてもよい。
【００９０】
【発明の効果】以上詳述した如く、請求項１の発明によ
れば、電界効果トランジスタ、ドレイン端子、ソース端
子、ゲート端子、ＭＩＭキャパシタおよびバイアス端子
は半導体基板に設け、受動素子は誘電体基板に設けたか
ら、半導体基板から実装面積の大きな受動素子を省くこ
とができ、半導体基板に設けられた回路を簡略化するこ
とができる。このため、半導体基板に設けられた回路の
汎用性を高めることができると共に、半導体基板を小型
化することができ、製造コストを低減することができ
る。
【００９１】この場合、請求項２ないし６に示すよう
に、ＭＩＭキャパシタは、ドレイン端子、ソース端子、
ゲート端子とのうちいずれか１つの端子または２つの端
子と電界効果トランジスタとの間に直列接続してもよ
く、これら全ての端子と電界効果トランジスタとの間に
直列接続してもよい。
【００９２】また、請求項７の発明によれば、誘電体基
板の誘電率は半導体基板の誘電率よりも高くしたから、
例えば誘電体基板にキャパシタ等を含む受動素子を形成
した場合には、半導体基板に当該受動素子を形成した場
合に比べて受動素子の大きさを小さくすることができ、
装置全体を小型化することができる。
【００９３】さらに、請求項８の発明のように、本発明
による半導体装置を用いて送受信装置を構成してもよ
い。
【図面の簡単な説明】
【図１】第１の実施の形態による半導体装置を示す電気
回路図である。
【図２】第１の実施の形態による半導体装置を示す平面
図である。
【図３】第１の実施の形態による半導体基板を誘電体基
板上に取付けた状態を示す平面図である。
【図４】第１の実施の形態による半導体基板を誘電体基
板上にフリップチップ実装した状態を示す平面図であ
る。
【図５】第１の実施の形態による半導体基板のソース端
子を接地した状態で示す電気回路図である。
【図６】ＭＩＭキャパシタの等価回路を示す電気回路図
である。
【図７】第３の比較例としてのインターデジタルキャパ
シタを示す平面図である。
【図８】ＭＩＭキャパシタとインターデジタルキャパシ
タのインピーダンスを示すスミスチャートである。
【図９】ＭＩＭキャパシタとインターデジタルキャパシ
タの挿入損失と周波数との関係を示す特性線図である。
【図１０】第２の実施の形態による半導体装置を示す電
気回路図である。
【図１１】第２の実施の形態による半導体基板のソース
端子を接地した状態で示す電気回路図である。
【図１２】第３の実施の形態による半導体装置を示す電
気回路図である。
【図１３】第３の実施の形態による半導体基板のソース
端子を接地し、自己バイアス構造とした状態で示す電気
回路図である。
【図１４】第３の実施の形態による半導体基板のゲート
端子を接地した状態で示す電気回路図である。
【図１５】第４の実施の形態による半導体装置を示す電
気回路図である。
【図１６】第４の実施の形態による半導体基板のソース
端子を接地し、自己バイアス構造とした状態で示す電気
回路図である。
【図１７】第４の実施の形態による半導体基板のゲート
端子を接地した状態で示す電気回路図である。
【図１８】第５の実施の形態による通信機装置を示すブ
ロック図である。
【図１９】図１８中の高周波モジュールを示すブロック
図である。
【符号の説明】
１ 半導体基板 ２ ＦＥＴ（電界効果トランジスタ） ３ ドレイン端子 ４ ソース端子 ５ ゲート端子 ６，２１，２２，３１，３２，４１，４２，４３ ＭＩ
Ｍキャパシタ ７，２３，２４，３３，３４，４４，４５，４６ バイ
アス端子 ８ 誘電体基板 ９ 受動回路（受動素子） ５１ 高周波モジュール

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 電界効果トランジスタと、該電界効果ト
    ランジスタに接続されたドレイン端子、ソース端子、ゲ
    ート端子と、該３端子のうち少なくともいずれか１つの
    端子と電界効果トランジスタとの間に直列接続され薄膜
    誘電体を金属層で挟んで形成されバイアス用の直流成分
    を遮断するＭＩＭ（Metal InsulatorMetal）キャパシタ
    と、該ＭＩＭキャパシタと電界効果トランジスタとの間
    に接続されたバイアス端子と、前記ドレイン端子、ソー
    ス端子、ゲート端子のうち少なくともいずれか１つの端
    子に接続された受動素子とによって構成してなる半導体
    装置において、 前記電界効果トランジスタ、ドレイン端子、ソース端
    子、ゲート端子、ＭＩＭキャパシタおよびバイアス端子
    は半導体基板に設け、前記受動素子は誘電体基板に設け
    たことを特徴とする半導体装置。
  2. 【請求項２】 前記ＭＩＭキャパシタは前記電界効果ト
    ランジスタとドレイン端子との間に直列接続してなる請
    求項１に記載の半導体装置。
  3. 【請求項３】 前記ＭＩＭキャパシタは前記電界効果ト
    ランジスタとドレイン端子，ゲート端子との間にそれぞ
    れ直列接続してなる請求項１に記載の半導体装置。
  4. 【請求項４】 前記ＭＩＭキャパシタは前記電界効果ト
    ランジスタとドレイン端子，ソース端子との間にそれぞ
    れ直列接続してなる請求項１に記載の半導体装置。
  5. 【請求項５】 前記ＭＩＭキャパシタは前記電界効果ト
    ランジスタとソース端子，ゲート端子との間にそれぞれ
    直列接続してなる請求項１に記載の半導体装置。
  6. 【請求項６】 前記ＭＩＭキャパシタは前記電界効果ト
    ランジスタとドレイン端子，ソース端子，ゲート端子と
    の間にそれぞれ直列接続してなる請求項１に記載の半導
    体装置。
  7. 【請求項７】 前記誘電体基板の誘電率は半導体基板の
    誘電率よりも高くしてなる請求項１，２，３，４，５ま
    たは６に記載の半導体装置。
  8. 【請求項８】 請求項１ないし７のいずれかに記載の半
    導体装置を用いた送受信装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008041682A1 (fr) * 2006-10-02 2008-04-10 Kabushiki Kaisha Toshiba Dispositif à semi-conducteur
JP2010153905A (ja) * 2010-03-05 2010-07-08 Renesas Technology Corp 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4544181B2 (ja) * 2006-03-03 2010-09-15 セイコーエプソン株式会社 電子基板、半導体装置および電子機器
CN100483235C (zh) * 2006-12-04 2009-04-29 中芯国际集成电路制造(上海)有限公司 硅基液晶显示器单元及其形成方法
US8139370B2 (en) * 2009-03-24 2012-03-20 Viasat, Inc. Electronic system having field effect transistors and interconnect bumps on a semiconductor substrate
US9035702B2 (en) 2012-03-08 2015-05-19 Kabushiki Kaisha Toshiba Microwave semiconductor amplifier
US9059305B2 (en) * 2013-03-04 2015-06-16 International Business Machines Corporation Planar qubits having increased coherence times
US9270247B2 (en) * 2013-11-27 2016-02-23 Xilinx, Inc. High quality factor inductive and capacitive circuit structure
CN113838824B (zh) * 2021-08-25 2024-03-15 北京普能微电子科技有限公司 功率放大器芯片

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251629A (ja) 1992-03-05 1993-09-28 Hitachi Ltd 混成半導体集積回路
DE4219031C2 (de) 1992-06-10 1994-11-10 Siemens Ag Multi-Chip-Modul mit Kondensator, der auf dem Träger aus Silizium (monokristalines Substrat) realisiert ist
JPH10294421A (ja) 1997-04-17 1998-11-04 Hitachi Ltd マルチチップモジュールおよびその製造方法
JP3209268B2 (ja) 1998-08-26 2001-09-17 日本電気株式会社 電界効果トランジスタ及びその能動回路
JP3462166B2 (ja) * 2000-09-08 2003-11-05 富士通カンタムデバイス株式会社 化合物半導体装置
JP2001244710A (ja) 2000-12-25 2001-09-07 Hitachi Ltd 高周波装置及びこれを使用した移動無線器
TWI252582B (en) * 2001-02-27 2006-04-01 Sanyo Electric Co Switch circuit device
JP2002043812A (ja) 2001-04-09 2002-02-08 Hitachi Ltd 高周波装置及びこれを使用した移動無線器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008041682A1 (fr) * 2006-10-02 2008-04-10 Kabushiki Kaisha Toshiba Dispositif à semi-conducteur
JPWO2008041682A1 (ja) * 2006-10-02 2010-02-04 株式会社東芝 半導体装置
JP5085552B2 (ja) * 2006-10-02 2012-11-28 株式会社東芝 半導体装置
US8357942B2 (en) 2006-10-02 2013-01-22 Kabushiki Kaisha Toshiba Semiconductor device with a peripheral circuit formed therein
JP2010153905A (ja) * 2010-03-05 2010-07-08 Renesas Technology Corp 半導体装置

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