JP3209268B2 - 電界効果トランジスタ及びその能動回路 - Google Patents
電界効果トランジスタ及びその能動回路Info
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- JP3209268B2 JP3209268B2 JP24052598A JP24052598A JP3209268B2 JP 3209268 B2 JP3209268 B2 JP 3209268B2 JP 24052598 A JP24052598 A JP 24052598A JP 24052598 A JP24052598 A JP 24052598A JP 3209268 B2 JP3209268 B2 JP 3209268B2
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Description
【０００１】
【発明の属する技術分野】本発明は、入出力インピーダ
ンス整合が簡単にとれるマイクロ波・ミリ波用の電界効
果トランジスタ及びその使用による能動回路に関する。
ンス整合が簡単にとれるマイクロ波・ミリ波用の電界効
果トランジスタ及びその使用による能動回路に関する。
【０００２】
【従来の技術】電界効果トランジスタ(ＦＥＴ：Field E
ffect Transistor)などのトランジスタを適用してミリ
波動作、特にＷバンド動作の高出力増幅器を構成する場
合がある。高出力をねらっているので、ＦＥＴはほとん
どの場合、マルチセル構造をとっている。
ffect Transistor)などのトランジスタを適用してミリ
波動作、特にＷバンド動作の高出力増幅器を構成する場
合がある。高出力をねらっているので、ＦＥＴはほとん
どの場合、マルチセル構造をとっている。
【０００３】マルチセル構造のＦＥＴにおいて従来例と
して、入（出）力整合をとる場合における入（出）力引
出し線の部分について説明する。ここで、入（出）力引
出し線の部分とは、通常、入力の場合のゲート引出し線
あるいはゲート・バス・バー、出力の場合のドレイン引
出し線あるいはドレイン・バス・バーの部分を指すもの
である。
して、入（出）力整合をとる場合における入（出）力引
出し線の部分について説明する。ここで、入（出）力引
出し線の部分とは、通常、入力の場合のゲート引出し線
あるいはゲート・バス・バー、出力の場合のドレイン引
出し線あるいはドレイン・バス・バーの部分を指すもの
である。
【０００４】図９は従来の電界効果トランジスタにおけ
る位相戻し用キャパシタ付近のレイアウトを概観的に示
す平面図、図１０は従来のＦＥＴ構造に基づく入（出）
力インピーダンス整合の図である。
る位相戻し用キャパシタ付近のレイアウトを概観的に示
す平面図、図１０は従来のＦＥＴ構造に基づく入（出）
力インピーダンス整合の図である。
【０００５】図９おけるＢ点は、入（出）力整合回路を
接続する場合の入（出）力整合の開始点を表す。ゲート
幅Ｗｇ(不図示)の大きな出力段のＦＥＴの入（出）力イ
ンピーダンスは、スミス・チャート上で５０Ωの等コン
ダクタンス円５より上部の上半球（つまり誘導性インピ
ーダンス）になることがある。この場合、図１０に示す
ように、アドミッタンス・スミス・チャートで☆印が施
された部分に、整合回路による整合の開始点であるB点
が来るということになる。この傾向はより高い周波数で
あるほど、またゲート幅Ｗｇが大きければ大きいほど強
くなる。
接続する場合の入（出）力整合の開始点を表す。ゲート
幅Ｗｇ(不図示)の大きな出力段のＦＥＴの入（出）力イ
ンピーダンスは、スミス・チャート上で５０Ωの等コン
ダクタンス円５より上部の上半球（つまり誘導性インピ
ーダンス）になることがある。この場合、図１０に示す
ように、アドミッタンス・スミス・チャートで☆印が施
された部分に、整合回路による整合の開始点であるB点
が来るということになる。この傾向はより高い周波数で
あるほど、またゲート幅Ｗｇが大きければ大きいほど強
くなる。
【０００６】このような誘導性入（出）力インピーダン
スをもったＦＥＴにおいて、入（出）力インピーダンス
整合をとろうとしても、通常用いられる伝送線路とスタ
ブの組み合わせではスミスチャートにおいて位相を反時
計廻りに戻すことが原理的にできないため良好な整合が
とれない。
スをもったＦＥＴにおいて、入（出）力インピーダンス
整合をとろうとしても、通常用いられる伝送線路とスタ
ブの組み合わせではスミスチャートにおいて位相を反時
計廻りに戻すことが原理的にできないため良好な整合が
とれない。
【０００７】そこで図９に示したＦＥＴの外部にキャパ
シタ(図示してない)を接続し、予め位相を図１０におけ
る５０Ω等コンダクタンス円５内のC点まで戻した上
で、通常のインピーダンス整合の手段（つまり伝送線路
とスタブ、あるいは１／４波長線路によるインピーダン
ス変換）で整合をとれるようにする、という手法が用い
られている。Ｃ点は位相戻し用キャパシタによって戻さ
れた入（出）力インピーダンスを表し、 Ｃ点からD点ま
では伝送線路による位相回転（進み）を表す。
シタ(図示してない)を接続し、予め位相を図１０におけ
る５０Ω等コンダクタンス円５内のC点まで戻した上
で、通常のインピーダンス整合の手段（つまり伝送線路
とスタブ、あるいは１／４波長線路によるインピーダン
ス変換）で整合をとれるようにする、という手法が用い
られている。Ｃ点は位相戻し用キャパシタによって戻さ
れた入（出）力インピーダンスを表し、 Ｃ点からD点ま
では伝送線路による位相回転（進み）を表す。
【０００８】図１０では、C点から伝送線路によって位
相を進め、入（出）力インピーダンスを５０Ωの等コン
ダクタンス円５のD点に持ってきた上で、動作周波数に
て容量性の性質をもつオープン・スタブでインピーダン
スを補償して入（出）力インピーダンスを５０Ωに整合
させる（すなわち図１０の中心点Ｏにもってくる）場合
を示している。すなわち、D点から中心点Ｏまではオー
プン・スタブによるインピーダンス補償を表す。
相を進め、入（出）力インピーダンスを５０Ωの等コン
ダクタンス円５のD点に持ってきた上で、動作周波数に
て容量性の性質をもつオープン・スタブでインピーダン
スを補償して入（出）力インピーダンスを５０Ωに整合
させる（すなわち図１０の中心点Ｏにもってくる）場合
を示している。すなわち、D点から中心点Ｏまではオー
プン・スタブによるインピーダンス補償を表す。
【０００９】
【発明が解決しようとする課題】しかし、ＦＥＴの外部
にキャパシタを配すると、ＦＥＴからキャパシタまでの
距離があるためにその配線分の移相進みも含めて位相を
戻す必要が生じる。これは図示すると、図１０において
整合の開始点がB点からB‘点(位相戻し用キャパシタを
ＦＥＴの外部に配したときの整合の開始点)になること
である。従って位相をＣ点まで戻すためのキャパシタと
しては、たいへん小さな容量値（０．１ｐＦ以下など）
のキャパシタが要ることになる。小さな容量値をねらっ
てキャパシタを精度よく実現することは一般に難しい。
にキャパシタを配すると、ＦＥＴからキャパシタまでの
距離があるためにその配線分の移相進みも含めて位相を
戻す必要が生じる。これは図示すると、図１０において
整合の開始点がB点からB‘点(位相戻し用キャパシタを
ＦＥＴの外部に配したときの整合の開始点)になること
である。従って位相をＣ点まで戻すためのキャパシタと
しては、たいへん小さな容量値（０．１ｐＦ以下など）
のキャパシタが要ることになる。小さな容量値をねらっ
てキャパシタを精度よく実現することは一般に難しい。
【００１０】また、ＭＩＭ（金属−絶縁体−金属）構造
を適用した集中定数性の高いキャパシタといえども実際
には物理的寸法があるので、位相を戻す作用の他に位相
を進める作用を併せ持つため（たとえば７６ＧＨｚで
は、たとえ１５μｍの長さでも、そこでの位相回転は無
視できない大きさとなる）、さらに、この分布定数的性
質が、高い周波数ほど目立ってくるために、特にＷバン
ドのような高い動作周波数では、キャパシタの物理的形
状を決定する実際的設計において高精度の設計性が望め
なかった。
を適用した集中定数性の高いキャパシタといえども実際
には物理的寸法があるので、位相を戻す作用の他に位相
を進める作用を併せ持つため（たとえば７６ＧＨｚで
は、たとえ１５μｍの長さでも、そこでの位相回転は無
視できない大きさとなる）、さらに、この分布定数的性
質が、高い周波数ほど目立ってくるために、特にＷバン
ドのような高い動作周波数では、キャパシタの物理的形
状を決定する実際的設計において高精度の設計性が望め
なかった。
【００１１】以上のような問題点の解決が、ミリ波高出
力増幅器の設計において大きな課題であった。
力増幅器の設計において大きな課題であった。
【００１２】本発明の目的は、従来技術の上記課題に鑑
み、従来のようにＦＥＴの外部にキャパシタを配するこ
となく、比較的実現性と設計精度のよいことを特徴と
し、ＦＥＴを能動素子として用いてWバンド動作等のミ
リ波能動回路を構成しようとするときに、ＦＥＴの入出
力インピーダンス整合を良好にとるための基本的な技術
を提供することにある。
み、従来のようにＦＥＴの外部にキャパシタを配するこ
となく、比較的実現性と設計精度のよいことを特徴と
し、ＦＥＴを能動素子として用いてWバンド動作等のミ
リ波能動回路を構成しようとするときに、ＦＥＴの入出
力インピーダンス整合を良好にとるための基本的な技術
を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、従来技術の上
記課題を解決するため、ＦＥＴのマルチセル構成の平面
レイアウト構造において、引出し線やバス・バーなどに
位相戻し用のキャパシタを予め作り込んだキャパシタ作
り込み構造をとる。
記課題を解決するため、ＦＥＴのマルチセル構成の平面
レイアウト構造において、引出し線やバス・バーなどに
位相戻し用のキャパシタを予め作り込んだキャパシタ作
り込み構造をとる。
【００１４】本発明は、また、キャパシタ作り込み構造
について、ＦＥＴの入力(ゲート)側に適用したり、出力
（ドレイン）側に適用したり、また入力（ゲート）側に
も出力（ドレイン）側にも適用したものである。さら
に、これらのキャパシタ作り込み構造のＦＥＴを能動素
子として用いた増幅器や発振器などの能動回路である。
について、ＦＥＴの入力(ゲート)側に適用したり、出力
（ドレイン）側に適用したり、また入力（ゲート）側に
も出力（ドレイン）側にも適用したものである。さら
に、これらのキャパシタ作り込み構造のＦＥＴを能動素
子として用いた増幅器や発振器などの能動回路である。
【００１５】ＦＥＴの平面レイアウト構造内に位相戻し
用のキャパシタを作り込んだことにより、このキャパシ
タのキャパシタンス値を、比較的実現性と設計精度のよ
い範囲に納めることができる。
用のキャパシタを作り込んだことにより、このキャパシ
タのキャパシタンス値を、比較的実現性と設計精度のよ
い範囲に納めることができる。
【００１６】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００１７】図１は本発明のキャパシタ作り込み電界効
果トランジスタＦＥＴにおける引出し線部分のレイアウ
トを概念的に示す平面図、図２は本発明のＦＥＴ構造に
基づく入（出）力インピーダンス整合の図である。
果トランジスタＦＥＴにおける引出し線部分のレイアウ
トを概念的に示す平面図、図２は本発明のＦＥＴ構造に
基づく入（出）力インピーダンス整合の図である。
【００１８】本実施形態の構造の特徴は、図1に示すよ
うに、ＦＥＴ(不図示)の入出力インピーダンス整合を良
好にとるための構造として、ゲートやドレインの引出し
線２にキャパシタ３が作り込まれている点である。ＦＥ
Ｔの構造の内、リセス構造やゲート電極構造などの中心
的部分については、従来構造のままでよい。すなわち、
従来では位相戻し用のキャパシタをＦＥＴの平面レイア
ウトの外部に配していたところを、本実施形態ではＦＥ
Ｔの平面レイアウトの内部のゲート引出し線やドレイン
引出し線の部分に形成する点である。この場合、入
（出）力整合の開始点は図1のA点になる。
うに、ＦＥＴ(不図示)の入出力インピーダンス整合を良
好にとるための構造として、ゲートやドレインの引出し
線２にキャパシタ３が作り込まれている点である。ＦＥ
Ｔの構造の内、リセス構造やゲート電極構造などの中心
的部分については、従来構造のままでよい。すなわち、
従来では位相戻し用のキャパシタをＦＥＴの平面レイア
ウトの外部に配していたところを、本実施形態ではＦＥ
Ｔの平面レイアウトの内部のゲート引出し線やドレイン
引出し線の部分に形成する点である。この場合、入
（出）力整合の開始点は図1のA点になる。
【００１９】作り込むキャパシタンス値は、図１０にお
けるＢ点から図２におけるＡ点(整合の開始点)までの位
相の戻し分でよく、実際上小さくてもたとえば０．２ｐ
Ｆ程度でよいので、あまり小さな値にしなくても済むか
らである。また、図９におけるＢ点からＢ‘点までの伝
送線路は基本的には不要になるので、整合回路全体のレ
イアウトの縮小化につながる。また、キャパシタの物理
的寸法がもつ不要な位相進み分は、引出し線やバス・バ
ーが元々有している分布定数性の一部となってしまい、
ほとんど無視できるくらいに低減できる。
けるＢ点から図２におけるＡ点(整合の開始点)までの位
相の戻し分でよく、実際上小さくてもたとえば０．２ｐ
Ｆ程度でよいので、あまり小さな値にしなくても済むか
らである。また、図９におけるＢ点からＢ‘点までの伝
送線路は基本的には不要になるので、整合回路全体のレ
イアウトの縮小化につながる。また、キャパシタの物理
的寸法がもつ不要な位相進み分は、引出し線やバス・バ
ーが元々有している分布定数性の一部となってしまい、
ほとんど無視できるくらいに低減できる。
【００２０】図２では、Ａ点から伝送線路によって位相
を進め、入（出）力インピーダンスを５０Ωの等コンダ
クタンス円５のD点に持ってきた上で、容量性の性質を
もつオープン・スタブでインピーダンスを補償して入
（出）力インピーダンスを５０Ωに整合させ、図示の中
心点Ｏにもってくればよい。すなわち、D点から中心点
Ｏまではオープン・スタブによるインピーダンス補償を
表す。
を進め、入（出）力インピーダンスを５０Ωの等コンダ
クタンス円５のD点に持ってきた上で、容量性の性質を
もつオープン・スタブでインピーダンスを補償して入
（出）力インピーダンスを５０Ωに整合させ、図示の中
心点Ｏにもってくればよい。すなわち、D点から中心点
Ｏまではオープン・スタブによるインピーダンス補償を
表す。
【００２１】また、予めこのキャパシタによって位相を
多い目に戻しておけば、あとは伝送線路とオープン・ス
タブでＦＥＴの入（出）力整合がとれる。
多い目に戻しておけば、あとは伝送線路とオープン・ス
タブでＦＥＴの入（出）力整合がとれる。
【００２２】ＦＥＴと各種受動素子（配線、キャパシ
タ、抵抗、インダクタなど）を同一基板上にモノリシッ
クに形成する断面構造やプロセス・フローを採用するな
らば、本実施形態のＦＥＴを製作する時の集積回路の断
面構造やプロセス・フローは従来方法のままでよい。本
実施形態のＦＥＴ構造を従来構造を基に実現するには、
平面レイアウト構造においてゲート引出し線やドレイン
引出し線の部分にキャパシタを作り込めばよい。
タ、抵抗、インダクタなど）を同一基板上にモノリシッ
クに形成する断面構造やプロセス・フローを採用するな
らば、本実施形態のＦＥＴを製作する時の集積回路の断
面構造やプロセス・フローは従来方法のままでよい。本
実施形態のＦＥＴ構造を従来構造を基に実現するには、
平面レイアウト構造においてゲート引出し線やドレイン
引出し線の部分にキャパシタを作り込めばよい。
【００２３】図３は本発明のＦＥＴ構造を入力（ゲー
ト）側に適用した場合のＦＥＴ等価回路図、図４は本発
明のＦＥＴ構造を出力（ドレイン）側に適用した場合の
ＦＥＴ等価回路図、図５は本発明のＦＥＴ構造を入・出
力(ゲート・ドレイン)側双方に適用した場合のＦＥＴ等
価回路図である。
ト）側に適用した場合のＦＥＴ等価回路図、図４は本発
明のＦＥＴ構造を出力（ドレイン）側に適用した場合の
ＦＥＴ等価回路図、図５は本発明のＦＥＴ構造を入・出
力(ゲート・ドレイン)側双方に適用した場合のＦＥＴ等
価回路図である。
【００２４】本発明では、キャパシタ作り込み構造につ
いて、図3はＦＥＴの入力(ゲート)側に適用したもので
ある。さらに、ゲート巾が６００μｍになると、ほとん
どの場合、ＦＥＴの入力インピーダンスも出力インピー
ダンスも図２，１０で☆印を打った誘導性領域に入って
くる。図４は出力（ドレイン）側にのみ適用したもので
ある。通常はあまり使われないが、採用する整合回路に
よっては、必要となる場合がある。また、図5は入力
（ゲート）側にも出力（ドレイン）側にも適用したもの
である。
いて、図3はＦＥＴの入力(ゲート)側に適用したもので
ある。さらに、ゲート巾が６００μｍになると、ほとん
どの場合、ＦＥＴの入力インピーダンスも出力インピー
ダンスも図２，１０で☆印を打った誘導性領域に入って
くる。図４は出力（ドレイン）側にのみ適用したもので
ある。通常はあまり使われないが、採用する整合回路に
よっては、必要となる場合がある。また、図5は入力
（ゲート）側にも出力（ドレイン）側にも適用したもの
である。
【００２５】さて、位相戻し用のキャパシタの構造を具
体的に集積回路上に形成する場合については、ＭＩＭ
（金属−絶縁体−金属）構造やインターディジタル構造
のものが考えられるが、ミリ波などの高い周波数に対応
できるためには、できるだけ分布定数性が小さく集中定
数的な特性をもつものがよいので、ＭＩＭ構造を採用す
るのがよい。
体的に集積回路上に形成する場合については、ＭＩＭ
（金属−絶縁体−金属）構造やインターディジタル構造
のものが考えられるが、ミリ波などの高い周波数に対応
できるためには、できるだけ分布定数性が小さく集中定
数的な特性をもつものがよいので、ＭＩＭ構造を採用す
るのがよい。
【００２６】ＭＩＭ構造を位相戻し用のキャパシタとし
て採用した場合のレイアウトでは、ＦＥＴと外部整合回
路とをＭＩＭキャパシタの上部電極層で接続するか、下
部電極層で接続するかで、大きく分けて２通りが考えら
れる。
て採用した場合のレイアウトでは、ＦＥＴと外部整合回
路とをＭＩＭキャパシタの上部電極層で接続するか、下
部電極層で接続するかで、大きく分けて２通りが考えら
れる。
【００２７】図６は、ＦＥＴと外部整合回路とをＭＩＭ
キャパシタの上部電極層で接続する場合のレイアウト図
である。ＦＥＴから外部に伸びる伝送線路は通常の（金
などの）配線層だけで形成されるために、整合回路の伝
送線路部の特性インピーダンスの設計性がよく、またオ
ープン・スタブがＦＥＴの極く近傍に接続できるという
メリットがある。また、ＭＩＭキャパシタの耐圧向上の
ために、キャパシタ上部電極層１６とその外部配線層１
２との接続部分にエアブリッジ構造１７を適用している
が、エアブリッジ部分は通常１個所で済む。しかしキャ
パシタの下部電極層１４と配線層１３との電気的コンタ
クトのための窓明け部分１５の個所が比較的多く必要で
ある。
キャパシタの上部電極層で接続する場合のレイアウト図
である。ＦＥＴから外部に伸びる伝送線路は通常の（金
などの）配線層だけで形成されるために、整合回路の伝
送線路部の特性インピーダンスの設計性がよく、またオ
ープン・スタブがＦＥＴの極く近傍に接続できるという
メリットがある。また、ＭＩＭキャパシタの耐圧向上の
ために、キャパシタ上部電極層１６とその外部配線層１
２との接続部分にエアブリッジ構造１７を適用している
が、エアブリッジ部分は通常１個所で済む。しかしキャ
パシタの下部電極層１４と配線層１３との電気的コンタ
クトのための窓明け部分１５の個所が比較的多く必要で
ある。
【００２８】図７はＦＥＴと外部整合回路とをＭＩＭキ
ャパシタの下部電極層で接続する場合のレイアウト図で
ある。キャパシタの下部電極層１４と配線層層１３との
電気的コンタクトのための窓明け個所は比較的少なくて
済むメリットがある。しかし、ＦＥＴと外部の配線層１
２とは、まず初めにキャパシタの下部電極層１４で接続
されるために、外部の配線部分で、下部電極層１４と配
線部分１２の電気的コンタクト用窓明け１５が必要とな
り、外部整合回路の伝送線路部分の特性インピーダンス
の設計性に注意しなければならない。また、オープン・
スタブをＦＥＴのごく近傍には配しにくい。また、ＭＩ
Ｍキャパシタの耐圧向上のために、キャパシタ上部電極
層１６とその外部配線層１２との接続部分にエアブリッ
ジ構造１７を適用すると、図７からわかるようにエアブ
リッジ部分は３個所必要となる。どちらかというと、図
６の配線構成の方が集積回路として適用しやすいと考え
られる。
ャパシタの下部電極層で接続する場合のレイアウト図で
ある。キャパシタの下部電極層１４と配線層層１３との
電気的コンタクトのための窓明け個所は比較的少なくて
済むメリットがある。しかし、ＦＥＴと外部の配線層１
２とは、まず初めにキャパシタの下部電極層１４で接続
されるために、外部の配線部分で、下部電極層１４と配
線部分１２の電気的コンタクト用窓明け１５が必要とな
り、外部整合回路の伝送線路部分の特性インピーダンス
の設計性に注意しなければならない。また、オープン・
スタブをＦＥＴのごく近傍には配しにくい。また、ＭＩ
Ｍキャパシタの耐圧向上のために、キャパシタ上部電極
層１６とその外部配線層１２との接続部分にエアブリッ
ジ構造１７を適用すると、図７からわかるようにエアブ
リッジ部分は３個所必要となる。どちらかというと、図
６の配線構成の方が集積回路として適用しやすいと考え
られる。
【００２９】一方、図８は、実際にGaAs基板上に本発明
のキャパシタ作り込みＦＥＴを形成した場合における図
６あるいは図７に示したキャパシタや配線部分の断面構
造図である。
のキャパシタ作り込みＦＥＴを形成した場合における図
６あるいは図７に示したキャパシタや配線部分の断面構
造図である。
【００３０】半絶縁性GaAs基板１８のウエハ上にエピタ
キシャル成長させたGaAs系結晶材料１９の上にキャパシ
タと配線層１２、１３を形成したものである。キャパシ
タの下部電極層１４にはチタン・アルミニウム・チタン
（Ti/Al/Ti）を用いた。誘電体には窒化珪素（SiNx）２
３を用いた。配線層１２、１３とキャパシタ上部電極層
１６には、下層１３にチタン・白金・金（Au/Pt/Ti）、
上層１２とキャパシタ上部電極層１６に金（Au）からな
る金属導体層を用いた。チタン・白金・金（Au/Pt/Ti）
層１３を抜いたところはエアブリッジ構造１７になって
いる。ＦＥＴの中心部分であるリセスやゲート電極など
は、上記のキャパシタや配線の構造のプロセスとモノリ
シックに形成される。
キシャル成長させたGaAs系結晶材料１９の上にキャパシ
タと配線層１２、１３を形成したものである。キャパシ
タの下部電極層１４にはチタン・アルミニウム・チタン
（Ti/Al/Ti）を用いた。誘電体には窒化珪素（SiNx）２
３を用いた。配線層１２、１３とキャパシタ上部電極層
１６には、下層１３にチタン・白金・金（Au/Pt/Ti）、
上層１２とキャパシタ上部電極層１６に金（Au）からな
る金属導体層を用いた。チタン・白金・金（Au/Pt/Ti）
層１３を抜いたところはエアブリッジ構造１７になって
いる。ＦＥＴの中心部分であるリセスやゲート電極など
は、上記のキャパシタや配線の構造のプロセスとモノリ
シックに形成される。
【００３１】上述の配線構成に基づき、ＦＥＴの平面レ
イアウト構造内に位相戻し用のキャパシタを作り込み、
このキャパシタのキャパシタンス値の設定を具体的に行
ってみた。基本的な設計では、キャパシタンス値は、図
１０におけるＢ点からＣ点までの位相の戻し分でよい。
イアウト構造内に位相戻し用のキャパシタを作り込み、
このキャパシタのキャパシタンス値の設定を具体的に行
ってみた。基本的な設計では、キャパシタンス値は、図
１０におけるＢ点からＣ点までの位相の戻し分でよい。
【００３２】また、実際にゲート巾６００μｍのＦＥＴ
を用いて７６GHz動作の高出力増幅器を設計したとこ
ろ、入力側にも出力側にも位相戻し用のキャパシタが必
要であったが、キャパシタンス値は共に０．３〜０．４
ｐＦ程度が適当と算出され、比較的実現性と設計精度の
よい範囲に入ることがわかった。一方、この増幅器を従
来構造で設計すると、位相戻し用のキャパシタのキャパ
シタンス値は０．１ｐF以下の大変小さな値が必要とな
ってしまう。このような小さな容量値をねらってキャパ
シタの容量値を精度よく実現することは一般に難しい。
を用いて７６GHz動作の高出力増幅器を設計したとこ
ろ、入力側にも出力側にも位相戻し用のキャパシタが必
要であったが、キャパシタンス値は共に０．３〜０．４
ｐＦ程度が適当と算出され、比較的実現性と設計精度の
よい範囲に入ることがわかった。一方、この増幅器を従
来構造で設計すると、位相戻し用のキャパシタのキャパ
シタンス値は０．１ｐF以下の大変小さな値が必要とな
ってしまう。このような小さな容量値をねらってキャパ
シタの容量値を精度よく実現することは一般に難しい。
【００３３】これらのキャパシタ作り込み構造（図６な
いしは図７に示した構造）のＦＥＴを能動素子として用
いた増幅器や発振器などの能動回路が考えられ、本発明
のＦＥＴ構造を適用することによってインピーダンス整
合の設計精度が大幅に向上するだけでなく、チップレイ
アウト面積の縮小にもつながる。
いしは図７に示した構造）のＦＥＴを能動素子として用
いた増幅器や発振器などの能動回路が考えられ、本発明
のＦＥＴ構造を適用することによってインピーダンス整
合の設計精度が大幅に向上するだけでなく、チップレイ
アウト面積の縮小にもつながる。
【００３４】次に、本発明のキャパシタ作り込み電界効
果トランジスタ(ＦＥＴ)をマイクロ波・ミリ波集積回路
に実際に適用した実施形態について説明する。
果トランジスタ(ＦＥＴ)をマイクロ波・ミリ波集積回路
に実際に適用した実施形態について説明する。
【００３５】さらに詳細設計では、予め位相戻し用のキ
ャパシタのキャパシタンス値を０．２ｐFと小さ目に設
定して位相を多い目に戻すことによって、あとは伝送線
路とオープン・スタブでＦＥＴの入（出）力整合がとれ
るように設計できた。適用したＭＩＭキャパシタの誘電
体は窒化珪素（SiNx）でその膜厚は１０００オングスト
ロームであったので０．２ｐFのキャパシタンス値の実
現のためには、ＭＩＭキャパシタの上部電極層の寸法は
９μｍ×３２μｍであった。この寸法値は引出し線やバ
ス・バーにキャパシタを作り込むにはちょうど適当な値
となった。
ャパシタのキャパシタンス値を０．２ｐFと小さ目に設
定して位相を多い目に戻すことによって、あとは伝送線
路とオープン・スタブでＦＥＴの入（出）力整合がとれ
るように設計できた。適用したＭＩＭキャパシタの誘電
体は窒化珪素（SiNx）でその膜厚は１０００オングスト
ロームであったので０．２ｐFのキャパシタンス値の実
現のためには、ＭＩＭキャパシタの上部電極層の寸法は
９μｍ×３２μｍであった。この寸法値は引出し線やバ
ス・バーにキャパシタを作り込むにはちょうど適当な値
となった。
【００３６】また、７６GHz高出力増幅器MMICとして増
幅器を構成した時の整合回路のトリミングとしては、基
本的にはオープン・スタブの位置（つまり位相回転用の
伝送線路の線路長）と長さを修正するだけでよく、キャ
パシタのキャパシタンス値の変更は必要なかったので、
トリミングがたいへん容易であった。さらに、図９にお
けるＢ点からＢ‘点までの伝送線路は全くなくすること
が可能なので、整合回路全体のレイアウトの縮小化につ
ながった。また、キャパシタの物理的寸法がもつ不要な
位相進み分は、引出し線やバス・バーがもともと有して
いる分布定数性の一部となってしまい、ほとんど無視で
きるくらいに低減できた。
幅器を構成した時の整合回路のトリミングとしては、基
本的にはオープン・スタブの位置（つまり位相回転用の
伝送線路の線路長）と長さを修正するだけでよく、キャ
パシタのキャパシタンス値の変更は必要なかったので、
トリミングがたいへん容易であった。さらに、図９にお
けるＢ点からＢ‘点までの伝送線路は全くなくすること
が可能なので、整合回路全体のレイアウトの縮小化につ
ながった。また、キャパシタの物理的寸法がもつ不要な
位相進み分は、引出し線やバス・バーがもともと有して
いる分布定数性の一部となってしまい、ほとんど無視で
きるくらいに低減できた。
【００３７】さてここで、ミリ波Wバンド７６GHzでの動
作をねらってＦＥＴを能動素子として高出力増幅器を設
計する場合について述べる。
作をねらってＦＥＴを能動素子として高出力増幅器を設
計する場合について述べる。
【００３８】ＦＥＴのゲート巾が２００μｍまでは、通
常の場合、入（出）力インピーダンスは図２，１０で☆
印をうった誘導性領域にないため、引出し線やバス・バ
ーにキャパシタを作り込む必要はないが、ゲート巾が３
００μｍになるとまず入力インピーダンスが図２，１０
で☆印をうった誘導性領域に入ってくるため、ゲート引
出し線やゲート・バス・バーにキャパシタを作り込む必
要が生じてくる。
常の場合、入（出）力インピーダンスは図２，１０で☆
印をうった誘導性領域にないため、引出し線やバス・バ
ーにキャパシタを作り込む必要はないが、ゲート巾が３
００μｍになるとまず入力インピーダンスが図２，１０
で☆印をうった誘導性領域に入ってくるため、ゲート引
出し線やゲート・バス・バーにキャパシタを作り込む必
要が生じてくる。
【００３９】
【発明の効果】以上、説明したように、本発明によれ
ば、ＦＥＴを能動素子として用いてWバンド動作等のミ
リ波能動回路を構成しようとするときに、ＦＥＴの入出
力インピーダンス整合を良好にとるための基本的な技術
を提供している。また、ＭＭＩＣ等、集積回路として増
幅器を構成した場合、整合回路のトリミングとしては、
基本的にはオープン・スタブの位置と長さを修正するだ
けでよく、キャパシタのキャパシタンス値の変更は必要
ないので、トリミングが大変容易となる。
ば、ＦＥＴを能動素子として用いてWバンド動作等のミ
リ波能動回路を構成しようとするときに、ＦＥＴの入出
力インピーダンス整合を良好にとるための基本的な技術
を提供している。また、ＭＭＩＣ等、集積回路として増
幅器を構成した場合、整合回路のトリミングとしては、
基本的にはオープン・スタブの位置と長さを修正するだ
けでよく、キャパシタのキャパシタンス値の変更は必要
ないので、トリミングが大変容易となる。
【００４０】従って、本発明は、マイクロ波・ミリ波モ
ノリシックＩＣの発展に大きな寄与をもたらすものであ
り、マイクロ波・ミリ波通信装置やセンシング装置の進
歩を促進するものである。
ノリシックＩＣの発展に大きな寄与をもたらすものであ
り、マイクロ波・ミリ波通信装置やセンシング装置の進
歩を促進するものである。
【図１】本発明のキャパシタ作り込み電界効果トランジ
スタＦＥＴにおける引出し線部分のレイアウトを概念的
に示す平面図
スタＦＥＴにおける引出し線部分のレイアウトを概念的
に示す平面図
【図２】本発明のＦＥＴ構造に基づく入（出）力インピ
ーダンス整合の図
ーダンス整合の図
【図３】本発明のＦＥＴ構造を入力（ゲート）側に適用
した場合のＦＥＴ等価回路図
した場合のＦＥＴ等価回路図
【図４】本発明のＦＥＴ構造を出力（ドレイン）側に適
用した場合のＦＥＴ等価回路図
用した場合のＦＥＴ等価回路図
【図５】本発明のＦＥＴ構造を入・出力(ゲート・ドレ
イン)側双方に適用した場合のＦＥＴ等価回路図
イン)側双方に適用した場合のＦＥＴ等価回路図
【図６】本発明に基づくＦＥＴ引出し線の具体的レイア
ウトを示す平面図
ウトを示す平面図
【図７】本発明に基づくＦＥＴ引出し線の具体的レイア
ウトを示す平面図
ウトを示す平面図
【図８】実際の製造プロセスに基づくＭＩＭキャパシタ
や配線部の断面構造図
や配線部の断面構造図
【図９】従来の電界効果トランジスタにおける位相戻し
用キャパシタ付近のレイアウトを示す平面図
用キャパシタ付近のレイアウトを示す平面図
【図１０】従来のＦＥＴ構造に基づく入（出）力インピ
ーダンス整合の図
ーダンス整合の図
１ ＲＦ信号線 ２ 引出し線 ３ キャパシタ部 ４ ＤＣバイアス線 ５ ５０Ωの等コンダクタンス円 ６ 入力（ゲート）側RF信号ポート ７ 出力（ドレイン）側RF信号ポート ８ ゲートDCバイアスポート ８’ ドレインDＣバイアスポート ９ ゲート引出し線 １０ ドレイン引出し線 １１ ゲート側の位相戻し用キャパシタ １１’ ドレイン側の位相戻し用キャパシタ １２ 金（Au）を用いた配線の上部導体層 １３ チタン・白金・金（Au/Pt/Ti）を用いた配線の
下部導体層 １４ Ti/Al/Tiを用いたキャパシタの下部電極層 １５ キャパシタ下部電極層と下部導体層との電気的
接続のための窓明け １６ キャパシタ上部電極パターン部分 １７ エアブリッジ構造（１３がなく１２のみ） １７’ エアブリッジ構造による中空部 １８ 半絶縁性GaAs基板層 １９ AlGaAs層 ２０ InGaAs層 ２１ ｎ−AlGaAs層 ２２ 酸化珪素（SiO2）層 ２３ 窒化珪素（SiNx）層
下部導体層 １４ Ti/Al/Tiを用いたキャパシタの下部電極層 １５ キャパシタ下部電極層と下部導体層との電気的
接続のための窓明け １６ キャパシタ上部電極パターン部分 １７ エアブリッジ構造（１３がなく１２のみ） １７’ エアブリッジ構造による中空部 １８ 半絶縁性GaAs基板層 １９ AlGaAs層 ２０ InGaAs層 ２１ ｎ−AlGaAs層 ２２ 酸化珪素（SiO2）層 ２３ 窒化珪素（SiNx）層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/60 H01P 5/02 603 H01L 21/8234 H01L 27/088
Claims (6)
- 【請求項１】 電界効果トランジスタの平面レイアウト
構造において、ゲート引出し線あるいはゲート・バス・
バーにキャパシタを作り込んだ構造を持ったことを特徴
とするモノリシック電界効果トランジスタ。 - 【請求項２】 電界効果トランジスタの平面レイアウト
構造において、ドレイン引出し線あるいはドレイン・バ
ス・バーにキャパシタを作り込んだ構造をもったことを
特徴とするモノリシック電界効果トランジスタ。 - 【請求項３】 電界効果トランジスタの平面レイアウト
構造において、ゲート引出し線あるいはゲート・バス・
バーにキャパシタを作り込んだ構造をもち、かつドレイ
ン引出し線あるいはドレイン・バス・バーにもキャパシ
タを作り込んだ構造をもったことを特徴とするモノリシ
ック電界効果トランジスタ。 - 【請求項４】 電界効果トランジスタの平面レイアウト
構造において、ゲート引出し線あるいはゲート・バス・
バーにキャパシタを作り込んだ構造を有する電界効果ト
ランジスタを能動素子として利用したことを特徴とする
モノリシック能動回路。 - 【請求項５】 電界効果トランジスタの平面レイアウト
構造において、ドレイン引出し線あるいはドレイン・バ
ス・バーにキャパシタを作り込んだ構造を有する電界効
果トランジスタを能動素子として利用したことを特徴と
するモノリシック能動回路。 - 【請求項６】 電界効果トランジスタの平面レイアウト
構造において、ゲート引出し線あるいはゲート・バス・
バーにキャパシタを作り込んだ構造をもち、かつ引出し
線あるいはドレイン・バス・バーにもキャパシタを作り
込んだ構造をもったことを特徴とする電界効果トランジ
スタを能動素子として利用したことを特徴とするモノリ
シック能動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24052598A JP3209268B2 (ja) | 1998-08-26 | 1998-08-26 | 電界効果トランジスタ及びその能動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24052598A JP3209268B2 (ja) | 1998-08-26 | 1998-08-26 | 電界効果トランジスタ及びその能動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068762A JP2000068762A (ja) | 2000-03-03 |
| JP3209268B2 true JP3209268B2 (ja) | 2001-09-17 |
Family
ID=17060833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24052598A Expired - Fee Related JP3209268B2 (ja) | 1998-08-26 | 1998-08-26 | 電界効果トランジスタ及びその能動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3209268B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282721A (ja) | 2002-03-26 | 2003-10-03 | Murata Mfg Co Ltd | 半導体装置および送受信装置 |
| CN102655394B (zh) * | 2012-05-23 | 2014-12-10 | 中国电子科技集团公司第五十五研究所 | 一种直流与微波信号交叉布线的放大器电路 |
| US11120941B2 (en) * | 2018-01-24 | 2021-09-14 | Semiconductor Components Industries, Llc | Methods of forming capacitors |
-
1998
- 1998-08-26 JP JP24052598A patent/JP3209268B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000068762A (ja) | 2000-03-03 |
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