JPWO2008041682A1 - 半導体装置 - Google Patents

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Abstract

基板上に半導体素子と整合回路部、バイアス回路部、コンデンサ素子などの周辺回路部が載置・接続された半導体装置において、半導体基板中にヴィアホールを設けることなく、半導体素子の接地を行ない、半導体素子の放熱性を良好にすることが可能な半導体装置を提供する。基板１上に載置された半導体素子２と、基板１上に載置され,半導体素子２と接続される周辺回路部３０,４０と、周辺回路部３０に設けられ,接地される電極３０ｅ, 金属層３０ｍと、金属層３０ｍと半導体素子２のソース電極２ｓとに接続される接地用電極３０ｓと、半導体素子２のゲート電極２ｇに接続される電極３０ｄを備える。

Description

本発明は、例えば電界効果トランジスタ（Field Effect Transistor、以下ＦＥＴと記
す）などの半導体素子とコンデンサ素子などの受動素子が、基板上に載置、接続された半導体装置に関する。
従来、例えばプリント基板もしくは金属プレート上に、ＦＥＴなどの半導体素子、薄膜コンデンサなどの受動素子などが載置、接続された半導体装置において、半導体素子内部に設けられたヴィアホール（ＶＩＡ：貫通孔）により、半導体素子が接地される構造が用いられている。
ＧａＡｓＦＥＴが形成されたＧａＡｓ基板を薄層化し、ＧａＡｓ基板上のゲート、ドレイン又はソースのいずれか所望の電極を接地する構造を有する半導体装置において、ＧａＡｓ基板を背面から貫通して所望の電極に達する基板貫通孔と、ＧａＡｓ基板の背面に形成されかつＧａＡｓ基板貫通孔において所望の電極に接する金属層と、金属層上に被着された誘電体層、および誘電体層上に形成された接地電極層を有する半導体装置としては、例えば特許文献１に記載のものがある。
特許文献１：特公昭６２−２４６６号公報
一方、インバータ回路やスイッチング素子の高機能化に伴い、さらなる高出力、高耐圧化が要求されている。そこで、近年、ＦＥＴ素子の基板として、バンドギャップ、絶縁破壊電界が大きく、優れた物性を有するＳｉＣ（シリコンカーバイド）基板が用いられている。このＳｉＣ基板は、金属以上の熱伝導率を有した熱伝導性にも優れた基板材料である。
マイクロ波帯のパワーデバイスにＳｉＣ基板を用いる場合、高出力化に伴い、発生する熱を効率良く放出する必要がある。
しかしながら、上述のような手法を用いて、ＳｉＣ基板にヴィアホールを設けて接地を行なうと、ヴィアホール部分で熱伝導が阻害され、ＳｉＣの持つ熱伝導性を有効に利用することができないという問題がある。
また、ＳｉＣ基板にヴィアホールを形成するために、パターニング、エッチングなどの工程を要し、ヴィアホール開口工程が複雑となるという問題がある。
本発明は、基板上に半導体素子と、整合回路部、バイアス回路部、コンデンサ素子などの周辺回路部が載置・接続された半導体装置において、半導体基板中にヴィアホールを設けることなく、半導体素子の接地を行ない、半導体素子の放熱性を良好にすることが可能な半導体装置を提供することを目的とするものである。
請求項１に記載の半導体装置は、基板上に載置された半導体素子と、基板上に載置され,半導体素子と接続される周辺回路部と、周辺回路部に設けられ,接地される金属層と、金属層及び半導体素子と接続される接地用電極とを備えることを特徴とする。
本発明の第１の実施の形態に係る半導体装置の模式的平面図である。 本発明の第１の実施の形態に係る半導体装置であって、図１のＩ−Ｉ線に沿う模式的断面構造図である。 本発明の第２の実施の形態に係る半導体装置の模式的平面図である。 本発明の第２の実施の形態に係る半導体装置であって、図３のＩ−Ｉ線に沿う模式的断面構造図である。 本発明の第３の実施の形態に係る半導体装置の模式的平面図である。 本発明の第３の実施の形態に係る半導体装置であって、図５のＩ−Ｉ線に沿う模式的断面構造図である。 本発明の第４の実施の形態に係る半導体装置の模式的平面図である。 本発明の第４の実施の形態に係る半導体装置であって、図７のＩ−Ｉ線に沿う模式的断面構造図である。 本発明の第４の実施の形態に係る半導体装置の薄膜コンデンサの電極を示す模式的平面図である。 本発明の第４の実施の形態に係る半導体装置の薄膜コンデンサの電極を示す模式的平面図である。 本発明の第５の実施の形態に係る半導体装置の模式的平面図である。 本発明の第５の実施の形態に係る半導体装置であって、図１１のＩ−Ｉ線に沿う模式的断面構造図である。
図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
以下の説明において、半導体素子は、ＳｉＣ基板、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板、サファイア基板より選択された基板上に形成される。
特に、例えば、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板を使用する場合には、半導体素子は、ヘテロ接合界面に誘起される２次元ガス（２ＤＥＧ：Two Dimensional Electron Gas）中の高電子移動度を利用する高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）として構成される。また、例えば、ＧａＮ／ＳｉＣ基板を使用する場合には、半導体素子は、ショットキーゲート（Schottky Gate）を利用する金属―半導体（ＭＥＳ：Metal semiconductor）ＦＥＴとして構成可能である。
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る半導体装置の模式的平面図を示し、図２は、本発明の第１の実施の形態に係る半導体装置であって、図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
本発明の第１の実施の形態に係る半導体装置は、図１および図２に示すように、基板１上に載置された半導体素子２と、基板１上に載置され,半導体素子２と接続される周辺回路部３０,４０と、周辺回路部３０に設けられ,接地される電極３０ｅ, 金属層３０ｍと、３０ｍと半導体素子２のソース電極２ｓとに接続される接地用電極３０ｓと、半導体素子２のゲート電極２ｇに接続される電極３０ｄを備える。
周辺回路部３０,４０としては、例えばＦＥＴなどのアクティブ素子を含むドライバ回路、ＬＣ回路などで構成される整合回路、ストリップ線路などの伝送回路で構成される整合回路、ＬＣ回路などで構成されるバイアス回路、ＬＣ回路などで構成されるフィルタ回路、インダクタ回路素子、キャパシタ回路素子などを想定することができる。図１、図２においては、このような周辺回路部３０,４０を模式的に図示したものあり、詳細な構成については、各回路の具体的な構成に応じて表示することができる。
半導体素子２は、ＳｉＣ基板、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板、サファイア基板より選択された基板２ｓ上に形成された電界効果トランジスタであっても良い。
また、金属層３０ｍは、周辺回路部３０を構成する基板３０ｋを貫通するヴィアホール３０ｖ内に形成される。
また、一つのヴィアホール３０ｖに対して、複数の接地用電極３０ｓが接続される構成を備えていても良い。
図１および図２に示すように、夫々所定配線パターンが形成されたプリント基板もしくは金属プレートなどの基板１上に、例えばＳｉＣ基板上に形成されたＦＥＴなどの半導体素子２、周辺回路部３０、４０が載置され、はんだ５により夫々電極２ｅ、３０ｅ、４０ｅと接続されている。周辺回路部３０、４０は、例えば、アルミナなどの高誘電体基板３０ｋ、４０ｋを、夫々電極３０ｅと電極３０ｄおよび接地用電極３０ｓ、電極４０ｅと電極４０ｄで挟んだ構造になっている。
周辺回路部３０においては、高誘電体基板３０ｋを貫通するようにヴィアホール３０ｖが形成されている。ヴィアホール３０ｖの内壁には、金属層３０ｍが形成され、周辺回路部３０上面に形成された接地用電極３０ｓと接続されている。
そして、半導体素子２のゲート電極２ｇは周辺回路部３０の電極３０ｄと、ソース電極２ｓは接地用電極３０ｓと、ドレイン電極２ｄは周辺回路部４０の電極４０ｄとワイヤ６０により夫々接続されている。
（製造方法）
このような半導体装置は以下のように形成される。
（ａ）予め成形時にヴィアホールが形成された、或いは成形後レーザなどを用いてヴィアホールが形成されたアルミナなどの高誘電体基板３０ｋのヴィアホール３０ｖ内部を、例えばＡｕ無電界メッキなどによりメタライズし、金属層３０ｍを形成する。そして、高誘電体基板３０ｋの上面に、例えばＡｕ／Ｐｄ（Ｎｉ）／Ｔｉの蒸着により電極３０ｓ，３０ｄ及びヴィアホール３０ｖに電気的に接続された接地用電極３０ｓを、下面に電極３０ｅを形成し、周辺回路部３０を形成する。
（ｂ）同様に、高誘電体基板４０ｋの上下面に、蒸着により、金属層４０ｅ，電極４０ｄを形成して、周辺回路部４０を形成する。
（ｃ）そして、このようにして形成された周辺回路部３０、４０を、素子領域が形成され、チップに分離されたＦＥＴなどの半導体素子２とともに、予め所定配線パターンが形成されたプリント基板１上に載置、接続する。
（ｄ）さらに、半導体素子２のゲート電極２ｇを周辺回路部３０の電極３０ｄと、ソース電極２ｓを接地用電極３０ｓと、ドレイン電極２ｄを周辺回路部４０の電極４０ｄとワイヤによりそれぞれ接続する。
このようにして、半導体素子２ではなく、周辺回路部３０にヴィアホールを形成して接地することにより、半導体素子２にＳｉＣ基板を用いた場合でも、ヴィアホールにより熱伝導が阻害されることなく、接地することが可能となる。
本発明の第１の実施の形態によれば、基板上に半導体素子と周辺回路部が載置・接続された半導体装置において、半導体基板中にヴィアホールを設けることなく、半導体素子の接地を行なうことが可能となり、半導体素子の放熱性に優れた半導体装置を提供することができる。
[第２の実施の形態]
図３は、本発明の第２の実施の形態に係る半導体装置の模式的平面図を示し、図４は、本発明の第２の実施の形態に係る半導体装置であって、図３のＩ−Ｉ線に沿う模式的断面構造図を示す。
本発明の第２の実施の形態に係る半導体装置は、前記第１の実施の形態に係る半導体装置の周辺回路部３０,４０、電極３０ｅ, 電極４０ｅ、金属層３０ｍ、接地用電極３０ｓ、ヴィアホール３０ｖ、ワイヤ６０の代わりに整合回路部１３０,１４０、電極１３０ｅ, 電極１４０ｅ、金属層１３０ｍ、接地用電極１３０ｓ、ヴィアホール１３０ｖ、ワイヤ１６０が設けられている点で異なる。
本発明の第２の実施の形態に係る半導体装置は、図３および図４に示すように、基板１上に載置された半導体素子２と、基板１上に載置され,半導体素子２と接続される整合回路部１３０,１４０と、整合回路部１３０に設けられ,接地される電極１３０ｅ,金属層１３０ｍと、電極１３０ｅ,金属層１３０ｍ及び半導体素子２と接続される接地用電極１３０ｓと、半導体素子２のゲート電極２ｇに接続される電極１３０ｄを備える。
整合回路部１３０,１４０としては、例えばＦＥＴなどのアクティブ素子を含む整合回路、ＬＣ回路などで構成される整合回路、ストリップ線路などの伝送回路で構成される整合回路、ＬＣ回路などで構成されるフィルタ回路などを想定することができる。図３、図４においては、このような整合回路部１３０,１４０を模式的に図示したものあり、詳細な構成については、各回路の具体的な構成に応じて表示することができる。
半導体素子２は、ＳｉＣ基板、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板、サファイア基板より選択された基板２ｓ上に形成された電界効果トランジスタであっても良い。
また、金属層１３０ｍは、整合回路部１３０を貫通するヴィアホール１３０ｖ内に形成される。
また、一つの前記ヴィアホール１３０ｖに対して、複数の接地用電極１３０ｓが接続される構成を備えていても良い。
図３および図４に示すように、夫々所定配線パターンが形成されたプリント基板もしくは金属プレートなどの基板１上に、例えばＳｉＣ基板上に形成されたＦＥＴなどの半導体素子２、整合回路部１３０、１４０が載置され、はんだ５により夫々電極２ｅ、１３０ｅ、１４０ｅと接続されている。整合回路部１３０、１４０は、例えば、アルミナなどの高誘電体基板１３０ｋ、１４０ｋを、夫々電極１３０ｅと接地用電極１３０ｓおよび電極１３０ｄ、電極１４０ｅと電極１４０ｄで挟んだ構造になっている。
整合回路部１３０においては、高誘電体基板１３０ｓを貫通するようにヴィアホール１３０ｖが形成されている。ヴィアホール１３０ｖの内壁には、金属層１３０ｍが形成され、整合回路部１３０上面に形成された接地用電極１３０ｓと接続されている。
そして、半導体素子２のゲート電極２ｇは、整合回路部１３０の電極１３０ｄと、ソース電極２ｓは、接地用電極１３０ｓと、ドレイン電極２ｄは整合回路部１４０の電極１４０ｄと夫々ワイヤ１６０により接続されている。
（製造方法）
このような半導体装置は以下のように形成される。
（ａ）予め成形時にヴィアホールが形成された、或いは成形後レーザなどを用いてヴィアホールが形成されたアルミナなどの高誘電体基板１３０ｋのヴィアホール１３０ｖ内部を、例えばＡｕ無電界メッキなどによりメタライズし、金属層１３０ｍを形成する。そして、高誘電体基板１３０ｋの上下面に、例えばＡｕ／Ｐｄ（Ｎｉ）／Ｔｉの蒸着により電極１３０ｅ，１３０ｄ及びヴィアホール１３０ｖに対応する接地用電極１３０ｓを形成し、整合回路部１３０を形成する。
（ｂ）同様に、高誘電体基板１４０ｋの上下面に、蒸着により電極１４０ｅ，１４０ｄを形成して、整合回路部１４０を形成する。
（ｃ）そして、このようにして形成された整合回路部１３０、１４０を、素子領域が形成され、チップに分離されたＦＥＴなどの半導体素子２とともに、予め所定配線パターンが形成されたプリント基板１上に載置、接続する。
（ｄ）さらに、半導体素子２のゲート電極２ｇを整合回路部１３０の電極１３０ｄと、ソース電極２ｓを接地用電極１３０ｓと、ドレイン電極２ｄを整合回路部１４０の電極１４０ｄと接続する。
このようにして、半導体素子２ではなく、整合回路部１３０にヴィアホールを形成して接地することにより、半導体素子２にＳｉＣ基板を用いた場合でも、ヴィアホールにより熱伝導が阻害されることなく、接地することが可能となる。
本発明の第２の実施の形態によれば、基板上に半導体素子と整合回路部が載置・接続された半導体装置において、半導体基板中にヴィアホールを設けることなく、半導体素子の接地を行なうことが可能となり、半導体素子の放熱性に優れた半導体装置を提供することができる。
[第３の実施の形態]
図５は、本発明の第３の実施の形態に係る半導体装置の模式的平面図を示し、図６は、本発明の第３の実施の形態に係る半導体装置であって、図５のＩ−Ｉ線に沿う模式的断面構造図を示す。
本発明の第３の実施の形態に係る半導体装置は、図５および図６に示すように、基板１上に載置された半導体素子２と、基板１上に載置され,半導体素子２と接続されるバイアス回路部２３０,２４０と、バイアス回路部２３０に設けられ,接地される電極２３０ｅ,金属層２３０ｍと、電極２３０ｅ, 金属層２３０ｍ及び半導体素子２と接続される接地用電極２３０ｓと、半導体素子２の２ｇに接続される電極２３０ｄを備える。
バイアス回路部２３０,２４０としては、例えばＦＥＴなどのアクティブ素子を含むバイアス回路、ＬＣ回路などで構成されるバイアス回路、ストリップ線路などの伝送回路で構成されるバイアス回路、ＬＣ回路などで構成されるバイアス回路、インダクタ回路素子で構成されるバイアス回路などを想定することができる。図５、図６においては、このようなバイス回路部２３０,２４０を模式的に図示したものあり、詳細な構成については、各回路の具体的な構成に応じて表示することができる。
半導体素子２は、ＳｉＣ基板、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板、サファイア基板より選択された基板２ｓ上に形成された電界効果トランジスタであっても良い。
また、金属層２３０ｍは、バイアス回路部２３０を貫通するヴィアホール２３０ｖ内に形成される。
また、一つのヴィアホール２３０ｖに対して、複数の接地用電極２３０ｓが接続される構成を備えていても良い。
また、本発明の第３の実施の形態に係る半導体装置において、さらに同一基板１上に第２の実施の形態と同様に配置された整合回路部１３０、１４０を備えていても良い。
本発明の第３の実施の形態に係る半導体装置は、基板上に載置された半導体素子と、基板上に載置され、半導体素子と接続される整合回路部およびバイアス回路部と、整合回路部およびバイアス回路部のいずれか一方若しくは両方に設けられ,接地される金属層と、金属層及び半導体素子と接続される接地用電極とを備えていても良い。
また、金属層は、整合回路部およびバイアス回路部のいずれか一方若しくは両方を貫通するヴィアホール内に形成される構成をそなえていても良い。
また、一つのヴィアホールに対して、複数の接地用電極が接続される構成を備えていても良い。
図５および図６に示すように、夫々所定配線パターンが形成されたプリント基板もしくは金属プレートなどの基板１上に、例えばＳｉＣ基板上に形成されたＦＥＴなどの半導体素子２、バイアス回路部２３０、２４０が載置され、はんだ５により夫々電極２ｅ、２３０ｅ、２４０ｅと接続されている。バイアス回路部２３０、２４０は、例えば、アルミナなどの高誘電体基板２３０ｋ、２４０ｋを、夫々電極２３０ｅと２３０ｄ、電極２４０ｅと２４０ｄで挟んだ構造になっている。
バイアス回路部２３０においては、高誘電体基板２３０ｋを貫通するようにヴィアホール２３０ｖが形成されている。ヴィアホール２３０ｖの内壁には、金属層２３０ｍが形成され、バイアス回路部２３０上面に形成された接地用電極２３０ｓと接続されている。
そして、半導体素子２のゲート電極２ｇは、バイアス回路部２３０の電極２３０ｄと、ソース電極２ｓは、接地用電極２３０ｓと、ドレイン電極２ｄはバイアス回路部２４０の電極２４０ｄと夫々ワイヤ２６０により接続されている。
（製造方法）
このような半導体装置は以下のように形成される。
（ａ）予め成形時にヴィアホールが形成された、或いは成形後レーザなどを用いてヴィアホールが形成されたアルミナなどの高誘電体基板２３０ｋのヴィアホール２３０ｖ内部を、例えばＡｕ無電界メッキなどによりメタライズし、金属層２３０ｍを形成する。そして、高誘電体基板２３０ｋの上下面に、例えばＡｕ／Ｐｄ（Ｎｉ）／Ｔｉの蒸着により電極２３０ｅ、２３０ｄ及びヴィアホール２３０ｖに対応する接地用電極２３０ｓを形成し、バイアス回路部２３０を形成する。
（ｂ）同様に、高誘電体基板２４０ｋの上下面に、蒸着により電極２４０ｅ、２４０ｄを形成して、バイアス回路部２４０を形成する。
（ｃ）そして、このようにして形成されたバイアス回路部２３０、２４０を、素子領域が形成され、チップに分離されたＦＥＴなどの半導体素子２とともに、予め所定配線パターンが形成されたプリント基板１上に載置、接続する。
（ｄ）さらに、半導体素子２のゲート電極２ｇをバイアス回路部２３０の電極２３０ｄと、ソース電極２ｓを接地用電極２３０ｓと、ドレイン電極２ｄをバイアス回路部２４０の電極２４０ｄと接続する。
このようにして、半導体素子２ではなく、バイアス回路部２３０、２４０にヴィアホールを形成して接地することにより、半導体素子２にＳｉＣ基板を用いた場合でも、ヴィアホールにより熱伝導が阻害されることなく、接地することが可能となる。
本発明の第３の実施の形態によれば、基板上に半導体素子とバイアス回路部が載置・接続された半導体装置において、半導体基板中にヴィアホールを設けることなく、半導体素子の接地を行なうことが可能となり、半導体素子の放熱性に優れた半導体装置を提供することができる。
[第４の実施の形態]
図７は、本発明の第４の実施の形態に係る半導体装置の模式的平面図を示し、図８は、本発明の第４の実施の形態に係る半導体装置であって、図７のＩ−Ｉ線に沿う模式的断面構造図を示す。
本発明の第４の実施の形態に係る半導体装置は、図７および図８に示すように、基板１上に載置された半導体素子２と、基板１上に載置され,半導体素子２と接続されるコンデンサ素子３,４と、コンデンサ素子３に設けられ,接地される電極３ｅ,金属層３ｍと、電極３ｅ,金属層３ｍと半導体素子２と接続される接地用電極３ｓと、半導体素子２のゲート電極２ｇに接続される電極３ｄを備える。
半導体素子２は、ＳｉＣ基板、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板、サファイア基板より選択された基板２ｓ上に形成された電界効果トランジスタであっても良い。
また、金属層３ｍは、コンデンサ素子３を貫通するヴィアホール３ｖ内に形成される。
また、後述するように、一つの前記ヴィアホール３ｖに対して、複数の接地用電極３ｓが接続されていても良い。
図７および図８に示すように、夫々所定配線パターンが形成されたプリント基板もしくは金属プレートなどの基板１上に、例えばＳｉＣ基板上に形成されたＦＥＴなどの半導体素子２、薄膜コンデンサ３、４が載置され、はんだ５により夫々電極２ｅ、３ｅ、４ｅと接続されている。薄膜コンデンサ３、４は、アルミナなどの高誘電体基板３ｋ、４ｋを、夫々電極３ｅ，３ｄ、４ｅ，４ｄで挟んだ構造になっている。薄膜コンデンサ３においては、高誘電体基板３ｋを貫通するようにヴィアホール３ｖが形成されている。ヴィアホール３ｖの内壁には、金属層３ｍが形成され、薄膜コンデンサ３上面に形成された接地用電極３ｓと接続されている。そして、半導体素子２のゲート電極２ｇは薄膜コンデンサ３の電極３ｄと、ソース電極２ｓは接地用電極３ｓと、ドレイン電極２ｄは薄膜コンデンサ４の電極４ｄと夫々ワイヤ６により接続されている。
（製造方法）
このような半導体装置は以下のように形成される。
（ａ）予め成形時にヴィアホールが形成された、或いは成形後レーザなどを用いてヴィアホールが形成されたアルミナなどの高誘電体基板３ｋのヴィアホール３ｖ内部を、例えばＡｕ無電界メッキなどによりメタライズし、金属層３ｍを形成する。そして、高誘電体基板３ｋの上下面に、例えばＡｕ／Ｐｄ（Ｎｉ）／Ｔｉの蒸着により電極３ｅ，３ｄ及びヴィアホール３ｖに対応する接地用電極３ｓを形成し、薄膜コンデンサ３を形成する。
（ｂ）同様に、高誘電体基板４ｋの上下面に、蒸着により電極４ｅ，４ｄを形成して、薄膜コンデンサ４を形成する。
（ｃ）そして、このようにして形成された薄膜コンデンサ３、４を、素子領域が形成され、チップに分離されたＦＥＴなどの半導体素子２とともに、予め所定配線パターンが形成されたプリント基板１上に載置、接続する。
（ｄ）さらに、半導体素子２のゲート電極２ｇを薄膜コンデンサ３の電極３ｄと、ソース電極２ｓを接地用電極３ｓと、ドレイン電極２ｄを薄膜コンデンサ４の電極４ｄと接続する。
このようにして、半導体素子２ではなく、薄膜コンデンサ３にヴィアホールを形成して接地することにより、半導体素子２にＳｉＣ基板を用いた場合でも、ヴィアホールにより熱伝導が阻害されることなく、接地することが可能となる。
図９は、本発明の第４の実施の形態に係る半導体装置の薄膜コンデンサの電極を示す模式的平面図を示す。また、図１０は、本発明の第４の実施の形態に係る半導体装置の薄膜コンデンサの電極を示す模式的平面図を示す。
本発明の第４の実施の形態において、薄膜コンデンサ３のヴィアホール３ｖに夫々対応するように接地用電極３ｇを形成したが、必ずしも１対１に対応しなくても、図９に示すように、薄膜コンデンサ３３の１つのヴィアホール３３ｖに対して２つ以上の接地用電極３３ｓを形成して、夫々の接地用電極３３ｓとワイヤ３６と接続しても良い。ヴィアホール３３ｖの形成には、加工性、強度により設置間隔などにある程度制限があるが、これにより、設計の自由度を向上させることができる。
また、図１０に示すように、薄膜コンデンサ４３のヴィアホール４３ｖ間に電極４３ｄの一部が配置されるように形成しても良い。これにより、半導体素子４２のゲート電極４２ｇと薄膜コンデンサ４３の接地用電極４３ｓを接続するワイヤ４６を短くすることができ、寄生抵抗及び寄生インダクタを低減することが可能となる。
本発明の第４の実施の形態によれば、基板上に半導体素子とコンデンサ素子が載置・接続された半導体装置において、半導体基板中にヴィアホールを設けることなく、半導体素子の接地を行なうことが可能となり、半導体素子の放熱性に優れた半導体装置を提供することができる。
[第５の実施の形態]
図１１は、本発明の第５の実施の形態に係る半導体装置の模式的平面図を示し、図１２は、本発明の第５の実施の形態に係る半導体装置であって、図１１のＩ−Ｉ線に沿う模式的断面構造図を示す。
本発明の第５の実施の形態に係る半導体装置は、図１１および図１２に示すように、基板１１上に載置された半導体素子１２と、基板１１上に載置され,半導体素子１２と接続されるコンデンサ素子１３,１４と、コンデンサ素子１３に設けられ,接地される電極１３ｅ,金属層１３ｍと、電極１３ｅ,金属層１３ｍ及び半導体素子１２と接続される接地用電極１３ｓと、半導体素子１２のゲート電極１２ｇに接続される電極３０ｄを備える。
また、半導体素子１２は、ＳｉＣ基板、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板、サファイア基板より選択された基板１２ｋ上に形成された電界効果トランジスタであっても良い。
また、金属層１３ｍは、コンデンサ素子１３の側壁に形成される。
図１１および図１２に示すように、例えばＳｉＣ基板上に形成されたＦＥＴなどの半導体素子１２、薄膜コンデンサ１３、１４が、夫々所定配線パターンが形成されたプリント基板もしくは金属プレートなどの基板１１上に載置され、はんだ５により接続されている。薄膜コンデンサ１３、１４は、アルミナなどの高誘電体基板１３ｋ、１４ｋを、電極１３ｅ，１３ｄ、１４ｅ，１４ｄで挟んだ構造になっている。薄膜コンデンサ１３においては、高誘電体基板１３のエッジ部分にテーパが形成されており、高誘電体基板１３ｋの側面からテーパに金属層１３ｍが形成され、薄膜コンデンサ１３上面に形成された接地用電極１３ｓと接続されている。そして、半導体素子１２のゲート電極１２ｇは、薄膜コンデンサ１３の電極１３ｄと、ソース電極１２ｓは、接地用電極１３ｓと、ドレイン電極１２ｄは薄膜コンデンサ１４の電極１４ｄと夫々ワイヤ１６により接続されている。
（製造方法）
このような半導体装置は以下のように形成される。
（ａ）予め成形時、或いは成形後にテーパが形成されたアルミナなどの高誘電体基板１３ｋの上下面及び側面、テーパに、例えばＡｕ／Ｐｄ（Ｎｉ）／Ｔｉの蒸着により電極１３ｅ，１３ｄ及び接地用電極１３ｓを形成する。このとき、上面方向、側面方向の２方向より蒸着を行なうことにより、テーパ部にも良好な金属層１３ｍが形成される。このようにして、薄膜コンデンサ１３が形成される。
（ｂ）同様に、高誘電体基板１４ｋの上下面に、蒸着により電極１４ｅ，１４ｄを形成して、薄膜コンデンサ１４が形成される。
（ｃ）そして、このようにして形成された薄膜コンデンサ１３、１４を、素子領域が形成され、チップに分離されたＦＥＴなどの半導体素子１２とともに、予め所定配線パターンが形成されたプリント基板１１上に載置、接続する。
（ｄ）さらに、半導体素子１２のゲート電極１２ｇを薄膜コンデンサ１３の電極１３ｄと、ソース電極１３ｓを接地用電極１３ｓと、ドレイン電極１３ｄを薄膜コンデンサ１４の電極１４ｄと接続する。
このようにして、第５の実施の形態において、半導体素子１２ではなく、薄膜コンデンサ１３の側面に金属層を設けて接地することにより、半導体素子１２にＳｉＣ基板を用いた場合でも、ヴィアホールにより熱伝導が阻害されることなく、また、ヴィアホールの形成には、加工性、強度により設置間隔などにある程度制限があるが、このようなヴィアホールを形成することなく、接地することが可能となる。
本発明の第５の実施の形態によれば、基板上に半導体素子とコンデンサ素子が載置・接続された半導体装置において、半導体基板中にヴィアホールを設けることなく、半導体素子の接地を行なうことが可能となり、半導体素子の放熱性に優れた半導体装置を提供することができる。
[その他の実施の形態]
上記のように、本発明は第１乃至第５の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
第１乃至第４の実施の形態に係る半導体装置においても第５の実施の形態と同様の構成を採用することができる。すなわち、ヴィアホールコンタクトの代わりに側壁コンタクトを設けることで、基板上に半導体素子と、整合回路部、バイアス回路部、コンデンサ素子などの周辺回路部が載置・接続された半導体装置において、半導体基板中にヴィアホールを設けることなく、側壁コンタクトにおいて、半導体素子の接地を行なうことが可能となり、半導体素子の放熱性に優れた半導体装置を提供することができる。
第１乃至第５の実施の形態において、半導体素子２、１２に用いられる基板として、ＳｉＣ基板を挙げているが、これに限定されるものではなく、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板などの放熱性の良好な基板を用いる場合においても、良好な熱伝導がヴィアホール形成により阻害されることなく接地することが可能となる。
シリコンやＧａＡｓ基板の場合には、ヴィアホールの形成のための加工が容易であるが、ＳｉＣ基板やサファイア基板などのヴィアホールの形成のための加工が困難な基板を用いる場合にも適用することも有効である。
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の実施の形態によれば、基板上に半導体素子と、整合回路部、バイアス回路部、コンデンサ素子などの周辺回路部が載置・接続された半導体装置において、半導体基板中にヴィアホールを設けることなく、半導体素子の接地を行なうことが可能となり、半導体素子の放熱性に優れた半導体装置を提供することができる。

Claims (11)

  1. 基板上に載置された半導体素子と、
    前記基板上に載置され,前記半導体素子と接続される周辺回路部と、
    前記周辺回路部に設けられ,接地される金属層と、
    前記金属層及び前記半導体素子と接続される接地用電極と
    を備えることを特徴とする半導体装置。
  2. 前記半導体素子は、ＳｉＣ基板、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板、サファイア基板より選択された基板上に形成された電界効果トランジスタであることを特徴とする請求項1に記載の半導体装置。
  3. 前記金属層は、前記周辺回路部を貫通するヴィアホール内に形成されることを特徴とする請求項1に記載の半導体装置。
  4. 一つの前記ヴィアホールに対して、複数の前記接地用電極が接続されることを特徴とする請求項３に記載の半導体装置。
  5. 前記金属層は、前記周辺回路部の側壁に形成されることを特徴とする請求項1に記載の半導体装置。
  6. 前記周辺回路部は整合回路部であることを特徴とする請求項１に記載の半導体装置。
  7. 前記周辺回路部はバイアス回路部であることを特徴とする請求項１に記載の半導体装置。
  8. 前記周辺回路部は整合回路部およびバイアス回路部であることを特徴とする請求項１に記載の半導体装置。
  9. 前記金属層は、前記整合回路部および前記バイアス回路部のいずれか一方若しくは両方を貫通するヴィアホール内に形成されることを特徴とする請求項８に記載の半導体装置。
  10. 前記金属層は、前記整合回路部および前記バイアス回路部のいずれか一方若しくは両方の側壁に形成されることを特徴とする請求項８に記載の半導体装置。
  11. 前記周辺回路部はコンデンサ素子であることを特徴とする請求項１に記載の半導体装置。
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