JP2006197021A - 半導体装置 - Google Patents

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Abstract

【課題】 整合回路基板内で高調波整合をとることによって効率の高い半導体装置を提供する。また、高調波を略全反射させることによって、高調波が外部へ漏れるのを抑制することのできる半導体装置を提供する。
【解決手段】 基板分割切込７よって分断された少なくとも１つの配線領域に、配線が平面で見てコの字状に形成されていない領域６を少なくとも１つ有し、領域６によって三方が囲まれた配線の長さ方向の寸法を高調波のインピーダンスがショートとなる寸法に設定する。寸法は、ｎ（ｎは整数）倍高調波の１／（４ｎ）波長に実質的に等しい値とすることができる。領域６の両末端部は、ＦＥＴ１に近い側に配置されていることが好ましい。
【選択図】 図１

Description

本発明は半導体装置に関し、より詳しくは、主として８００ＭＨｚ以上の高周波帯で用いられる半導体装置に関する。
図２１は、主として０．８ＧＨｚ以上の周波数および１０Ｗ以上の出力で使用される、従来の内部整合型高周波ハイパワーＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）の平面図である。
図２１において、ＦＥＴ１２１のドレイン電極（図示せず）は、配線１２２を介して整合回路基板１２３に接続される。また、ＦＥＴ１２１のソース電極（図示せず）は、ＦＥＴ１２１内に設けられたビアホール（図示せず）を介して裏面の接地電極（図示せず）に接続される。さらに、図２１では省略しているが、ＦＥＴ１２１のゲート電極（図示せず）も、ドレイン電極と同様にして整合回路基板（図示せず）に接続される。そして、ドレイン電極が接続する整合回路基板１２３は、配線１２４を介して外部整合回路基板１２５に接続される。ＦＥＴ１２１および整合回路基板１２３の幅方向の寸法Ｗ７は４ｍｍ程度である。
一般に、内部整合型ＦＥＴでは、ＦＥＴのインピーダンスを５０Ω等の高インピーダンスに変換しなければならない。このため、半導体装置の動作周波数の波長λに対して、略λ／４のインピーダンス変換線路を構成することが必要となる。
例えば、図２１において、整合回路基板１２３の比誘電率を９０とし、厚さを３８０μｍとすると、５ＧＨｚの動作周波数では整合回路基板１２３の長さ方向の寸法Ｌ７は２ｍｍ程度になる。ここで、１回のインピーダンス変換で十分でない場合には、図２１に示すように、外部整合回路基板１２５を設けることによりさらに変換して所望のインピーダンスにする。
ところで、高出力を得るために、ＦＥＴ１２１は多数のＦＥＴ単位１２６が並列して構成される。ＦＥＴ単位１２６の個数は出力電力によって適宜設定されるが、通常は１０個〜１００個程度の数で配置される。このため、各ＦＥＴ単位１２６の間にループが形成されて寄生発振が起こる場合がある。これを防止するため、整合回路基板１２３の線路となる配線（図示せず）を基板分割切込１２７によって分割し、場合に応じて、分割した配線の間に奇モード抑制の抵抗１２８を配置することが行われている。
ＦＥＴ単位１２６は、電力密度を上げるために５μｍ〜１００μｍの間隔で配置される。このため、十分なインピーダンス変換をＦＥＴ１２１の幅（寸法Ｗ７）の範囲で行うために、整合回路基板１２３の材料としては、低いインピーダンスの線路が得られる材料、すなわち比誘電率が３０〜３００程度の高誘電率材料が用いられる。
基本波のインピーダンスは、λ／４インピーダンス変換回路によって設計される。そして、高効率動作を実現させるためには、高調波のインピーダンスについても最適化する必要がある。具体的には、Ｆ級動作では２倍波等の偶高調波をショートする必要があり、逆Ｆ級動作では３倍波以上の奇高調波をショートする必要がある（例えば、非特許文献１参照。）。
井上晃、外４名、「Ｆ級および逆Ｆ級増幅器の解析」、信学技報、社団法人 電子情報通信学会、ＴＥＣＨＮＩＣＡＬ ＲＥＰＯＲＴ ＯＦ ＩＥＩＣＥ ＥＤ２００３−２１４、ＥＤ２０００−２３１、ｐ．２９‐３５
しかしながら、従来の内部整合型ＦＥＴでは、ＦＥＴと、１または２以上の整合回路基板を並列してパッケージ内に収めなければならない。したがって、ＦＥＴの幅方向のスペースに余裕がなくなり、高調波整合を考慮してスタブを配置するなどの新たな回路の追加が困難であった。このため、高調波整合を最適化して半導体装置の効率を高くすることができないという問題があった。
また、整合回路基板内で高調波を十分に反射できないために、半導体装置の外部への高調波の漏れを防ぐフィルタを設ける必要があった。このため、半導体装置のコストアップとともに、装置全体のサイズが大きくなってしまうという問題もあった。
本発明は、このような問題点に鑑みてなされたものである。すなわち、本発明の目的は、整合回路基板内で高調波整合をとることによって効率の高い半導体装置を提供することにある。
また、本発明の目的は、高調波を略全反射させることによって、高調波が外部へ漏れるのを抑制することのできる半導体装置を提供することにある。
本発明の他の目的および利点は以下の記載から明らかとなるであろう。
本願第１の発明は、トランジスタと、このトランジスタに電気的に接続する整合回路基板と、この整合回路基板の表面に形成された配線を分断する配線分断領域とを備えた半導体装置であって、配線分断領域によって分断された少なくとも１つの配線領域に、配線が平面で見てコの字状に形成されていない領域を少なくとも１つ有し、この領域によって三方が囲まれた配線の長さ方向の寸法を高調波のインピーダンスがショートとなる寸法にしたことを特徴とする半導体装置に関する。
また、本願第２の発明は、トランジスタと、このトランジスタに電気的に接続する整合回路基板と、この整合回路基板の表面に形成された配線を分断する配線分断領域とを備えた半導体装置であって、配線分断領域によって分断された少なくとも１つの配線領域に、配線が平面で見てＬ字状に形成されていない領域を少なくとも１つ有し、Ｌ字状の領域と整合基板の端部またはＬ字状の領域と配線分断領域によって三方が囲まれた部分にある配線の長さ方向の寸法を高調波のインピーダンスがショートとなる寸法にしたことを特徴とする半導体装置に関する。
また、本願第３の発明は、トランジスタと、このトランジスタに電気的に接続する整合回路基板と、この整合回路基板の表面に形成された第１の配線を分断する配線分断領域とを備えた半導体装置であって、整合回路基板は、裏面に接地電極が設けられた第１の誘電体層と、この第１の誘電体層の上に形成され且つ表面に第１の配線が設けられた第２の誘電体層とを有し、この第２の誘電体層にはビアホールが設けられていて、第１の配線は、第１の誘電体層の表面に設けられた第２の配線と前記ビアホールを介して電気的に接続し、第１の配線から接地電極までの線路長を高調波のインピーダンスがショートとなる寸法にしたことを特徴とする半導体装置に関する。
さらに、本願第４の発明は、トランジスタと、このトランジスタに電気的に接続する整合回路基板と、この整合回路基板の表面に形成された第１の配線を分断する配線分断領域とを備えた半導体装置であって、整合回路基板は、裏面に第２の配線と接地電極とが設けられた誘電体層を有し、第２の配線は、誘電体層に設けられたビアホールを介して第１の配線と電気的に接続し、第１の配線から接地電極までの線路長を高調波のインピーダンスがショートとなる寸法にしたことを特徴とする半導体装置に関する。
この発明は以上説明したように、整合回路基板の外部に新たに回路を設ける必要がないので、整合回路基板およびパッケージのサイズ変更やコストアップを防ぐことができる。
また、本発明によれば、高調波のインピーダンスをショート近傍に設定できるので、半導体装置の動作をＦ級動作に近くして効率を高くすることが可能となる。
さらに、本発明によれば、高調波をショートにして反射するので、半導体装置の外部に漏れる高調波を少なくすることができる。これにより、半導体装置全体の小型化および低コスト化を図ることが可能となる。
実施の形態１．
図１は、本実施の形態にかかる半導体装置の平面図である。
図１において、ＦＥＴ（電界効果トランジスタ。以下、本明細書において同じ。）１は多数のＦＥＴ単位１´が並列して構成されており、ＦＥＴ１のドレイン電極（図示せず）は、配線２を介して整合回路基板３に接続される。また、ＦＥＴ１のソース電極（図示せず）は、ＦＥＴ１内に設けられたビアホール（図示せず）を介して裏面の接地電極（図示せず）に接続される。さらに、図１では省略しているが、ドレイン電極と同様に、ＦＥＴ１のゲート電極（図示せず）も他の整合回路基板（図示せず）に接続される。そして、ドレイン電極が接続する整合回路基板３は、配線４を介して外部整合回路基板５に接続される。尚、図１における符号７は、配線分断領域としての基板分割切込であり、場合に応じて、基板分割切込７のドレイン電極側に奇モード抑制の抵抗１０を配置することができる。
本実施の形態においては、整合回路基板３に配線が設けられていない領域６を平面で見てコの字状に形成し、領域６によって三方が囲まれた部分にある配線の長さ方向の寸法を高調波のインピーダンスがショートとなる寸法にしたことを特徴とするものである。具体的には、配線方向の長さ方向の寸法を、ｎ（ｎは整数）倍高調波の１／（４ｎ）波長に実質的に等しい寸法とすることができる。
図１では、領域６によって囲まれた部分の配線が、半導体装置の動作周波数ｆ（または、波長λ）の２倍で共振するように、その長さ方向の寸法Ｌ１を基本波の波長の１／８に略一致させている。
図１に示すように、領域６の両末端部６ａ，６ｂは、トランジスタに近い側、すなわちＦＥＴ１のドレイン電極側に配置されている。このため、ドレイン側のインピーダンスは、領域６で囲まれた部分の配線のオープン端から２倍波の１／４波長のインピーダンス、すなわち２倍波でショート近傍となり、ＦＥＴ１から見た２倍波出力整合は略ショートになる。
一般に、整合回路基板の比誘電率は、少ない基板面積で低インピーダンスを得るために３０〜３００と高い値を有している。このため、整合回路基板３に接続する配線４から出る電気力線は、略垂直に裏面の接地電極へと向かう。したがって、領域６の幅方向の寸法（領域６の間隔）Ｗ１を小さくしても共振部分として機能させることが可能であるので、整合回路基板３の面積に十分収まる値に設定することができる。
例えば、動作周波数を５ＧＨｚとすると、整合回路基板の厚さは３８０μｍ、比誘電率は９０、幅は約４ｍｍ、長さは約２ｍｍである。この場合、領域６の幅方向の寸法Ｗ１を５０μｍとし、長さ方向の寸法Ｌ１を１ｍｍとすれば、２倍波での共振が可能となる。
領域６によって囲まれた部分の幅方向の寸法Ｗ２が広いほど、領域６における共振線路のインピーダンスを低くしてショートに近い２倍波整合が可能となる。このことを、図２および図３を用いて説明する。
図２は、図１に示す基板分割切込７によって分割された整合回路基板３の一部（以下、整合回路基板部分８という。）であり、整合回路基板３全体の略１／４の面積となっている。図の例では、整合回路基板部分８の幅方向の寸法Ｗ３は０．９５ｍｍ、長さ方向の寸法Ｌ２は１．９ｍｍ、領域６の幅方向の寸法Ｗ１は０．０５ｍｍである。電磁界シミュレーションによってＳパラメータを求め、寸法Ｗ２とインピーダンスとの関係を示した結果が図３である。
図３から分かるように、基本波（周波数：５ＧＨｚ）のインピーダンスは寸法Ｗ２にかかわらず略一定である。一方、２倍波では、寸法Ｗ２の増加とともにインピーダンスの実部は急激に低下する。ここで、基本波のインピーダンスに対して２倍波がショートとして十分に機能するためには、２倍波のインピーダンスが基本波のインピーダンスの少なくとも１／４以下になる必要がある。すなわち、図３より、寸法Ｗ２は２００μｍ以上でなければならない。この値は、整合回路基板部分８の幅方向の寸法Ｗ３の略１／５に相当するので、十分なショートを実現するには、寸法Ｗ３の１／５以上の値となるように寸法Ｗ２を設定する必要があると言える。したがって、図２における寸法Ｗ２は、例えば０．３ｍｍ程度とすることができる。
以上述べたように、本実施の形態は、整合回路基板に配線が設けられていない領域を平面で見てコの字状に形成することを特徴としている。すなわち、整合回路基板の外部に新たに回路を設けるわけではないので、整合回路基板およびパッケージのサイズを変える必要がなく、コストアップを防ぐことができる。
また、本実施の形態によれば、２倍波インピーダンスをショート近傍に設定できるので、半導体装置の動作をＦ級動作に近くして効率を高くすることが可能となる。
さらに、本実施の形態によれば、２倍波をショートにして反射するので、半導体装置の外部に漏れる２倍波を少なくすることができる。したがって、従来より半導体装置の外部に設けていた２倍波抑制用のフィルタを省くことができる。また、２倍波抑制用のフィルタを設ける場合であっても、従来より低い性能のフィルタに変えることができる。これにより、半導体装置全体の小型化および低コスト化を図ることが可能となる。
尚、図１では、基板分割切込７によって４分割された整合回路基板３の各部分の全てに、配線が設けられていないコの字状の領域を設けている。しかし、本発明においては、基板分割切込によって分割された少なくとも１つの配線領域にコの字状の領域が少なくとも１つ設けられていればよい。但し、図１のようにした場合には、１つのコの字状の領域で実現可能なインピーダンスの１／４のインピーダンスを実現できるので、より完全なショートを実現させて半導体装置の効率を一層向上させることが可能となる。また、併せて、２倍波が半導体装置の外部へと漏れるのをより少なくすることができる。
実施の形態２．
図４は、本実施の形態にかかる半導体装置の平面図である。
図４において、ＦＥＴ１１は多数のＦＥＴ単位１１´が並列して構成されており、ＦＥＴ１１のドレイン電極（図示せず）は、配線１２を介して整合回路基板１３に接続される。また、ＦＥＴ１１のソース電極（図示せず）は、ＦＥＴ１１内に設けられたビアホール（図示せず）を介して裏面の接地電極（図示せず）に接続される。さらに、図４では省略しているが、ドレイン電極と同様に、ＦＥＴ１１のゲート電極（図示せず）も他の整合回路基板（図示せず）に接続される。そして、ドレイン電極が接続する整合回路基板１３は、配線１４を介して外部整合回路基板１５に接続される。尚、図４における符号１７は、配線分断領域としての基板分割切込であり、場合に応じて、基板分割切込１７のドレイン電極側に奇モード抑制の抵抗２０を配置することができる。
本実施の形態においては、整合回路基板１３に配線が設けられていない領域１６を平面で見てＬ字状に形成し、領域１６と整合基板の端部１３ａ，１３ｂ、または、領域１６と基板分割切込１７によって三方が囲まれた部分にある配線の長さ方向の寸法を、高調波のインピーダンスがショートとなる寸法にしたことを特徴とするものである。具体的には、配線方向の長さ方向の寸法を、ｎ（ｎは整数）倍高調波の１／（４ｎ）波長に実質的に等しい寸法とすることができる。
図４に示すように、領域１６の一端１６ａは、トランジスタに近い側、すなわちＦＥＴ１１のドレイン電極側に配置されている。一方、領域１６の他端１６ｂは、整合回路基板の端部１３ａ，１３ｂまたは基板分割切込１７に接している。
領域１６と整合回路基板の端部１３ａ，１３ｂによって囲まれた部分の配線、および、領域１６と基板分割切込１７によって囲まれた部分の配線が、半導体装置の動作周波数ｆ（または、波長λ）の２倍で共振するように、これらの長さ方向の寸法Ｌ３を基本波の波長の１／８に略一致させている。このようにすることによって、ドレイン側のインピーダンスは、この部分の配線のオープン端から２倍波の１／４波長のインピーダンス、すなわち２倍波でショート近傍となり、ＦＥＴ１１から見た２倍波出力整合は略ショートになる。
例えば、動作周波数を５ＧＨｚとすると、整合回路基板の厚さは３８０μｍ、比誘電率は９０、幅は約４ｍｍ、長さは約２ｍｍである。この場合、領域１６の幅方向の寸法（領域１６の間隔）Ｗ４を５０μｍとし、長さ方向の寸法Ｌ３を１ｍｍとすれば、２倍波での共振が可能となる。
領域１６と整合回路基板の端部１３ａ，１３ｂによって囲まれた部分の配線、または、領域１６と基板分割切込１７によって囲まれた部分の配線について、その幅方向の寸法Ｗ６が広いほど、領域１６における共振線路のインピーダンスを低くしてショートに近い２倍波整合が可能となる。このことを、図５および図６を用いて説明する。
図５は、図４に示す基板分割切込１７によって分割された整合回路基板１３の一部（以下、整合回路基板部分１８という。）であり、整合回路基板１３全体の略１／４の面積となっている。図の例では、整合回路基板部分１８の幅方向の寸法Ｗ５は０．９５ｍｍ、長さ方向の寸法Ｌ４は１．９ｍｍ、領域１６の幅方向の寸法（領域１６の間隔）Ｗ４は０．０５ｍｍである。電磁界シミュレーションによってＳパラメータを求め、領域１６と整合回路基板部分１８の端部によって囲まれた部分の幅方向の寸法Ｗ６とインピーダンスとの関係を示した結果が図６である。
図６において、寸法Ｗ６が０μｍ〜２５０μｍの範囲で変化したとき、基本波（周波数：５ＧＨｚ）のインピーダンスの変化は１．９Ω〜２．６Ωの範囲内であり、寸法Ｗ６の変化に対するインピーダンスの変化は僅かなものである。一方、２倍波では、寸法Ｗ６の増加とともにインピーダンスの実部は急激に低下する。ここで、基本波のインピーダンスに対して２倍波がショートとして十分に機能するためには、２倍波のインピーダンスが基本波のインピーダンスの少なくとも１／４以下になる必要がある。すなわち、図６より、寸法Ｗ６は２５μｍ以上でなければならない。この値は、整合回路基板部分１８の幅方向の寸法Ｗ５の略１／３８に相当するので、十分なショートを実現するには、寸法Ｗ５の１／３８以上の値となるように寸法Ｗ６を設定する必要があると言える。したがって、図５における寸法Ｗ６は、例えば５０μｍ程度とすることができる。
以上述べたように、本実施の形態は、整合回路基板に配線が設けられていない領域を平面で見てＬ字状に形成し、この領域の一端が基板分割切込に接するようにしているので、基板分割と２倍波整合を同時に行うことが可能となる。また、これにより、小さい基板面積で基本波と２倍波の整合を実現することができる。
また、本実施の形態によれば、整合回路基板の外部に新たに回路を設けるわけではないので、整合回路基板およびパッケージのサイズを変える必要がなく、コストアップを防ぐことができる。
また、本実施の形態によれば、２倍波インピーダンスをショート近傍に設定できるので、半導体装置の動作をＦ級動作に近くして効率を高くすることが可能となる。
さらに、本実施の形態によれば、２倍波をショートにして反射するので、半導体装置の外部に漏れる２倍波を少なくすることができる。したがって、従来より半導体装置の外部に設けていた２倍波抑制用のフィルタを省くことができる。また、２倍波抑制用のフィルタを設ける場合であっても、従来より低い性能のフィルタに変えることができる。これにより、半導体装置全体の小型化および低コスト化を図ることが可能となる。
尚、図４では、基板分割切込１７によって４分割された整合回路基板１３の各部分の全てに、配線が設けられていないＬ字状の領域を設けている。しかし、本発明においては、基板分割切込によって分割された少なくとも１つの配線領域にＬ字状の領域が少なくとも１つ設けられていればよい。但し、図４のようにした場合には、１つのＬ字状の領域で実現可能なインピーダンスの１／４のインピーダンスを実現できるので、より完全なショートを実現させて半導体装置の効率を一層向上させることが可能となる。また、併せて、２倍波が半導体装置の外部へと漏れるのをより少なくすることができる。
実施の形態３．
図７は、本実施の形態にかかる半導体装置の平面図である。尚、本実施の形態において、第１の基板分割切込とは、本発明における配線分断領域であり、第２の基板分割切込とは、本発明における他の配線分断領域である。
図７において、ＦＥＴ２１は多数のＦＥＴ単位２１´が並列して構成されており、ＦＥＴ２１のドレイン電極（図示せず）は、配線２２を介して整合回路基板２３に接続される。また、ＦＥＴ２１のソース電極（図示せず）は、ＦＥＴ２１内に設けられたビアホール（図示せず）を介して裏面の接地電極（図示せず）に接続される。さらに、図７では省略しているが、ドレイン電極と同様に、ＦＥＴ２１のゲート電極（図示せず）も他の整合回路基板（図示せず）に接続される。そして、ドレイン電極が接続する整合回路基板２３は、配線２４を介して外部整合回路基板２５に接続される。尚、図７における符号２７は第１の基板分割切込であり、場合に応じて、第１の基板分割切込２７のドレイン電極側に奇モード抑制の抵抗２８を配置することができる。
本実施の形態は、整合回路基板２３に配線が設けられていない領域２６を平面で見てコの字状に形成する点で実施の形態１と共通するが、領域２６の折曲部２６ｃに第２の基板分割切込２９を接続する点で実施の形態１と異なる。このようにすることによって、基板分割と２倍波整合を同時に行うことが可能となり、小さい基板面積で基本波と２倍波の整合を実現することができる。尚、基板分割切込２７には、場合に応じて奇モード抑制の抵抗３０を配置することができる。
本実施の形態においては、半導体装置の動作周波数ｆ（または、波長λ）の２倍で共振するようにするために、領域２６によって三方が囲まれた部分にある配線の長さ方向の寸法Ｌ５を基本波の波長の１／８に略一致させる。尚、この寸法は、ｎ（ｎは整数）倍高調波に対しては、波長の１／（４ｎ）に実質的に等しい値となるようにする。
本実施の形態によれば、整合回路基板に配線が設けられていない領域を平面で見てコの字状に形成するとともに、この領域の折曲部に基板分割切込を接続するので、整合回路基板の面積を従来より小さいものとしてコストダウンを図ることが可能となる。
実施の形態４．
図８は、本実施の形態にかかる半導体装置の平面図である。
図８において、ＦＥＴ３１は多数のＦＥＴ単位３１´が並列して構成されており、ＦＥＴ３１のドレイン電極（図示せず）は、配線３２を介して整合回路基板３３に接続される。また、ＦＥＴ３１のソース電極（図示せず）は、ＦＥＴ３１内に設けられたビアホール（図示せず）を介して裏面の接地電極（図示せず）に接続される。さらに、図８では省略しているが、ドレイン電極と同様に、ＦＥＴ３１のゲート電極（図示せず）も他の整合回路基板（図示せず）に接続される。そして、ドレイン電極が接続する整合回路基板３３は、配線３４を介して外部整合回路基板３５に接続される。
本実施の形態においては、整合回路基板３３に配線が設けられていない領域を平面で見てコの字状またはＬ字状に形成する。そして、コの字状の領域３６によって三方が囲まれた部分、または、Ｌ字状の領域３７と整合回路基板の端部３３ａ，３３ｂによって三方が囲まれた部分に、ＭＩＭキャパシタ（容量）３８を設けることを特徴としている。
ＭＩＭキャパシタ３８の一端は、整合回路基板３３の表面に形成された配線（図示せず）のオープン端付近に接続する。また、ＭＩＭキャパシタ３８の他端は、整合回路基板３３に設けられたビアホール（図示せず）を介して裏面の接地電極に接続する。この構成によれば、領域３６，３７の線路が容量を介して接地することになるので、ＭＩＭキャパシタ３８を所謂ショートスタブとして機能させることができる。
尚、図８における符号３９は、配線分断領域としての基板分割切込であり、場合に応じて、基板分割切込３９のドレイン電極側に奇モード抑制の抵抗４０を配置することができる。
コの字状の領域３６によって三方が囲まれた部分、および、Ｌ字状の領域３７と整合回路基板の端部３３ａ，３３ｂによって三方が囲まれた部分の長さ方向の寸法Ｌ６をλ／４とすると、２倍波の波長に対して（１／４波長＋１／４波長）の線路となるので、インピーダンスをショートとすることが可能になる。また、ＭＩＭキャパシタ３８の容量値Ｃと、寸法Ｌ６とを２倍波で共振させることによって、２倍波をショートすることもできる。特に、ＬＣ共振を用いれば、波長が長い場合であっても容量を大きくすることによって共振させることができるので、小型で２倍波共振する整合回路基板が得られる。
本実施の形態によれば、整合回路基板の内部にＭＩＭキャパシタを設けることによって、周波数λが長い場合であっても、小型の整合回路基板で２倍波をショートさせることができるので、半導体装置のコストダウンを図ることが可能となる。
また、本実施の形態によれば、２倍波インピーダンスをショート近傍に設定できるので、半導体装置の動作をＦ級動作に近くして効率を高くすることが可能となる。
さらに、本実施の形態によれば、２倍波をショートにして反射するので、半導体装置の外部に漏れる２倍波を少なくすることができる。したがって、従来より半導体装置の外部に設けていた２倍波抑制用のフィルタを省くことができる。また、２倍波抑制用のフィルタを設ける場合であっても、従来より低い性能のフィルタに変えることができる。これにより、半導体装置全体の小型化および低コスト化を図ることが可能となる。
実施の形態５．
図９は、本実施の形態にかかる半導体装置の平面図である。また、図１０は、図９の整合回路基板４３のＡ−Ａ´線に沿う断面図である。さらに、図１１は、図９の整合回路基板４３の中間層の平面図である。
図９において、ＦＥＴ４１は多数のＦＥＴ単位４１´が並列して構成されており、ＦＥＴ４１のドレイン電極（図示せず）は、配線４２を介して整合回路基板４３に接続される。また、ＦＥＴ４１のソース電極（図示せず）は、ＦＥＴ４１内に設けられたビアホール（図示せず）を介して裏面の接地電極（図示せず）に接続される。さらに、図９では省略しているが、ドレイン電極と同様に、ＦＥＴ４１のゲート電極（図示せず）も他の整合回路基板（図示せず）に接続される。そして、ドレイン電極が接続する整合回路基板４３は、配線４４を介して外部整合回路基板４５に接続される。尚、図９における符号５１は、配線分断領域としての基板分割切込であり、場合に応じて、基板分割切込５１のドレイン電極側に奇モード抑制の抵抗５２を配置することができる。
図１０に示すように、整合回路基板４３は、裏面に接地電極５０が設けられた第１の誘電体層４８ａと、第１の誘電体層４８ａの上に形成され且つ表面に第１の配線としての配線４７が設けられた第２の誘電体層４８ｂとを有する。尚、本実施の形態において、整合回路基板４３の裏面は第１の誘電体層４８ａの裏面に一致し、整合回路基板４３の表面は第２の誘電体層４８ｂの表面に一致する。
図９に示すように、第２の誘電体層４８ｂのＦＥＴ４１に近い側にはビアホール４６が設けられている。そして、図１０および図１１に示すように、ビアホール４６の一端は配線４７に接続する。また、ビアホール４６の他端は、第１の誘電体層４８ａの表面に設けられた、第２の配線としての高調波共振部４９に接続する。ここで、配線４７から配線９９のオープン端までの線路長は、高調波のインピーダンスがショートなる寸法に設定する。
ビアホール４６を設けることによって、高調波共振部４９は、基本波の波長の１／８よりやや短い長さにおいて２倍波で共振する。また、中間層４８は、整合回路基板の表面に形成された配線４７より、裏面に形成された接地電極５０に近い位置に設けられる。したがって、同じ線路幅であっても、従来より低いインピーダンスの線路とすることができるので、２倍波インピーダンスを低くすることが可能となる。
例えば、実施の形態１で説明した図２および図３において、Ｗ２＝２００μｍとしたときの２倍波のインピーダンスＲは０．４４Ωである。一方、幅２００μｍの配線を本実施の形態における中間層に形成し、これを高調波共振部としたときのインピーダンスは０．０４Ωまで低下する。
以上述べたように、本実施の形態によれば、整合回路基板の中間層に高調波共振部を設けるので、従来より低いインピーダンスで２倍波インピーダンスをショートに設定することができる。これにより、半導体装置の動作をＦ級動作に近くして効率を高くすることが可能となる。
また、本実施の形態によれば、２倍波をショートにして反射するので、半導体装置の外部に漏れる２倍波を少なくすることができる。したがって、従来より半導体装置の外部に設けていた２倍波抑制用のフィルタを省くことができる。また、２倍波抑制用のフィルタを設ける場合であっても、従来より低い性能のフィルタに変えることができる。これにより、半導体装置全体の小型化および低コスト化を図ることが可能となる。
実施の形態６．
図１２は、本実施の形態にかかる半導体装置の平面図である。また、図１３は、図１２の整合回路基板６３のＢ−Ｂ´線に沿う断面図である。さらに、図１４は、図１３の整合回路基板６３の中間層の平面図である。
図１２において、ＦＥＴ６１は多数のＦＥＴ単位６１´が並列して構成されており、ＦＥＴ６１のドレイン電極（図示せず）は、配線６２を介して整合回路基板６３に接続される。また、ＦＥＴ６１のソース電極（図示せず）は、ＦＥＴ６１内に設けられたビアホール（図示せず）を介して裏面の接地電極（図示せず）に接続される。さらに、図１２では省略しているが、ドレイン電極と同様に、ＦＥＴ６１のゲート電極（図示せず）も他の整合回路基板（図示せず）に接続される。そして、ドレイン電極が接続する整合回路基板６３は、配線６４を介して外部整合回路基板６５に接続される。尚、図１２における符号７１は、配線分断領域としての基板分割切込であり、基板分割切込７１のドレイン電極側に奇モード抑制の抵抗７３を配置することができる。
また、図１３に示すように、整合回路基板６３、裏面に接地電極７２が設けられた第１の誘電体層６８ａと、第１の誘電体層６８ａの上に形成され且つ表面に第１の配線としての配線６７が設けられた第２の誘電体層６８ｂとを有する。尚、本実施の形態において、整合回路基板６３の裏面は第１の誘電体層６８ａの裏面に一致し、整合回路基板６３の表面は第２の誘電体層６８ｂの表面に一致する。
図１２に示すように、第２の誘電体層６８ｂのＦＥＴ６１に近い側にはビアホール６６が設けられている。そして、図１３および図１４に示すように、ビアホール６６の一端は配線６７に接続する。また、ビアホール６６の他端は、第１の誘電体層６８ａの表面に設けられた、第２の配線としての高調波共振部６９に接続する。ここで、配線６７から接地電極７２までの線路長は、高調波のインピーダンスがショートとなる寸法に設定する。
本実施の形態においては、高調波共振部６９の下方の第１の誘電体層６８ａが、エッチング等の方法によって除去されていることを特徴とする。このような構造とすることによって、高調波共振部６９における共振のＱ値を高くすることができるので、実施の形態５よりさらに低い２倍波インピーダンスを実現することが可能となる。これにより、半導体装置の動作をＦ級動作に近くして効率をさらに高くすることができる。
また、本実施の形態によれば、２倍波をショートにして反射するので、半導体装置の外部に漏れる２倍波を少なくすることができる。したがって、従来より半導体装置の外部に設けていた２倍波抑制用のフィルタを省くことができる。また、２倍波抑制用のフィルタを設ける場合であっても、従来より低い性能のフィルタに変えることができる。これにより、半導体装置全体の小型化および低コスト化を図ることが可能となる。
実施の形態７．
図１５は、本実施の形態にかかる半導体装置の平面図である。また、図１６は、図１５の整合回路基板８３のＣ−Ｃ´線に沿う断面図である。さらに、図１７は、図１５の整合回路基板８３を裏面から見た平面図である。
図１５において、ＦＥＴ８１は多数のＦＥＴ単位８１´が並列して構成されており、ＦＥＴ８１のドレイン電極（図示せず）は、配線８２を介して整合回路基板８３に接続される。また、ＦＥＴ８１のソース電極（図示せず）は、ＦＥＴ８１内に設けられたビアホール（図示せず）を介して裏面の接地電極（図示せず）に接続される。さらに、図１５では省略しているが、ドレイン電極と同様に、ＦＥＴ８１のゲート電極（図示せず）も他の整合回路基板（図示せず）に接続される。そして、ドレイン電極が接続する整合回路基板８３は、配線８４を介して外部整合回路基板８５に接続される。尚、図１５における符号９１は、配線分断領域としての基板分割切込であり、基板分割切込９１のドレイン電極側に奇モード抑制の抵抗９２を配置することができる。
また、本実施の形態における整合回路基板８３は、裏面に第２の配線としての高調波共振部８８と接地電極８９が設けられた誘電体層９０を有する。尚、本実施の形態において、整合回路基板８３の裏面は誘電体層９０の裏面に一致し、整合回路基板８３の表面は誘電体層９０の表面に一致する。
図１５に示すように、誘電体層９０のＦＥＴ８１に近い側にはビアホール８６が設けられていて、ビアホール８６の一端は、誘電体層９０の表面に形成された、第１の配線としての配線８７に接続している（図１６）。また、ビアホールの他端は、誘電体層９０の裏面に形成された高調波共振部８８に接続している（図１６，１７）。そして、図１７に示すように、高周波共振部８８の周囲には接地電極８９が形成されている。
このように、本実施の形態においては、整合回路基板の裏面に高周波共振部が設けられていることを特徴とする。すなわち、整合回路基板に中間層を形成する必要がないので、整合回路基板を製造工程を少なくして、安価に整合回路基板を製造することが可能となる。
尚、この半導体装置を実装する際には、各高周波共振部を誘電体で被覆するか、または、高周波共振部の部分に段差を設けて、高周波共振部が電気的に接続しないようにする。
実施の形態８．
図１８は、本実施の形態にかかる半導体装置の平面図である。
図１８において、ＦＥＴ９１は多数のＦＥＴ単位９１´が並列して構成されており、ＦＥＴ９１のドレイン電極（図示せず）は、配線９２を介して整合回路基板９３に接続される。また、ＦＥＴ９１のソース電極（図示せず）は、ＦＥＴ９１内に設けられたビアホール（図示せず）を介して裏面の接地電極（図示せず）に接続される。さらに、図１８では省略しているが、ドレイン電極と同様に、ＦＥＴ９１のゲート電極（図示せず）も他の整合回路基板（図示せず）に接続される。そして、ドレイン電極が接続する整合回路基板９３は、配線９４を介して外部整合回路基板９５に接続される。
本実施の形態においては、整合回路基板９３に配線が設けられていない領域９６を平面で見てＨ字状に形成するとともに、整合回路基板の端部９３ａ，９３ｂに平面で見てＴ字状の切込部９７を形成することを特徴としている。そして、領域９６によって囲まれた部分、および、切込部９７と整合回路基板の端部９３ａ，９３ｂによって囲まれた部分における各線路が、半導体装置の動作周波数ｆ（または、波長λ）の２倍で共振するように、その寸法をλ／８に略一致させている。尚、図１８における符号９８は、配線分断領域としての基板分割切込であり、基板分割切込９８のドレイン電極側に奇モード抑制の抵抗９９を配置することができる。
図１８に示すように、領域９６の末端部９６ａ，９６ｂは、ＦＥＴ９１のドレイン電極側に配置されている。一方、領域９６の末端部９６ｃ，９６ｄは、ドレイン電極側と反対側に配置されている。また、切込部９７の一端９７ａはドレイン電極側に配置されているが、他端９７ｂはドレイン電極と反対側に配置されている。
このため、ドレイン側のインピーダンスは、領域９６によって三方が囲まれた部分の配線、および、切込部９７と整合回路基板の端部９３ａ，９３ｂによって三方が囲まれた部分の配線のオープン端から２倍波の１／４波長のインピーダンス、すなわち２倍波でショート近傍となる。また、ドレイン電極側と反対側の線路については、ドレイン端１００からλ／４程度離れた位置でショートになるので、ドレイン端１００の２倍波インピーダンスをショートにする。そして、これらが組み合わさることによって、ドレイン端１００での２倍波インピーダンスは、実施の形態１および２に比較して半分程度まで低くすることが可能となる。
尚、図１８では、整合回路基板９３の内部に、Ｈ字状の領域９６とＴ字状の切込部９７を２つずつ設けている。このようにすることによって、１つずつ設けた場合の半分のインピーダンスで２倍波インピーダンスをショートに設定することができる。これにより、半導体装置の動作をＦ級動作に近くして効率をさらに高くすることができる。
また、本実施の形態によれば、２倍波をショートにして反射するので、半導体装置の外部に漏れる２倍波を少なくすることができる。したがって、従来より半導体装置の外部に設けていた２倍波抑制用のフィルタを省くことができる。また、２倍波抑制用のフィルタを設ける場合であっても、従来より低い性能のフィルタに変えることができる。これにより、半導体装置全体の小型化および低コスト化を図ることが可能となる。
実施の形態９．
図１９は、本実施の形態にかかる半導体装置の平面図である。また、図２０は、図１９の整合回路基板の中間層の平面図である。
図１９において、ＦＥＴ１０１は多数のＦＥＴ単位１０１´が並列して構成されており、ＦＥＴ１０１のドレイン電極（図示せず）は、配線１０２を介して整合回路基板１０３に接続される。また、ＦＥＴ１０１のソース電極（図示せず）は、ＦＥＴ１０１内に設けられたビアホール（図示せず）を介して裏面の接地電極（図示せず）に接続される。さらに、図１９では省略しているが、ドレイン電極と同様に、ＦＥＴ１０１のゲート電極（図示せず）も他の整合回路基板（図示せず）に接続される。そして、ドレイン電極が接続する整合回路基板１０３は、配線１０４を介して外部整合回路基板１０５に接続される。尚、図１９における符号１１０は、配線分断領域としての基板分割切込であり、基板分割切込１１０のドレイン電極側に奇モード抑制の抵抗１１４を配置することができる。
本実施の形態においては、整合回路基板１０３に配線が設けられていない領域１０６，１０７を平面で見てコの字状またはＬ字状に形成する。そして、コの字状の領域１０６によって三方が囲まれた部分、または、Ｌ字状の領域１０７と整合回路基板の端部１０３ａ，１０３ｂによって三方が囲まれた部分に、ＭＩＭキャパシタ１０８とビアホール１０９を設けることを特徴としている。尚、本実施の形態においては、Ｌ字状の領域と基板分割切込によって三方が囲まれた部分を形成し、この部分にＭＩＭキャパシタとビアホールを設けてもよい。
本実施の形態における整合回路基板１０３は、裏面に接地電極（図示せず）が設けられた第１の誘電体層１１１ａと、第１の誘電体層１１１ａの上に形成され且つ表面に配線（図示せず）が設けられた第２の誘電体層１１１ｂとを有する。尚、本実施の形態において、整合回路基板１０３の裏面は第１の誘電体層１１１ａの裏面に一致し、整合回路基板１０３の表面は第２の誘電体層１１１ｂの表面に一致する。
ＭＩＭキャパシタ１０８の一端は、第２の誘電体層１１１ｂの表面に形成された配線に直列に接続されており、ＤＣ（直流）信号は絶縁する一方で、ＲＦ（高周波）信号は通過させる構造となっている。また、第２の誘電体層１１１ｂには、第１のビアホール１０９が設けられていて、ＭＩＭキャパシタ１０８の他端は、ビアホール１０９を介して、第１の誘電体層１１１ａに設けられた配線１１２に接続している（図２０）。そして、配線１１２は、第１の誘電体層１１１ａに設けられた第２のビアホール１１３を介して接地電極に接続される。
本実施の形態においては、第２の誘電体層１１１ｂの表面に形成された配線から接地電極までの線路長を基本波の半波長に実質的に等しい寸法に設定する。このようにすることによって、端部１０６ａ，１０６ｂ，１０７ａのインピーダンスを、基本波および奇高調波に対してはオープンとし、２倍波を含む全ての偶高調波に対してはショートとすることができる。これにより、半導体装置の動作を理想的なＦ級動作として高い効率を得ることができる。
尚、上述した実施の形態１〜９においては、出力側の整合回路基板を例にとり本発明を説明した。しかしながら、本発明はこれに限られるものではなく、入力側の整合回路基板にも適用することができる。但し、整合回路基板を入力側とした場合、例えば、実施の形態１における領域６の両端部６ａ，６ｂはＦＥＴ１のゲート電極側に配置される。実施の形態２〜９についても同様である。
また、実施の形態１〜９においては、Ｆ級整合を実現するために２倍波をショートとした。しかしながら、本発明はこれに限られるものではなく、例えば、逆Ｆ級整合を実現するために３倍波をショートとすることもできる。但し、３倍波をショートとする場合には、実施の形態１におけるコの字状の領域６によって囲まれた部分の配線の長さ方向の寸法Ｌ１がλ／１２になるように設定する。換言すると、本発明においては、ｎ倍波をショートとし、配線の長さをλ／（４ｎ）とすることによって、半導体装置の外部への高調波の漏れを抑制することができる。
実施の形態１にかかる半導体装置の平面図である。 図１の整合回路基板の一部分の平面図である。 図１の寸法Ｗ２とインピーダンスとの関係を示す図である 実施の形態２にかかる半導体装置の平面図である。 図４の整合回路基板一部分の平面図である。 図４の寸法Ｗ６とインピーダンスとの関係を示す図である 実施の形態３にかかる半導体装置の平面図である。 実施の形態４にかかる半導体装置の平面図である。 実施の形態５にかかる半導体装置の平面図である。 図９のＡ−Ａ´線に沿う断面図である。 図９の整合回路基板の中間層の平面図である。 実施の形態６にかかる半導体装置の平面図である。 図１２のＢ−Ｂ´線に沿う断面図である。 図１３の整合回路基板の中間層の平面図である。 実施の形態７にかかる半導体装置の平面図である。 図１５のＣ−Ｃ´線に沿う断面図である。 図１５の整合回路基板を裏面から見た平面図である。 実施の形態８にかかる半導体装置の平面図である。 実施の形態９にかかる半導体装置の平面図である。 図１９の整合回路基板の中間層の平面図である。 従来の半導体装置の平面図である。
符号の説明
１，１１，２１，３１，４１，６１，８１，９１，１０１，１２１ ＦＥＴ
２，４，１２，１４，２２，２４，３２，３４，４２，４４，４７，６２，６４，６７，８２，８４，８７，９２，９４，１０２，１０４，１１２，１２２，１２４ 配線
３，１３，２３，３３，４３，６３，８３，９３，１０３，１２３ 整合回路基板
５，１５，２５，３５，４５，６５，８５，９５，１０５，１２５ 外部整合回路基板
７，１７，３９，５１，７１，９１，９８，１１０，１２７ 基板分割切込
１０，２０，２８，３０，４０，５２，７３，９２，９９，１１４，１２８ 抵抗
２７ 第１の基板分割切込
２９ 第２の基板分割切込
３８，１０８ ＭＩＭキャパシタ
４６，６６，８６，１０９，１１３ ビアホール
４８ａ，６８ａ，１１１ａ 第１の誘電体層
４８ｂ，６８ｂ，１１１ｂ 第２の誘電体層
４９，６９，８８ 高調波共振部
５０，７２，８９ 接地電極
１００ ドレイン端
１２６ ＦＥＴ単位

Claims (19)

  1. トランジスタと、
    前記トランジスタに電気的に接続する整合回路基板と、
    前記整合回路基板の表面に形成された配線を分断する配線分断領域とを備えた半導体装置であって、
    前記配線分断領域によって分断された少なくとも１つの配線領域に、前記配線が平面で見てコの字状に形成されていない領域を少なくとも１つ有し、該領域によって三方が囲まれた前記配線の長さ方向の寸法を高調波のインピーダンスがショートとなる寸法にしたことを特徴とする半導体装置。
  2. 前記寸法がｎ（ｎは整数）倍高調波の１／（４ｎ）波長に実質的に等しい請求項１に記載の半導体装置。
  3. 前記コの字状の領域の両末端部が前記トランジスタに近い側に配置されている請求項１または２に記載の半導体装置。
  4. 前記コの字状の領域の折曲部に、前記配線を分断する他の配線分断領域がさらに接続している請求項１〜３に記載の半導体装置。
  5. 前記コの字状の領域によって三方が囲まれた前記配線のオープン端付近に一端が接続する容量を有し、該容量の他端が接地されている請求項１〜３に記載の半導体装置。
  6. 前記配線分断領域によって分断された少なくとも１つの配線領域に前記コの字状の領域が２つあり、
    これらのコの字状の領域は、進行波の方向に対して直列に接続されていて、
    １のコの字状の領域の両末端部が前記トランジスタに近い側に配置されており、他のコの字状の領域の両末端部が前記トランジスタとは反対の側に配置されている請求項１または２に記載の半導体装置。
  7. 前記整合回路基板は、裏面に接地電極が設けられた第１の誘電体層と、前記第１の誘電体層の上に形成され且つ表面に前記配線が設けられた第２の誘電体層とを備えており、
    前記コの字状の領域によって三方が囲まれた部分にある前記配線に一端が接続する容量が、前記第２の誘電体層に設けられた第１のビアホールを介して、前記第１の誘電体層の表面に設けられた他の配線に他端を電気的に接続し、
    前記他の配線が、前記第１の誘電体層に設けられた第２のビアホールを介して前記接地電極に電気的に接続していて、
    前記配線から前記接地電極までの線路長を基本波の半波長に実質的に等しい寸法とした請求項１〜３に記載の半導体装置。
  8. トランジスタと、
    前記トランジスタに電気的に接続する整合回路基板と、
    前記整合回路基板の表面に形成された配線を分断する配線分断領域とを備えた半導体装置であって、
    前記配線分断領域によって分断された少なくとも１つの配線領域に、前記配線が平面で見てＬ字状に形成されていない領域を少なくとも１つ有し、
    前記Ｌ字状の領域と前記整合基板の端部または前記Ｌ字状の領域と前記配線分断領域によって三方が囲まれた部分にある前記配線の長さ方向の寸法を高調波のインピーダンスがショートとなる寸法にしたことを特徴とする半導体装置。
  9. 前記寸法がｎ（ｎは整数）倍高調波の１／（４ｎ）波長に実質的に等しい請求項８に記載の半導体装置。
  10. 前記Ｌ字状の領域の一端が前記トランジスタに近い側に位置している請求項８または９に記載の半導体装置。
  11. 前記Ｌ字状の領域と前記整合基板の端部または前記Ｌ字状の領域と前記配線分断領域によって三方が囲まれた部分にある前記配線のオープン端付近に一端が接続する容量を有し、該容量の他端が接地されている請求項８〜１０に記載の半導体装置。
  12. 前記配線分断領域によって分断された少なくとも１つの配線領域に前記Ｌ字状の領域が２つあり、
    これらのＬ字状の領域は、進行波の方向に対して直列に接続されていて、
    １のＬ字状の領域の一端が前記トランジスタに近い側に配置されており、他のＬ字状の領域の一端が前記トランジスタとは反対の側に配置されている請求項８または９に記載の半導体装置。
  13. 前記整合回路基板は、裏面に接地電極が設けられた第１の誘電体層と、前記第１の誘電体層の上に形成され且つ表面に前記配線が設けられた第２の誘電体層とを備えており、
    前記Ｌ字状の領域と前記整合基板の端部または前記Ｌ字状の領域と前記配線分断領域によって三方が囲まれた部分にある前記配線に一端が接続する容量が、前記第２の誘電体層に設けられた第１のビアホールを介して、前記第１の誘電体層の表面に設けられた他の配線に他端を電気的に接続し、
    前記他の配線が、前記第１の誘電体層に設けられた第２のビアホールを介して前記接地電極に電気的に接続していて、
    前記配線から前記接地電極までの線路長を基本波の半波長に実質的に等しい寸法とした請求項８〜１０に記載の半導体装置。
  14. トランジスタと、
    前記トランジスタに電気的に接続する整合回路基板と、
    前記整合回路基板の表面に形成された第１の配線を分断する配線分断領域とを備えた半導体装置であって、
    前記整合回路基板は、裏面に接地電極が設けられた第１の誘電体層と、
    前記第１の誘電体層の上に形成され且つ表面に前記第１の配線が設けられた第２の誘電体層とを有し、
    前記第２の誘電体層にはビアホールが設けられていて、前記第１の配線は、前記第１の誘電体層の表面に設けられた第２の配線と前記ビアホールを介して電気的に接続し、
    前記第１の配線から前記接地電極までの線路長を高調波のインピーダンスがショートとなる寸法にしたことを特徴とする半導体装置。
  15. 前記第２の配線の下層部分の前記第１の誘電体層が除去されている請求項１４に記載の半導体装置。
  16. 前記ビアホールが前記トランジスタに近い側に配置されている請求項１４または１５に記載の半導体装置。
  17. トランジスタと、
    前記トランジスタに電気的に接続する整合回路基板と、
    前記整合回路基板の表面に形成された第１の配線を分断する配線分断領域とを備えた半導体装置であって、
    前記整合回路基板は、裏面に第２の配線と接地電極とが設けられた誘電体層を有し、
    前記第２の配線は、前記誘電体層に設けられたビアホールを介して前記第１の配線と電気的に接続し、
    前記第１の配線から前記接地電極までの線路長を高調波のインピーダンスがショートとなる寸法にしたことを特徴とする半導体装置。
  18. 前記第２の配線が誘電体で被覆されている請求項１７に記載の半導体装置。
  19. 前記第２の配線の部分に段差が設けられている請求項１７に記載の半導体装置。
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