CN104660232A - 管理堆叠的射频设备的寄生电容和电压处理 - Google Patents

管理堆叠的射频设备的寄生电容和电压处理 Download PDF

Info

Publication number
CN104660232A
CN104660232A CN201410858155.9A CN201410858155A CN104660232A CN 104660232 A CN104660232 A CN 104660232A CN 201410858155 A CN201410858155 A CN 201410858155A CN 104660232 A CN104660232 A CN 104660232A
Authority
CN
China
Prior art keywords
storehouse
parasitic capacitance
solder projection
radio
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410858155.9A
Other languages
English (en)
Other versions
CN104660232B (zh
Inventor
A·罗伊
Y·朱
C·马斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Skyworks Solutions Inc
Conexant Systems LLC
Original Assignee
Conexant Systems LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Conexant Systems LLC filed Critical Conexant Systems LLC
Publication of CN104660232A publication Critical patent/CN104660232A/zh
Application granted granted Critical
Publication of CN104660232B publication Critical patent/CN104660232B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/381—Pitch distance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

各种实现方式使得能够管理堆叠的集成电子设备的寄生电容和电压处理。一些实现方式包括具有地平面、堆栈和第一焊料凸块的射频开关装置。所述堆栈被与所述地平面相关地布置，并且包括相互串联耦接的开关元件，所述堆栈的第一末端包括所述多个开关元件的第一个的相应端子。所述第一焊料凸块耦接到多个开关元件的第一个的相应端子，使得所述第一焊料凸块的至少一部分与多个开关元件的一个或多个重叠，重叠尺寸被与第一阈值相关地设置，以便设置对射频开关装置的寄生电容的相应贡献。

Description

管理堆叠的射频设备的寄生电容和电压处理
相关申请
本申请要求2013年11月19日提交的美国临时专利申请No.61/906,316的权益，所述美国临时专利申请通过引用结合于此。
技术领域
本公开涉及集成电子设备，并且具体地涉及管理堆叠的集成电子设备的寄生电容和电压处理。
背景技术
开关元件的堆栈可以用作用于天线调谐以及其它各种射频(RF)开关应用的无源组件。堆栈中的开关元件串联耦接。堆栈配置允许很多功能，包括电压和功率处理能力。例如，FET(场效应晶体管)堆栈可以被用来允许RF开关在失配(mismatch)的情况下经受高功率。
在很多实现方式中，在关断状态下的FET堆栈的电压处理能力是包含在堆栈中的FET数量的函数。典型地，堆栈的电压处理能力随着堆栈中FET的数量增加而增强。然而，简单地增加堆栈中FET的数量可能具有弊端。例如，堆栈的寄生电容(Coff)是在堆栈中的所有的FET每一个都处于关断状态时的该堆栈的电容。堆栈中的每一个FET都对堆栈无意中耦合到周围组件的寄生电容(Coff)有贡献。因此，每一个附加的FET通常增加堆栈的寄生电容(Coff)。
在许多RF应用中，由于与寄生电容(Coff)相关联的弊端，所希望的是控制或者精心管理堆栈的寄生电容(Coff)。例如，寄生电容(Coff)可以对调谐和阻抗匹配具有不利的影响。对寄生电容(Coff)的严格容限对于对通过一个或多个基于堆栈的开关耦接到其它组件的天线元件进行精确调谐和/或阻抗匹配的下游制造商来说常常是特别重要的。此外，在“导通”状态下的堆栈的电阻(Ron)通常与寄生电容(Coff)反向相关。因此，降低寄生电容(Coff)通常增大电阻(Ron)。
附图说明
为了使本公开能够被本领域的普通技术人员理解，可以通过参照一些说明性的实现方式的各方面给出更加详细的说明，其中的一些实现方式在附图中示出。
图1是射频开关的实现方式的示意图。
图2是根据一些实现方式的适合于射频开关的场效应晶体管的堆栈的示意图。
图3是根据一些实现方式的串联布置的多个场效应晶体管的示意图。
图4是根据一些实现方式的射频开关的示意图。
图5是根据一些实现方式的射频开关的示意图。
图6是示出根据一些实现方式的、作为地平面偏移间隔的函数的寄生电容的性能图。
图7A-7C是示出根据一些实现方式的、通过各种大小的焊料凸块增加到FET堆栈的寄生电容的示意图。
图8A-8D是示出根据一些实现方式、通过焊料凸块的各种布置增加到FET堆栈的寄生电容的示意图。
图9是示出根据一些实现方式的、作为凸块-FET重叠(overlap)的量的函数的堆栈中的FET的范围的电压处理特性的性能图。
图10是根据一些实现方式的、布置相对于开关元件堆栈的地平面以及相对于堆栈的一个或多个焊料凸块中的至少一个以便管理寄生电容和/或电压处理能力的方法的流程图表示。
根据通常的实践，由于为了清楚起见，各种特征的尺寸可能被任意放大或缩小，因此附图中所示的各种特征可能不是按照比例绘制的。此外，附图可能并没有描绘说明书承认的给定系统、方法或设备的所有方面和/或变形。最后，贯穿说明书和附图，相似的参考标号被用于表示相似的特征。
发明内容
在所附权利要求范围内的电路、方法和设备的各种实现方式每一个都具有多个方面，没有单独的一个方面独自负责此处描述的属性。在不限制所附权利要求的范围的情况下，描述一些突出的特征。在考虑了本公开以后，尤其是考虑了标题为“具体实施方式”的部分以后，人们将理解各种实现方式的各方面如何使得能够管理堆叠的集成电子设备的寄生电容和电压处理。
一些实现方式包括射频开关装置，所述射频开关装置具有地平面、堆栈和第一焊料凸块。所述堆栈被与地平面相关地布置，所述堆栈包括相互串联耦接的多个开关元件，并且所述堆栈具有第一和第二末端，所述第一末端包括所述多个开关元件中的第一个的相应端子。所述第一焊料凸块耦接到多个开关元件中的第一个的相应端子，使得第一焊料凸块的至少一部分与多个开关元件中的一个或多个重叠，重叠尺寸(overlap dimension)被与第一阈值相关地设置，以便设置对射频开关装置的寄生电容的相应贡献。
一些实现方式包括具有封装基板、地平面、堆栈和第一焊料凸块的射频开关模块。封装基板配置为容纳多个组件。地平面被布置在封装基板的第一侧上。堆栈被与地平面相关地布置在封装基板的第二侧上，堆栈包括相互串联耦接的多个开关元件，并且堆栈具有第一和第二末端，第一末端包括所述多个开关元件中的第一个的相应端子。第一焊料凸块耦接到所述多个开关元件中的第一个的相应端子，使得第一焊料凸块的至少一部分与多个开关元件中的一个或多个重叠，重叠尺寸被与第一阈值相关地设置，以便设置对射频开关装置的寄生电容的相应贡献。
一些实现方式包括具有地平面、堆栈、第一焊料凸块和天线的射频设备。堆栈被与地平面相关地布置，堆栈包括相互串联耦接的多个开关元件，并且堆栈具有第一和第二末端，第一末端包括所述多个开关元件中的第一个的相应端子。第一焊料凸块耦接到所述多个开关元件中的第一个的相应端子，使得第一焊料凸块的至少一部分与多个开关元件中的一个或多个重叠，重叠尺寸被与第一阈值相关地设置，以便设置对射频开关装置的寄生电容的相应贡献。天线通过堆栈耦接到收发器，天线配置为促成射频信号的发送或接收。
一些实现方式包括管理射频开关装置的寄生电容的方法。在一些实现方式中，所述方法包括：与第一阈值相关地设置地平面间隔偏移(offset)，以便设置第一寄生电容贡献；与第二阈值相关地设置焊料凸块尺寸，以便设置第二寄生电容贡献；与第三阈值相关地设置凸块-FET(场效应晶体管)重叠尺寸，以便设置第三寄生电容贡献；并且将至少一个焊料凸块耦接到DC地以管理第四寄生电容贡献。
具体实施方式
在此描述了很多细节以便提供对附图所示的示例性实现方式的全面理解。然而，本发明可以在没有很多具体细节的情况下实施。没有以详尽的细节描述熟知的方法、组件和电路，以便不会不必要地混淆此处描述的实现方式的更相关的方面。
此处描述的各种实现方式包括使得能够管理开关元件(例如FET)的堆栈的寄生电容(Coff)和/或电压处理能力的设备、装置和方法。在此描述了很多细节以便提供对附图所示的示例性实现方式的全面理解。然而，本发明可以在没有很多具体细节的情况下实施。没有以详尽的细节描述熟知的方法、组件和电路，以便不会不必要地混淆此处描述的实现方式的更相关的方面。
例如，一种实现方式包括射频开关装置，所述射频开关装置包括地平面、开关元件的堆栈、以及第一焊料凸块。所述堆栈被与所述地平面相关地布置。如前所述，所述堆栈包括相互串联耦接的多个开关元件。所述堆栈具有第一和第二末端。第一末端包括所述多个开关元件中的第一个的相应端子。第一焊料凸块耦接到多个开关元件中的第一个的相应端子，使得第一焊料凸块的至少一部分与多个开关元件中的一个或多个重叠，重叠尺寸被与第一阈值相关地设置，以便设置对射频开关装置的寄生电容的相应贡献。
图1是RF开关100的实现方式的示意图。尽管示出某些具体特征，本领域技术人员将从本公开理解：为了简明起见，并且为了不混淆此处公开的示例实现方式的更多相关方面而未示出各种其它特征。为此，RF开关100包括被集体地示出为堆栈200的多个开关元件(例如FET)。
在一些实现方式中，堆栈200中包含的多个开关元件包括FET、双极结型晶体管、GaAs晶体管、二极管以及微机电(MEMS)器件中的至少一个。在一些实现方式中，FET例如包括金属氧化物半导体FET(MOSFET)，例如SOI MOSFET。本领域的普通技术人员还将理解此处描述的FET可以以其它工艺技术实现，包括但不限于HEMT、SOI、蓝宝石上硅(SOS)以及CMOS技术。附加地和/或可替换地，本领域技术人员将理解，在许多情况下，例如BJT和HBT的其它晶体管类型可以与FET一起或者作为FET的替代而操作。
图2是根据一些实现方式的适合于RF开关的FET的堆栈200的示意图。通常，堆栈200包括N个串联布置的FET(例如，201-2表示的“FET_2”，以及201-n表示的“FET_N”)，使得相邻的FET被源极到漏极耦接。如下面参照图3更加详细地描述的，为了描述各种实现方式的目的，堆栈200被布置为使得单个FET的一个或多个梳指沿着堆栈的横轴延伸，使得晶体管栅极平行于经过堆栈200的主电流路径。
此外，仅仅为了简洁和方便的目的，堆栈200中的每一个FET(例如201-2和201-n)或开关元件都具有基本相同的尺寸。然而，本领域的普通技术人员将理解，在各种实现方式中，一些或全部的开关元件具有相对于彼此而变化的尺寸。还将理解的是，在此描述中，可变尺寸和可变几何结构(geometry)被可相换地使用。可变尺寸/可变几何结构例如包括与开关元件相关联的一个或多个部件的不同大小、不同形状、不同配置或者其某种组合。在一些实现方式中，与开关元件相关联的一个或多个部件包括开关元件固有的部件。在这样的实现方式中，可以看到由开关元件的一个或多个固有部件的这样的可变尺寸所提供的有利特征可以是有益的，因为不一定需要附加的外部组件。
图3是根据一些实现方式的两个FET 300a、300b的示例性堆叠-串联布置(stacked-series arrangement)的示意图。尽管作为非限制性示例在图3中仅示出了两个FET，本领域的普通技术人员将理解，FET的堆叠-串联布置包括两个或多个FET，并且在一些实现方式中，在此描述的一个或多个方面被包含在单个FET或开关设备的实现方式中。此外，尽管示出了某些具体特征，本领域技术人员将从本公开理解：为了简明起见，并且为了不混淆此处公开的示例性实现方式的更相关的方面，未示出各种其它特征。
为此，FET 300a、300b每一个具有梳指配置，并且相对于彼此被串联布置。在一些实现方式中，在每个FET(例如300a)右侧的第一金属特征(feature)304被提供作为源极触点，在左侧的第二金属特征301被提供作为漏极触点。本领域的普通技术人员将理解，FET通常可以被反向操作，使得第二金属特征301用作源极触点，并且第一金属特征304用作漏极触点。在一些实现方式中，源极触点301被布置为用作串联布置的FET 300a、FET 300b的输出(例如，RF输出)。同样地，FET 300a的源极触点304耦接到FET 300b的漏极触点301。类似地，FET 300b的源极触点304可以电连接到另一个FET的漏极触点，依此类推。
在一些FET(例如300a)中，第一多个梳指特征303电连接到相应的源极触点304，并且第二多个梳指特征302电连接到漏极触点301。第一和第二多个梳指特征303、302相对于彼此以交错的配置布置。因此，像通常理解的那样，可以在与源极和漏极触点304和301相关联的交错的梳指特征303、302之间的对应空间的每一个中提供相应的栅极特征305。
图4是根据一些实现方式的RF开关装置400的示意图。尽管某些具体的特征被示出，本领域技术人员将从本公开理解：为了简明起见，并且为了不混淆此处公开的示例性实现方式的更相关的方面，未示出各种其它特征。为此，RF开关装置400包括FET堆栈200、第一金属触点403、第二金属触点404、第一焊料凸块401、第二焊料凸块402、电介质板410(例如，印刷电路板的基板等)以及导电的地平面412。
FET堆栈200包括多个串联布置的FET(例如FET 201-n)，使得相邻的FET被源极到漏极耦接。换句话说，除了在FET堆栈200末端的FET，每个FET(例如FET 201-n)通常被耦接为使得FET的源极耦接到相邻FET的漏极，并且FET的漏极耦接到另一个相邻FET的源极。FET堆栈200还耦接在第一和第二金属触点401、403之间以使得能够耦接到其它组件。为此，FET堆栈200的各个末端上的FET每一个具有耦接到第一和第二金属触点401、403之一的漏极或源极，与另一个FET相反。
第一金属触点403耦接到第一焊料凸块401。第二金属触点404耦接到第二焊料凸块402。第一和第二焊料凸块401、402被提供为将FET堆栈200的各个末端耦接到一个或多个其它组件(例如，天线)。为此，第一和第二焊料凸块401、402被布置在板410的第一表面410-a上，所述第一表面通常包括通向一个或多个其它组件(未示出)的一个或多个导电迹线(同样未示出)。地平面412被布置为与板410的第二表面410-b相邻。
FET堆栈200中的每一个FET的每个源极和漏极通常包括相应的金属特征(例如，通孔或触点)。在每个源极和漏极处的相应的金属特征与地平面412组合形成对应的寄生电容元件(例如，由431-n表示)。这些元件的总和的总电容对FET堆栈200的寄生电容(Coff)作出贡献。如用432-a和432-b所表示的，第一和第二焊料凸块401、402也对寄生电容(Coff)作出贡献。
图5是根据一些实现方式的RF开关装置500的示意图，所述装置包括使得能够管理寄生电容(Coff)的方面。图5中所示的RF开关500类似于图6中所示的RF开关，并且是从图6中所示的RF开关修改而来。两个实现方式共用的元件包括共用的参考标号，并且为了简明起见，在此仅描述图4和图5之间的区别。再次地，尽管示出了某些具体特征，本领域技术人员将从本公开理解：为了简明起见，并且为了不混淆此处公开的实现方式的更相关的方面，未示出各种其它特征。
为此，在一些实现方式中，RF开关500装置附加地包括凸块-FET重叠(bump-FET overlap)507。通过将第一焊料凸块401布置在板410和FET堆栈200的一个和多个FET之间来提供凸块-FET重叠507。结果，由一个和多个FET贡献的寄生电容基本上被第一焊料凸块401独自的寄生电容所取代，这从而降低了RF开关装置500的总寄生电容(Coff)。在一些实现方式中，凸块-FET重叠尺寸(即，凸块-FET重叠的范围)被设定为至少一阈值，以便设置对RF开关装置500的寄生电容(Coff)的相应贡献。
附加地和/或可替换地，在一些实现方式中，地平面412被布置为进一步远离FET堆栈200和焊料凸块401、402以便减小RF开关装置500的总寄生电容(Coff)。例如，地平面412与FET堆栈200和焊料凸块401、402中至少一个之间的距离(d1)511被设置至少一阈值，以便设置对RF开关装置500的总寄生电容(Coff)的相应贡献。如下面参考图6更加详细地描述的，在一些实现方式中，地平面与FET堆栈和焊料凸块中的至少一个分离大约300μm以便管理寄生电容(Coff)。
附加地和/或可替换地，在一些实现方式中，第一和第二焊料凸块401、402中的一个或多个被确定尺寸，以便减小每个对RF开关装置500的总寄生电容(Coff)作出贡献的寄生电容。换句话说，焊料凸块的直径(d2)501被设置为一阈值，以便设置对RF开关装置500的总寄生电容(Coff)的相应贡献。如下面参考图7A-7C更加详细地描述的，在一些实现方式中，减小焊料凸块的直径(d2)501，以便减小对RF开关装置500的总寄生电容(Coff)的相应贡献。
附加地和/或可替换地，在一些实现方式中，第一和第二焊料凸块401、402中的一个耦接到地平面412，以便减小对RF开关装置500的总寄生电容(Coff)的相应的贡献。例如，如图5所示，第二焊料凸块402通过延伸穿过板410的通孔连接器(via-connector)512耦接到地平面412。第二焊料凸块402和地平面412之间的电连接基本消除了由第二焊料凸块402贡献的寄生电容，因为第二焊料凸块402和地平面412之间的电压差异基本被消除。这种类型的装置在包括耦接到DC地(例如，地平面412)的FET堆栈200的一个末端的实现方式中是有益的。
图6是示出根据一些实现方式的作为地平面偏移间隔(例如，图5中的d1)的函数的寄生电容(Coff)的性能图600。在性能图600所示的示例中，当地平面为300μm远时，200μm直径的焊料凸块增加至少40fF的寄生电容。此外，在一些实现方式中，一旦地平面距焊料凸块超过大约1mm，寄生电容贡献就不响应于地平面间隔的增加而显著变化。
图7A-7C是示出根据一些实现方式的通过各种大小的焊料凸块701、702增加到FET堆栈200的寄生电容的示意图。更具体地，图7A示出了包括28个2mm的FET的FET堆栈200的寄生电容(Coff)。寄生电容(Coff)大约为45.43fF。图7B示出了当2个200μm直径的焊料凸块701、702耦接到FET堆栈200的各个末端时，寄生电容(Coff)增加到大约88.57fF。图7C示出了当2个250μm直径的焊料凸块701、702耦接到FET堆栈200的各个末端时，寄生电容(Coff)增加到大约102.02fF。同样地，在至少一些实现方式中，与较小的焊料凸块相比，较大的焊料凸块增加更多的寄生电容。因此，在一些实现方式中，FET堆栈200的寄生电容(Coff)可以通过调整耦接到FET堆栈200的一个或多个焊料凸块的大小来管理。
图8A-8D是示出根据一些实现方式的通过焊料凸块801、802的各种布置增加到FET堆栈200的寄生电容的示意图。更具体地，图8A示出了包括27个1mm的FET的FET堆栈200的寄生电容(Coff)。寄生电容(Coff)大约为28.23fF。图8B示出了当2个220μm直径的焊料凸块801、802耦接到FET堆栈200的各个末端并且与FET堆栈200的各个末端重叠时，寄生电容(Coff)增加到大约57.62fF。图8C示出了当2个220μm直径的焊料凸块801、802耦接到FET堆栈200的各个末端，但是与图8B相比现在几乎一半输入凸块重叠时，寄生电容(Coff)减少到大约17.40fF。图8D示出了寄生电容(Coff)与图8B相比减小，但是类似于图8D，其中当输入220μm直径的焊料凸块801、802耦接到FET堆栈200的各个末端，并且与FET堆栈200的输入末端完全重叠时，寄生电容(Coff)增加到大约21.23fF。因此，在至少一些实现方式中，与很少重叠或较少重叠相比，凸块-FET重叠减小寄生电容。继而，在一些实现方式中，FET堆栈200的总寄生电容(Coff)可以通过调整凸块-FET重叠的量来进行管理。此外，在一些实现方式中，改变总寄生电容(Coff)的过程和/或机制基本不影响处于“导通”状态中的FET堆栈200的电阻(Ron)。
图9是示出根据一些实现方式的作为凸块-FET重叠的量的函数的堆栈中的FET的范围的电压处理特性的性能图900。在性能图900所示的示例中，阈值曲线901是估计的阈值，高于所述阈值FET将出现击穿。电压处理曲线903、904示出与不具有大量的凸块-FET重叠的FET堆栈的电压处理性能902相比，对具有某个量的凸块-FET重叠的实现方式的堆栈中的前几个FET的改善。在示出的示例中，对于具有基本上完全的凸块-FET重叠的实现方式，曲线904对于堆栈中的基本上所有FET保持在阈值曲线901以下，表示改善的电压处理。同样地，在经受更高的电压时，在这种堆栈中的FET较不可能出现击穿。
图10是布置相对于开关元件堆栈的地平面以及相对于堆栈的一个或多个焊料凸块中的至少一个以便管理寄生电容(Coff)和/或电压处理能力的方法1000的流程图表示。在一些实现方式中，所述方法在开关元件堆栈的制造以及开关元件堆栈与一个或多个其它组件集成和/或封装中的至少一个期间执行。简单地说，方法1000包括与对应阈值相关地调整一个或多个布置以便管理寄生电容的相应贡献。
为此，如框10-1所示，方法1000包括与第一阈值相关地设置地平面间隔偏移，以便设置相应的寄生电容贡献。如框10-2所示，方法1000包括与第二阈值相关地设置焊料凸块尺寸，以便设置相应的寄生电容贡献。如框10-3所示，方法1000包括与第三阈值相关地设置凸块-FET重叠尺寸，以便设置相应的寄生电容贡献。如框10-4所示，方法1000包括将至少一个焊料凸块耦接到DC地，以管理相应的寄生电容贡献。
在一些实现方式中，具有在此描述的一个或多个特征的设备和/或电路可以被包括在例如无线设备的RF设备中。可以直接在无线设备中、以如这里所描述的模块化的形式、或者以其某种组合实现这样的设备和/或电路。在一些实施例中，这样的无线设备可以包括例如蜂窝电话、智能电话、具有或者不具有电话功能的手持无线设备、无线平板、无线路由器、无线接入点、无线基站等。也就是说，本领域技术人员还将从本公开中理解，在各种实施方式中，功率放大器开环电流箝制器(clamp)可以被包含在例如计算机、膝上型计算机、平板设备、上网本、上网亭、个人数字助理、光调制解调器、基站、转发器、无线路由器、移动电话、智能电话、游戏设备、计算机服务器、或者任何其它计算设备的各种设备中。在各种实现方式中，这样的设备包括一个或多个处理器、一种或多种类型的存储器、显示器和/或其他用户接口组件(例如键盘、触摸屏显示器、鼠标、轨迹板、数字摄像头和/或用于增加功能的任何数量的辅助设备)。
很多其他无线设备配置可以利用这里描述的一个或多个特征。例如，无线设备不需要是多频带设备。在另一示例中，无线设备可以包括诸如分集天线的额外的天线以及诸如Wi-Fi、蓝牙和GPS的额外的连接特征。
虽然上面描述了所附权利要求范围内的实现方式的各种方面，但是应该清楚的是，上述实现方式的各种特征可以以各种各样的形式实施，并且上述任何具体结构和/或功能仅仅是说明性的。基于本公开，本领技术人员应当理解，这里描述的一方面可以独立于任何其他方面而实现，并且这些方面中的两个或多个方面可以以各种方式组合。例如，使用这里阐述的任何数量的方面，可以实现装置和/或可以实践方法。此外，使用除这里阐述的一个或多个方面之外或不同于这里阐述的一个或多个方面的其他结构和/或功能，可以实现这样的装置和/或可以实践这样的方法。
还可以理解的是，虽然在这里可能使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅仅用来区分一个元件与另一个元件。例如，第一触点可以称为第二触点，并且类似地，第二触点可以称为第一触点，而不改变描述的含义，只要“第一触点”的所有出现被一致地重新命名并且“第二触点”的所有出现被一致地重新命名即可。第一触点和第二触点都是触点，但是它们不是相同的触点。
这里使用的术语是仅是为了描述特定的实施例，而不是为了限制权利要求。如在对实施例的描述和所附权利要求中所使用的，单数形式“一”和“该”意欲也包括复数形式，除非上下文另有清楚的指示。还将理解的是，这里所使用的术语“和/或”是指并且包含一个或多个相关联的列出的项目的任何和所有可能组合。还将理解的是，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。
如这里所使用的，根据上下文，术语“如果”可以解释为意思是“当所述的先决条件为真时”或“在所述的先决条件为真时”或“响应于确定所述的先决条件为真”或“根据所述的先决条件为真的确定”或“响应于检测到所述的先决条件为真”。类似地，根据上下文，短语“如果确定[所述的先决条件为真]”或“如果[所述的先决条件为真]”或“当[所述的先决条件为真]时”可以解释为意思是“当确定所述的先决条件为真时”或“响应于确定所述的先决条件为真”或“根据所述的先决条件为真的确定”或“在检测到所述的先决条件为真时”或“响应于检测到所述的先决条件为真”。

Claims (20)

1.一种射频开关装置，包括：
地平面；
堆栈，被与地平面相关地布置，所述堆栈包含相互串联耦接的多个开关元件，并且所述堆栈具有第一和第二末端，所述第一末端包含所述多个开关元件中的第一个的相应端子；以及
第一焊料凸块，耦接到所述多个开关元件中的第一个的所述相应端子，使得第一焊料凸块的至少一部分与所述多个开关元件的一个或多个重叠，重叠尺寸被与第一阈值相关地设置，以便设置对射频开关装置的寄生电容的相应贡献。
2.如权利要求1所述的射频开关装置，其中所述多个开关元件包含场效应晶体管，其中至少一些所述场效应晶体管的每一个与一个或多个相邻的场效应晶体管进行源极到漏极耦接。
3.如权利要求1所述的射频开关装置，其中所述多个开关元件包含场效应晶体管、双极结型晶体管、GaAs晶体管、二极管以及微机电器件中的至少一个。
4.如权利要求1所述的射频开关装置，进一步包括具有第一和第二平面表面的电介质板，其中所述第一焊料凸块被与所述第一平面表面相关联地布置，所述地平面被与第二平面表面相关联地布置，所述电介质板的厚度被与第二阈值相关地设置，以便设置对所述寄生电容的相应贡献。
5.如权利要求1所述的射频开关装置，其中所述第一焊料凸块特征在于大小尺寸，并且所述大小尺寸被与第二阈值相关地设置，以便设置对所述寄生电容的相应贡献。
6.如权利要求5所述的射频开关装置，其中所述大小尺寸包含所述第一焊料凸块的半径和直径中的一个。
7.如权利要求1所述的射频开关装置，进一步包括第二焊料凸块，所述第二焊料凸块耦接到所述地平面和包含在所述堆栈的第二末端上的多个开关元件的第二个的相应端子。
8.如权利要求7所述的射频开关装置，进一步包括从所述堆栈的第一和第二末端中的一个到天线元件的连接。
9.如权利要求1所述的射频开关装置，其中所述重叠包含并且接近所述多个开关元件中的第一个。
10.一种射频开关模块，包括：
封装基板，配置为容纳多个组件；
地平面，布置在所述封装基板的第一侧上；
堆栈，被与地平面相关地布置在封装基板的第二侧上，所述堆栈包含多个相互串联耦接的开关元件，并且所述堆栈具有第一和第二末端，所述第一末端包含所述多个开关元件的第一个的相应端子；以及
第一焊料凸块，耦接到所述多个开关元件中的第一个的所述相应端子，使得第一焊料凸块的至少一部分与所述多个开关元件的一个或多个重叠，重叠尺寸被与第一阈值相关地设置，以便设置对射频开关装置的寄生电容的相应贡献。
11.如权利要求10所述的射频开关模块，其中所述封装基板的厚度被与第二阈值相关地设置，以便设置对所述寄生电容的相应贡献。
12.如权利要求10所述的射频开关模块，其中所述第一焊料凸块特征在于大小尺寸，并且所述大小尺寸被与第二阈值相关地设置，以便设置对所述寄生电容的相应贡献。
13.如权利要求10所述的射频开关模块，进一步包括第二焊料凸块，所述第二焊料凸块穿过封装基板耦接到所述地平面，并且耦接到包含在所述堆栈的第二末端上的多个开关元件的第二个的相应端子。
14.如权利要求10所述的射频开关模块，其中所述重叠包含并且接近所述多个开关元件中的第一个。
15.一种射频设备，包括：
地平面；
堆栈，被与地平面相关地布置，所述堆栈包含多个相互串联耦接的开关元件，并且所述堆栈具有第一和第二末端，所述第一末端包含所述多个开关元件的第一个的相应端子；
第一焊料凸块，耦接到所述多个开关元件中的第一个的相应端子，使得第一焊料凸块的至少一部分与所述多个开关元件的一个或多个重叠，重叠尺寸被与第一阈值相关地设置，以便设置对射频开关装置的寄生电容的相应贡献；以及
天线，通过所述堆栈耦接到收发器，所述天线配置为促成射频信号的发送或接收。
16.如权利要求15所述的射频设备，其中所述射频设备包含无线设备。
17.如权利要求16所述的射频设备，其中所述无线设备包含基站、转发器、蜂窝电话、智能电话、计算机、膝上型计算机、平板计算机和外围设备中的至少一个。
18.如权利要求15所述的射频设备，还包括：具有第一和第二平面表面的电介质板，其中所述第一焊料凸块被与所述第一平面表面相关联地布置，所述地平面被与所述第二平面表面相关联地布置，并且所述电介质板的厚度被与第二阈值相关地设置，以便设置对所述寄生电容的相应贡献。
19.如权利要求15所述的射频设备，其中所述第一焊料凸块特征在于大小尺寸，并且所述大小尺寸被与第二阈值相关地设置，以便设置对所述寄生电容的相应贡献。
20.如权利要求15所述的射频设备，进一步包括第二焊料凸块，所述第二焊料凸块穿过封装基板耦接到所述地平面，并且耦接到包含在所述堆栈的第二末端上的多个开关元件的第二个的相应端子。
CN201410858155.9A 2013-11-19 2014-11-19 管理堆叠的射频设备的寄生电容和电压处理 Active CN104660232B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361906316P 2013-11-19 2013-11-19
US61/906,316 2013-11-19
US14/543,428 US10050002B2 (en) 2013-11-19 2014-11-17 Managing parasitic capacitance and voltage handling of stacked radio frequency devices
US14/543,428 2014-11-17

Publications (2)

Publication Number Publication Date
CN104660232A true CN104660232A (zh) 2015-05-27
CN104660232B CN104660232B (zh) 2019-08-16

Family

ID=51900341

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410858155.9A Active CN104660232B (zh) 2013-11-19 2014-11-19 管理堆叠的射频设备的寄生电容和电压处理

Country Status (4)

Country Link
US (3) US10050002B2 (zh)
EP (1) EP2874315B1 (zh)
CN (1) CN104660232B (zh)
HK (1) HK1207485A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107026162A (zh) * 2017-04-14 2017-08-08 上海华虹宏力半导体制造有限公司 射频开关器件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10050002B2 (en) * 2013-11-19 2018-08-14 Skyworks Solutions, Inc. Managing parasitic capacitance and voltage handling of stacked radio frequency devices
JP6443263B2 (ja) * 2015-08-10 2018-12-26 株式会社村田製作所 高周波モジュール
US10790307B2 (en) * 2018-11-27 2020-09-29 Qorvo Us, Inc. Switch branch structure
US11595008B2 (en) 2020-01-09 2023-02-28 Skyworks Solutions, Inc. Low noise amplifiers with low noise figure
US11817829B2 (en) 2021-01-29 2023-11-14 Skyworks Solutions, Inc. Multi-mode broadband low noise amplifier
WO2023200691A1 (en) * 2022-04-13 2023-10-19 Psemi Corporation 3-dimensional integrated circuit structures and circuits

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020141168A1 (en) * 2001-02-23 2002-10-03 Yoshihiro Tsukahara High-frequency circuit board and semiconductor device using the high-frequency circuit board
US20060160520A1 (en) * 2004-01-16 2006-07-20 Naoyuki Miyazawa Radio frequency switch
US20080290475A1 (en) * 2007-02-21 2008-11-27 Fujitsu Limited Semiconductor integrated circuit
US20090278207A1 (en) * 2008-05-07 2009-11-12 David Ross Greenberg Electromigration-Complaint High Performance FET Layout
US20110170231A1 (en) * 2010-01-14 2011-07-14 Qualcomm Incorporated Passive Coupler Between Package Substrate and System Board
US20110294445A1 (en) * 2010-05-25 2011-12-01 Renesas Electronics Corporation Semiconductor Antenna Switch
US20120112832A1 (en) * 2010-11-09 2012-05-10 Panasonic Corporation Radio frequency switch and radio frequency module
US20120262231A1 (en) * 2010-12-29 2012-10-18 Stmicroelectronics S.R.L Contact and contactless differential i/o pads for chip-to-chip communication and wireless probing

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5130906B2 (ja) * 2007-12-26 2013-01-30 サンケン電気株式会社 スイッチ装置
US10050002B2 (en) * 2013-11-19 2018-08-14 Skyworks Solutions, Inc. Managing parasitic capacitance and voltage handling of stacked radio frequency devices

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020141168A1 (en) * 2001-02-23 2002-10-03 Yoshihiro Tsukahara High-frequency circuit board and semiconductor device using the high-frequency circuit board
US20060160520A1 (en) * 2004-01-16 2006-07-20 Naoyuki Miyazawa Radio frequency switch
US20080290475A1 (en) * 2007-02-21 2008-11-27 Fujitsu Limited Semiconductor integrated circuit
US20090278207A1 (en) * 2008-05-07 2009-11-12 David Ross Greenberg Electromigration-Complaint High Performance FET Layout
US20110170231A1 (en) * 2010-01-14 2011-07-14 Qualcomm Incorporated Passive Coupler Between Package Substrate and System Board
US20110294445A1 (en) * 2010-05-25 2011-12-01 Renesas Electronics Corporation Semiconductor Antenna Switch
US20120112832A1 (en) * 2010-11-09 2012-05-10 Panasonic Corporation Radio frequency switch and radio frequency module
US20120262231A1 (en) * 2010-12-29 2012-10-18 Stmicroelectronics S.R.L Contact and contactless differential i/o pads for chip-to-chip communication and wireless probing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107026162A (zh) * 2017-04-14 2017-08-08 上海华虹宏力半导体制造有限公司 射频开关器件

Also Published As

Publication number Publication date
US20190139923A1 (en) 2019-05-09
US20150137335A1 (en) 2015-05-21
EP2874315A1 (en) 2015-05-20
US10050002B2 (en) 2018-08-14
CN104660232B (zh) 2019-08-16
US20200227372A1 (en) 2020-07-16
HK1207485A1 (zh) 2016-01-29
US10510702B2 (en) 2019-12-17
EP2874315B1 (en) 2017-10-11

Similar Documents

Publication Publication Date Title
CN104660232A (zh) 管理堆叠的射频设备的寄生电容和电压处理
JP6771616B2 (ja) 集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置
KR101587331B1 (ko) 패키지 구조물 및 패키지 구조물을 형성하는 방법
JP4024572B2 (ja) インタディジタルキャパシタを有するデバイス
US6556416B2 (en) Variable capacitor and a variable inductor
US9923594B2 (en) Voltage swing uniformity in radio-frequency switches
US9698749B2 (en) Impedance matching device with coupled resonator structure
KR101712976B1 (ko) 벌크 음향파 공진기 튜너 회로
CN111524882A (zh) 射频前端结构
KR102458844B1 (ko) 전압 보상형 스위치 스택
CN108233881A (zh) 紧凑型f类芯片和接线匹配拓扑结构
US10763227B2 (en) Packaged RF power amplifier
CN110995227B (zh) 关于具有改善性能的射频开关的器件和方法
US11469190B2 (en) Parasitic-aware integrated substrate balanced filter and apparatus to achieve transmission zeros
KR101408503B1 (ko) 스위칭 디바이스 및 스위칭 디바이스 제조 방법
US9362883B2 (en) Passive radio frequency signal handler
WO2017160280A1 (en) Integrated substrate communication frontend with balanced filter
US11024574B2 (en) Integrated substrate communication frontend
US9888564B2 (en) Signal path in radio-frequency module having laminate substrate
JP2006109356A (ja) 高周波スイッチ回路
KR101901691B1 (ko) 고주파 스위치 회로
JP2024031386A (ja) 高周波モジュールおよび通信装置
CN113921515A (zh) 包括功率晶体管和dc馈送路径的器件和方法
US20140340262A1 (en) Antenna and electronic device including the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1207485

Country of ref document: HK

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant