KR101408503B1 - 스위칭 디바이스 및 스위칭 디바이스 제조 방법 - Google Patents

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Abstract

스위칭 디바이스는 입력 노드, 출력 노드 및 제어 노드를 갖는다. 디바이스는 제 1 측과 제 2 측을 갖는 기판을 갖고, 기판의 제 1 측에 접지 평면을 갖고 기판의 제 2 측에 메사를 갖는다. 메사는 상시 전도성 반도체 재료로 제조되고, 분리 영역이 메사를 실질적으로 둘러싼다. 전계 효과 트랜지스터(FET)가 메사 상에 있다. FET는 입력 노드에 접속된 입력 단자, 출력 노드에 접속된 출력 단자 및 게이트를 갖는다. 캐패시터가 FET의 출력 단자와 게이트 사이에 직렬로 접속되고, 저항기가 제어 노드와 게이트 사이에 직렬로 접속된다. 게이트 전극이 게이트에 직접 접속된다. 게이트 전극은 실질적으로 메사 전체 상에 배치된다.

Description

스위칭 디바이스 및 스위칭 디바이스 제조 방법{FIELD EFFECT TRANSISTOR SWITCH FOR RF SIGNALS AND METHOD OF MAKING THE SAME}
무선 주파수(RF) 신호 및 부품은 휴대폰과 같은 이동 통신 디바이스를 포함하는 다양한 디바이스에 이용된다. 일 유형의 통상적으로 이용되는 RF 부품은 입력 단자로부터 출력 단자로 RF 신호를 선택적으로 접속하는데 종종 이용되는 RF 스위치이다. 예를 들어, RF 스위치는 디바이스의 전송 또는 수신 회로와 무선 모바일 디바이스(예를 들어, 휴대폰)의 안테나를 선택적으로 접속하는데 이용될 수도 있다. 다른 용례에서, RF 스위치는 복수의 대역 스위칭 필터 사이의 신호 경로를 선택적으로 접속하기 위해 이용될 수 있다.
몇몇 RF 스위치는 스위칭 소자로서 전계 효과 트랜지스터(FET)를 이용한다. FET가 스위치로서 작동될 때, 드레인 및 소스 명칭은 통상적으로 FET가 대칭 방식으로 동작하기 때문에 의미가 있는 것은 아니다.
일반적으로, FET 자체로부터, 스위치에 이용되는 다양한 저항성 및 용량성 부품으로부터, 그리고 이들 부품을 접속하는 전기적 트레이스로부터 발생하는 FET 스위치와 관련된 다수의 기생 캐패시턴스가 존재한다. 이들 캐패시턴스는 FET 스위치 성능의 다양한 양태를 열화시킬 수 있다. 특히, 접지에 대한 기생 게이트 캐패시턴스는 FET 스위치의 선형성을 열화시키고, FET 스위치에 대한 열화된 고조파 및 상호 변조 성능을 초래한다.
종래, 이들 기생 캐패시턴스를 감소시키기 위한 통상의 방식은 FET가 병렬 플레이트 캐패시턴스를 감소시키기 위해 제공되어 있는 웨이퍼 또는 기판을 제조하는 것이었다. 그러나, 이 접근법은 단지 스위치를 위한 정합 기판으로의 상호 접속부가 과도하게 길게 되기 전까지만 취해질 수 있고, 성능 문제점을 발생시킨다.
따라서, 게이트로부터 접지까지 감소된 표유 또는 기생 캐패시턴스 값을 생성할 수 있는 아키텍처를 갖는 RF 신호용 FET 스위치가 요구된다.
예시적인 실시예에서, 스위칭 노드는 입력 노드, 출력 노드 및 제어 노드를 갖는다. 이 디바이스는 제 1 측과 제 1 측에 대향하는 제 2 측을 갖는 반도체 기판과, 반도체 기판의 제 1 측 상에 배치된 접지 평면과, 반도체 기판의 제 2 측 상에 배치되고, 상시 전도성 반도체 재료를 포함하는 메사(mesa)와, 메사를 실질적으로 둘러싸는 분리 영역과, 반도체 기판 위의 메사 상에 배치되고, 입력 노드에 접속된 입력 단자, 출력 노드에 접속된 출력 단자 및 게이트를 갖는 전계 효과 트랜지스터(FET)와, 캐패시터와 직렬인 제 1 저항기 - 제 1 저항기와 캐패시터의 직렬 조합은 메사 상에 배치되고, FET의 출력 단자와 FET의 게이트 사이에 접속되어 있음 - 와, 제어 노드와 FET의 게이트 사이에 직렬로 접속되고, 메사 상에 배치되는 제 2 저항기를 포함한다.
다른 예시적인 실시예에서, 입력 노드, 출력 노드 및 제어 노드를 갖는 스위칭 디바이스 제조 방법이 제공된다. 이 방법은 그 제 1 측 상에 접지 평면을 갖는 반도체 기판 상에, 제 1 측과 대향하는 반도체 기판의 제 2 측 상에 메사를 제공하는 단계 - 메사는 상시 전도성 반도체 재료를 포함함 - 와, 분리 영역으로 메사를 분리하는 단계와, 반도체 기판 위의 메사 상에 전계 효과 트랜지스터(FET)를 제공하는 단계 - FET는 입력 노드에 접속된 입력 단자, 출력 노드에 접속된 출력 단자 및 게이트를 가짐 - 와, FET의 출력 단자와 FET의 게이트 사이에 접속된 캐패시터를 제공하는 단계와, 제어 노드와 FET의 게이트 단자 사이에 직렬로 접속된 저항기를 제공하는 단계와, FET의 게이트에 직접 접속된 게이트 전극을 제공하는 단계 - 게이트 전극은 실질적으로 메사 전체 상에 배치됨 - 를 포함한다.
또 다른 예시적인 실시예에서, 스위칭 디바이스는 입력 노드, 출력 노드 및 제어 노드를 갖는다. 이 디바이스는 제 1 측과 제 1 측에 대향하는 제 2 측을 갖는 기판과, 기판의 제 1 측 상에 있는 접지 평면과 기판의 제 2 측 상에 있는 메사를 갖는다. 메사는 상시 전도성 반도체 재료로 제조되고, 분리 영역이 메사를 실질적으로 둘러싼다. 전계 효과 트랜지스터(FET)가 메사 상에 있다. FET는 입력 노드에 접속된 입력 단자, 출력 노드에 접속된 출력 단자 및 게이트를 갖는다. 캐패시터가 FET의 출력 단자와 게이트 사이에 직렬로 접속되고, 저항기가 제어 노드와 게이트 사이에 직렬로 접속된다. 게이트 전극이 게이트에 직접 접속된다. 게이트 전극은 실질적으로 메사 전체 상에 배치된다.
예시적인 실시예는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 다양한 특징은 반드시 실척도로 도시되어 있지는 않다는 것이 강조된다. 실제로, 치수는 설명의 명료화를 위해 임의적으로 증가되거나 감소되어 있을 수 있다. 적용 가능하고 실용적인 경우마다, 유사한 도면 부호는 유사한 요소를 칭한다.
도 1은 전계 효과 트랜지스터(FET) 스위치 디바이스의 개략 다이어그램.
도 2는 도 1의 FET 스위치 디바이스의 혼성/단면 개략도.
도 3은 도 1의 FET 스위치 디바이스의 평면도.
도 4는 도 1의 전계 효과 트랜지스터(FET) 스위치 디바이스의 단면도.
도 5는 FET 스위치 디바이스의 일 실시예의 혼성/단면 개략도.
도 6은 도 5의 FET 스위치 디바이스의 평면도.
도 7은 도 5의 전계 효과 트랜지스터(FET) 스위치 디바이스의 단면도.
도 8은 FET 스위치 디바이스의 다른 실시예의 혼성/단면 개략도.
도 9는 도 8의 FET 스위치 디바이스의 평면도.
도 10은 도 8의 전계 효과 트랜지스터(FET) 스위치 디바이스의 단면도.
이하의 상세한 설명에서, 한정이 아니라 예시를 목적으로, 특정 상세를 개시하는 예시적인 실시예가 본 발명의 교시에 따른 실시예의 완전한 이해를 제공하기 위해 설명된다. 그러나, 본 명세서에 개시된 특정 상세로부터 벗어난 본 발명의 교시에 따른 다른 실시예가 첨부된 청구범위 내에 남아 있다는 것이 본 명세서의 이득을 갖는 당 기술 분야의 숙련자에게 명백할 것이다. 더욱이, 공지의 장치 및 방법의 설명은 예시적인 실시예의 설명을 불명료하게 하지 않기 위해 생략될 수 있다. 이러한 방법 및 장치는 명백하게 본 발명의 교시의 범주 내에 있다.
본 명세서에 사용될 때, 용어 "무선 주파수" 또는 "RF"는 VHF, UHF, SHF, 마이크로파, 심지어는 기술이 본 명세서에 개시된 디바이스 및 회로가 제작되고 이러한 주파수에서 동작하는 것을 허용하는 정도로 마이크로파 주파수에 속한다. 또한, 달리 지시되지 않으면, 제 1 디바이스가 제 2 디바이스에 접속된 것으로 일컬어질 때, 이는 하나 이상의 중간 디바이스가 2개의 디바이스를 서로 접속하는데 이용될 수 있는 경우를 포함한다. 그러나, 제 1 디바이스가 제 2 디바이스에 직접 접속된 것으로 일컬어질 때, 이는 2개의 디바이스가 임의의 중간 또는 개재 디바이스 없이 서로 접속되는 경우만을 포함한다. 유사하게, 신호가 디바이스에 결합되는 것으로 일컬어질 때, 이는 하나 이상의 중간 디바이스가 신호를 디바이스에 결합하는데 이용될 수 있는 경우를 포함한다. 그러나, 신호가 디바이스에 직접 결합되는 것으로 일컬어질 때, 이는 신호가 임의의 중간 또는 개재 디바이스 없이 디바이스에 직접 결합되는 경우만을 포함한다.
도 1은 전계 효과 트랜지스터(FET) 스위치 디바이스(100)의 개략 다이어그램을 도시한다. 디바이스(100)는 입력 노드(105) 및 출력 노드(115) 및 제어 노드를 갖는다. 디바이스(100)는 전계 효과 트랜지스터(FET)(102), 캐패시터(104), 제 1 저항기(106)를 포함한다. 유리한 배열에서, 디바이스(100)는 저항기(192, 194)를 추가로 포함한다.
동작시에, RF 입력 신호는 입력 노드(105)로 이어서 FET(102)의 입력 단자(소스 또는 드레인)로 제공된다. 제어 신호는 FET(102)가 RF 입력 신호를 FET(102)의 출력 단자(드레인 또는 소스)로 이어서 출력 포트(115)로 선택적으로 제공하기 위해 선택적으로 턴온 및 턴오프되는 것에 응답하여 포트(125)를 제어하도록 제공된다.
디바이스(100)에서, 캐패시터(104)는 스위치의 작동 차단 주파수를 낮추도록 제공된다. 제 1 저항기(106)는 입력 포트(105)와 출력 포트(115) 사이의 분리를 증가시키기 위해 FET(102)가 턴오프될 때 캐패시터(104)에 의해 제공된 피드백의 적어도 일부를 무효화한다. 몇몇 실시예에서, 캐패시터(104)와 제 1 저항기(106)의 직렬 조합과 유사한 네트워크가 스위치의 대칭성을 향상시키고 상호 변조 및 고조파 발생을 감소시키기 위해 FET(102)로의 소스 및 드레인 접속부를 위해 제공될 수 있다. 제 2 저항기(108)는 스위치가 턴"온"될 때 FET(102) 내로 정방향 게이트 전류를 제한하고, 또한 마찬가지로 AC 게이트 전류를 제한하기 위해 높은 AC 임피던스를 제공한다.
저항기(192, 194)는 FET(102)를 위한 바이어싱을 제공하고, 일반적으로 높은 임피던스이다. 일 예시적인 실시예에서, V1 및 V2는 각각 접지에 있을 수 있고, 제어 노드(125)에 인가된 제어 신호는 FET(102)를 턴"온"하기 위해 5 볼트의 레벨을 가질 수 있고, FET(102)를 턴"오프"하기 위해 접지에 있을 수 있다. 물론, 이들은 단지 도시를 목적으로 하는 예시적인 전압일 뿐이고, 다른 값이 다양한 실시예에서 이용될 수 있다.
도 2는 도 1의 FET 스위치 디바이스(100)의 혼성/단면 개략도를 도시한다. 도 2는 어떠한 방식으로 FET(102)가 접지 평면(120) 위의 메사(150) 상에 배치되고, 캐패시터(104), 제 1 및 제 2 저항기(106, 108)가 메사(150)로부터 제거되는지를 도시한다. 도 2는 또한 FET(102)의 게이트를 제 2 저항기(108)에 접속하는 전도성 트레이스(T1)와 캐패시터(104) 및 제 1 저항기(106)를 접속하는 트레이스(T2)를 도시한다. 도 2는 또한 이하에 더 상세히 설명되는 다양한 기생 캐패시턴스 부품을 도시한다.
도 3은 도 1의 FET 스위치 디바이스(100)의 평면도를 도시하고, 도 4는 도 3의 라인 A-A'를 따른 FET 스위치 디바이스(100)의 단면도를 도시한다.
도 3 및 도 4는 디바이스(100)가 그 제 1 측에 배치된 접지 평면(120)을 갖는 기판(110) 상에 제공되어 있는 것을 도시한다. 기판(110)은 또한 분리 영역(140)에 의해 둘러싸이거나 실질적으로 둘러싸인 메사(550)를 그 제 2 측에 포함한다.
FET(102)는 복수의 드레인 영역(170)(도 3에 "D"로 나타냄) 및 소스 영역(180)(도 3에 "S"로 나타냄)을 포함한다. 드레인 전극(175)이 드레인 영역(170)을 위해 제공되고, 소스 전극(185)이 소스 영역(180)을 위해 제공된다. 서로 맞물린 게이트 전극(160)이 대응 쌍의 소스 및 드레인 영역 사이에 제공된다.
유리하게는, 기판(110)은 갈륨 비소(GaAs) 기판일 수 있는 반도체 기판이다.
유리하게는, 메사(150)는 상시 전도성 반도체 재료를 포함한다.
분리 영역은 반도체 기판(110) 상에 형성될 수 있는 다른 디바이스로부터 능동 디바이스[FET(102)]를 분리한다. 일 실시예에서, 도 4에 도시된 바와 같이, 분리 영역(140)은 절연 재료와 같은 불활성 또는 사재료(inactive or dead materila)를 포함한다. 다른 실시예에서, 분리 영역은 메사(150)가 주위 분리 영역(140)보다 높은 기판(110) 위의 레벨에서 상승되도록 메사(150)를 둘러싸거나 실질적으로 둘러싸는 영역으로부터 메사(150)에 사용된 재료의 층의 부분을 제거함으로써 형성될 수 있다.
몇몇 실시예에서, 접촉층, 분리층 및 캡층(cap layer)과 같은 다양한 다른 층이 제공될 수 있고, 이들은 본 명세서에 설명되는 관련 특징을 불명료하게 하지 않기 위해 도 3 및 도 4에는 구체적으로 도시되어 있지 않다.
도 3 및 도 4에 도시된 바와 같이, FET(102)는 메사(150) 상에 제작되고, 캐패시터(104), 제 1 및 제 2 저항기(106, 108)는 분리 영역(140)의 메사(150)에 인접하여 배치된다.
전술된 바와 같이, 디바이스(100)의 기생 캐패시턴스는 디바이스의 성능을 열화시킬 수 있다. 기생 캐패시턴스는 예를 들어 메사(150)와 접지 평면(120) 사이의 캐패시턴스(CM)를 포함한다. 캐패시터(104)는 통상적으로 금속-분리체-금속(MIM) 구성을 갖고, 분리 영역(140)의 메사(150)에 인접하여 배치된다. 캐패시터(104)의 하부 플레이트는 일반적으로 드레인 또는 소스 전위에 접속되고, 상부 플레이트는 게이트 전위에 접속된다. 분리 기생 캐패시턴스(CC)는 도 2에 도시된 바와 같이, 총 드레인 또는 소스 캐패시턴스의 부분이고, FET(102)의 총 기생 게이트 캐패시턴스로의 그 기여를 감소시킨다.
특히, FET(102)의 게이트로부터 접지로의 기생 캐패시턴스는 스위치에 의해 제어되고 있는 RF 신호에 대한 바람직하지 않은 상호 변조 및 고조파 발생을 유발한다.
제 1 저항기(106)는 통상적으로 "이식 에피택셜" 또는 "박막"형이고, 메사(150)의 외부의 분리 영역(140)에 위치된다. 도 2에 도시된 바와 같이 제 1 저항기(106)의 물리적 크기에 기인하는 접지로의 기생 캐패시턴스(CR2)는 디바이스(100)의 총 기생 게이트-접지 캐패시턴스에 추가되고, 전술된 바와 같이 디바이스(100)의 비선형성에 바람직하지 않은 영향을 갖는다. 높은 값 박막 저항기가 저항기 물리적 크기 및 따라서 기생 캐패시턴스를 감소시키는데 사용될 수 있지만, 물론 이 기술은 그 고유의 제한을 갖는다.
제 2 저항기(108)는 일반적으로 제 1 저항기(106)와 유사한 기술로 제작되고, 도 2에 도시된 바와 같이 그 고유의 기생 캐패시턴스(CR1)를 가져, 재차 디바이스(100)의 총 기생 게이트-접지 캐패시턴스를 추가하고 따라서 또한 디바이스(100)의 최종적인 비선형성을 증대시킨다.
캐패시터(104)와 저항기(106) 사이의 상호 접속 전도성 트레이스(T2)와 FET(102)의 게이트와 제 2 저항기(108) 사이의 전도성 트레이스(T1)는 또한 도 2에 도시된 상당한 기생 캐패시턴스(CT1, CT2)를 갖는데, 이는 총 기생 게이트-접지 캐패시턴스를 추가한다. 따라서, 이들 요소는 또한 디바이스(100)의 최종적인 비선형성을 증대시킬 수 있다.
더욱이, 도 3에 가장 양호하게 도시된 바와 같이, FET(102)의 레이아웃은 게이트가 FET(102)에 대한 완전한 핀치 오프 제어를 인가하는 것을 보장하고 게이트 핑거의 편리한 저캐패시턴스 상호 접속 방법을 제공하기 위해 메사(150)로부터 능동 게이트 핑거의 연장부를 포함한다. 그러나, 이들 연장부의 접지 및 상호 접속 버스로의 잉여 기생 캐패시턴스는 또한 총 기생 게이트-접지 캐패시턴스 및 따라서 디바이스(100)의 최종적인 비선형성을 추가시킨다.
따라서, FET 스위치 디바이스(100)는 그 성능을 열화시킬 수 있는 다양한 기생 캐패시턴스, 특히 기생 게이트-접지 캐패시턴스를 포함한다. 따라서, 이들 기생 캐패시턴스를 감소시켜 이에 의해 디바이스의 비선형성을 향상시킬 수 있는 FET 스위치 디바이스 아키텍처를 제공하는 것이 바람직할 것이다.
도 5는 이들 결점의 하나 이상을 처리할 수 있는 FET 스위치 디바이스(500)의 일 실시예의 혼성/단면 개략도를 도시한다. 디바이스(500)는 입력 노드(508) 및 출력 노드(515) 및 제어 노드를 갖는다. 디바이스(500)는 전계 효과 트랜지스터(FET)(502), 캐패시터(504), 제 1 저항기(506)를 포함한다. 유리한 배열에서, FET 스위치 디바이스(500)는 도 1에 도시된 저항기(192, 194)와 같은 바이어싱 저항기를 추가로 포함한다.
FET 스위치 디바이스(500)에 대한 개략 다이어그램은 도 1에 도시된 FET 스위치 디바이스(100)에 대한 것과 동일하고, 도면 부호가 대응적으로 대체되어 있다(예를 들어, 요소 106에 대해 요소 506 등).
동작시에, RF 입력 신호는 입력 노드(505)로 이어서 FET(502)의 입력 단자(소스 또는 드레인)로 제공된다. 제어 신호는 FET(502)가 RF 입력 신호를 FET(502)의 출력 단자(드레인 또는 소스)로 이어서 출력 포트(515)로 선택적으로 제공하기 위해 선택적으로 턴온 및 턴오프되는 것에 응답하여 포트(525)를 제어하도록 제공된다.
동작시에, RF 입력 신호는 입력 노드(505)로 이어서 FET(502)의 입력 단자(소스 또는 드레인)로 제공된다. 제어 신호는 FET(502)가 RF 입력 신호를 FET(502)의 출력 단자(드레인 또는 소스)로 이어서 출력 포트(515)로 선택적으로 제공하기 위해 선택적으로 턴온 및 턴오프되는 것에 응답하여 포트(525)를 제어하도록 제공된다.
디바이스(500)에서, 캐패시터(504)는 스위치의 작동 차단 주파수를 낮추도록 제공된다. 제 1 저항기(506)는 입력 포트(505)와 출력 포트(515) 사이의 분리를 증가시키기 위해 FET(502)가 턴오프될 때 캐패시터(504)에 의해 제공된 피드백의 적어도 일부를 무효화한다. 몇몇 실시예에서, 제 1 저항기(506)는 생략될 수 있다. 몇몇 실시예에서, 캐패시터(504)와 제 1 저항기(506)의 직렬 조합과 유사한 네트워크가 스위치의 대칭성을 향상시키고 상호 변조 및 고조파 발생을 감소시키기 위해 FET(502)로의 소스 및 드레인 접속부를 위해 제공될 수 있다. 제 2 저항기(508)는 스위치가 턴"온"될 때 FET(502) 내로 정방향 게이트 전류를 제한하고, 또한 마찬가지로 AC 게이트 전류를 제한하기 위해 높은 AC 임피던스를 제공한다.
중요하게, 도 5는 FET(502) 및 FET(502)를 위한 게이트 전극이 캐패시터(504) 및 제 1 및 제 2 저항기(506, 508)와 함께 접지 평면(520) 위의 메사(550) 상에 배치되는 것을 도시한다는 것이 주목되어야 한다. 도 5는 또한 FET(502)의 게이트를 제 2 저항기(508)에 접속하는 전도성(예를 들어, 금속) 트레이스(T1)와 메사(550) 상에 또한 제공되어 있는 캐패시터(504) 및 제 1 저항기(506)를 접속하는 전도성(예를 들어, 금속) 트레이스(T2)를 도시한다.
도 6은 도 5의 FET 스위치 디바이스(500)의 평면도를 도시하고, 도 7은 도 6의 라인 B-B'를 따른 FET 스위치 디바이스(500)의 단면도를 도시한다.
도 6 및 도 7은 디바이스(500)가 그 제 1 측에 배치된 접지 평면(520)을 갖는 기판(510) 상에 제공되어 있는 것을 도시한다. 기판(510)은 또한 분리 영역(540)에 의해 각각 둘러싸이거나 실질적으로 둘러싸인 하나 이상의 메사(550)를 그 제 2 측에 포함한다.
FET(502)는 복수의 드레인 영역(570)(도 6에 "D"로 나타냄) 및 소스 영역(580)(도 6에 "S"로 나타냄)을 포함한다. 드레인 전극(575)이 드레인 영역(570)을 위해 제공되고, 소스 전극(585)이 소스 영역(580)을 위해 제공된다. 서로 맞물린 게이트 전극(560)이 대응 쌍의 소스 및 드레인 영역 사이에 제공된다. 게이트 전극(560)은 임의의 개재하는 저항성 또는 용량성 부품 없이 FET(502)의 게이트에 직접 접속된 연속적인 전도성 재료를 포함하도록 여기서 규정되어 있다. 따라서, 예를 들어 저항기(508)에 FET(502)의 게이트를 접속하는 전도성 트레이스(T1)는 게이트 전극(560)의 부분이고, FET(502)의 게이트로부터 저항기(506)의 "다른 측"[또는 저항기(506)가 생략된 실시예에서 캐패시터(504)의 "다른 측"]의 전도성 트레이스(T2)는 게이트 전극(560)의 부분이 아니다.
유리하게는, 기판(510)은 갈륨 비소(GaAs) 기판일 수 있는 반도체 기판이다.
유리하게는, 메사(550)는 상시 전도성 반도체 재료를 포함한다.
분리 영역(540)은 반도체 기판(510) 상에 형성될 수 있는 다른 디바이스로부터 능동 디바이스[FET(502)]를 분리한다. 일 실시예에서, 도 7에 도시된 바와 같이, 분리 영역(540)은 절연 재료와 같은 불활성 또는 사재료를 포함한다. 다른 실시예에서, 분리 영역은 메사(550)가 주위 분리 영역(540)보다 높은 기판(510) 위의 레벨에서 상승되도록 메사(550)를 둘러싸거나 실질적으로 둘러싸는 영역으로부터 메사(550)에 사용된 재료의 층의 부분을 제거함으로써 형성될 수 있다.
몇몇 실시예에서, 접촉층, 분리층 및 캡층과 같은 다양한 다른 층이 제공될 수 있고, 이들은 본 명세서에 설명되는 관련 특징을 불명료하게 하지 않기 위해 도 6 및 도 7에는 구체적으로 도시되어 있지 않다.
도 6 및 도 7에 도시된 바와 같이, FET(502)는 캐패시터(504) 및 제 1 및 제 2 저항기(506, 508)와 함께 메사(550) 상에 제공된다. 캐패시터(504)는 금속-분리체-금속(MIM) 구성을 가질 수 있고, 제 1 저항기(106)는 "박막"형 구성을 가질 수 있다. 도 6 및 도 7에 도시된 바와 같이, 캐패시터(504) 및 저항기(506, 508)는 분리층(590)에 의해 메사(550)로부터 분리된다. 또한, 게이트 전극(560)을 위한 전도성(예를 들어, 금속) 층이 실질적으로 메사(550) 전체 상에 (즉, 적어도 95%) 배치된다. 유리하게는, 디바이스(500)에서 메사(550) 상의 드레인-소스 경로는 각각의 단부에서 게이트 전극(560)의 서로 맞물린 게이트 핑거를 접속하는 메사(550) 상에 배치된 게이트 브리지(562, 564)에 의해 파괴된다.
이들 특징의 결과로서, 디바이스(500) 내에 존재하는 다양한 기생 캐패시턴스는 디바이스(100) 내의 것들과는 상이하다. 예를 들어, 제 2 저항기(508)와 FET(502)의 게이트 사이의 트레이스(T1) 및 캐패시터(504)와 제 1 저항기(506) 사이의 트레이스(T2)의 기생 캐패시턴스(CT1, CT2)는 메사(550) 상으로 이동된다. 유사하게, 제 1 저항기(506) 및 제 2 저항기(508)의 기생 캐패시턴스는 메사(550) 상으로 이동된다.
이 아키텍처의 결과로서, 디바이스(500)의 기생 게이트-접지 캐패시턴스가 감소될 수 있고, 이는 제 2 고조파 및 상호 변조 왜곡과 같은 디바이스에 대한 비선형성을 감소시킨다.
디바이스(500)의 유리한 배열에서, 캐패시터(504) 및 제 1 및 제 2 저항기(506, 508)는 모두 메사(550) 상에 제공되지만, 몇몇 실시예에서 이들 부품 중 단지 하나 이상만이 메사(550) 상에 제공될 수 있고, 나머지 부품(들)은 분리 영역(540)에 배치된다. 더욱이, 전술된 바와 같이, 몇몇 실시예에서, 캐패시터(504)와 제 1 저항기(506)의 직렬 조합이 FET(502)로의 소스 및 드레인 접속부를 위해 제공될 수 있다. 이 경우, 몇몇 실시예에서, 이들 요소는 또한 메사(550) 상에 제공될 수 있다.
도 8은 FET 스위치 디바이스(800)의 다른 실시예의 혼성/단면 개략도를 도시한다. 디바이스(800)는 입력 노드(808) 및 출력 노드(815) 및 제어 노드를 갖는다. 디바이스(800)는 전계 효과 트랜지스터(FET)(802), 캐패시터(804), 제 1 저항기(806)를 포함한다. 유리한 배열에서, 디바이스(800)는 도 1에 도시된 저항기(192, 194)와 같은 바이어싱 저항기를 추가로 포함한다.
FET 스위치 디바이스(800)에 대한 개략 다이어그램은 도 1에 도시된 FET 스위치 디바이스(100)에 대한 것과 동일하고, 도면 부호가 대응적으로 대체되어 있다(예를 들어, 요소 106에 대해 요소 806 등).
동작시에, RF 입력 신호는 입력 노드(805)로 이어서 FET(802)의 입력 단자(소스 또는 드레인)로 제공된다. 제어 신호는 FET(802)가 RF 입력 신호를 FET(802)의 출력 단자(드레인 또는 소스)로 이어서 출력 포트(815)로 선택적으로 제공하기 위해 선택적으로 턴온 및 턴오프되는 것에 응답하여 포트(825)를 제어하도록 제공된다.
디바이스(800)에서, 캐패시터(804)는 스위치의 작동 차단 주파수를 낮추도록 제공된다. 제 1 저항기(806)는 입력 포트(805)와 출력 포트(815) 사이의 분리를 증가시키기 위해 FET(802)가 턴오프될 때 캐패시터(804)에 의해 제공된 피드백의 적어도 일부를 무효화한다. 몇몇 실시예에서, 제 1 저항기(806)는 생략될 수 있다. 몇몇 실시예에서, 캐패시터(804)와 제 1 저항기(806)의 직렬 조합과 유사한 네트워크가 스위치의 대칭성을 향상시키고 상호 변조 및 고조파 발생을 감소시키기 위해 FET(802)로의 소스 및 드레인 접속부를 위해 제공될 수 있다. 제 2 저항기(808)는 스위치가 턴"온"될 때 FET(802) 내로 정방향 게이트 전류를 제한하고, 또한 마찬가지로 AC 게이트 전류를 제한하기 위해 높은 AC 임피던스를 제공한다.
중요하게, 도 8은 어떠한 방식으로 FET(802) 및 FET(802)를 위한 게이트 전극이 캐패시터(804) 및 제 1 및 제 2 저항기(806, 808)와 함께 접지 평면(820) 위의 메사(850) 상에 배치되는지를 도시한다는 것이 주목되어야 한다. 도 8은 또한 FET(802)의 게이트를 제 2 저항기(808)에 접속하는 전도성(예를 들어, 금속) 트레이스(T1)와 메사(850)의 드레인 "핑거" 상에 또한 제공되어 있는 캐패시터(804) 및 제 1 저항기(806)를 접속하는 전도성(예를 들어, 금속) 트레이스(T2)를 도시한다.
도 9는 도 8의 FET 스위치 디바이스(800)의 평면도를 도시하고, 도 10은 도 9의 라인 C-C'를 따른 FET 스위치 디바이스(800)의 단면도를 도시한다.
도 9 및 도 10은 디바이스(800)가 그 제 1 측에 배치된 접지 평면(820)을 갖는 기판(810) 상에 제공되어 있는 것을 도시한다. 기판(810)은 또한 분리 영역(840)에 의해 각각 둘러싸이거나 실질적으로 둘러싸인 하나 이상의 메사(850)를 그 제 2 측에 포함한다.
FET(802)는 복수의 드레인 영역(870)(도 9에 "D"로 나타냄) 및 소스 영역(880)(도 9에 "S"로 나타냄)을 포함한다. 복수의 드레인 핑거를 갖는 드레인 전극(875)이 드레인 영역(870)을 위해 제공되고, 복수의 소스 핑거를 갖는 소스 전극(885)이 소스 영역(880)을 위해 제공된다. 서로 맞물린 게이트 전극(860)이 대응 쌍의 소스 및 드레인 영역 사이에 제공된다. 게이트 전극(860)은 임의의 개재하는 저항성 또는 용량성 부품 없이 FET(802)의 게이트에 직접 접속된 연속적인 전도성 재료를 포함하도록 여기서 규정되어 있다. 따라서, 예를 들어 저항기(808)에 FET(802)의 게이트를 접속하는 전도성 트레이스(T1)는 게이트 전극(860)의 부분이고, FET(802)의 게이트로부터 저항기(806)의 "다른 측"[또는 저항기(806)가 생략된 실시예에서 캐패시터(804)의 "다른 측"]의 전도성 트레이스(T2)는 게이트 전극(860)의 부분이 아니다.
유리하게는, 기판(810)은 갈륨 비소(GaAs) 기판일 수 있는 반도체 기판이다.
유리하게는, 메사(850)는 상시 전도성 반도체 재료를 포함한다.
분리 영역은 반도체 기판(810) 상에 형성될 수 있는 다른 디바이스로부터 능동 디바이스[FET(802)]를 분리한다. 일 실시예에서, 도 10에 도시된 바와 같이, 분리 영역(840)은 절연 재료와 같은 불활성 또는 사재료를 포함한다. 다른 실시예에서, 분리 영역은 메사(850)가 주위 분리 영역(840)보다 높은 기판(810) 위의 레벨에서 상승되도록 메사(850)를 둘러싸거나 실질적으로 둘러싸는 영역으로부터 메사(850)에 사용된 재료의 층의 부분을 제거함으로써 형성될 수 있다.
몇몇 실시예에서, 접촉층, 분리층 및 캡층과 같은 다양한 다른 층이 제공될 수 있고, 이들은 본 명세서에 설명되는 관련 특징을 불명료하게 하지 않기 위해 도 9 및 도 10에는 구체적으로 도시되어 있지 않다.
도 9 및 도 10에 도시된 바와 같이, 캐패시터(804) 및 제 1 및 제 2 저항기(806, 808)는 분리층(890)에 의해 드레인 전극(875)으로부터 분리된 상태로 드레인 전극(875) 상에 제공된다. 캐패시터(804)는 금속-분리체-금속(MIM) 구성을 가질 수 있고, 제 1 및 제 2 저항기(806, 808)는 "박막"형 구성을 가질 수 있다. 또한, 게이트 전극(860)을 위한 전도성(예를 들어, 금속) 층이 실질적으로 메사(850) 전체 상에 (즉, 적어도 95%) 배치된다. 유리하게는, 디바이스(800)에서 메사(850) 상의 드레인-소스 경로는 각각의 단부에서 서로 맞물린 게이트 핑거를 접속하는 메사(550) 상에 배치된 게이트 브리지(862, 864)에 의해 파괴된다.
이들 특징의 결과로서, 디바이스(800) 내에 존재하는 다양한 기생 캐패시턴스는 디바이스(100) 내의 것들과는 상이하다. 예를 들어, 제 2 저항기(808)와 FET(802)의 게이트 사이의 전도성 트레이스(T1) 및 캐패시터(804)와 제 1 저항기(806) 사이의 전도성 트레이스(T2)의 기생 캐패시턴스(CT1, CT2)는 드레인 전극(875) 상으로 이동된다. 유사하게, 제 1 저항기(806) 및 제 2 저항기(808)의 기생 캐패시턴스는 드레인 전극(875) 상으로 이동된다.
이 아키텍처의 결과로서, 디바이스(800)의 기생 게이트-접지 캐패시턴스가 감소될 수 있고, 이는 제 2 고조파 및 상호 변조 왜곡과 같은 디바이스에 대한 비선형성을 감소시킨다.
도 8 내지 도 10에 도시된 실시예에서, 캐패시터(804) 및 제 1 및 제 2 저항기(806, 808)는 모두 드레인 전극(875) 상에 제공되지만, 다른 실시예에서 이들 부품의 일부 또는 전체는 대신에 소스 전극(885) 상에 설치될 수도 있다. 또한, 도 9 내지 도 10에 도시된 실시예에서, 캐패시터(804) 및 제 1 및 제 2 저항기(806, 808)는 모두 메사(850) 위의 영역에서 드레인 전극(875)의 드레인 핑거 상에 제공되지만, 몇몇 실시예에서 이들 부품 중 하나 이상은 대신에 메사(850) 위에 위치되지 않은 드레인 전극(875) 및/또는 소스 전극(885)의 부분 상에 제공될 수 있다.
디바이스(800)의 유리한 배열에서, 캐패시터(804) 및 제 1 및 제 2 저항기(806, 808)는 모두 소스 전극(885) 및/또는 드레인 전극(875) 상에 제공되지만, 몇몇 실시예에서는 이들 부품 중 단지 하나 이상만이 소스 전극(885) 및/또는 드레인 전극(875) 상에 제공될 수 있고, 나머지 부품(들)은 메사(850) 및/또는 분리 구역(840)에 배치된다. 더욱이, 전술된 바와 같이, 몇몇 실시예에서 캐패시터(804) 및 제 1 저항기(806)의 직렬 조합과 유사한 네트워크가 FET(802)로의 소스 및 드레인 접속부를 위해 제공될 수 있다. 이 경우, 몇몇 실시예에서, 이들 부품은 소스 전극(885) 및/또는 드레인 전극(875) 상에 또한 제공될 수 있다.
예시적인 실시예가 본 명세서에 개시되었지만, 당 기술 분야의 숙련자는 본 발명의 교시에 따른 다수의 변형이 가능하고 첨부된 청구범위의 범주 내에 남아 있다는 것을 이해한다. 따라서, 실시예는 첨부된 청구범위의 범주 내에서를 제외하고는 한정되지는 않는다.
100: 스위치 디바이스 102: 전계 효과 트랜지스터(EFT)
104: 캐패시터 105: 입력 포트
106: 제 1 저항기 108: 제 2 저항기
110: 기판 115: 출력 포트
120: 접지 평면 125: 포트
140: 분리 영역 150: 메사
160: 게이트 전극 170: 드레인 영역
175: 드레인 전극 180: 소스 영역
185: 소스 전극 192, 194: 저항기
500, 800: 스위치 디바이스 502, 802: 전계 효과 트랜지스터(EFT)
504, 804: 캐패시터 505, 805: 입력 노드
506, 806: 제 1 저항기 508, 808: 제 2 저항기
510, 810: 기판 515, 815: 출력 포트
520, 820: 접지 평면 525, 825: 포트
540, 840: 분리 영역 550, 850: 메사
560, 860: 게이트 전극 570, 870: 드레인 영역
575, 875: 드레인 전극 580, 880: 소스 영역
585, 885: 소스 전극 T1, T2: 트레이스

Claims (20)

  1. 입력 노드, 출력 노드 및 제어 노드를 갖는 스위칭 디바이스에 있어서,
    제 1 측과 상기 제 1 측에 대향하는 제 2 측을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 제 1 측 상에 배치된 접지 평면과,
    상기 반도체 기판의 상기 제 2 측 상에 배치되고, 상시 전도성(normally-conductive) 반도체 재료를 포함하는 메사(mesa)와,
    상기 메사를 둘러싸는 분리 영역과,
    상기 반도체 기판 위의 상기 메사 상에 배치되고, 상기 입력 노드에 접속된 입력 단자, 상기 출력 노드에 접속된 출력 단자 및 게이트를 갖는 전계 효과 트랜지스터(FET)와,
    캐패시터와 직렬인 제 1 저항기 - 상기 제 1 저항기와 상기 캐패시터의 직렬 조합은 상기 메사 상에 배치되고, 상기 FET의 출력 단자와 상기 FET의 게이트 사이에 접속되어 있음 - 와,
    상기 제어 노드와 상기 FET의 게이트 사이에 직렬로 접속되고, 상기 메사 상에 배치되는 제 2 저항기를 포함하는
    스위칭 디바이스.
  2. 제 1 항에 있어서,
    상기 FET의 게이트와 상기 제 1 저항기와 캐패시터의 직렬 조합 사이에 직접 있고 또한 상기 FET의 게이트와 상기 제 2 저항기 사이에 직접 접속된 게이트 전극을 더 포함하고, 상기 게이트 전극은 상기 메사 전체 상에 배치되는
    스위칭 디바이스.
  3. 제 1 항에 있어서,
    상기 분리 영역은 절연 재료를 포함하는
    스위칭 디바이스.
  4. 제 1 항에 있어서,
    상기 분리 영역은 상기 메사와 동일 높이에서 상기 반도체 기판 위에 배치된 불활성 재료를 포함하는
    스위칭 디바이스.
  5. 제 1 항에 있어서,
    상기 FET의 입력 단자 및 출력 단자 중 하나에 접속된 소스 전극과, 상기 FET의 입력 단자 및 출력 단자 중 나머지 하나에 접속된 드레인 전극을 더 포함하고, 상기 제 1 저항기, 상기 제 2 저항기 및 상기 캐패시터 중 적어도 하나는 상기 소스 전극과 상기 드레인 전극 중 하나 상에 배치되는
    스위칭 디바이스.
  6. 제 1 항에 있어서,
    상기 FET의 입력 단자 및 출력 단자 중 하나에 접속된 소스 전극과, 상기 FET의 입력 단자 및 출력 단자 중 나머지 하나에 접속된 드레인 전극을 더 포함하고, 상기 제 1 저항기, 상기 제 2 저항기 및 상기 캐패시터는 각각 상기 소스 전극과 상기 드레인 전극 중 하나 상에 배치되거나 양자 모두 상에 배치되는
    스위칭 디바이스.
  7. 제 1 항에 있어서,
    상기 FET는,
    소스 전극에 의해 접속된 복수의 소스 영역과,
    드레인 전극에 의해 접속된 복수의 드레인 영역과,
    상기 소스 전극 및 드레인 전극의 쌍 사이의 경로를 따라 연장되는 서로 맞물린 게이트 전극을 위한 전도층 - 상기 전도층은 상기 메사 전체 상에 배치됨 - 을 더 포함하는
    스위칭 디바이스.
  8. 입력 노드, 출력 노드 및 제어 노드를 갖는 스위칭 디바이스 제조 방법에 있어서,
    제 1 측 상에 접지 평면을 갖는 반도체 기판 상에서, 상기 제 1 측과 대향하는 상기 반도체 기판의 제 2 측 상에 메사를 제공하는 단계 - 상기 메사는 상시 전도성 반도체 재료를 포함함 - 와,
    상기 메사를 분리 영역으로 분리하는 단계와,
    상기 반도체 기판 위의 상기 메사 상에 전계 효과 트랜지스터(FET)를 제공하는 단계 - 상기 FET는 상기 입력 노드에 접속된 입력 단자, 상기 출력 노드에 접속된 출력 단자 및 게이트를 가짐 - 와,
    상기 FET의 출력 단자와 상기 FET의 게이트 사이에 접속된 캐패시터를 제공하는 단계와,
    상기 제어 노드와 상기 FET의 게이트 단자 사이에 직렬로 접속된 저항기를 제공하는 단계와,
    상기 FET의 게이트에 직접 접속된 게이트 전극을 제공하는 단계 - 상기 게이트 전극은 상기 메사 전체 상에 배치됨 - 를 포함하는
    스위칭 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 메사를 분리하는 단계는 상기 메사를 둘러싸는 영역으로부터 상기 메사를 형성하기 위한 재료층을 제거하는 단계를 포함하는
    스위칭 디바이스 제조 방법.
  10. 제 8 항에 있어서,
    상기 메사를 분리하는 단계는 상기 메사를 둘러싸는 상기 반도체 기판의 제 2 측 상에 절연 재료를 제공하는 단계를 포함하는
    스위칭 디바이스 제조 방법.
  11. 제 8 항에 있어서,
    상기 캐패시터와 상기 저항기 중 적어도 하나는 상기 메사 상에 배치되는
    스위칭 디바이스 제조 방법.
  12. 제 8 항에 있어서,
    상기 캐패시터 및 상기 저항기의 모두는 상기 메사 상에 배치되는
    스위칭 디바이스 제조 방법.
  13. 제 8 항에 있어서,
    상기 FET의 입력 단자 및 출력 단자 중 하나에 접속된 소스 전극과, 상기 FET의 입력 단자 및 출력 단자 중 나머지 하나에 접속된 드레인 전극을 제공하는 단계와,
    상기 소스 전극 및 상기 드레인 전극 중 하나 상에 상기 저항기 및 상기 캐패시터 중 적어도 하나를 제공하는 단계를 더 포함하는
    스위칭 디바이스 제조 방법.
  14. 제 12 항에 있어서,
    상기 FET의 입력 단자 및 출력 단자 중 하나에 접속된 소스 전극과, 상기 FET의 입력 단자 및 출력 단자 중 나머지 하나에 접속된 드레인 전극을 제공하는 단계와,
    상기 소스 전극 및 상기 드레인 전극 중 하나 또는 양자 모두 상에 제 1 저항기 및 캐패시터를 제공하는 단계를 더 포함하는
    스위칭 디바이스 제조 방법.
  15. 입력 노드, 출력 노드 및 제어 노드를 갖는 스위칭 디바이스에 있어서,
    제 1 측과 상기 제 1 측에 대향하는 제 2 측을 갖는 기판과,
    상기 기판의 제 1 측 상에 있는 접지 평면과,
    상기 기판의 제 2 측 상에 있고, 상시 전도성 반도체 재료를 포함하는 메사와,
    상기 메사를 둘러싸는 분리 영역과,
    상기 기판 위의 상기 메사 상에 있고, 상기 입력 노드에 접속된 입력 단자, 상기 출력 노드에 접속된 출력 단자 및 게이트를 갖는 전계 효과 트랜지스터(FET)와,
    상기 FET의 출력 단자와 상기 FET의 게이트 사이에 직렬로 접속된 캐패시터와,
    상기 제어 노드와 상기 FET의 게이트 사이에 직렬로 접속된 저항기와,
    상기 FET의 게이트에 직접 접속된 게이트 전극을 포함하고,
    상기 게이트 전극은 상기 메사 전체 상에 배치되는
    스위칭 디바이스.
  16. 제 15 항에 있어서,
    상기 분리 영역은 절연 재료를 포함하는
    스위칭 디바이스.
  17. 제 15 항에 있어서,
    상기 분리 영역은 상기 메사와 동일 높이에서 상기 기판 위에 배치된 불활성 재료를 포함하는
    스위칭 디바이스.
  18. 제 15 항에 있어서,
    상기 캐패시터와 상기 저항기 중 적어도 하나는 상기 메사 상에 제공되는
    스위칭 디바이스.
  19. 제 15 항에 있어서,
    상기 FET의 입력 단자 및 출력 단자 중 하나에 접속된 소스 전극과, 상기 FET의 입력 단자 및 출력 단자 중 나머지 하나에 접속된 드레인 전극을 더 포함하고, 상기 저항기 및 상기 캐패시터 중 적어도 하나는 상기 소스 전극과 상기 드레인 전극 중 하나 상에 배치되는
    스위칭 디바이스.
  20. 제 15 항에 있어서,
    상기 FET의 입력 단자 및 출력 단자 중 하나에 접속된 소스 전극과, 상기 FET의 입력 단자 및 출력 단자 중 나머지 하나에 접속된 드레인 전극을 더 포함하고, 상기 저항기 및 상기 캐패시터는 상기 소스 전극과 상기 드레인 전극 중 하나 또는 양자 모두 상에 배치되는
    스위칭 디바이스.
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