JP5648356B2

JP5648356B2 - 半導体装置

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Publication number: JP5648356B2
Application number: JP2010168421A
Authority: JP
Inventors: 史一八巻
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2010-07-27
Filing date: 2010-07-27
Publication date: 2015-01-07
Anticipated expiration: 2030-07-27
Also published as: US20120025188A1; JP2012028690A; US8604474B2

Description

本発明は、半導体装置に関するものである。

半導体装置の一種として、特許文献１には、電界効果トランジスタ（ＦＥＴ）が記載されている。この電界効果トランジスタは、半導体部を備えている。半導体部の表面上には、複数のゲートフィンガ、複数のソースフィンガ、及び複数のドレインフィンガが並列に配列されている。ゲートフィンガは、ソースフィンガとドレインフィンガの間に設けられている。また、半導体部の表面上には、複数のゲートフィンガに接続するゲートバスバー、複数のソースフィンガに接続するソースバスバー、及び、複数のドレインフィンガに接続するドレインバスバーが、設けられている。

特開平９−２３２３３４号公報

ところで、上述したようなＦＥＴデバイスには、温度補償を行うために、温度センサが設けられることがある。このようなＦＥＴデバイスでは、温度センサによって測定される温度に基づいてＦＥＴデバイスに与えるバイアスが制御される。

しかしながら、このようなＦＥＴデバイスのサイズは、温度センサを集積化するためのモニタ領域が存在することに起因して、大きくなり得る。

本発明は、モニタ領域に起因するサイズの増大を抑制した半導体装置を提供することを目的としている。

本発明の一側面に係る半導体装置は、半導体部、複数のゲートフィンガ、複数のソースフィンガおよびドレインフィンガ、ゲートバスバー、ソースバスバー、ドレインバスバー、並びに、モニタ領域を備えている。半導体部は、第１の領域及び第２の領域を有している。第１の領域は、第１の方向に延在している。第２の領域は、第１の方向に直交する第２の方向において当該第１の領域の両側に位置している。複数のゲートフィンガは、第１の領域上に設けられており、隣接するゲートフィンガの距離が第１の領域の中央部において他の隣接するゲートフィンガの距離よりも大きい関係で、第１の方向に配列されている。複数のソースフィンガおよびドレインフィンガは、第１の領域上に設けられており、ゲートフィンガの両側に交互に設けられている。ゲートバスバーは、第２の領域上に設けられている。ゲートバスバーには、複数のゲートフィンガのうち一以上のゲートフィンガが接続されている。ソースバスバーは、第２の領域上に設けられている。ソースバスバーには、複数のソースフィンガのうち一以上のソースフィンガが接続されている。ドレインバスバーは、第２の領域上に設けられている。ドレインバスバーには、複数のドレインフィンガのうち一以上のドレインフィンガが接続されている。モニタ領域は、第１の領域の中央部に隣接する第２の領域内に設けられ、ゲート電極、ソース電極、及びドレイン電極を備えている。

この半導体装置では、ゲート電極、ソース電極、及びモニタ電極を用いて、バイアス制御を行うためのパラメータを得ることができる。ゲート電極、ソース電極、及びモニタ電極が設けられた領域、即ち、モニタ領域は、他のゲートフィンガ間隔より大きい間隔を有する二つのゲートフィンガが設けられた領域に隣接した第２の領域内の領域である。なお、複数のゲートフィンガのうち中間に存在する二つのゲートフィンガが設けられている領域には、熱が集中する傾向がある。この熱の集中を防止するために、中間の二つのゲートフィンガの間隔は大きくなっている。この半導体装置によれば、中間の二つのゲートフィンガが設けられた領域に隣接する部分にモニタ領域が設定されているので、装置サイズの増大が抑制され得る。

一実施形態においては、ソース電極がソースバスバーに接続されていてもよい。この形態によれば、ソースバスバーがソース電極用の外部接続端子となるので、ソース電極用の外部接続端子を省略することが可能である。

また、一実施形態においては、ソースバスバーは第１の方向に延在する第１の部分及び第２の部分を含んでいてもよく、モニタ領域は、第１の部分と第２の部分の間に位置していてもよい。この形態によれば、ソースバスバーとソース電極との間の距離が小さくなる。

また、一実施形態においては、半導体部は、窒化物半導体を含んでいてもよい。窒化物半導体としては、例えば、ＧａＮ半導体が例示される。

以上説明したように、本発明によれば、モニタ領域に起因するサイズの増大を抑制した半導体装置が提供される。

一実施形態に係る半導体装置の平面図である。図１のＩＩ−ＩＩ線に沿った断面図である。図１に示す半導体装置のモニタ領域を含む部分を拡大して示す平面図である。別の実施形態に係る半導体装置の平面図である。更に別の実施形態に係る半導体装置の平面図である。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。

図１は、一実施形態に係る半導体装置の平面図である。図１に示す半導体装置１０は、半導体部１２、複数のゲートフィンガ１４及び１４Ｉ、複数のソースフィンガ１６、複数のドレインフィンガ１８、ゲートバスバー２０、ソースバスバー２２、ドレインバスバー２４、及び、モニタ領域２６を備えている。半導体装置１０では、半導体部１２の第１の領域１２ａ、複数のゲートフィンガ１４及び１４Ｉ、複数のソースフィンガ１６、複数のドレインフィンガ１８、ゲートバスバー２０、ソースバスバー２２、及び、ドレインバスバー２４によってＦＥＴデバイス部が構成されている。

半導体部１２は、第１の領域１２ａ及び第２の領域１２ｂを含んでいる。第１の領域１２ａは、第１の方向（Ｘ方向）、即ち、半導体部１２の厚み方向に直交する一方向に延在する領域である。第２の領域１２ｂは、第１の領域１２ａの周囲に存在する領域である。本実施形態では、第２の領域１２ｂは、第１の方向Ｘに直交する第２の方向（Ｙ方向）において、第１の領域１２ａの両側に存在している。

図２は、図１のＩＩ−ＩＩ線に沿った断面図である。図２に示すように、半導体部１２は、半導体基板１２ｃ、第１の半導体層１２ｄ、及び第２の半導体層１２ｅを含んでいる。半導体基板１２ｃは、一実施形態においては、ＳｉＣ基板である。半導体基板１２ｃは、ＧａＮ基板又はＳｉ基板であってもよい。

第１の半導体層１２ｄは、半導体基板１２ｃ上にエピタキシャル成長された半導体層である。第１の半導体層１２ｄは、例えば、ＧａＮ半導体層であり得る。第２の半導体層１２ｅは、第１の半導体層１２ｄ上にエピタキシャル成長された半導体層である。第２の半導体層１２ｅは、例えば、ＡｌＧａＮ半導体層であり得る。

図１に戻り、第１の領域１２ａは、ＦＥＴデバイスの動作領域として機能する領域である。一実施形態においては、第２の領域１２ｂは、モニタ領域２６を除いて、非動作領域として機能する領域である。

複数のゲートフィンガ１４及び１４Ｉ、複数のソースフィンガ１６、並びに、複数のドレインフィンガ１８は、帯状の電極である。複数のゲートフィンガ１４及び１４Ｉ、複数のソースフィンガ１６、並びに、複数のドレインフィンガ１８は、第１の領域１２ａ上に設けられている。複数のゲートフィンガ１４及び１４Ｉ、複数のソースフィンガ１６、並びに、複数のドレインフィンガ１８は、第１の方向において並列に配列されている。また、ゲートフィンガ１４又は１４Ｉは、第１の方向においてソースフィンガ１６とドレインフィンガ１８の間に設けられている。

ゲートバスバー２０は、第２の領域１２ｂにおいて第１の方向に延在している。一実施形態においては、ゲートバスバー２０は、第２の領域１２ｂのうち第１の領域１２ｂに対して第２の方向Ｙにおける一方側の領域に設けられている。ゲートバスバー２０は、基幹配線であり、当該ゲートバスバー２０には、複数のゲートフィンガ１４が接続されている。

また、ドレインバスバー２４は、第２の領域１２ｂにおいて第１の方向Ｘに延在している。一実施形態においては、ドレインバスバー２４は、第２の領域１２ｂのうち第１の領域１２ｂに対して第２の方向における他方側の領域に設けられている。ドレインバスバー２４は、基幹配線であり、当該ドレインバスバー２４には、複数のドレインフィンガ１８が接続されている。

また、ソースバスバー２２は、第２の領域１２ｂにおいて第１の方向Ｘに延在している。一実施形態においては、ソースバスバー２２は、第２の領域１２ｂのうち第１の領域１２ｂに対して第２の方向における一方側の領域に設けられている。ソースバスバー２２は、基幹配線であり、当該ソースバスバー２２には、複数のソースフィンガ１６が接続されている。

一実施形態においては、図１に示すように、ソースバスバー２２は、第１の部分２２ａ、及び第２の部分２２ｂを含んでいる。第１の部分２２ａ及び第２の部分２２ｂは、第１の方向に順に設けられており、第１の部分２２ａ及び第２の部分２２ｂの間には、互いに離間している。

第１の部分２２ａ及び第２の部分２２ｂの間の領域は、二つのゲートフィンガ１４Ｉが設けられた領域に第２の方向において隣接する第２の領域１２ｂ内の領域であり、一実施形態においては、当該領域が、モニタ領域２６として利用されている。

図３は、図１に示す半導体装置のモニタ領域を含む部分を拡大して示す平面図である。図３に示すように、このモニタ領域２６には、ゲート電極３０、ソース電極３２、及び、ドレイン電極３４が設けられている。ゲート電極３０、ソース電極３２、及び、ドレイン電極３４は、第１の方向に配列されている。ゲート電極３０は、ソース電極３２とドレイン電極３４の間に設けられている。ゲート電極３０、ソース電極３２、ドレイン電極３４、及びモニタ領域２６における半導体部１２は、モニタ用ＦＥＴを構成している。

また、ゲート電極３０には、当該ゲート電極３０用の外部接続端子３０ａが接続している。また、ドレイン電極３４には、当該ドレイン電極３４用の外部接続端子３４ａが接続している。これら端子３０ａ及び３４ａはそれぞれ、ゲート電極３０及びドレイン電極３４よりも、半導体部１２の周縁に近い位置に設けられている。また、ソース電極３２は、ソースバスバー２２に接続されている。したがって、ソースバスバー２２は、ソース電極３２用の外部接続端子を兼ねることができる。

この半導体装置１０では、ゲート電極３０に一定のバイアス電圧を印加し、ドレイン電極３４から微小電流を注入し、当該微少電流に基づく出力変化を外部回路によりモニタし、当該外部回路によりＦＥＴデバイス部に与えるバイアス電圧を制御することができる。これにより、ＦＥＴデバイス部の温度補償を実現することできる。

また、この半導体装置１０では、複数のゲートフィンガのうち第１の方向において、中央に存在する二つのゲートフィンガ１４Ｉ間の間隔が大きくなっている。これは、二つのゲートフィンガ１４Ｉが設けられた領域に熱が集中することを避けるためである。したがって、半導体装置１０は、温度分布を比較的均一に維持することができる。

また、半導体装置１０では、二つのゲートフィンガ１４Ｉ間の間隔が他のゲートフィンガ間の間隔より大きいので、二つのゲートフィンガ１４Ｉが設けられた領域に隣接する部分において第２の領域１２ｂにはスペースに余裕がある。そこで、この半導体装置１０では、二つのゲートフィンガ１４Ｉが設けられた第１の領域１２ａ内の領域に隣接する第２の領域１２ｂ内の領域を、モニタ領域２６として利用することにより、装置サイズの増大を抑制している。

また、半導体装置１０では、ソースバスバー２２の近傍にモニタ領域２６を設け、ソース電極３２をソースバスバー２２に接続している。したがって、半導体装置１０によれば、ソース電極３２用の外部接続端子を省略することができる。また、半導体装置１０によれば、ソース電極３２とソースバスバー２２とを接続する配線の長さを短くすることができる。なお、ソース電極３２及びソースバスバー２２は、接地される。

以下、別の実施形態に係る半導体装置について説明する。図４は、別の実施形態に係る半導体装置の平面図である。図１に示す半導体装置１０では、ソースバスバー２２の第１の部分２２ａ及び第２の部分２２ｂは、それらの間に存在するソースフィンガ１６、及び、ソースフィンガ１６と第１の部分２２ａ及び第２の部分２２ｂを接続する配線により接続されていた。一方、図４に示す半導体装置１０Ａでは、ソースバスバー２２は、モニタ領域２６を迂回するように、第１の方向Ｘに延在している。このように、ソースバスバー２２は、モニタ領域２６が存在していても、単一の基幹配線であることができる。

図５は、更に別の実施形態に係る半導体装置の平面図である。図５に示す半導体装置１０Ｂでは、ドレインバスバー２４が設けられている領域にモニタ領域２６が設けられている。具体的には、半導体装置１０Ｂでは、二つのドレインバスバー２４の間の領域が、二つのゲートフィンガ１４Ｉが設けられた領域に隣接しており、モニタ領域２６として使用されている。なお、半導体装置１０Ｂでは、モニタ領域２６には、ドレイン電極３４用の外部接続端子が設けられており、当該外部接続端子は、ドレインバスバー２４には接続されない。一方、図５に示す半導体装置１０Ｂでは、ドレインバスバー２４は、モニタ領域２６を迂回するように、第１の方向Ｘに延在している。このように、ドレインバスバー２４は、モニタ領域２６が存在していても、単一の基幹配線であることができる。

以上、本発明の種々の実施形態について説明したが、本発明は上述した実施形態に限定されることなく種々の変形が可能である。例えば、半導体基板１２ｃは、ＧａＡｓ基板であってもよく、第１の半導体層１２ｄは、Ｓｉがドープされたｎ型のＧａＡｓ半導体層であってもよく、第２の半導体層１２ｅは、ｎ型のＡｌＧａＡｓ半導体層であってもよい。

また、本発明の半導体装置は、二以上のゲートバスバー、二以上のソースバスバー、及び二以上のドレインバスバーを含んでいてもよい。この場合に、各バスバーには、対応の複数のフィンガのうち一以上のフィンガが接続され得る。

１０，１０Ａ，１０Ｂ…半導体装置、１２…半導体部、１２ａ…第１の領域、１２ｂ…第２の領域、１２ｃ…半導体基板、１２ｄ…第１の半導体層、１２ｅ…第２の半導体層、１４，１４Ｉ…ゲートフィィンガ、１６…ソースフィンガ、１８…ドレインフィンガ、２０…ゲートバスバー、２２…ソースバスバー、２２ａ…第１の部分、２２ｂ…第２の部分、２４…ドレインバスバー、２６…モニタ領域、３０…ゲート電極、３２…ソース電極、３４…ドレイン電極。

Claims

第１の方向に延在する第１の領域、及び、第１の方向に直交する第２の方向において該第１の領域の両側に位置する第２の領域を有する半導体部と、
前記第１の領域上に設けられ、隣接するゲートフィンガの距離が前記第１の領域の中央部において、他の隣接するゲートフィンガの距離よりも大きい関係で前記第１の方向に配列された複数のゲートフィンガと、
前記第１の領域上に設けられ、前記ゲートフィンガの両側に交互に設けられた複数のソースフィンガおよびドレインフィンガと、
前記第２の領域上に設けられ、前記複数のゲートフィンガのうち一以上のゲートフィンガが接続されたゲートバスバーと、
前記第２の領域上に設けられ、前記複数のソースフィンガのうち一以上のソースフィンガが接続されたソースバスバーと、
前記第２の領域上に設けられ、前記複数のドレインフィンガのうち一以上のドレインフィンガが接続されたドレインバスバーと、
前記第１の領域の中央部に隣接する前記第２の領域内に設けられ、ゲート電極、ソース電極、及びドレイン電極を備えたモニタ領域と、
を備え、
前記ソース電極が前記ソースバスバーに接続されている、半導体装置。
第１の方向に延在する第１の領域、及び、第１の方向に直交する第２の方向において該第１の領域の両側に位置する第２の領域を有する半導体部と、
前記第１の領域上に設けられ、隣接するゲートフィンガの距離が前記第１の領域の中央部において、他の隣接するゲートフィンガの距離よりも大きい関係で前記第１の方向に配列された複数のゲートフィンガと、
前記第１の領域上に設けられ、前記ゲートフィンガの両側に交互に設けられた複数のソースフィンガおよびドレインフィンガと、
前記第２の領域上に設けられ、前記複数のゲートフィンガのうち一以上のゲートフィンガが接続されたゲートバスバーと、
前記第２の領域上に設けられ、前記複数のソースフィンガのうち一以上のソースフィンガが接続されたソースバスバーと、
前記第２の領域上に設けられ、前記複数のドレインフィンガのうち一以上のドレインフィンガが接続されたドレインバスバーと、
前記第１の領域の中央部に隣接する前記第２の領域内に設けられ、ゲート電極、ソース電極、及びドレイン電極を備えたモニタ領域と、
を備え、
前記ソースバスバーは、前記第１の方向に延在する第１の部分及び第２の部分を含んでおり、
前記モニタ領域は、前記第１の部分と前記第２の部分の間に位置している、
半導体装置。
前記半導体部は、窒化物半導体を含む、請求項１又は２に記載の半導体装置。