JP4965982B2 - 電界効果トランジスタ - Google Patents

Description

本発明は、マルチフィンガー型構造を有する電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下ＦＥＴと記す）に関する。

近年、インバータ回路やスイッチング素子の高機能化に伴い、ＦＥＴにおいて、さらなる高出力化が要求されている。

このようなＦＥＴにおける出力の増大に伴い、放熱性の確保が問題となる。そこで、従来のＧａＡｓ基板を用いた素子においては、ＧａＡｓという材料自体の熱伝導率の低さが放熱性を律則していることから、基板を３０μｍ程度まで薄くすることにより放熱性を確保していた。

しかしながら、ＧａＡｓに代わる半導体材料であるＳｉＣ、ＧａＮを用いたＦＥＴにおいては、その電力密度は従来の数倍〜数十倍にもなり、それに伴い、発熱密度も増大している。一般に、これらＳｉＣ、ＧａＮを用いたＦＥＴは、ＳｉＣを支持基板としている。ＳｉＣはＧａＡｓに比べて熱伝導率が高く、金属材料に近い値をもつが、それ以上に発熱密度が増大しているため、基板の薄化だけでは放熱性の改善は困難である。

そこで、フィンガー状のゲート電極、ソース・ドレイン電極部分に発熱領域が集中することから、ソース・ドレイン電極幅を中心部と端部で傾斜させる、ソース・ドレイン電極と接続する放熱用の電極を設けるなどの手法が提案されている（例えば特許文献１[請求項１]、[請求項３]など参照）。しかしながら、電極面積を増大させる、あるいは新たな製造工程を設けることになるため、素子の小型化、低コスト化を図ることが困難となるという問題がある。
特開平７−２８３９９６号公報

本発明は、放熱性を改善することが可能なマルチフィンガー型構造を有する電界効果トランジスタを提供することを目的とするものである。

本発明の一態様によれば、半導体基板上に形成されるゲート電極と、このゲート電極を挟む位置に形成されるソース電極およびドレイン電極と、からなる単位トランジスタが複数個並列に接続された、マルチフィンガー型構造を有する電界効果トランジスタであって、前記複数個の単位トランジスタを複数個のセルに分割するとともに、互いに隣接する２つの前記セルからなる一対のセルを複数個形成し、前記一対のセルのそれぞれにおいて、一方のセルを他方のセルに対してシフトして配置することにより、前記複数個のセルを２列に配列したことを特徴とする電界効果トランジスタが提供される。

本発明の一実施態様によれば、マルチフィンガー型構造を有する電界効果トランジスタにおいて、発熱領域を分散配置して、放熱性を改善することが可能となる。

以下本発明の実施形態について、図を参照して説明する。

（実施形態１）
図１に本実施形態のＦＥＴ素子における電極のセル（２セル分）の平面図を示す。図に示すように、動作領域の形成されたＳｉＣなど化合物半導体からなる基板（図示せず）上に、例えば１００μｍ幅のフィンガー型のゲート電極１、１’が６本形成され、これらはそれぞれゲート配線２、２’により接続されている。そして、各ゲート電極１、１’を挟んで交互に同様のソース電極３、３’が４本、ドレイン電極４、４’が３本形成され、セル５、５’を構成している。

セル５は、近接する他のセル５’に対して、ゲート幅方向にセル幅分シフトして配置されている。ゲート配線２、２’は、バスライン６、６’を介して外部とボンディングするためのゲートパッド７と接続され、ゲート電極に等距離で給電するために、このバスライン６、６’の長さＡ、Ｂは等しくなるように配置されている。そして、ドレイン電極４、４’とそれぞれ等距離となるように接続されるＬ字型のドレインパッド８と、エアブリッジなどによりそれぞれ２本のソース電極３、３’と接続され、コンタクト９を備える２つのソースパッド１０、１０’が配置されている。

図２にこのような電極のセルの配置図を示す。図に示すように、セル５とソースパッド１０’が交互に、ソースパッド１０とゲートパッド７が交互に配置されている。そして、セル５’とドレインパッド８の一部が交互に、すなわち、２つのセル５’の間にドレインパッド８が配置されている。

このように、発熱源となる電極のセルをセル幅分シフトして配置することにより、発熱領域を分散させることができる。そして、図３に示すような従来の電極配置での熱抵抗に対し、本実施形態においては、約２０％熱抵抗を低減することが可能となる。また、バスライン６、６’の長さを等しくすることにより、入力側における位相差の発生を抑えるとともに、ドレイン電極４、４’とドレインパッド８を等距離で接続することにより、出力側における位相差の発生を抑えることが可能となる。

（実施形態２）
図４に本実施形態のＦＥＴ素子における電極のセル（２セル分）の平面図を示す。実施形態１と同様であるが、各ソース電極１３、１３’にコンタクト１９が設けられている点で異なっている。すなわち、図に示すように、動作領域の形成されたＳｉＣなど化合物半導体からなる基板（図示せず）上に、例えば１００μｍ幅のフィンガー型のゲート電極１１、１１’が６本形成され、これらはそれぞれゲート配線１２、１２’により接続されている。そして、各ゲート電極１１、１１’を挟んで交互に同様のソース電極１３、１３’が４本、ドレイン電極４、４’が１３本形成され、セル１５、１５’を構成している。

セル１５は、実施形態１と同様に、近接する他のセル１５’に対して、ゲート幅方向にセル幅分シフトして配置されている。ゲート配線１２、１２’は、バスライン１６、１６’を介して外部とボンディングするためのゲートパッド１７と接続され、ゲート電極に等距離で給電するために、このバスライン１６、１６’の長さＡ’、Ｂ’は等しくなるように配置されている。そして、ドレイン電極１４’とそれぞれ等距離となるように接続されるＬ字型のドレインパッド１８が配置されている。

図５にこのような電極のセルの配置図を示す。図に示すように、セル１５とゲートパッド１７の一部が交互に配置されている。そして、セル１５’とドレインパッド１８の一部が交互に、すなわち、２つのセル１５’の間にドレインパッド１８が配置されている。

このように、発熱源となる電極のセルをセル幅分シフトして配置することにより、発熱領域を分散させることができる。そして、図６に示すような従来の電極配置での熱抵抗に対し、本実施形態においては、約２０％熱抵抗を低減することが可能となる。また、バスライン１６、１６’の長さを等しくすることにより、入力側における位相差の発生を抑えるとともに、ドレイン電極１４、１４’とドレインパッド１８を等距離で接続することにより、出力側における位相差の発生を抑えることが可能となる。

これら実施形態において、各セル５、１５は、近接するセル５’、１５’に対してゲート幅方向にセル幅分シフトして配置されているが、必ずしもシフト幅をセル幅と等しくする必要はない。駆動条件などに応じるが、ある程度シフトして、発熱領域を分散させることができればよく、例えばセルの半幅分程度シフトしていれば効果が得られる。

そして、ゲート電極１、１’、１１、１１’は、ゲート配線２、２’、１２、１２’によりバスライン６、６’、１６、１６’とそれぞれ接続されているが、ゲート配線とバスラインの接続部とゲート電極との距離が等しい方が好ましく、各実施形態のように共通のゲート配線ではなく、各ゲート電極からバスラインに斜めに接続するように、ゲート配線を配置してもよい。

また、ドレインパッド８、１８をＬ字型に形成しているが、図７に示すように、各ドレイン電極と接続される電極接続領域２８ａ、２８ａ’と、外部に接続するための外部接続領域２８ｂと、電極接続領域２８ａ、２８ａ’を外部接続領域２８ｂと接続するための接続部２８ｃ、２８ｃ’を形成してもよい。このような構造により、ドレインパッド面積を縮小することができ、容量成分を低減することが可能となる。

これら実施形態において、ＳｉＣ基板を用いているが、基板は特に限定されるものではなく、ＳｉＣ基板上にＧａＮ層が形成されていてもよく、また、ＧａＡｓ基板などの化合物半導体基板を用いることができる。

そして、このような構成は、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の他、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＭＩＳＦＥＴ（Ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などのＦＥＴなどにおいて適用することが可能である。

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。

本発明の一態様による電極のセルの平面図。 図１のセルの配置図。 従来の電極配置を示す図。 本発明の一態様による電極のセルの平面図。 図４のセルの配置図。 従来の電極配置を示す図。 本発明の一態様におけるドレインパッドの形状を示す図。

符号の説明

１、１’、１１、１１’…ゲート電極、２、２’、１２、１２’…ゲート配線、３、３’、１３、１３’…ソース電極、４、４’、１４、１４’…ドレイン電極、５、５’、１５、１５’…セル、６、６’、１６、１６’…バスライン、７、１７…ゲートパッド、８、１８…ドレインパッド、９、１９…コンタクト、１０、１０’…ソースパッド、２８ａ、２８ａ’…電極接続領域、２８ｂ…外部接続領域、２８ｃ、２８ｃ’…接続部

Claims (6)

1. 半導体基板上に形成されるゲート電極と、このゲート電極を挟む位置に形成されるソース電極およびドレイン電極と、からなる単位トランジスタが複数個並列に接続された、マルチフィンガー型構造を有する電界効果トランジスタであって、
   前記複数個の単位トランジスタを複数個のセルに分割するとともに、互いに隣接する２つの前記セルからなる一対のセルを複数個形成し、前記一対のセルのそれぞれにおいて、一方のセルを他方のセルに対してシフトして配置することにより、前記複数個のセルを２列に配列したことを特徴とする電界効果トランジスタ。
2. 前記一方のセルを第１のセル、前記他方のセルを第２のセルとしたとき、
   前記第１のセル内の前記複数のゲート電極を接続する第１のゲート配線と、
   この第１のゲート配線に接続される第１のバスラインと、
   前記第２のセル内の前記複数のゲート電極を接続する第２のゲート配線と、
   この第２のゲート配線に接続され、前記第１のバスラインと等しい長さを有する第２のバスラインと、
   前記第１のバスライン、および前記第２のバスラインが共通に接続されるゲートパッドと、
   をさらに備えることを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記第２のセルは、前記第１のセルに対して、前記ゲート電極のゲート幅方向にシフトして配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第１のセルの複数の前記ドレイン電極および前記第２のセルの複数の前記ドレイン電極が共通に接続されるドレインパッドを前記一対のセル毎にさらに備え、
   前記第１のセルと前記第２のセルは、これらが共通に接続される前記ドレインパッドに対して、互いにシフトした位置に配置されることを特徴とする請求項２に記載の電界効果トランジスタ。
5. 前記ドレインパッドは、少なくともその一部が、前記第２のセルと、このセルが含まれる前記一対のセルに近接する他の前記一対のセル内の前記第１のセルと、の間に配置されることを特徴とする請求項４に記載の電界効果トランジスタ。
6. 前記ドレインパッドは、前記第１のセルの前記ドレイン電極と、前記第２のセルの前記ドレイン電極と、をそれぞれ等距離で接続されることを特徴とする請求項４または５に記載の電界効果トランジスタ。

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