JP4965982B2 - 電界効果トランジスタ - Google Patents
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Description
図1に本実施形態のFET素子における電極のセル(2セル分)の平面図を示す。図に示すように、動作領域の形成されたSiCなど化合物半導体からなる基板(図示せず)上に、例えば100μm幅のフィンガー型のゲート電極1、1’が6本形成され、これらはそれぞれゲート配線2、2’により接続されている。そして、各ゲート電極1、1’を挟んで交互に同様のソース電極3、3’が4本、ドレイン電極4、4’が3本形成され、セル5、5’を構成している。
図4に本実施形態のFET素子における電極のセル(2セル分)の平面図を示す。実施形態1と同様であるが、各ソース電極13、13’にコンタクト19が設けられている点で異なっている。すなわち、図に示すように、動作領域の形成されたSiCなど化合物半導体からなる基板(図示せず)上に、例えば100μm幅のフィンガー型のゲート電極11、11’が6本形成され、これらはそれぞれゲート配線12、12’により接続されている。そして、各ゲート電極11、11’を挟んで交互に同様のソース電極13、13’が4本、ドレイン電極4、4’が13本形成され、セル15、15’を構成している。
Claims (6)
- 半導体基板上に形成されるゲート電極と、このゲート電極を挟む位置に形成されるソース電極およびドレイン電極と、からなる単位トランジスタが複数個並列に接続された、マルチフィンガー型構造を有する電界効果トランジスタであって、
前記複数個の単位トランジスタを複数個のセルに分割するとともに、互いに隣接する2つの前記セルからなる一対のセルを複数個形成し、前記一対のセルのそれぞれにおいて、一方のセルを他方のセルに対してシフトして配置することにより、前記複数個のセルを2列に配列したことを特徴とする電界効果トランジスタ。 - 前記一方のセルを第1のセル、前記他方のセルを第2のセルとしたとき、
前記第1のセル内の前記複数のゲート電極を接続する第1のゲート配線と、
この第1のゲート配線に接続される第1のバスラインと、
前記第2のセル内の前記複数のゲート電極を接続する第2のゲート配線と、
この第2のゲート配線に接続され、前記第1のバスラインと等しい長さを有する第2のバスラインと、
前記第1のバスライン、および前記第2のバスラインが共通に接続されるゲートパッドと、
をさらに備えることを特徴とする請求項1に記載の電界効果トランジスタ。 - 前記第2のセルは、前記第1のセルに対して、前記ゲート電極のゲート幅方向にシフトして配置されることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記第1のセルの複数の前記ドレイン電極および前記第2のセルの複数の前記ドレイン電極が共通に接続されるドレインパッドを前記一対のセル毎にさらに備え、
前記第1のセルと前記第2のセルは、これらが共通に接続される前記ドレインパッドに対して、互いにシフトした位置に配置されることを特徴とする請求項2に記載の電界効果トランジスタ。 - 前記ドレインパッドは、少なくともその一部が、前記第2のセルと、このセルが含まれる前記一対のセルに近接する他の前記一対のセル内の前記第1のセルと、の間に配置されることを特徴とする請求項4に記載の電界効果トランジスタ。
- 前記ドレインパッドは、前記第1のセルの前記ドレイン電極と、前記第2のセルの前記ドレイン電極と、をそれぞれ等距離で接続されることを特徴とする請求項4または5に記載の電界効果トランジスタ。
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