JP6532596B2 - ２次元配列ｆｅｔセルを有するｆｅｔ - Google Patents

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Description

本開示は、一般に電界効果トランジスタ（ＦＥＴ）に関し、より詳細には、そのようなＦＥＴの改良した配置に関する。
当技術分野で知られているように、複数のＦＥＴセルの直線的アレイを有する電界効果トランジスタ（ＦＥＴ）が、多くの用途で使用されている。ＦＥＴセルの各々は、ソース及びドレインを有し、ソースとドレインとの間のチャネルに沿ったキャリアの流れを制御するために、ソースとドレインとの間にゲートとを有する。また、任意の電気回路の用途において、ソース及びドレインが逆にされてもよいことも理解すべきである。どちらの回路用途においても、ゲートはソースとドレインとの間のキャリアの流れを制御する。
当該技術分野でも知られているように、いくつかのＦＥＴにおいて、ゲートは、基板の上面上の共通のゲートコンタクトに相互接続された平行フィンガー状ゲートである。同様に、共通のドレインコンタクト電極に接続された個々のドレイン及びソースは、エアブリッジ（air bridges）を使用して共通ソースコンタクトに接続される。エアブリッジは、ゲートフィンガー上、及びドレイン上又はソース上のいずれかに接続される。エアブリッジは、両端部で共通ドレイン、ソースに接続され、また、エアブリッジ両端と基板の底部表面との間で基板を垂直に貫通する導電ビアによって、基板の底部表面上のコンタクト（図示せず）に接続される。ドレイン上のエアブリッジを有するこのようなＦＥＴの1つを図1に示す。一般に、これらのＦＥＴの多くは、図2Ａに示すように、パワーアンプモノリシックマイクロ波集積回路（MMIC）の出力段において、ＦＥＴセルが直線アレイで一緒に積み重ねられている。これらのＦＥＴセルの直線積み重ねは、MMICの直線次元寸法を決定する。
本開示にしたがって提供される電界効果トランジスタ（ＦＥＴ）は：基板の表面上に配置された複数個のソースパッドと、複数個のドレインパッドと、複数個のゲート電極とを有する複数個のＦＥＴセルであり、当該ＦＥＴセルの各々がソースパッドの1個とドレインパッドの1個との間に配置された対応する1個のゲート電極を有し、さらに当該ＦＥＴセルの各々のゲート電極に接続された1個のゲートコンタクトを有する複数個のＦＥＴセル；ＦＥＴセルの各々のドレインパッドに接続されたドレインコンタクト；ＦＥＴセルの各々の前記ソースパッドに接続されたソースコンタクト；を備える。複数個のＦＥＴセルは表面上に2次元アレイに配列される。
本発明者らは、複数のＦＥＴセルの直線的な配置が熱放散の集中（bunching）を生じ、ＦＥＴ内に高いチャネル温度を生成するという問題を認識した。
本発明者らは、複数セルを２次元アレイに配置することによってこの問題を解決する。
一実施形態において、複数個のＦＥＴセルがＵ字状配列に配置される。
一実施形態において、複数個のＦＥＴセルの一部が線に沿って配置され、他の部分が交差する線に沿って配置される。
一実施形態において提供される電界効果トランジスタ（ＦＥＴ）は：共通ゲートコンタクトの端部に沿った連続的なポイントに電気的に相互接続された複数のフィンガー状ゲート電極であり、当該複数のフィンガー状ゲート電極の第1部分が垂直方向に沿って伸び、第２部分が前記垂直方向に交差する方向に伸びる、フィンガー状ゲート電極；を備える。
一実施形態において、前記垂直方向に交差する前記方向が水平方向である。
一実施形態において、複数のフィンガー状ゲート電極の前記第1部分及び前記第２部分が、共通ゲートコンタクトの異なる側に接続される。
一実施形態において、複数のフィンガー状ゲート電極の第３部分が、前記共通ゲートコンタクトに沿った連続的なポイントに電気的に相互接続され、前記垂直方向に沿って伸び；
前記第１部分が前記共通ゲートコンタクトの一部に沿ったポイントに接続され、前記第３部分が前記共通ゲートコンタクトの反対側の部分に沿ったポイントに接続される。
このような構成では、ＦＥＴのＦＥＴセルは3つのセクションに配置される。2つのセクションにおいては、ＦＥＴゲートが垂直に、例えば垂直又はＹ軸に沿って配置され、1つのセクションでは水平に配列される。これらの3つのセクションを作成することにより、生成された熱はより多くの非共有表面を有し、それらを通して拡散して消散する。このレイアウトは、ゲートとドレインフィンガーの位相整合を最適化し、電力と効率を最大化する。各ＦＥＴセルは、電力を最大にするために、利得入力からドレイン出力への挿入位相において典型的に10度以内である必要がある。電力は追加のDC電流なしで最大化され、それにより効率を向上させる。ソースインダクタンスを減少させることによって利得も最大化される。全ソースインダクタンスは、接地へのビアと基板の上部上の相互接続金属によって定義される。伝統的なエアブリッジにおいて、エアブリッジの端部の垂直導電性ビアは2つのビアをもたらすに過ぎない。本開示では、例えばU字型の実施形態では、ＦＥＴの全体的なソースインダクタンスを大幅に低減する4つのビアが存在する。さらに、このレイアウトがより小さい垂直寸法及びより小さな全体の半導体材料を可能にするので、MMICのコストが低減される。水平及び垂直方向に伸びるゲートを組み合わせて使用することにより、3つの別個のセクションが全て低ソースインダクタンスに結びついたＦＥＴが提供される。
本開示の1つ又は複数の実施形態の詳細を、添付の図面及び以下の説明に記載する。本開示の他の特徴、目的及び利点は、明細書及び図面から、また特許請求の範囲から明らかになるであろう。
従来技術に従った電界効果トランジスタ（ＦＥＴ）の上面図である。 従来技術に従った図１の８個の電界効果トランジスタ（ＦＥＴ）の直線アレイの上面図である。 従来技術に従った図２Ａの直線アレイ内の８個のＦＥＴの各々によって生成される熱の空間的位置又は熱シグネチャーを示す。 本開示に従った電界効果トランジスタ（ＦＥＴ）の上面図である。 本開示に従った図３Ａの線分３Ｂ−３Ｂに沿って切り取った、図３ＡのＦＥＴの一部の断面スケッチである。 本開示に従った図３ＡのＦＥＴの透視斜視図である。 本開示に従った図３Ａの８個のＦＥＴの直線アレイの上面図である。 本開示に従った図４Ａの直線アレイ内の８個のＦＥＴの各々によって生成される熱の空間的位置又は熱シグネチャーを示す。 種々の図における同様な参照符号は、同様な部材を示す。
図３Ａ乃至３Ｃを参照すると、電界効果トランジスタ（ＦＥＴ）10が示されており、複数個のここでは12個のＦＥＴセル121乃至1212が示されている。12個のＦＥＴセル121乃至1212の各々は、ソースＳと；ドレインＤと; ゲートＧ１乃至Ｇ１２とを有する。ゲートＧ１乃至Ｇ１２は、それぞれ、ソースＳとドレインＤとの間に配置された細長いフィンガー状のゲートであり、ソースＳとドレインＤとの間のチャネルに沿ったキャリアの流れ；図３Ｂに示されるＦＥＴセル121乃至12４を制御する。ここでは、フォトリソグラフィー化学エッチング処理を用いてＦＥＴ10を形成する。より詳細には、ＦＥＴセル121乃至1212の各々は、半導体基板15例えば窒化ガリウム（ＧａＮ）を有する基板の上部平坦表面13上に、12個のゲート電極Ｇ１乃至Ｇ１２の対応する１個をそれぞれ有している。ゲート電極Ｇ１乃至Ｇ１２は、図３Ａに示すように、半導体基板１５の表面１３とショットキー接触している。ＦＥＴ10は、半導体基板15の表面13とオーミック接触する6個のドレインパッド201乃至206と、半導体基板15の表面13とオーミック接触する7個のソースパッド221乃至227とを備えている。各ゲートフィンガーＧ１乃至Ｇ１２は、ドレインパッド201乃至206のうちの1つによって提供されるドレイン（D）と、ソースパッド221乃至227のうちの隣接するソースパッドによって提供されるソース（S）とを共有することに留意されたい。こうして、ソースパッド221がＦＥＴセル121のためのソース（S）を提供する一方、ソースパッド222は、ＦＥＴセル122及び123の両方のためのソース（S）を提供する。ソースパッド223は、ＦＥＴセル124及び125の両方のためのソース（S）を提供する。ソースパッド224は、ＦＥＴセル126及び127の両方のためのソース（S）を提供する。ソースパッド225は、ＦＥＴセル128及び129の両方のためのソース（S）を提供する。ソースパッド226は、ＦＥＴセル1210及び1211の両方のためのソース（S）を提供する。ソースパッド227は、ＦＥＴセル1212のソース（S）を提供する。同様に、ドレインパッド201は、ＦＥＴセル121及び122の両方のためのドレイン（D）を提供する。ドレインパッド202は、ＦＥＴセル123及び124の両方のためのドレイン（D）を提供する。ドレインパッド203は、ＦＥＴセル125及び126の両方のためのドレイン（D）を提供する。ドレインパッド204は、ＦＥＴセル127及び128の両方のためのドレイン（D）を提供する。ドレインパッド205は、129及び1210の両方のためのドレイン（D）を提供する。ドレインパッド206は、ＦＥＴセル1211及び1212の両方のためのドレイン（D）を提供する。こうして、12個のゲートＧ１乃至Ｇ１２の1つが、ＦＥＴセル121乃至1212のそれぞれのソース（S）とドレイン（D）との間に配置される。こうして、ソースパッド221とドレインパッド201との間にゲートG1が配置され、ソースパッド222とドレインパッド201との間にゲートG2が配置され、ソースパッド222とドレインパッド202との間にゲートG3が配置され、ソースパッド223とドレインパッド202との間にゲートG4が配置され、ソースパッド223とドレインパッド203との間にゲートG5が配置され、ソースパッド224とドレインパッド203との間にゲートG6が配置され、ソースパッド224とドレインパッド204との間にゲートG7が配置され、ソースパッド225とドレインパッド204との間にゲートG8が配置され、ソースパッド225とドレインパッド205との間にゲートG9が配置され、ソースパッド226とドレインパッド205との間にゲートG10が配置され、ソースパッド226とドレインパッド206との間にゲートG11が配置され、ソースパッド227とドレインパッド206との間にゲートG12が配置されている。
ＦＥＴ10は、図３Ａに示すように、ＦＥＴセル121乃至1212のそれぞれのゲートＧ１乃至Ｇ１２に接続されたゲートコンタクト14と、ドレインパッド201乃至206の各々に接続されたドレインコンタクト16とを含む。ソースパッド221乃至227は、図３Ｃに一層明確に示されている空気ブリッジ26によって電気的に相互接続されている。ソースコンタクト18（図3A乃至図3C）が、基板15（図3B）の底部上に配置され、図3A乃至図3Cに示すように、基板15を貫通する導電性ビア28によってソースパッド221, 223, 225, 227 に接続されている。
より詳細には、図3Bにも示すように、セル1２は、基板15の上部表面13上にX-Y平面内で2次元アレイ状に配置される（図3A及び図3B）。フィンガー状ゲート電極Ｇ１乃至Ｇ１２は、共通ゲートコンタクト14の端部に沿った連続的なポイントPに電気的に相互接続されている。フィンガー状ゲート電極Ｇ１乃至Ｇ４の第1の部分30は、垂直方向又はY方向（図3Ａ）に伸び、フィンガー状のゲート電極Ｇ５乃至Ｇ８の第2の部分32は、垂直方向に交差する方向、例えば水平方向又はX方向に沿って伸びている。複数のフィンガー状ゲート電極Ｇ９乃至Ｇ１２の第3の部分34は、垂直方向又はY方向（図3Ａ）に沿って伸びている。第1の部分30及び第3の部分34は、共通ゲートコンタクト14の反対側に接続され、反対方向に伸びている。 こうして、この実施例では、ＦＥＴ10はU字型ＦＥＴ10である。
図２Ａ及び図４Ａを参照し、本開示に従ったそれぞれ12個のＦＥＴセル（図3A）を有する8個のＦＥＴ10のアレイの垂直寸法（Y軸に沿う）について見ると、図1のＦＥＴに比べて、8個のＦＥＴ10は垂直（Y軸）寸法の占める割合が小さい。また、図3Ａの8個のＦＥＴ10のアレイのヒート・シグネチャを図1のＦＥＴのアレイの熱シグネチャ（図２Ｂ）と比較すると、図3ＡのＦＥＴ10のアレイでは、熱は2次元（図4BのX及びY方向）に分布し、したがって、発生した熱はより多くの非共有表面を有し、それらから拡散して消散する。
本開示の多くの実施形態を記載してきた。それにもかかわらず、本開示の精神及び範囲から逸脱することなく、様々な変更がなされ得ることが理解されるであろう。例えば、U字型ＦＥＴセルの代わりに、ＦＥＴセルが2次元に分布する他の形状、例えばV字型ＦＥＴセル、カップ型セル、凹型セル、放物線状のセルなどがあり得る。さらに、ソース及びドレインは、任意の電気回路の用途において逆にされてもよい。どちらの回路用途においても、ゲートはソースとドレインとの間のキャリアの流れを制御する。
本開示に従った電界効果トランジスタ（ＦＥＴ）は、以下の構成を含むことを評価すべきである。すなわち、基板の表面上に配置された複数個のソースパッドと、複数個のドレインパッドと、複数個のゲート電極とを有する複数個のＦＥＴセルであり、当該ＦＥＴセルの各々が前記ソースパッドの1個と前記ドレインパッドの1個との間に配置された対応する1個のゲート電極を有し、さらに当該ＦＥＴセルの各々の前記ゲート電極に接続された1個のゲートコンタクトを有する複数個のＦＥＴセル；前記ＦＥＴセルの各々の前記ドレインパッドに接続されたドレインコンタクト；前記ＦＥＴセルの各々の前記ソースパッドに接続されたソースコンタクト；を含み、前記複数個のＦＥＴセルが表面上に2次元アレイに配列される。当該ＦＥＴは、以下の１つ又は複数の特徴を独立に或いは他の特徴と組み合わせて含むことができる。すなわち、前記複数個のＦＥＴセルが非直線アレイに配置されるという特徴；前記複数個のＦＥＴセルがＵ字状配列に配置されるという特徴；又は前記複数個のＦＥＴセルの一部が線に沿って配置され、他の部分が交差する線に沿って配置されるという特徴である。
本開示に従った電界効果トランジスタ（ＦＥＴ）は、以下の構成を含むことを評価すべきである。すなわち、共通ゲートコンタクトの端部に沿った連続的なポイントに電気的に相互接続された複数のフィンガー状ゲート電極であり、当該複数のフィンガー状ゲート電極の第1部分が垂直方向に沿って伸び、第２部分が前記垂直方向に交差する方向に伸びる、フィンガー状ゲート電極；を含む。当該ＦＥＴは、以下の１つ又は複数の特徴を独立に或いは他の特徴と組み合わせて含むことができる。すなわち、前記垂直方向に交差する前記方向が水平方向であるという特徴；前記複数のフィンガー状ゲート電極の前記第1部分及び前記第２部分が、前記共通ゲートコンタクトの異なる側に接続されるという特徴；又は前記複数のフィンガー状ゲート電極の第３部分が、前記共通ゲートコンタクトに沿った連続的なポイントに電気的に相互接続され、前記垂直方向に沿って伸び；前記第１部分が前記共通ゲートコンタクトの一部に沿ったポイントに接続され、前記第３部分が前記共通ゲートコンタクトの反対側の部分に沿ったポイントに接続されるという特徴である。
したがって、他の実施形態は、添付の特許請求の範囲の範囲内である。

Claims (7)

  1. 電界効果トランジスタ（ＦＥＴ）であって：
    基板の表面上に配置された複数個のソースパッドと、複数個のドレインパッドと、複数個のゲート電極とを有する複数個のＦＥＴセルであり、当該ＦＥＴセルの各々が前記ソースパッドの1個と前記ドレインパッドの1個との間に配置された対応する1個のゲート電極を有し、さらに当該ＦＥＴセルの各々の前記ゲート電極に接続された1個のゲートコンタクトを有する複数個のＦＥＴセル；
    前記ＦＥＴセルの各々の前記ドレインパッドに接続されたドレインコンタクト；
    前記ＦＥＴセルの各々の前記ソースパッドに接続されたソースコンタクト；
    を備え、
    前記複数個のＦＥＴセルが表面上に2次元アレイに配列され、
    前記複数個のゲート電極が、共通ゲートコンタクトの端部に沿った連続的なポイントに電気的に相互接続され、当該複数個のゲート電極の第1部分が垂直方向に沿って伸び、第２部分が前記垂直方向に交差する方向に伸び、第３部分が前記垂直方向に沿って伸び、前記第１部分が前記共通ゲートコンタクトの一部に沿ったポイントに接続され、前記第３部分が前記共通ゲートコンタクトの反対側の部分に沿ったポイントに接続された、
    電界効果トランジスタ（ＦＥＴ）。
  2. 請求項１に記載された電界効果トランジスタ（ＦＥＴ）であって：
    前記複数個のＦＥＴセルが非直線アレイに配置された、電界効果トランジスタ（ＦＥＴ）。
  3. 請求項１に記載された電界効果トランジスタ（ＦＥＴ）であって：
    前記複数個のＦＥＴセルがＵ字状配列に配置された、電界効果トランジスタ（ＦＥＴ）。
  4. 請求項１に記載された電界効果トランジスタ（ＦＥＴ）であって：
    前記複数個のＦＥＴセルの一部が線に沿って配置され、他の部分が交差する線に沿って配置された、電界効果トランジスタ（ＦＥＴ）。
  5. 電界効果トランジスタ（ＦＥＴ）であって：
    共通ゲートコンタクトの端部に沿った連続的なポイントに電気的に相互接続された複数のフィンガー状ゲート電極であり、当該複数のフィンガー状ゲート電極の第1部分が垂直方向に沿って伸び、第２部分が前記垂直方向に交差する方向に伸び、第３部分が前記垂直方向に沿って伸びる、フィンガー状ゲート電極；
    を備え、
    前記第１部分が前記共通ゲートコンタクトの一部に沿ったポイントに接続され、前記第３部分が前記共通ゲートコンタクトの反対側の部分に沿ったポイントに接続された、電界効果トランジスタ（ＦＥＴ）。
  6. 請求項５に記載された電界効果トランジスタ（ＦＥＴ）であって：
    前記垂直方向に交差する前記方向が水平方向である、電界効果トランジスタ（ＦＥＴ）。
  7. 請求項５に記載された電界効果トランジスタ（ＦＥＴ）であって：
    前記複数のフィンガー状ゲート電極の前記第1部分及び前記第２部分が、前記共通ゲートコンタクトの異なる側に接続された、電界効果トランジスタ（ＦＥＴ）。
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