JP2018026401A - 半導体デバイス - Google Patents
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Abstract
【課題】放熱性の優れた半導体デバイスを提供する。
【解決手段】半導体デバイス1は、トランジスタが形成されたチップと、トランジスタのドレーン端子又はコレクタ端子からなる第1端子、及びソース端子又はエミッタ端子からなる第2端子の一方に接続され、チップの裏面に一列に並んで配置された複数の端子電極からなる第1電極群20と、第1端子及び第2端子の他方に接続され、第1電極群20を跨いで千鳥配置された複数の端子電極からなる第2電極群30と、を備える。
【選択図】図4
【解決手段】半導体デバイス1は、トランジスタが形成されたチップと、トランジスタのドレーン端子又はコレクタ端子からなる第1端子、及びソース端子又はエミッタ端子からなる第2端子の一方に接続され、チップの裏面に一列に並んで配置された複数の端子電極からなる第1電極群20と、第1端子及び第2端子の他方に接続され、第1電極群20を跨いで千鳥配置された複数の端子電極からなる第2電極群30と、を備える。
【選択図】図4
Description
本発明は、トランジスタを有する半導体デバイスに関する。
従来、トランジスタ等の半導体素子が広く利用されてきたが、半導体素子は通電に応じて自己発熱するため、放熱性を高める検討がなされてきた。このような半導体素子の放熱性を改善する技術として、例えば下記に出典を示す特許文献1に記載のものがある。
特許文献1に記載の半導体装置は、半導体素子と放熱体とを備え、半導体素子と放熱体とで、熱伝導性の第1シートと第2シートとを挟むように構成される。これにより、半導体素子と放熱体との間におけるボイドや剥離の発生を抑制したり、これらに起因する熱抵抗の増大を抑制し、半導体素子で発生した熱を放熱体へ効率良く伝達できるようにしている。また、半導体素子の過熱を抑制し、半導体素子、及び半導体素子を備える半導体装置の破損を防止している。
ここで、半導体デバイス(特に、パワーMOSFET)を構造で区分した場合、縦型構造と横型構造の2種類に分類できることが知られている(CQ出版「トランジスタ技術」2004年8月号140頁等)。このような横型構造の半導体デバイスにあっては、発熱部は配線側(パターン印刷部)に位置し、縦型構造のようにチップの両面で冷却効果を得ることが容易ではない。例えば、冷却効果を高めるべく、基板に熱伝導性の優れた材料を用いたり、基板の表面と裏面とを貫通配線で繋ぎ、基板の両面に熱を拡散させるように構成したりすることが考えられる。しかしながら、基板の材料の中には熱伝導性が悪く、且つ、貫通穴を形成する穴加工ができないような強度を有する材料があり、係る場合、発熱部は配線エリア側に偏ってしまう。このため、却って放熱性が悪化する可能性がある。
そこで、放熱性の優れた半導体デバイスが求められる。
本発明に係る半導体デバイスの特徴構成は、トランジスタが形成されたチップと、前記トランジスタのドレーン端子又はコレクタ端子からなる第1端子、及びソース端子又はエミッタ端子からなる第2端子の一方に接続され、前記チップの裏面に一列に並んで配置された複数の端子電極からなる第1電極群と、前記第1端子及び前記第2端子の他方に接続され、前記第1電極群を跨いで千鳥配置された複数の端子電極からなる第2電極群と、を備えている点にある。
このような特徴構成とすれば、例えば熱伝導率が低い基板を用いてトランジスタを形成している場合であっても、チップの一方の面に複数の端子電極を形成することにより、チップから基板への放熱性を向上させることができる。また、例えばGaNデバイスのように電流がチップの表面にのみ流れるような横型構造の半導体デバイスにおいても放熱性を高めることができるので、本特徴構成は有効である。このように、上記構成により、放熱性の優れた半導体デバイスを実現することが可能となる。
また、前記第1電極群の少なくとも一方の側方において、前記チップに接続された前記第2電極群と、前記チップに隣接する隣接チップに接続された第2電極群とが、前記第1電極群に沿って交互に配置されていると好適である。
このような構成とすれば、第2電極群において端子電極を千鳥配置して空いた領域に隣接するチップの第2電極群を配置できるので、互いに隣接するチップ同士でスペースを有効に活用することができる。このため、互いに隣接するチップの端子電極同士を近づけて配置することができるので、複数のチップを集積した半導体デバイスにおいて、端子電極の集積密度を高めることができる。したがって、チップから基板への熱伝導性を向上することができるので、半導体デバイスの放熱性を高めることが可能となる。
また、前記第1電極群及び前記第2電極群を構成する複数の端子電極は、前記複数の端子電極のうちの3つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形となるように配置されていると好適である。
このような構成とすれば、複数の端子電極の集積度を向上することができる。したがって、更にチップから基板への熱伝導量を大きくすることができるので、半導体デバイスの放熱性を更に向上することが可能となる。
また、前記トランジスタのゲート端子又はベース端子に接続された電極が、前記第1電極群及び前記第2電極群の延出方向の外側に配置されていると好適である。
このような構成とすれば、トランジスタのゲート端子又はベース端子に接続された電極を介しても、チップから基板への熱伝導を行うことが可能となる。したがって、半導体デバイスの放熱性を向上することが可能となる。また、上記のように構成することで、発熱し易い端子が接続された第1端子や第2端子同士をチップの中央部に集約することができ、より放熱効果を高めることが可能となる。
本発明に係る半導体デバイスは、半導体デバイスを構成するトランジスタからの熱を効率良く放熱することができるように構成される。以下、本実施形態の半導体デバイス1について説明する。
半導体デバイス1は、トランジスタ2が形成されたチップ10を備えている(図1参照)。トランジスタ2とは、MOS−FET(metal-oxide-semiconductor field-effect transistor)や、バイポーラトランジスタや、IGBT(Insulated Gate Bipolar Transistor)等のような半導体ウエハ上に形成されたスイッチ動作が可能な素子である。したがって、トランジスタ2が形成されたチップ10とは、これらの素子が形成された半導体ウエハを所定のサイズにダイシングしたものが相当する。本実施形態では、トランジスタ2としてMOS−FETの例を挙げて説明する。
図1には、MOS−FETの一例として、GaN(窒化ガリウム)を用いたMOS−FET(以下「GaNトランジスタ」とする)の断面図が示される。図1のGaNトランジスタでは、サファイア基板上にGaN層が形成され、更に、当該GaN層上にバッファ層としてAlGaN層が形成される。更に、AlGaN層上にGaN層が形成される。また、GaNトランジスタをノーマリーオフ型のデバイスとするために、公知のデュアルゲート構造が採用される。図1の例では、絶縁物(例えば二酸化ケイ素)により互いに絶縁された状態で、ソース端子S、ドレーン端子D、ゲート端子G1,G2が形成される。
ここで、GaNトランジスタは、チャネルが横方向に(すなわち、GaN層の面方向と平行に)形成され、所謂「横型構造」となる。このため、発熱部分(図2の破線部参照)が、チップ10におけるソース端子S、ドレーン端子D、ゲート端子G1,G2の各端子が形成された面に集中する。本実施形態の半導体デバイス1では、図2に示されるように、発熱部分がプリント基板3に対向するように、ソース端子S、ドレーン端子D、ゲート端子G1,G2の各端子と接続された複数の端子電極を介してプリント基板3に実装し、プリント基板3への熱伝達を効率良く行うことができるように構成されている。
図3には、半導体デバイス1を裏面から見た図が示される。また、理解を容易にするために、端子電極の名称を付した部分拡大図も示される。半導体デバイス1の裏面とは、半導体デバイス1が有する面のうち、プリント基板3に対向する面が相当する。図3に示されるように、半導体デバイス1は第1電極群20と第2電極群30とを備えて構成される。
本実施形態では、第1電極群20は、トランジスタ2のドレーン端子Dからなる第1端子に接続され、チップ10の裏面に一列に並んで配置された複数の端子電極から構成される。すなわち、チップ10の裏面において一列に配置された、「D1」を付して示される複数の端子電極が第1電極群20に相当する。図3の例では、「D1」を付して示される端子電極は9個(黒丸で示した端子電極)あるが、これらの端子電極は単一のチップ10が有する一つのドレーン端子Dに対して並列に接続される。
ここで、本実施形態の半導体デバイス1は、18個のトランジスタ2を備えて構成される。図3において、「D*(ただし、*は1〜18の整数である)」を付して示される端子電極も上述した第1電極群20を構成し、夫々、所定のトランジスタ2のドレーン端子Dに並列に接続される。
第2電極群30は、トランジスタ2のソース端子Sからなる第2端子に接続され、第1電極を跨いで千鳥配置された複数の端子電極から構成される。すなわち、チップ10の裏面において、「S1」を付して示される複数の端子電極が第2電極群30に相当する。図3の例では、「S1」を付して示される端子電極は8個(白丸内に点を付して示した端子電極)あるが、これらの端子電極は単一のチップ10が有する一つのソース端子Sに対して並列に接続される。
これらの8個の「S1」を付して示される端子電極は、第1電極群20の延出方向の一方側から他方側に向けて、一列に並んで配置された第1電極群20を中心として、第1電極群20の一方側の側方と他方側の側方とを交互に位置を変えながら配置される。また、第1電極群20の延出方向に直交する方向に沿って第2電極群30を見た場合、第2電極群30を構成する「S1」を付して示される端子電極が、第1電極群20を構成する「D1」を付して示される端子電極と重複しない位置に配置される。
このような構成により、トランジスタ2のソース端子Sとドレーン端子Dとを複数の端子電極を介してプリント基板3と接続し、熱伝導性を向上することができる。したがって、トランジスタ2により生じた熱をプリント基板3に伝導し、トランジスタ2の放熱性を高めることが可能となる。
なお、半導体デバイス1が有する複数のトランジスタ2の夫々のソース端子Sに接続される端子電極は「S*」を付して示される。ただし、*は1〜18の整数である。これらの端子電極も、第2電極群30を構成する。
ここで、図3では、夫々のトランジスタ2のドレーン端子Dに接続された複数の端子電極は、「D*(ただし、*は1〜18の整数)」を付して示されるが、これらの端子電極からなる第1電極群20は、各トランジスタ2に接続される端子電極毎に一列に並んで配置される。また、この時、図3に示されるように、夫々のトランジスタ2のドレーン端子Dに接続された複数の端子電極からなる第1電極群20は、互いに平行に配置される。
また、第1電極群20の少なくとも一方の側方において、チップ10のトランジスタ2に接続された第2電極群30と、チップ10に隣接する隣接チップのトランジスタ2に接続された第2電極群30とが、第1電極群20に沿って交互に配置されている。第1電極群20の少なくとも一方の側方とは、例えば「D1」を付して示される端子電極からなる第1電極群20に着目した場合、「D2」を付して示される端子電極からなる第1電極群20が配置された側である。図3に示されるように、第1電極群20に着目した場合、「D2」を付して示される端子電極からなる第1電極群20が配置された側では、「S1」を付して示される端子電極と、「S2」を付して示される端子電極とが、「D1」を付して示される端子電極からなる第1電極群20に沿って交互に配置される。
また、同様に、例えば「D2」を付して示される端子電極からなる第1電極群20に着目した場合、「D3」を付して示される端子電極からなる第1電極群20が配置された側では、「S2」を付して示される端子電極と、「S3」を付して示される端子電極とが、「D2」を付して示される端子電極からなる第1電極群20に沿って交互に配置される。符号「D3」〜「D17」を付して示される端子電極からなる第1電極群20についても同様に構成される。ただし、「D1」及び「D18」を付して示される端子電極からなる第1電極群20については、隣接チップが第1電極群20の一方の側方しかないので、他方側はこの限りではない。
ここで、図3において「nc」と付されている電極は、トランジスタ2の端子と接続されていない電極である。図3を前記直交する方向に沿って見た場合、各トランジスタ2のドレーン端子Dに接続された端子電極は、「D1」〜「D18」まで順番に並んで配置される。一方、各トランジスタ2のソース端子Sに接続された端子電極は、「S1」〜「S18」まで順番に並んで配置され、「S1」の手前、或いは「S18」の奥側に「nc」の電極(端子電極)が配置される。
また、本実施形態では、第1電極群20及び第2電極群30を構成する複数の端子電極は、複数の端子電極のうちの3つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形Tとなるように配置されている。「第1電極群20及び第2電極群30を構成する複数の端子電極」とは、上述した「S*」及び「D*」を付して示される全ての端子電極である。ただし、*は1〜18までの整数である。「複数の端子電極のうちの3つの端子電極を仮想的に繋いで形成される最小区画」とは、所定の端子電極と、当該端子電極に隣接する2つの端子電極とを仮に繋いだ場合に形成される区画であり、且つ、当該区画が最小となるものである。具体的には、図3に拡大して示されるような例えば「D1」が付された端子電極と、当該端子電極から見て右斜め下に位置する「S2」が付された端子電極と、左斜め下に位置する「S1」が付された端子電極と、を仮想的に繋いで形成された区画が相当し、この区画が正三角形Tとなるように夫々の端子電極が配置される。これにより、端子電極の配置密度を高めることができ、トランジスタ2とプリント基板3との接触面積を広くすることが可能となる。したがって、トランジスタ2の放熱性を向上することが可能となる。
なお、図3では、上述した最小区画となる正三角形Tを構成する1つの辺が、第1電極群20の延出方向に直交する方向と平行になるように複数の端子電極が配置されているが、最小区画となる正三角形Tを構成する1つの辺が、第1電極群20の延出方向と平行になるように複数の端子電極を配置しても良い。
また、図3に示されるように、トランジスタ2のゲート端子G1,G2に接続された電極は、第1電極群20及び第2電極群30の延出方向の外側に配置される。ここで、本実施形態では、トランジスタ2は、デュアルゲート構造が採用されたGaNトランジスタであり、ゲート端子G1,G2を有する。「D1」が付された端子電極に接続されたドレーン端子Dを有するトランジスタ2は、ゲート端子G1が「G11」が付された端子電極に接続され、ゲート端子G2が「G21」が付された端子電極に接続される。同様に、「D*」が付された端子電極に接続されたドレーン端子Dを有するトランジスタ2は、ゲート端子G1が「G1*」が付された端子電極に接続され、ゲート端子G2が「G2*」が付された端子電極に接続される。ただし、*は1〜18の整数である。これらの「G1*」及び「G2*」が付された端子電極は、第1電極群20及び第2電極群30の延出方向の外側に配置される。
図4には、半導体デバイス1の裏面の部分拡大図が示される。図4に示されるように、複数の端子電極は、3つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形Tとなるように配置されている。
図5には、図4において破線で囲んだ部分Aを拡大した図が示される。「S7」が付された端子電極はパターン7と電気的に接続され、絶縁体6で囲まれている。パターン8は、図示しない「D8」が付された端子電極と接続され、絶縁体6で囲まれている。パターン7とパターン8との間には、夫々が互いに絶縁体6で仕切られた状態で、所定のゲート端子G1,G2と夫々電気的に接続されたパターン11,12が形成される。図4及び図5に示されるように、各パターンは、蛇行して形成される。これにより、各端子の幅を長くすることができる。したがって、インピーダンスを低減することが可能となる。
〔その他の実施形態〕
上記実施形態では、第1電極群20はドレーン端子Dに接続された複数の端子電極からなり、第2電極群30はソース端子Sに接続された複数の端子電極からなるとして説明したが、第1電極群20がソース端子Sに接続された複数の端子電極からなり、第2電極群30がドレーン端子Dに接続された複数の端子電極からなるように構成することも可能である。
上記実施形態では、第1電極群20はドレーン端子Dに接続された複数の端子電極からなり、第2電極群30はソース端子Sに接続された複数の端子電極からなるとして説明したが、第1電極群20がソース端子Sに接続された複数の端子電極からなり、第2電極群30がドレーン端子Dに接続された複数の端子電極からなるように構成することも可能である。
上記実施形態では、トランジスタ2がMOS−FETであるとして説明したが、トランジスタ2がバイポーラトランジスタやIGBTの場合であっても本発明を適用することは可能である。係る場合、第1電極群20はコレクタ端子及びエミッタ端子の一方に接続された複数の端子電極からなり、第2電極群30はコレクタ端子及びエミッタ端子の他方に接続された複数の端子電極からなるように構成すると良い。
上記実施形態では、トランジスタ2が、デュアルゲート構造が採用されたGaNトランジスタであるとして説明したが、デュアルゲート構造でないGaNトランジスタに適用することも可能であるし、GaN以外の材料を用いたMOS−FETに適用することも可能である。
上記実施形態では、第1電極群20の一方の側方において、チップ10のトランジスタ2に接続された第2電極群30と、チップ10に隣接する隣接チップのトランジスタ2に接続された第2電極群30とが、第1電極群20に沿って交互に配置されているとして説明したが、チップ10のトランジスタ2に接続された第2電極群30と、チップ10に隣接する隣接チップのトランジスタ2に接続された第2電極群30とが、第1電極群20に沿って交互に配置されないように構成することも可能である。
上記実施形態では、第1電極群20及び第2電極群30を構成する複数の端子電極は、複数の端子電極のうちの3つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形Tとなるように配置されているとして説明したが、第1電極群20及び第2電極群30を構成する複数の端子電極は、複数の端子電極のうちの3つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形T以外の形状となるように配置することも可能である。
上記実施形態では、トランジスタ2のゲート端子G1,G2に接続された電極が、第1電極群20及び第2電極群30の延出方向の外側に配置されているとして説明したが、トランジスタ2のゲート端子G1,G2に接続された電極が、第1電極群20及び第2電極群30の延出方向の外側以外の位置に配置されるように構成することも可能である。また、トランジスタ2が、バイポーラトランジスタやIGBTの場合には、ベース端子に接続された電極が、第1電極群20及び第2電極群30の延出方向の外側に配置されるように構成することも可能である。
本発明は、トランジスタを有する半導体デバイスに用いることが可能である。
1:半導体デバイス
2:トランジスタ
10:チップ
20:第1電極群
30:第2電極群
D:ドレーン端子
S:ソース端子
T:正三角形
2:トランジスタ
10:チップ
20:第1電極群
30:第2電極群
D:ドレーン端子
S:ソース端子
T:正三角形
Claims (4)
- トランジスタが形成されたチップと、
前記トランジスタのドレーン端子又はコレクタ端子からなる第1端子、及びソース端子又はエミッタ端子からなる第2端子の一方に接続され、前記チップの裏面に一列に並んで配置された複数の端子電極からなる第1電極群と、
前記第1端子及び前記第2端子の他方に接続され、前記第1電極群を跨いで千鳥配置された複数の端子電極からなる第2電極群と、
を備える半導体デバイス。 - 前記第1電極群の少なくとも一方の側方において、前記チップに接続された前記第2電極群と、前記チップに隣接する隣接チップに接続された第2電極群とが、前記第1電極群に沿って交互に配置されている請求項1に記載の半導体デバイス。
- 前記第1電極群及び前記第2電極群を構成する複数の端子電極は、前記複数の端子電極のうちの3つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形となるように配置されている請求項1又は2に記載の半導体デバイス。
- 前記トランジスタのゲート端子又はベース端子に接続された電極が、前記第1電極群及び前記第2電極群の延出方向の外側に配置されている請求項1から3のいずれか一項に記載の半導体デバイス。
Priority Applications (1)
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JP2016155684A Pending JP2018026401A (ja) | 2016-08-08 | 2016-08-08 | 半導体デバイス |
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