JP2580966B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】本発明は、電力増幅器を構成するための半
導体装置に関し、特に、多段に構成される超高周波電力
増幅器用の半導体装置に関する。
【０００２】
【従来の技術】この種従来の多段電力増幅器について２
段構成の電力増幅器を例に挙げて説明する。図５（ａ）
は、この種従来の電力増幅器の概略構成図であり、図５
（ｂ）はその等価回路である。図５において、７は入力
マッチング回路、３００は、ＭＥＳ型電界効果トランジ
スタからなるドライバトランジスタ、８は、段間マッチ
ング回路、４００は、ＭＥＳ型電界効果トランジスタか
らなる終段トランジスタ、９は出力マッチング回路であ
る。トランジスタ３００、４００は、それぞれディスク
リート部品であり、各マッチング回路７〜９とともに配
線基板上に実装されている。
【０００３】
【発明が解決しようとする課題】この種多段電力増幅器
は携帯用電話機のパワーモジュール等に大量に用いられ
ているが、このような用途における構成部品について
は、近年、小型化とコストダウンが強く要求されるよう
になってきている。しかし、従来の多段電力増幅器で
は、各段用にディスクリートのパワートランジスタを用
いていたため、配線基板上のマッチング回路まで含めた
電力増幅器全体としてのサイズは大きくなる。また、従
来例では、部品点数が多いこと、配線基板の面積が大き
くなること、組み立て工数が多くなることによってコス
トダウンを図ることが困難であった。また、従来例で
は、特に小型化した際に前段と後段とのアイソレーショ
ンを確保することが困難となり、発振しやすくなってい
た。
【０００４】
【課題を解決するための手段】上記各問題点を解決する
ために、本発明によれば、同一チップ上に、多段の電力
増幅器を構成するための複数のトランジスタが、各トラ
ンジスタの入力端子および出力端子の向きが交互になる
態様にて配置され、かつ各トランジスタの接地端子がチ
ップ上に形成された接地メタライズ層と短絡されている
ことを特徴とする半導体装置が提供される。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す平面
図であり、図２はその斜視図である。図１、図２に示す
ように、本発明によるパワートランジスタＩＣ１００に
は、ゲート幅２ｍｍのＭＥＳ型電界効果トランジスタか
らなる入力段トランジスタ１００ａと、同じくＭＥＳ型
電界効果トランジスタからなるゲート幅１０ｍｍの出力
段トランジスタ１００ｂとが形成されている。
【０００６】入力段トランジスタ１００ａは、ゲートパ
ッド１ａ、ソースパッド２ａ、ドレインパッド３ａおよ
び活性領域４ａを有する。これらゲートパッド１ａ、ソ
ースパッド２ａおよびドレインパッド３ａは、半絶縁性
ＧａＡｓ基板上に形成され、それぞれ櫛歯状に形成され
た活性領域上のゲート電極、ソース電極、ドレイン電極
と接続されている。これらの櫛歯状電極は、半絶縁性Ｇ
ａＡｓ基板上に形成されたＳｉドープＧａＡｓ層に接触
している。ソース電極のゲート電極との交差部上にはＳ
ｉＯ2 膜が形成されている。
【０００７】同様に、出力段トランジスタ１００ｂは、
ゲートパッド１ｂ、ソースパッド２ｂ、ドレインパッド
３ｂおよび活性領域４ｂを有する。これらゲートパッド
１ｂ、ソースパッド２ｂおよびドレインパッド３ｂは、
半絶縁性ＧａＡｓ基板上に形成され、それぞれ櫛歯状に
形成された活性領域４ｂ上のゲート電極、ソース電極、
ドレイン電極と接続されている。これらの櫛歯状電極
は、半絶縁性ＧａＡｓ基板上に形成されたＳｉドープＧ
ａＡｓ層に接触している。ソース電極のゲート電極との
交差部上にはＳｉＯ2 膜が形成されている。
【０００８】半導体基板の表面の外周部、側面および裏
面には接地メタライズ層５が形成されており、各トラン
ジスタのソースパッド２ａ、２ｂは接地メタライズ層５
と接続されている。入力段トランジスタ１００ａのゲー
トパッド１ａと出力段トランジスタ１００ｂのドレイン
パッド３ｂとには同相の信号が印加される。よって、こ
れらのパッドを近接配置する場合には、正帰還がかかり
発振する可能性が大きくなる。本実施例では、ゲートパ
ッド１ａとドレインパッド３ｂとの間に接地されたソー
スパッド２ａを介在させることにより、両パッド間の結
合を遮断している。
【０００９】図３は、本実施例の半導体装置を用いて構
成したパワーモジュールのブロック図である。同図にお
いて、７は入力マッチング回路、８は段間マッチング回
路、９は出力マッチング回路である。このパワーモジュ
ールでは、本実施例の半導体装置を採用したことによ
り、部品点数が削減され、全体が小型化され、また多段
のトランジスタの入・出力端子が交互に配置されたこと
により、外付け部品の配置が容易となり、モジュールの
一層の小型化に資することができる。さらに、ディスク
リートのトランジスタによりモジュールを構成した場合
に比較してトランジスタに係る浮遊容量、浮遊インダク
タンスが削減され発振が抑制されている。
【００１０】図４（ａ）は、本発明の第２の実施例を示
す平面図であり、図４（ｂ）はそのＡ−Ａ′線の断面図
である。本実施例でも先の実施例と同様に、パワートラ
ンジスタＩＣ２００は、入力段トランジスタ２００ａと
出力段トランジスタ２００ｂとの２段構成のトランジス
タ回路となっている。本実施例の図１に示した先の実施
例と相違する点は、本実施例では、先の実施例において
形成されていた基板表面の外周部および側面の接地メタ
ライズ層は削除されており、代わりにソース電極２ａ、
２ｂは、図４（ｂ）に示すように、半絶縁性ＧａＡｓ基
板１０に開設されたバイアホール６を介して接地メタラ
イズ層５と接続されている。本実施例では、ウェハのダ
イシング前に半導体装置を完成させておくことができる
利点がある。
【００１１】先の実施例では、ソース電極は側面メタラ
イズ層を用いて接地するものであるので、ソース−接地
間には０．０５ｎＨ程度のインダクタンスが付く。構成
すべきパワーモジュールが９００ＭＨｚ帯用であれば、
この程度のインダクタンスが付いても特に不都合は生じ
ない。しかし、３ＧＨｚあるいはそれ以上の周波数帯で
の電力増幅器を構成する場合には、インダクタンスをよ
り低くすることが求められる。本実施例では、バイアホ
ールを用いることにより、ソース−接地間のインダクタ
ンスを０．０２５ｎＨ程度にまで下げることができ、上
記周波数帯の電力増幅器にも対応することができる。
【００１２】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、ＭＥＳ型のトラ
ンジスタに代え、ＭＯＳ型トランジスタ、ＳＩＴあるい
はバイポーラトランジスタ等の他の型のトランジスタを
を用いることができる。また、実施例は、２段の増幅器
用の半導体装置であったが、プリドライバ、ドライバお
よび終段トランジスタを含む増幅器を構成するための３
本のトランジスタを備えた半導体装置あるいはそれ以上
の本数のトランジスタを備えた半導体装置であってもよ
い。さらに、第１、第２の実施例を組み合わせて側面メ
タライズ層およびバイアホールを有する半導体装置を構
成することもできる。また、ゲート電極とソース電極と
の交差部において両電極を分離するのにＳｉＯ2 膜に代
えエアギャップを用いることができる。
【００１３】
【発明の効果】以上説明したように、本発明は、多段の
電力増幅器を構成するための半導体装置において、各段
のトランジスタを同一チップ内に交互の向きに配置した
ものであるので、本発明によれば、マッチング回路が接
続しやすくなり、配線基板上のマッチング回路まで含め
た多段電力増幅器全体を小型化できる。また、部品点数
が削減されたこと、配線基板面積が縮小されたこと、組
み立て工程が簡素化されることにより安価にパワーモジ
ュールを提供することが可能となる。さらに、各トラン
ジスタの接地端子がチップ上で直接接地されているこ
と、電力増幅器をディスクリートトランジスタで構成し
た場合と比較して寄生容量、寄生インダクタンスを少な
くできること、および同相の信号が現れる端子（パッ
ド）間を接地配線にて分離できることにより、発振を抑
制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す平面図。
【図２】本発明の第１の実施例の斜視図。
【図３】本発明の第１の実施例を用いて構成したパワー
モジュールのブロック図。
【図４】本発明の第２の実施例を示す平面図とそのＡ−
Ａ′線の断面図。
【図５】従来例にて構成したパワーモジュールのブロッ
ク図とその等価回路図。
【符号の説明】
１ａ、１ｂ ゲートパッド ２ａ、２ｂ ソースパッド ３ａ、３ｂ ドレインパッド ４ａ、４ｂ 活性領域 ５ 接地メタライズ層 ６ バイアホール ７ 入力マッチング回路 ８ 段間マッチング回路 ９ 出力マッチング回路 １００、２００ パワートランジスタＩＣ １００ａ、２００ａ 入力段トランジスタ １００ｂ、２００ｂ 出力段トランジスタ ３００ ドライバトランジスタ ４００ 終段トランジスタ

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 同一チップ上に、多段の電力増幅器を構
    成するための複数のトランジスタが、各トランジスタの
    入力端子および出力端子の向きが交互になる態様にて配
    置され、かつ各トランジスタの接地端子がチップ上に形
    成された接地メタライズ層と短絡されていることを特徴
    とする半導体装置。
  2. 【請求項２】 前記接地メタライズ層が、半導体基板の
    裏面、側面および活性層の形成されている半導体基板表
    面の外周部に形成され、基板表面の外周部に形成された
    接地メタライズ層が各トランジスタの接地端子と接続さ
    れていることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記各トランジスタの接地端子が半導体
    基板に形成されたバイアホールを介して半導体基板の裏
    面に形成された接地メタライズ層と接続されていること
    を特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前段のトランジスタの入力端子と次段の
    トランジスタの出力端子との間には、前段のトランジス
    タの接地端子が介在していることを特徴とする請求項１
    記載の半導体装置。
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