JPH06120414A - マイクロ波集積回路素子 - Google Patents
マイクロ波集積回路素子Info
- Publication number
- JPH06120414A JPH06120414A JP4270469A JP27046992A JPH06120414A JP H06120414 A JPH06120414 A JP H06120414A JP 4270469 A JP4270469 A JP 4270469A JP 27046992 A JP27046992 A JP 27046992A JP H06120414 A JPH06120414 A JP H06120414A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- integrated circuit
- microwave integrated
- active element
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Microwave Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高誘電率基板に電界効果トランジスタ等のチ
ップ部品をマウントしてマイクロ波集積回路装置を形成
する際に要するチップ部品数を削減して製造を容易にす
る。 【構成】 半導体基板上に電界効果トランジスタ（以
下、ＦＥＴと略す）１Ａを形成し、ＦＥＴ１Ａのゲート
に一端をした状態に半導体基板上に抵抗素子１Ｂ，１Ｃ
を形成し、抵抗素子１Ａの他端に一端を接続するととも
にＦＥＴ１Ａのソースに他端を接続した状態に半導体基
板上にキャパシタンス素子１Ｅを形成し、抵抗素子１Ｃ
の他端に一端をそれぞれ接続するとともにＦＥＴ１Ａの
ソースに他端をそれぞれ接続した状態に半導体基板上に
抵抗素子１Ｄおよびキャパシタンス素子１Ｆを形成して
いる。
ップ部品をマウントしてマイクロ波集積回路装置を形成
する際に要するチップ部品数を削減して製造を容易にす
る。 【構成】 半導体基板上に電界効果トランジスタ（以
下、ＦＥＴと略す）１Ａを形成し、ＦＥＴ１Ａのゲート
に一端をした状態に半導体基板上に抵抗素子１Ｂ，１Ｃ
を形成し、抵抗素子１Ａの他端に一端を接続するととも
にＦＥＴ１Ａのソースに他端を接続した状態に半導体基
板上にキャパシタンス素子１Ｅを形成し、抵抗素子１Ｃ
の他端に一端をそれぞれ接続するとともにＦＥＴ１Ａの
ソースに他端をそれぞれ接続した状態に半導体基板上に
抵抗素子１Ｄおよびキャパシタンス素子１Ｆを形成して
いる。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タ等の能動素子およびこの能動素子に付随する回路素子
を同一の半導体基板上にモノリシックに形成して、一つ
のパッケージに納めたマイクロ波集積回路素子に関する
もので、マイクロ波の増幅、発振、変調等に用いること
ができるものである。
タ等の能動素子およびこの能動素子に付随する回路素子
を同一の半導体基板上にモノリシックに形成して、一つ
のパッケージに納めたマイクロ波集積回路素子に関する
もので、マイクロ波の増幅、発振、変調等に用いること
ができるものである。
【０００２】
【従来の技術】近年、高周波回路技術の進展により、信
頼性，経済性，小型軽量性などの観点から、マイクロ波
集積回路装置が広く用いられるようになってきた。ま
た、トランジスタのような能動素子と、抵抗素子，キャ
パシタンス素子のような受動素子とが同一の半導体基板
上にモノリシックに作られているモノリシックマイクロ
波集積回路（ＭＭＩＣと略す）も開発されている（例え
ば、山下泰久他「携帯電話用パワーアンプモジュール」
National Technical Report Vol.36 No.4 Aug.(1990) p
34, ＭＭＩＣに関しては、今井哲二他著「化合物半導体
デバイス（２）、（１９８５年１月５日）工業調査会、
ｐ３３）。
頼性，経済性，小型軽量性などの観点から、マイクロ波
集積回路装置が広く用いられるようになってきた。ま
た、トランジスタのような能動素子と、抵抗素子，キャ
パシタンス素子のような受動素子とが同一の半導体基板
上にモノリシックに作られているモノリシックマイクロ
波集積回路（ＭＭＩＣと略す）も開発されている（例え
ば、山下泰久他「携帯電話用パワーアンプモジュール」
National Technical Report Vol.36 No.4 Aug.(1990) p
34, ＭＭＩＣに関しては、今井哲二他著「化合物半導体
デバイス（２）、（１９８５年１月５日）工業調査会、
ｐ３３）。
【０００３】以下、図４ないし図６を参照しながら上述
した従来のマイクロ波集積回路装置について説明する。
図４は従来のマイクロ波集積回路装置の概略図、図５は
図４のマイクロ波集積回路装置の等価回路図、図６はマ
イクロ波集積回路装置に使用される能動素子である電界
効果トランジスタ（以下、「ＦＥＴ」と略す）のチップ
の概略図である。
した従来のマイクロ波集積回路装置について説明する。
図４は従来のマイクロ波集積回路装置の概略図、図５は
図４のマイクロ波集積回路装置の等価回路図、図６はマ
イクロ波集積回路装置に使用される能動素子である電界
効果トランジスタ（以下、「ＦＥＴ」と略す）のチップ
の概略図である。
【０００４】図４および図５において、２１は例えばＦ
ＥＴからなる能動素子である。２２Ａ，２２Ｂはスルー
ラインであるマイクロストリップである。２３Ａ，２３
Ｂはショートスタブであるマイクロストリップである。
２４Ａ〜２４Ｄは高周波成分をアースに接地するチップ
キャパシタンスである。２５はゲート保護を行うための
チップ抵抗である。２６は低周波での発振を防ぐための
安定化用チップ抵抗である。２７はゲート電圧値を調整
するためのチップ抵抗である。２８Ａ〜２８Ｄは半導体
基板裏面に接続されているバイアホール（ビアホール）
である。２９は高誘電率基板、３０は裏面金属薄板であ
る。３１は入力パッド、３２は出力パッドである。３３
は能動素子（ＦＥＴ）２１に対するゲートバイアス用パ
ッド、３４は能動素子（ＦＥＴ）２１に対するドレイン
バイアス用パッドである。
ＥＴからなる能動素子である。２２Ａ，２２Ｂはスルー
ラインであるマイクロストリップである。２３Ａ，２３
Ｂはショートスタブであるマイクロストリップである。
２４Ａ〜２４Ｄは高周波成分をアースに接地するチップ
キャパシタンスである。２５はゲート保護を行うための
チップ抵抗である。２６は低周波での発振を防ぐための
安定化用チップ抵抗である。２７はゲート電圧値を調整
するためのチップ抵抗である。２８Ａ〜２８Ｄは半導体
基板裏面に接続されているバイアホール（ビアホール）
である。２９は高誘電率基板、３０は裏面金属薄板であ
る。３１は入力パッド、３２は出力パッドである。３３
は能動素子（ＦＥＴ）２１に対するゲートバイアス用パ
ッド、３４は能動素子（ＦＥＴ）２１に対するドレイン
バイアス用パッドである。
【０００５】図６において、３５，３６，３７はそれぞ
れ能動素子（ＦＥＴ）２１のチップのゲート，ソース，
ドレインである。以上のように構成されたマイクロ波集
積回路装置の動作を以下に説明する。能動素子（ＦＥ
Ｔ）２１のゲートおよびドレインには、各々外部より、
ゲートバイアス用パッド３３およびドレインバイアス用
パッド３４を介してＤＣバイアスが印加される。
れ能動素子（ＦＥＴ）２１のチップのゲート，ソース，
ドレインである。以上のように構成されたマイクロ波集
積回路装置の動作を以下に説明する。能動素子（ＦＥ
Ｔ）２１のゲートおよびドレインには、各々外部より、
ゲートバイアス用パッド３３およびドレインバイアス用
パッド３４を介してＤＣバイアスが印加される。
【０００６】そして、入力パッド３１から入った高周波
（ＲＦ）信号は、入力側のスルーライン（マイクロスト
リップ２２Ａ）とショートスタブ（マイクロストリップ
２３Ａ）とによって所望の周波数帯域で能動素子（ＦＥ
Ｔ）２１のインピーダンスに整合された後、能動素子
（ＦＥＴ）２１のゲートに伝播されて増幅され、能動素
子（ＦＥＴ）２１のドレインから出力される増幅信号
は、同様に出力側のスルーライン（マイクロストリップ
２２Ｂ）とショートスタブ（マイクロストリップ２３
Ｂ）とによって所望の周波数帯域で負荷インピーダンス
に整合され、出力パッド３２より取り出される。
（ＲＦ）信号は、入力側のスルーライン（マイクロスト
リップ２２Ａ）とショートスタブ（マイクロストリップ
２３Ａ）とによって所望の周波数帯域で能動素子（ＦＥ
Ｔ）２１のインピーダンスに整合された後、能動素子
（ＦＥＴ）２１のゲートに伝播されて増幅され、能動素
子（ＦＥＴ）２１のドレインから出力される増幅信号
は、同様に出力側のスルーライン（マイクロストリップ
２２Ｂ）とショートスタブ（マイクロストリップ２３
Ｂ）とによって所望の周波数帯域で負荷インピーダンス
に整合され、出力パッド３２より取り出される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、高誘電率基板２９上に数多くのチップ
部品（能動素子（ＦＥＴ）２１，チップキャパシタンス
２４Ａ〜２４Ｄ，チップ抵抗２５〜２７）をマウントせ
ねばならず、その労力が多大であるという問題がある。
また、高誘電率基板２９の面積が大きくなってしまうと
いう問題がある。これは、能動素子（ＦＥＴ）２１はそ
の製造過程で抵抗素子やキャパシタンス素子を作ること
が可能であるにもかかわらず、単品でパッケージングさ
れ、そのチップ面積よりパッケージの面積が広いからで
ある。
ような構成では、高誘電率基板２９上に数多くのチップ
部品（能動素子（ＦＥＴ）２１，チップキャパシタンス
２４Ａ〜２４Ｄ，チップ抵抗２５〜２７）をマウントせ
ねばならず、その労力が多大であるという問題がある。
また、高誘電率基板２９の面積が大きくなってしまうと
いう問題がある。これは、能動素子（ＦＥＴ）２１はそ
の製造過程で抵抗素子やキャパシタンス素子を作ること
が可能であるにもかかわらず、単品でパッケージングさ
れ、そのチップ面積よりパッケージの面積が広いからで
ある。
【０００８】この発明は、基板に能動素子等のチップ部
品をマウントしてマイクロ波集積回路装置を形成する際
に要するチップ部品数を削減して製造を容易にすること
を目的とする。
品をマウントしてマイクロ波集積回路装置を形成する際
に要するチップ部品数を削減して製造を容易にすること
を目的とする。
【０００９】
【課題を解決するための手段】請求項１記載のマイクロ
波集積回路素子は、能動素子を形成する半導体基板上
に、能動素子に対してバイアスを与えるバイアス用回路
素子と能動素子の動作を安定化させる安定化用回路素子
を形成している。請求項２記載のマイクロ波集積回路素
子は、ゲートを信号入力端子に接続しドレインを信号出
力端子に接続しソースを接地端子に接続した状態に半導
体基板上に能動素子を形成し、能動素子のゲートに一端
を接続するとともにゲートバイアス端子に他端を接続し
た状態に半導体基板上に第１の抵抗素子を形成し、能動
素子のゲートに一端を接続した状態に半導体基板上に第
２の抵抗素子を形成し、第１の抵抗素子の他端に一端を
接続するとともに能動素子のソースに他端を接続した状
態に半導体基板上に第１のキャパシタンス素子を形成
し、第２の抵抗素子の他端に一端をそれぞれ接続すると
ともに能動素子のソースに他端をそれぞれ接続した状態
に半導体基板上に第３の抵抗素子および第２のキャパシ
タンス素子を形成している。
波集積回路素子は、能動素子を形成する半導体基板上
に、能動素子に対してバイアスを与えるバイアス用回路
素子と能動素子の動作を安定化させる安定化用回路素子
を形成している。請求項２記載のマイクロ波集積回路素
子は、ゲートを信号入力端子に接続しドレインを信号出
力端子に接続しソースを接地端子に接続した状態に半導
体基板上に能動素子を形成し、能動素子のゲートに一端
を接続するとともにゲートバイアス端子に他端を接続し
た状態に半導体基板上に第１の抵抗素子を形成し、能動
素子のゲートに一端を接続した状態に半導体基板上に第
２の抵抗素子を形成し、第１の抵抗素子の他端に一端を
接続するとともに能動素子のソースに他端を接続した状
態に半導体基板上に第１のキャパシタンス素子を形成
し、第２の抵抗素子の他端に一端をそれぞれ接続すると
ともに能動素子のソースに他端をそれぞれ接続した状態
に半導体基板上に第３の抵抗素子および第２のキャパシ
タンス素子を形成している。
【００１０】
【作用】請求項１記載の構成によれば、能動素子とバイ
アス用回路素子および安定化用回路素子とがひとつのパ
ッケージに納められることになり、能動素子とバイアス
用回路素子および安定化用回路素子等を使用して、増
幅，発振，変調用のマイクロ波集積回路装置を構成する
際に、基板上にマウントするチップ部品数が削減され
る。
アス用回路素子および安定化用回路素子とがひとつのパ
ッケージに納められることになり、能動素子とバイアス
用回路素子および安定化用回路素子等を使用して、増
幅，発振，変調用のマイクロ波集積回路装置を構成する
際に、基板上にマウントするチップ部品数が削減され
る。
【００１１】請求項２記載の構成によれば、能動素子と
第１，第２および第３の抵抗素子と第１および第２のキ
ャパシタンス素子とがひとつのパッケージに納められる
ことになり、能動素子と第１，第２および第３の抵抗素
子と第１および第２のキャパシタンス素子等を使用し
て、増幅，発振，変調用のマイクロ波集積回路装置を構
成する際に、基板上にマウントするチップ部品数が削減
される。
第１，第２および第３の抵抗素子と第１および第２のキ
ャパシタンス素子とがひとつのパッケージに納められる
ことになり、能動素子と第１，第２および第３の抵抗素
子と第１および第２のキャパシタンス素子等を使用し
て、増幅，発振，変調用のマイクロ波集積回路装置を構
成する際に、基板上にマウントするチップ部品数が削減
される。
【００１２】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の一実施例のマイ
クロ波集積回路素子を有するマイクロ波集積回路装置の
等価回路図、図２は同じくこの発明の一実施例のマイク
ロ波集積回路素子を有するマイクロ波集積回路装置の概
略図、図３はマイクロ波集積回路素子の概略図である。
照しながら説明する。図１はこの発明の一実施例のマイ
クロ波集積回路素子を有するマイクロ波集積回路装置の
等価回路図、図２は同じくこの発明の一実施例のマイク
ロ波集積回路素子を有するマイクロ波集積回路装置の概
略図、図３はマイクロ波集積回路素子の概略図である。
【００１３】図１および図２において、１はマイクロ波
集積回路素子で、同一の半導体基板上にＧａＡｓＦＥＴ
からなる能動素子１Ａと抵抗素子１Ｂ〜１Ｄおよびキャ
パシタンス素子１Ｅ，１Ｆをモノリシックに形成して一
つのパッケージに納めるようにしている。能動素子１Ａ
は、ゲートを信号入力端子１Ｇに接続し、ドレインを信
号出力端子１Ｈに接続し、ソースを接地端子１Ｉに接続
した状態に半導体基板上に形成している。第１の抵抗素
子１Ｂは、能動素子１Ａのゲートに一端を接続するとと
もにゲートバイアス端子１Ｊに他端を接続した状態に半
導体基板上に形成している。第２の抵抗素子１Ｃは、能
動素子１Ａのゲートに一端を接続した状態に半導体基板
上に形成している。
集積回路素子で、同一の半導体基板上にＧａＡｓＦＥＴ
からなる能動素子１Ａと抵抗素子１Ｂ〜１Ｄおよびキャ
パシタンス素子１Ｅ，１Ｆをモノリシックに形成して一
つのパッケージに納めるようにしている。能動素子１Ａ
は、ゲートを信号入力端子１Ｇに接続し、ドレインを信
号出力端子１Ｈに接続し、ソースを接地端子１Ｉに接続
した状態に半導体基板上に形成している。第１の抵抗素
子１Ｂは、能動素子１Ａのゲートに一端を接続するとと
もにゲートバイアス端子１Ｊに他端を接続した状態に半
導体基板上に形成している。第２の抵抗素子１Ｃは、能
動素子１Ａのゲートに一端を接続した状態に半導体基板
上に形成している。
【００１４】第１のキャパシタンス素子１Ｅは、第１の
抵抗素子１Ｂの他端に一端を接続するとともに能動素子
１Ａのソースに他端を接続した状態に半導体基板上に形
成している。第３の抵抗素子１Ｄおよび第２のキャパシ
タンス素子１Ｆは、第２の抵抗素子１Ｃの他端に一端を
それぞれ接続するとともに能動素子１Ａのソースに他端
をそれぞれ接続した状態に半導体基板上に形成してい
る。
抵抗素子１Ｂの他端に一端を接続するとともに能動素子
１Ａのソースに他端を接続した状態に半導体基板上に形
成している。第３の抵抗素子１Ｄおよび第２のキャパシ
タンス素子１Ｆは、第２の抵抗素子１Ｃの他端に一端を
それぞれ接続するとともに能動素子１Ａのソースに他端
をそれぞれ接続した状態に半導体基板上に形成してい
る。
【００１５】上記において、第１の抵抗素子１Ｂと第１
のキャパシタンス素子１Ｅとがバイアス用回路素子とし
て機能し、第２および第３の抵抗素子１Ｃ，１Ｄと第２
のキャパシタンス素子１Ｆとが安定化用回路素子として
機能する。２Ａ，２Ｂはスルーラインであるマイクロス
トリップである。３Ａ，３Ｂはショートスタブであるマ
イクロストリップである。４Ａ〜４Ｃは高周波成分をア
ースに接地するチップキャパシタンスである。８Ａ〜８
Ｃは基板裏面に接続されているバイアホール（ビアホー
ル）である。９は高誘電率基板、１０は裏面金属薄板で
ある。１１は入力パッド、１２は出力パッドである。１
３は能動素子（ＦＥＴ）１に対するゲートバイアス用パ
ッド、１４は能動素子（ＦＥＴ）１に対するドレインバ
イアス用パッドである。
のキャパシタンス素子１Ｅとがバイアス用回路素子とし
て機能し、第２および第３の抵抗素子１Ｃ，１Ｄと第２
のキャパシタンス素子１Ｆとが安定化用回路素子として
機能する。２Ａ，２Ｂはスルーラインであるマイクロス
トリップである。３Ａ，３Ｂはショートスタブであるマ
イクロストリップである。４Ａ〜４Ｃは高周波成分をア
ースに接地するチップキャパシタンスである。８Ａ〜８
Ｃは基板裏面に接続されているバイアホール（ビアホー
ル）である。９は高誘電率基板、１０は裏面金属薄板で
ある。１１は入力パッド、１２は出力パッドである。１
３は能動素子（ＦＥＴ）１に対するゲートバイアス用パ
ッド、１４は能動素子（ＦＥＴ）１に対するドレインバ
イアス用パッドである。
【００１６】図３において、１５，１６，１７はそれぞ
れ能動素子（ＦＥＴ）１のチップのゲート，ソース，ド
レインである。１９はゲートバイアス用パッドで、図１
のゲートバイアス用パッド１３に相当する。１８Ａ，１
８Ｂは高周波成分をアースに接地する平行平板形（以下
ＭＩＭと略す）キャパシタンス素子であり、それぞれ図
１のキャパシタンス素子１Ｅ，１Ｆに相当する。５はゲ
ート保護のための抵抗素子で、図１の第１の抵抗素子１
Ｂに相当する。６は低周波での発振を防ぐための安定化
用抵抗素子で、図１の第２の抵抗素子１Ｃに相当する。
７はゲート電圧値を調整するための抵抗素子で、図１の
第３の抵抗素子１Ｄに相当する。
れ能動素子（ＦＥＴ）１のチップのゲート，ソース，ド
レインである。１９はゲートバイアス用パッドで、図１
のゲートバイアス用パッド１３に相当する。１８Ａ，１
８Ｂは高周波成分をアースに接地する平行平板形（以下
ＭＩＭと略す）キャパシタンス素子であり、それぞれ図
１のキャパシタンス素子１Ｅ，１Ｆに相当する。５はゲ
ート保護のための抵抗素子で、図１の第１の抵抗素子１
Ｂに相当する。６は低周波での発振を防ぐための安定化
用抵抗素子で、図１の第２の抵抗素子１Ｃに相当する。
７はゲート電圧値を調整するための抵抗素子で、図１の
第３の抵抗素子１Ｄに相当する。
【００１７】以上のように構成されたマイクロ波集積回
路素子は、第２のキャパシタンス素子１Ｅが図４のチッ
プキャパシタンス２４Ｂの一部となるのみであるが、そ
の他の回路図上の構成については図１のものと略同じで
あり、動作も従来のマイクロ波集積回路装置に用いられ
た場合の動作と同じである。この実施例によると、能動
素子（ＦＥＴ）１と、第１，第２および第３の抵抗素子
１Ｂ〜１Ｄと第１および第２のキャパシタンス素子１
Ｅ，１Ｆとがひとつのパッケージに納められることにな
り、能動素子（ＦＥＴ）１と第１，第２および第３の抵
抗素子１Ｂ〜１Ｄと第１および第２のキャパシタンス素
子１Ｅ，１Ｆ等を使用して、増幅，発振，変調用のマイ
クロ波集積回路装置を構成する際に、高誘電率基板９上
にマウントするチップ部品数を削減することができ、製
造が容易となる。
路素子は、第２のキャパシタンス素子１Ｅが図４のチッ
プキャパシタンス２４Ｂの一部となるのみであるが、そ
の他の回路図上の構成については図１のものと略同じで
あり、動作も従来のマイクロ波集積回路装置に用いられ
た場合の動作と同じである。この実施例によると、能動
素子（ＦＥＴ）１と、第１，第２および第３の抵抗素子
１Ｂ〜１Ｄと第１および第２のキャパシタンス素子１
Ｅ，１Ｆとがひとつのパッケージに納められることにな
り、能動素子（ＦＥＴ）１と第１，第２および第３の抵
抗素子１Ｂ〜１Ｄと第１および第２のキャパシタンス素
子１Ｅ，１Ｆ等を使用して、増幅，発振，変調用のマイ
クロ波集積回路装置を構成する際に、高誘電率基板９上
にマウントするチップ部品数を削減することができ、製
造が容易となる。
【００１８】また、能動素子（ＦＥＴ）１のパッケージ
内に第１ないし第３の抵抗素子１Ｂ〜１Ｄと、第１およ
び第２のキャパシタンス素子１Ｅ，１Ｆを内蔵している
ため、これらの部品を大変コンパクトに構成することが
でき、高誘電率基板９を小さくすることが可能である。
なお、この実施例では、能動素子をＧａＡｓＦＥＴとし
たが、これに限定されるものではなく、増幅機能を有す
るものなら何でもよい。例えば、バイポーラトランジス
タや他の半導体材料による能動素子を用いることもで
き、バイポーラトランジスタの場合は、特許請求の範囲
におけるゲート，ドレイン，ソースは、それぞれベー
ス，コレクタ，エミッタとなる。
内に第１ないし第３の抵抗素子１Ｂ〜１Ｄと、第１およ
び第２のキャパシタンス素子１Ｅ，１Ｆを内蔵している
ため、これらの部品を大変コンパクトに構成することが
でき、高誘電率基板９を小さくすることが可能である。
なお、この実施例では、能動素子をＧａＡｓＦＥＴとし
たが、これに限定されるものではなく、増幅機能を有す
るものなら何でもよい。例えば、バイポーラトランジス
タや他の半導体材料による能動素子を用いることもで
き、バイポーラトランジスタの場合は、特許請求の範囲
におけるゲート，ドレイン，ソースは、それぞれベー
ス，コレクタ，エミッタとなる。
【００１９】また、上記実施例では、半導体を用いて各
抵抗素子を形成したが、タングステンのスパッタによっ
て抵抗素子を形成してもよい。また、キャパシタンス素
子としてはＭＩＭ形のものを用いたが、ダイオードを用
いてもよい。
抵抗素子を形成したが、タングステンのスパッタによっ
て抵抗素子を形成してもよい。また、キャパシタンス素
子としてはＭＩＭ形のものを用いたが、ダイオードを用
いてもよい。
【００２０】
【発明の効果】請求項１記載のマイクロ波集積回路素子
によれば、能動素子とバイアス用回路素子および安定化
用回路素子とがひとつのパッケージに納められることに
なり、能動素子とバイアス用回路素子および安定化用回
路素子等を使用して、増幅，発振，変調用のマイクロ波
集積回路装置を構成する際に、基板上にマウントするチ
ップ部品数を削減することができ、製造が容易となり、
組立の際の省力化を達成することができる。
によれば、能動素子とバイアス用回路素子および安定化
用回路素子とがひとつのパッケージに納められることに
なり、能動素子とバイアス用回路素子および安定化用回
路素子等を使用して、増幅，発振，変調用のマイクロ波
集積回路装置を構成する際に、基板上にマウントするチ
ップ部品数を削減することができ、製造が容易となり、
組立の際の省力化を達成することができる。
【００２１】また、能動素子とバイアス用回路素子およ
び安定化用回路素子を一つのパッケージに納めたことに
より、能動素子とバイアス用回路素子および安定化用回
路素子の全体寸法を小さくでき、これらの部品をマウン
トする高誘電率基板を小型化することができる。請求項
２記載の構成によれば、能動素子と第１，第２および第
３の抵抗素子と第１および第２のキャパシタンス素子と
がひとつのパッケージに納められることになり、能動素
子と第１，第２および第３の抵抗素子と第１および第２
のキャパシタンス素子等を使用して、増幅，発振，変調
用のマイクロ波集積回路装置を構成する際に、基板上に
マウントするチップ部品数を削減することができ、製造
が容易となり、組立の際の省力化を達成することができ
る。
び安定化用回路素子を一つのパッケージに納めたことに
より、能動素子とバイアス用回路素子および安定化用回
路素子の全体寸法を小さくでき、これらの部品をマウン
トする高誘電率基板を小型化することができる。請求項
２記載の構成によれば、能動素子と第１，第２および第
３の抵抗素子と第１および第２のキャパシタンス素子と
がひとつのパッケージに納められることになり、能動素
子と第１，第２および第３の抵抗素子と第１および第２
のキャパシタンス素子等を使用して、増幅，発振，変調
用のマイクロ波集積回路装置を構成する際に、基板上に
マウントするチップ部品数を削減することができ、製造
が容易となり、組立の際の省力化を達成することができ
る。
【００２２】また、能動素子と第１，第２および第３の
抵抗素子と第１および第２のキャパシタンス素子とをひ
とつのパッケージに納めたことにより、能動素子と第
１，第２および第３の抵抗素子と第１および第２のキャ
パシタンス素子との全体寸法を小さくでき、これらの部
品をマウントする高誘電率基板を小型化することができ
る。
抵抗素子と第１および第２のキャパシタンス素子とをひ
とつのパッケージに納めたことにより、能動素子と第
１，第２および第３の抵抗素子と第１および第２のキャ
パシタンス素子との全体寸法を小さくでき、これらの部
品をマウントする高誘電率基板を小型化することができ
る。
【図１】この発明の一実施例のマイクロ波集積回路素子
を設けたマイクロ波集積回路装置の構成を示す等価回路
図である。
を設けたマイクロ波集積回路装置の構成を示す等価回路
図である。
【図２】同じくこの発明の一実施例のマイクロ波集積回
路素子を設けたマイクロ波集積回路装置の概略図であ
る。
路素子を設けたマイクロ波集積回路装置の概略図であ
る。
【図３】この発明の一実施例のマイクロ波集積回路素子
のチップ構成を示す概略図である。
のチップ構成を示す概略図である。
【図４】従来のマイクロ波集積回路装置の構成の一例を
示す概略図である。
示す概略図である。
【図５】図４のマイクロ波集積回路装置の等価回路図で
ある。
ある。
【図６】従来のマイクロ波集積回路素子のチップ構成を
示す概略図である。
示す概略図である。
１ マイクロ波集積回路素子 １Ａ 能動素子（ＦＥＴ） １Ｂ 第１の抵抗素子 １Ｃ 第２の抵抗素子 １Ｄ 第３の抵抗素子 １Ｅ 第１のキャパシタンス素子 １Ｆ 第２のキャパシタンス素子 １Ｇ 信号入力端子 １Ｈ 信号出力端子 １Ｉ 接地端子 １Ｊ ゲートバイアス端子
Claims (2)
- 【請求項１】 半導体基板と、この半導体基板上に形成
した能動素子と、前記半導体基板上に形成して前記能動
素子に対してバイアスを与えるバイアス用回路素子と、
前記半導体基板上に形成して前記能動素子の動作を安定
化させる安定化用回路素子とを備えたマイクロ波集積回
路素子。 - 【請求項２】 半導体基板と、ゲートを信号入力端子に
接続しドレインを信号出力端子に接続しソースを接地端
子に接続した状態に前記半導体基板上に形成した能動素
子と、前記能動素子のゲートに一端を接続するとともに
ゲートバイアス端子に他端を接続した状態に前記半導体
基板上に形成した第１の抵抗素子と、前記能動素子のゲ
ートに一端を接続した状態に前記半導体基板上に形成し
た第２の抵抗素子と、前記第１の抵抗素子の他端に一端
を接続するとともに前記能動素子のソースに他端を接続
した状態に前記半導体基板上に形成した第１のキャパシ
タンス素子と、前記第２の抵抗素子の他端に一端をそれ
ぞれ接続するとともに前記能動素子のソースに他端をそ
れぞれ接続した状態に前記半導体基板上に形成した第３
の抵抗素子および第２のキャパシタンス素子と備えたマ
イクロ波集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270469A JP3062358B2 (ja) | 1992-10-08 | 1992-10-08 | マイクロ波集積回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270469A JP3062358B2 (ja) | 1992-10-08 | 1992-10-08 | マイクロ波集積回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120414A true JPH06120414A (ja) | 1994-04-28 |
| JP3062358B2 JP3062358B2 (ja) | 2000-07-10 |
Family
ID=17486745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270469A Expired - Fee Related JP3062358B2 (ja) | 1992-10-08 | 1992-10-08 | マイクロ波集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062358B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335835A (ja) * | 1995-04-04 | 1996-12-17 | Matsushita Electric Ind Co Ltd | 高周波増幅器 |
| US6303950B1 (en) | 1999-07-29 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor including stabilizing circuit |
| US7046091B2 (en) | 2003-03-27 | 2006-05-16 | Sony Corporation | Power amplifier |
| JP2010010906A (ja) * | 2008-06-25 | 2010-01-14 | Toshiba Corp | Ｆｅｔゲートバイアス回路 |
-
1992
- 1992-10-08 JP JP4270469A patent/JP3062358B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335835A (ja) * | 1995-04-04 | 1996-12-17 | Matsushita Electric Ind Co Ltd | 高周波増幅器 |
| US6303950B1 (en) | 1999-07-29 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor including stabilizing circuit |
| US7046091B2 (en) | 2003-03-27 | 2006-05-16 | Sony Corporation | Power amplifier |
| JP2010010906A (ja) * | 2008-06-25 | 2010-01-14 | Toshiba Corp | Ｆｅｔゲートバイアス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3062358B2 (ja) | 2000-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0789451B1 (en) | Integrated high frequency amplifier | |
| US4486719A (en) | Distributed amplifier | |
| KR100305917B1 (ko) | 반도체전력증폭집적회로 | |
| EP0794613B1 (en) | Low noise-high linearity HEMT-HBT composite | |
| JP3175823B2 (ja) | 高周波増幅装置 | |
| US5166639A (en) | High gain mololithic microwave integrated circuit amplifier | |
| US6366770B1 (en) | High-frequency semiconductor device and radio transmitter/receiver device | |
| JPH06120414A (ja) | マイクロ波集積回路素子 | |
| CA2086982A1 (en) | Package for microwave device | |
| Kobayashi et al. | A novel monolithic HBT-pin-HEMT integrated circuit with HBT active feedback and pin diode variable gain control | |
| JP3005416B2 (ja) | マイクロ波・ミリ波モノリシック集積回路 | |
| JPH0575314A (ja) | マイクロ波集積回路素子 | |
| JP3373435B2 (ja) | 抵抗帰還トランジスタ | |
| JP2959004B2 (ja) | 半導体集積回路 | |
| JP3438953B2 (ja) | バイアス回路 | |
| JP2002222893A (ja) | 高周波増幅器 | |
| US6043713A (en) | Amplifier with temperature compensation function | |
| JPH03192801A (ja) | モノリシック・マイクロ波集積回路 | |
| JPH07240645A (ja) | マイクロ波集積回路 | |
| JPH08265065A (ja) | 増幅回路 | |
| JP2518544B2 (ja) | マイクロ波集積回路 | |
| JP3207451B2 (ja) | マイクロ波半導体装置 | |
| JPH06276038A (ja) | 高周波低雑音増幅器 | |
| KR950005167B1 (ko) | 모놀리식 집적 회로의 rf증폭기 | |
| Hutchinson et al. | A low noise distributed amplifier with gain control |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |