JP2010010906A

JP2010010906A - Ｆｅｔゲートバイアス回路

Info

Publication number: JP2010010906A
Application number: JP2008165960A
Authority: JP
Inventors: Haruo Kojima; 治夫小島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-06-25
Filing date: 2008-06-25
Publication date: 2010-01-14

Abstract

【課題】ＦＥＴの熱的破壊を防止する機能を保ったまま、ＦＥＴの発振を防止することが可能なＦＥＴゲートバイアス回路を提供する。
【解決手段】信号端子６と、この信号端子６にゲート端子が接続されるとともにソース端子が接地されて、信号端子６から入力された高周波信号を増幅するＦＥＴ４と、このＦＥＴ４のゲート端子へバイアス電圧を供給するバイアス回路と、このバイアス回路及びゲート端子の接続点に一端が接続されて他端が接地された抵抗８と、を備え、この抵抗８によって、入力された高周波信号の周波数におけるゲート端子からバイアス回路側を見たインピーダンスの上昇を抑制する。
【選択図】図１

Description

本発明はＦＥＴを使用したバイアス回路に関する。

図３に従来例のＦＥＴゲートバイアス回路のＤＣ等価回路図を示す。負の可変定電圧電源１とコイル２の一端とが接続されており、このコイル２の他端とキャパシタ３の一端とＦＥＴ４のゲート端子とが接続されて、キャパシタ３の他端は接地されている。

ここでコイル２の直流インピーダンスは零でありこのコイル２の両端は短絡となるため、ＦＥＴ４のゲート端子からコイル２側を見たインピーダンス５は零になりゲート端子及び負の可変定電圧電源１の間は短絡となる。信号端子６からの高周波信号がゲート端子へ加えられることにより、ＦＥＴ４に整流電流７が流れても、ＦＥＴ４のゲート電圧は一定となる。従ってゲート電圧の波高値が浅くなり、ドレイン電流増大によるＦＥＴ４の熱的破壊が防止されるようになっている。

半導体素子の破壊を防止する半導体素子用バイアス回路に関しては、従来、半導体素子の一つの端子とバイアス電源回路との間の点の電圧が所定値を越えた場合に、前記点の電圧の上昇を停止させる保護回路を設けた半導体素子用バイアス回路が知られている（特許文献１参照）。また、増幅素子としてトランジスタを使用した増幅器に関し、増幅器の入力部に、抵抗と容量との並列回路を直列に挿入した増幅器が知られている（特許文献２参照）。
特開２００４−１８６７３５号公報特開平１０−２０９７６９号公報

しかしながら、信号端子６から高周波信号が入力されると、本回路の欠点としてコイル２とキャパシタ３とが特定の周波数で並列共振を起こし、特定の周波数でＦＥＴ４のゲート端子からコイル２側を見たインピーダンスが無限大となって、コイル２及びキャパシタ３の接続点とゲート端子との間が開放となり、ＦＥＴ４が発振してしまうという問題がある。

コイル２は高周波信号に対して高いインピーダンスを与えるものであり、ソース接地ＦＥＴの出力側のインピーダンスは大きな値である。コイル２とキャパシタ３とによって構成される並列共振回路のインピーダンスが上昇すると、ＦＥＴ４の入力インピーダンスは不安定になる。特許文献２には、所要の周波数帯域外において、増幅器の安定指数が１より大になるようにして増幅器を安定に動作させる例が記載されているが、この特許文献２に記載の技術では、安定指数が１よりも小さい状況で増幅器を動作させる場合、この増幅器を構成するＦＥＴは発振する可能性がある。

そこで、本発明は、上記の課題に鑑み、電界効果トランジスタの熱的破壊を防止する機能を保ったまま、電界効果トランジスタの発振を防止することが可能なＦＥＴゲートバイアス回路を提供することを目的とする。

このような課題を解決するため、本発明の一態様によれば、信号端子と、この信号端子にゲート端子が接続されるとともにソース端子及びドレイン端子のいずれかが接地されて、前記信号端子から入力された高周波信号を増幅する電界効果トランジスタと、この電界効果トランジスタの前記ゲート端子へバイアス電圧を供給するバイアス回路と、このバイアス回路及び前記ゲート端子の接続点に一端が接続されて他端が接地された抵抗と、を備え、この抵抗によって、前記高周波信号の周波数における前記ゲート端子から前記バイアス回路側を見たインピーダンスの上昇を抑制したことを特徴とするＦＥＴゲートバイアス回路が提供される。

本発明によれば、電界効果トランジスタの熱的破壊を防止する機能を保ったまま、電界効果トランジスタの発振を防止するＦＥＴゲートバイアス回路を提供することができる。

以下、本発明の実施の形態に係るＦＥＴゲートバイアス回路について、図１乃至図３を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。

図１は本発明の一実施形態に係るＦＥＴゲートバイアス回路のＤＣ等価回路図である。本実施形態に係るＦＥＴゲートバイアス回路は、負の電圧値の定電圧を出力しこの電圧値を変更可能にされた負の可変定電圧電源１と、この負の可変定電圧電源１に一端が接続されたコイル２と、一端がこのコイル２の他端に接続されて他端が接地されたキャパシタ３と、このキャパシタ３の一端にゲート端子が接続されたＦＥＴ４と、一端がこのＦＥＴ４のゲート端子に接続されて他端が接地された抵抗８とを備えている。

ＦＥＴ４のソース端子は接地されており、ドレイン端子から増幅信号が取出されるようになっている。コイル２の他端と、キャパシタ３の一端と、抵抗８の一端と、ＦＥＴ４のゲート端子とが同じ接続点に接続されている。このゲート端子へは図示しない信号源から信号端子６を介して高周波信号が印加されるようになっている。また、負の可変定電圧電源１、コイル２及びキャパシタ３によってバイアス回路としての機能が実現されている。

このような構成の本実施形態に係るＦＥＴゲートバイアス回路へ高周波信号が入力されると、コイル２の直流インピーダンスは零であるため、ＦＥＴ４のゲート端子からコイル２側を見たインピーダンス５は零になりゲート端子及び負の可変定電圧電源１の間は直流的に短絡となる。ＦＥＴ４に整流電流７が流れたとしても、ＦＥＴ４のゲート電圧は一定となるため、ゲート電圧の波高値は浅くなり、ドレイン電流の増大によって生じるＦＥＴ４の熱的破壊が防止される。

ドレイン電圧のレベルがＦＥＴ特性により決まる耐圧値を超えた場合、ドレイン出力の信号波形の上下はクリップされてドレイン端子からの増幅出力は飽和し、ＦＥＴ４の耐圧破壊が引き起こされて、ドレイン端子からゲート端子へ向かう一定方向へ整流電流７が流れる。このＦＥＴゲートバイアス回路では、信号が増幅される方向とは逆方向に整流電流７が流れたとしてもコイル２のインピーダンス値が直流的に０Ωでありコイル２の両端は短絡状態となる。ゲート端子からは負の可変定電圧電源１のインピーダンスが見える。このため、ゲート電圧の電位を変動させないようにしてゲートバイアスをかけられる。

また、負の可変定電圧電源１に対してコイル２が直列に接続されており、このコイル２に対してキャパシタ３と抵抗８とがいずれも並列に接続されている事によって、ＦＥＴ４のゲート端子から信号端子６側を見たインピーダンス５は有限値となり、ゲート端子及び信号端子６の間は開放とはならない為、インピーダンス５が無限大になったときに生じるＦＥＴ４の発振を防止することが出来る。

このようにして、本実施形態に係るＦＥＴバイアス回路によれば、ＦＥＴ４のゲート端子及び接地間に抵抗８とキャパシタ３とが並列に接続されているため、ＦＥＴ４の熱的破壊を防止する機能を保ったまま、ＦＥＴ４の発振を防止することができるようになる。

このＦＥＴゲートバイアス回路では、コイル２はＲＦチョークコイルとして機能しており、１〜２ＧＨｚ帯程度の周波数帯域の高周波信号に対して高いインピーダンスを与えているため、図示しない信号源からの高周波信号は全てＦＥＴ４のゲート端子にかかる。このため、増幅利得が損なわれずに、高い周波数の無線信号の増幅を行える。

図３の従来例では、コイル２とキャパシタ３とによる並列共振による発振が起きた場合、ゲート端子から見たコイル２のインピーダンスは無限大になる。ゲート端子からソース接地ＦＥＴの出力側を見たインピーダンスは大きな値である。並列共振時、ゲート端子からコイル２側を見たインピーダンスと、このゲート端子からＦＥＴ４出力側を見たインピーダンスとはともに高くなるため、ＦＥＴ４の入力インピーダンスは不安定である。安定指数が１よりも小さい条件付き安定領域でＦＥＴ４が動作している場合、ＦＥＴ４に対し、このＦＥＴ４の不安定動作領域に相当する周波数範囲内で低域側の周波数を持つ高周波信号が入力されると、発振が起きる。

本実施形態に係るＦＥＴゲートバイアス回路では、ゲート端子及び接地間に抵抗８が接続されており、この低域側の周波数を持つ高周波信号がＦＥＴ４に入力された場合でも、ＦＥＴ４のゲート端子から見たインピーダンスが有限値をとるため、ゲート端子からコイル２側を見たインピーダンスの上昇を防ぐことができる。インピーダンスが無限大になることが防止されるため、このＦＥＴゲートバイアス回路では発振が生じにくくなる。ＦＥＴ４の破壊が防止されつつ、抵抗８によってゲート端子から信号端子６側を見たインピーダンス値が非常に高い値になることが抑制される。

また、仮に抵抗８がコイル２に直列に接続されている場合、ＦＥＴ４の増幅利得が下がるが、本実施形態に係るＦＥＴゲートバイアス回路では、抵抗８がバイアス回路に並列に接続されていることにより、この利得が損なわれず、高周波信号の周波数にかかわらず有限値のインピーダンスが高周波信号へ与えられる。

また、抵抗８の抵抗値は、ＦＥＴ４に入力される高周波信号の周波数、コイル２、及びキャパシタ３の各値など、ＦＥＴ４の安定指数を計算するために必要なパラメータに応じて適宜決められる。抵抗８の抵抗値を決めるために考慮すべきことは、発振が生じたときのＦＥＴ４の入力インピーダンスの値である。信号源が接続されていない状態で負の定電圧電源１側だけを見たインピーダンスが例えば１ｋΩである場合、ゲート端子から左側を見たトータルのインピーダンスが５００〜６００Ωになるように、抵抗８の抵抗値を１ｋΩに決めるなどする。抵抗値は使用するＦＥＴ４の特性によっても決まるものであり、どの値までインピーダンスが上がったらＦＥＴ４の動作状態が不安定動作状態になるかという点にも依存して抵抗値は決められる。この抵抗値は、ＦＥＴの型名やメーカによって適宜選択される。

（変形例）
また、本発明の実施の形態に係るゲートバイアス回路は、コイル２とは別のコイル（以下、第２のコイルと呼ぶ）を抵抗８に直列に接続してもよい。図２は本発明の一実施形態の変形例に係るＦＥＴゲートバイアス回路のＤＣ等価回路図である。同図に示す符号のうち、上述した符号と同じ符号を有する要素はそれらと同じ要素を表す。このＦＥＴゲートバイアス回路では、コイル２及びゲート端子の接続点と接地との間に、抵抗８と直列に第２のコイル９が接続されている。

第２のコイル９のインダクタンス値と、このインダクタンス値及びコイル２のインダクタンス値の比率とについては、抵抗８及び第２のコイル９による直列インピーダンスのうち、ゲート端子から、抵抗８が寄与するインピーダンス分が見えるようにして、これらのインダクタンス値及びインダクタンス値の比率は決められる。例えば第２のコイル９のインダクタンス値は、ＦＥＴ４の条件付き安定領域で、この第２のコイル９についてのインピーダンスがコイル２のインピーダンスに比べて小さくなるようにして決める。コイル２及びキャパシタ３による並列共振が起きた場合、ゲート端子からは、コイル２及びキャパシタ３による並列インピーダンスと、抵抗８及び第２のコイル９による直列インピーダンスとのうちの直列インピーダンスだけが見えるようにして、これらの定８及び第２のコイル９の値は決められる。これにより、発振動作を避けながら増幅したい周波数において利得を下げずに信号の増幅を行える。このようにしてもゲートバイアス回路の安定性がよくなる。

従って、本変形例に係るＦＥＴゲートバイアス回路は、ＦＥＴ４の不安定動作領域に相当する周波数範囲内で低域側の周波数を持つ高周波信号がこのＦＥＴ４に入力された場合でも、ゲート端子から見たインピーダンスが有限値をとるため、やはり、インピーダンスが上昇して無限大になることが防止されて、発振が抑制される。

また、第２のコイル９を抵抗８に直列接続する仕方は、コイル２及びゲート端子の接続点に第２のコイル９の一端を接続するとともにこの第２のコイル９の他端を抵抗８の一端に接続し、抵抗８の他端を接地するようにしてもよい。このように構成されたＦＥＴゲートバイアス回路も、上述した効果と同じ効果が得られる。

バイアス回路がＬ及びＣから構成されている場合、入力された高周波信号の周波数に応じて、必ずどこかの周波数において共振がおこる。本発明の一実施形態に係るゲートバイアス回路及びその変形例に係るゲートバイアス回路は、抵抗８単体、あるいは抵抗８及び第２のコイル９によって、ゲインが無限大になることが抑制され、発振が防止される。

尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。上記の実施形態では、ソース端子が接地されていたがドレイン端子を接地させた状態でも上述した効果と同じ効果を得ることができる。

また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。

増幅対象とする信号の電力が小電力、中電力及び大電力のいずれの電力範囲であっても、本実施形態に係るゲートバイアス回路を増幅回路として用いることができる。電力の大きい信号を増幅出力する場合、ゲートバイアス回路にはＦＥＴ耐圧が大きいＦＥＴ素子が用いられる。抵抗８は電源に並列に入れられているため、増幅出力される信号が大電力になればなるほど、大電圧出力用の電源が用いられるため、ＦＥＴ素子の入力インピーダンスは相対的に下がる。異なる電源電圧を出力する電源が同じ抵抗値を持つ抵抗８を用いると、相対的にこの抵抗８の値は小さくなるといえる。

本発明の一実施形態に係るＦＥＴゲートバイアス回路のＤＣ等価回路図である。本発明の一実施形態の変形例に係るＦＥＴゲートバイアス回路のＤＣ等価回路図である。従来例のＦＥＴゲートバイアス回路のＤＣ等価回路図である。

符号の説明

１…負の可変定電圧電源、２…コイル、３…キャパシタ、４…ＦＥＴ（電界効果トランジスタ）、５…ＦＥＴのゲート端子から見たインピーダンス、６…信号端子、７…整流電流、８…抵抗、９…第２のコイル（他のコイル）。

Claims

信号端子と、
この信号端子にゲート端子が接続されるとともにソース端子及びドレイン端子のいずれかが接地されて、前記信号端子から入力された高周波信号を増幅する電界効果トランジスタと、
この電界効果トランジスタの前記ゲート端子へバイアス電圧を供給するバイアス回路と、
このバイアス回路及び前記ゲート端子の接続点に一端が接続されて他端が接地された抵抗と、を備え、
この抵抗によって、前記高周波信号の周波数における前記ゲート端子から前記バイアス回路側を見たインピーダンスの上昇を抑制したことを特徴とするＦＥＴゲートバイアス回路。
前記接続点及び接地間に、前記抵抗と直列に他のコイルが接続されたことを特徴とする請求項１記載のＦＥＴゲートバイアス回路。