JPS61263249A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS61263249A
JPS61263249A JP10550685A JP10550685A JPS61263249A JP S61263249 A JPS61263249 A JP S61263249A JP 10550685 A JP10550685 A JP 10550685A JP 10550685 A JP10550685 A JP 10550685A JP S61263249 A JPS61263249 A JP S61263249A
Authority
JP
Japan
Prior art keywords
gate
fet
signal supply
wiring resistance
high frequency
Prior art date
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Pending
Application number
JP10550685A
Other languages
English (en)
Inventor
Masahide Nakajima
中島　正英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP10550685A priority Critical patent/JPS61263249A/ja
Publication of JPS61263249A publication Critical patent/JPS61263249A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view

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  • Engineering & Computer Science (AREA)
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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、ソース・ドレイン
間に第１ゲートおよび第２ゲートの２本のゲートを有す
るデュアルゲートＦＥＴに関する。
〔従来の技術〕
デュアルゲートＦＥＴは、１つのソースとドレインの間
に２本のゲートを有するＦＥＴで、ソース側のゲートを
第１ゲート、ドレイン側のゲートを第２ゲートと称する
。デュアルゲートＦＥＴは２本のゲートを有するために
、第２ゲートにあるバイアスをかけるととＫよりＦＥＴ
の利得を制御する自動利得制御（ＡＧＣ）　、第１ゲー
トおよび第２ゲートに同時に異なる信号を入力して用い
るミキサー、高利得であることを利用した高利得増幅等
、通常のＦＥＴとは異なった使い方が出来る特徴を有す
る。
上記した従来のデュアルゲートＦＥＴは第２図の平面図
に示すように、ソース３とドレイン４０間にそれぞれ第
１ゲートと第２ゲートが設けらｎているがそれらの全ゲ
ート幅は等しいため、従来はゲート信号供給パッド数は
等しく（通常釜１個）、したがって１つの信号供給パッ
ドによ抄制御できる単位ゲート幅（フィンガー長）は、
第１ゲートと第２ゲートで等しくなりている。第２図で
１は第１ゲートの信号供給パッド、２は第２ゲートの信
号供給パッドである。
〔発明が解決しようとする問題点〕
ＦＥＴの動作周波数が高くなると、ゲート配線抵抗が雑
音指数、利得等の高周波特性を劣化させるために、デュ
アルゲートＦＥＴを高周波で特性良く動作させようとす
ると、ゲート配線抵抗の低減を計らなければならない。
ゲート配線抵抗を減らすためにはゲートのフィンガー長
を短くすれば良いが、そのために全ゲート幅を短くする
と、出力電力が低下してしまう。
したがって、ゲート配線抵抗を減らすには、全ゲート幅
は一定にしたまま、ゲート信号供給パッド数を増やして
フィンガー長を短くすることになる。
この場合、従来のデュアルゲー）ＦＥＴの様に第１ゲー
トと第２ゲートのフィンガー長を等しくしたままでは、
第２ゲートの信号供給パッドの数も増えるため、ペレッ
ト組立の際のワイヤーボンディングがむずかしくなる。
さらに、通常第２ゲートのワイヤーボンディングはベレ
ットの入出力方向に対して垂直方向に行うため、第２ゲ
ートの信号供給パッドが複数になると、各々の信号供給
パッドに対するボンディングワイヤーの長さが異り、ワ
イヤーのインダクタンスが異るために、第２ゲートの動
作にアンバランスを生じることになるという欠点があっ
た。
本発明は、高周波での特性劣化を防ぎ、ワイヤーボンデ
ィングが容易に行える半導体装置、詳しくはデュアルゲ
ートＦＥＴを提供することを目的とする。
〔問題点を解決するための手段〕
以上の目的を達成するため、第２ゲートの信号供給パッ
ドはボンディングの容易性、バランス動作の点から考え
１つであることが好ましく、また、第１ゲートは、高周
波での特性劣化の要因となるゲート配線抵抗の低減のた
めフィンガー長を短くし、信号供給パッドを複数個にす
ることが望まれる。従って、本発明の半導体装置は、第
１ゲートと第２ゲートのフィンガー長を異ならしめて形
成することによ秒構成される。
デエアルゲー）ＦＥＴは第３図に示す様に、２段のＦＥ
Ｔのカスゲート接続したものとして等測的に表わされる
。この場合、第２ゲートは第３図の等価回路図で２段目
のＦＥＴとして表わされており、デュアルゲートＦＥＴ
の高周波特性においては、第１ゲートを表わす１段目の
ＦＥＴの利得分の１の影響しか無いことになる。
本発明のデエアルゲー）ＦＥＴの構造では、第２ゲート
の配線抵抗は低減することはできないが、以上に示した
様に、デュアルゲートＦＩＴの高周波動作はその大部分
が：ｇ１ゲートの構造で決まるために従来構造に比べ改
善さｎることになる。
〔実施例〕
次に、本発明について図面を参照として説明する。第１
図は本発明の一実施例の平面図である。
本実施例では第１ゲートの信号供給パッド１は２個あφ
、フィンガー長ＺＬは全ゲート幅Ｗｇｌとすると、Ｚｇ
ｔ＝Ｗｇｔ／４となり、第１図に示した従来構造のデュ
アルゲートＦ’ＢＴではＺｇｌ＝Ｗｇ。
／２となり、本発明の実施例では、従来構造のものに比
べ、第１ゲートの配線抵抗を半分にすることが出来る。
また第２ゲートの信号供給パッド２は従来構造と同じく
１個であり、フィンガー長Ｚ　ｇｚ　ｌ’ｉ：　全’ｙ
’　−ト幅ｔ”　Ｗ＄ｈ　トスルト、Ｚ　ｇｔ　＝Ｗｇ
、　／２トナル。Ｗｇｔ　＝Ｗｇｔ　ｆ　ｈ　ルカらＺ
ｇｘ　＝Ｚｇｚ／２　　（！：なる。
また、前述したように第２ゲートの配線抵抗は低減でき
ないが、デエアルゲー）ＦＥＴの高周波動作はその大部
分が第１ゲートの構造で決まるため第２ゲートの配線抵
抗の低減のないことはさほど問題にならず、むしろ現状
維持により組立の困難性を生じさせない方がより効果的
である。
〔発明の効果〕
以上説明したように本発明は、第１ゲートと第２ゲート
の信号供給パッドの数をちがえることにより、第１ゲー
トのフィンガー長を短くして第１ゲートの配線抵抗を低
減させることにより、デュアルゲートＦＥＴの高周波特
性を改善するとともに、第２ゲートの信号供給パッドを
最小限にとどめ、ワイヤーボンディングを容易にし、ま
た、ボンディングワイヤーの長さのちがいによる動作の
アンバランスを防止できる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の平面図、第２図は従来のデ
エアルゲートＦＥＴの平面図、第３図はＦＥＴ２段カス
ケード接続で表わしたデュアルゲ−）ＦＥＴの等価回路
図である。 １・・・・・・第１ゲートの信号供給パッド、２・・・
・・・第２ゲートの信号供給パッド、３・・・・・・ノ
ースの信号供給パッド、４・・・・・・ドレイ／の信号
供給パッド、５・・・・・・第１ゲートの動作を表わす
１段目のＦＥＴ、６・・・・・・第２ゲートの動作を表
わす２段目のＦＥＴ。 代理人　弁理士　　内　原　　　晋／“）°°゛、＼声
　Ｉ　　田 茶　２　　薗

Claims (1)

    【特許請求の範囲】
  1. デュアルゲートＦＥＴにおいて、第１ゲートと第２ゲー
    トのフィンガー長が異なることを特徴とする半導体装置
    。
JP10550685A 1985-05-17 1985-05-17 半導体装置 Pending JPS61263249A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10550685A JPS61263249A (ja) 1985-05-17 1985-05-17 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10550685A JPS61263249A (ja) 1985-05-17 1985-05-17 半導体装置

Publications (1)

Publication Number Publication Date
JPS61263249A true JPS61263249A (ja) 1986-11-21

Family

ID=14409485

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10550685A Pending JPS61263249A (ja) 1985-05-17 1985-05-17 半導体装置

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JP (1) JPS61263249A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633517A (en) * 1993-08-05 1997-05-27 Nec Corporation Semiconductor device constituting multi-stage power amplifier

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5397783A (en) * 1977-02-07 1978-08-26 Westinghouse Electric Corp Fet pentode transistor
JPS58201375A (ja) * 1982-05-20 1983-11-24 Nec Corp 電界効果トランジスタ
JPS6142964A (ja) * 1984-08-07 1986-03-01 Matsushita Electric Ind Co Ltd デユアル・ゲ−ト電界効果トランジスタ

Patent Citations (3)

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* Cited by examiner, † Cited by third party
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