JP2821158B2 - 集積化高周波増幅器 - Google Patents
集積化高周波増幅器Info
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Description
本発明は高周波増幅器に係り、特に同一半導体基板上
に集積化された集積化高周波増幅器に関する。
に集積化された集積化高周波増幅器に関する。
従来の高周波増幅器の一例が「電子情報通信ハンドブ
ック1988年版、第２部門 マイクロ波・ミリ波回路部
品、5.4 実例、図64、７−39頁（549頁）」に示されて
いる。 従来の高周波増幅回路の構成は、例えば、第９図に示
すように、MOSFETと直流遮断用のキャパシタとストリッ
プ線路による整合回路で構成されている。さらに詳細に
は、前段MOSFETの出力インピーダンスと後段MOSFETの入
力インピーダンスとの整合を行うために、直列及び並列
の４分の１波長程度のストリップ線路が使用されてい
る。上記４分の１波長は,3GHzにおいては、絶縁性GaAs
基板を誘導体とした場合、6.7mm、SiO2を誘導体とした
場合、12.7mmに達する。これらの高周波増幅回路を同一
半導体基板に集積化する場合、該半導体チップの大きさ
は、これらのストリップ線路の長さによって決定され
る。従って、従来の高周波増幅回路は動作周波数が3GHz
より高い場合に主に集積化され、3GHz以下においてはプ
リント基板などに個別トランジスタを実装する、いわゆ
るハイブリッド実装を行なってきた。このような場合も
整合用のインダクタは、第９図のように、必然的に存在
する伝送線路、すなわちストリップ線路を使用する回路
構成となっている。その場合の回路構成の特徴は、前段
MOSFETの出力と後段MOSFETの入力を接続するボンディン
グ・ワイヤあるいはストリップ線路を使用し、ストリッ
プ線路のインピーダンス変換作用を使用していることで
ある。
ック1988年版、第２部門 マイクロ波・ミリ波回路部
品、5.4 実例、図64、７−39頁（549頁）」に示されて
いる。 従来の高周波増幅回路の構成は、例えば、第９図に示
すように、MOSFETと直流遮断用のキャパシタとストリッ
プ線路による整合回路で構成されている。さらに詳細に
は、前段MOSFETの出力インピーダンスと後段MOSFETの入
力インピーダンスとの整合を行うために、直列及び並列
の４分の１波長程度のストリップ線路が使用されてい
る。上記４分の１波長は,3GHzにおいては、絶縁性GaAs
基板を誘導体とした場合、6.7mm、SiO2を誘導体とした
場合、12.7mmに達する。これらの高周波増幅回路を同一
半導体基板に集積化する場合、該半導体チップの大きさ
は、これらのストリップ線路の長さによって決定され
る。従って、従来の高周波増幅回路は動作周波数が3GHz
より高い場合に主に集積化され、3GHz以下においてはプ
リント基板などに個別トランジスタを実装する、いわゆ
るハイブリッド実装を行なってきた。このような場合も
整合用のインダクタは、第９図のように、必然的に存在
する伝送線路、すなわちストリップ線路を使用する回路
構成となっている。その場合の回路構成の特徴は、前段
MOSFETの出力と後段MOSFETの入力を接続するボンディン
グ・ワイヤあるいはストリップ線路を使用し、ストリッ
プ線路のインピーダンス変換作用を使用していることで
ある。
上記従来技術においては、特に周波数が3GHz以下の場
合、上記インダクタは半導体チップより長いストリップ
線路を多重に折り曲げて使用するか、集積化インダクタ
を使用することになる。その結果、上記インダクタは細
くて長い線路となるため、その直列抵抗が無視できなく
大きくなる。特に、大きな高周波電流が流れる電力増幅
器の場合は、上記直列抵抗は上記電力増幅器の効率を著
しく低下させるという問題がある。また上記直列抵抗を
低減するために、幅の広い線路とすれば、上記インダク
タの構成面積は著しく大きくなるという問題があった。 本発明の第１の目的は、上記高周波増幅回路を同一半
導体基板に集積化し、さらに該集積化高周波増幅器か
ら、上記インダクタの集積化を可能な限り少なくし、あ
るいは半導体チップへの集積化を無用とすることであ
り、これによって限られたチップ面積で、高周波電力の
損失を極めて少なくした集積化高周波増幅器を提供する
ことである。 更に、MOSFETのしきい電圧は製造上のばらつきが大き
く、集積化された増幅器の特性、とくに電力利得及び効
率のばらつきの原因となっていた。従って、本発明の第
２の目的は上記集積化高周波増幅器のしきい電圧のばら
つきを吸収することであり、これによって電力利得及び
効率のばらつきの少ない集積化高周波増幅器を提供する
ことである。 更に集積化高周波増幅器を外部回路と接続するための
ボンディング・パッドのキャパシタンスは、入力におい
ては必要以上に選択度を高くし、入力定在波比のばらつ
きを大きくする問題があり、また出力においては出力電
力の損失を大きくし、効率を低下させる問題がある。従
って、本発明の第３の目的は、上記ボンディング・パッ
ドのキャパシタンスを小さくし、これによって、上記集
積化高周波増幅器の製造上の問題となっている、入力定
在波比のばらつきを小さくし、更に電力効率の低下の少
ない集積化高周波増幅器を提供することである。
合、上記インダクタは半導体チップより長いストリップ
線路を多重に折り曲げて使用するか、集積化インダクタ
を使用することになる。その結果、上記インダクタは細
くて長い線路となるため、その直列抵抗が無視できなく
大きくなる。特に、大きな高周波電流が流れる電力増幅
器の場合は、上記直列抵抗は上記電力増幅器の効率を著
しく低下させるという問題がある。また上記直列抵抗を
低減するために、幅の広い線路とすれば、上記インダク
タの構成面積は著しく大きくなるという問題があった。 本発明の第１の目的は、上記高周波増幅回路を同一半
導体基板に集積化し、さらに該集積化高周波増幅器か
ら、上記インダクタの集積化を可能な限り少なくし、あ
るいは半導体チップへの集積化を無用とすることであ
り、これによって限られたチップ面積で、高周波電力の
損失を極めて少なくした集積化高周波増幅器を提供する
ことである。 更に、MOSFETのしきい電圧は製造上のばらつきが大き
く、集積化された増幅器の特性、とくに電力利得及び効
率のばらつきの原因となっていた。従って、本発明の第
２の目的は上記集積化高周波増幅器のしきい電圧のばら
つきを吸収することであり、これによって電力利得及び
効率のばらつきの少ない集積化高周波増幅器を提供する
ことである。 更に集積化高周波増幅器を外部回路と接続するための
ボンディング・パッドのキャパシタンスは、入力におい
ては必要以上に選択度を高くし、入力定在波比のばらつ
きを大きくする問題があり、また出力においては出力電
力の損失を大きくし、効率を低下させる問題がある。従
って、本発明の第３の目的は、上記ボンディング・パッ
ドのキャパシタンスを小さくし、これによって、上記集
積化高周波増幅器の製造上の問題となっている、入力定
在波比のばらつきを小さくし、更に電力効率の低下の少
ない集積化高周波増幅器を提供することである。
上記従来技術においては、特に周波数が3GHz以下の場
合、上記インダクタは半導体チップより長いストリップ
線路を多重に折り曲げて使用するか、集積化インダクタ
を使用することになる。その結果、上記インダクタは細
くて長い線路となるため、その直列抵抗が無視できなく
大きくなる。特に、大きな高周波電流が流れる電力増幅
器の場合は、上記直列抵抗は上記電力増幅器の効率を著
しく低下させるという問題がある。また上記直列抵抗を
低減するために、幅の広い線路とすれば、上記インダク
タの構成面積は著しく大きくなるという問題があった。
従って、本発明の第１の目的は、上記高周波増幅回路を
同一半導体基板に集積化し、さらに該集積化高周波増幅
器から、上記インダクタの集積化を可能な限り少なく
し、あるいは半導体チップへの集積化を無用とすること
であり、これによって限られたチップ面積で、高周波電
力の損失を極めて少なくした集積化高周波増幅器を提供
することである。 更に、MOSFETのしきい電圧は製造上のばらつきが大き
く、集積化された増幅器の特性、とくに電力利得及び効
率のばらつきの原因となっていた。従って、本発明の第
２の目的は上記集積化高周波増幅器のしきい電圧のばら
つきを吸収することであり、これによって電力利得及び
効率のばらつきの少ない集積化高周波増幅器を提供する
ことである。 更に集積化高周波増幅器を外部回路と接続するための
ボンディング・パッドのキャパシタンスは、入力におい
ては必要以上に選択度を高くし、入力定在波比のばらつ
きを大きくする問題があり、また出力においては出力電
力の損失を大きくし、効率を低下させる問題がある。従
って、本発明の第３の目的は、上記ボンディング・パッ
ドのキャパシタンスを小さくし、これによって、上記集
積化高周波増幅器の製造上の問題となっている、入力定
在波比のばらつきを小さくし、更に電力効率の低下の少
ない集積化高周波増幅器を提供することである。
合、上記インダクタは半導体チップより長いストリップ
線路を多重に折り曲げて使用するか、集積化インダクタ
を使用することになる。その結果、上記インダクタは細
くて長い線路となるため、その直列抵抗が無視できなく
大きくなる。特に、大きな高周波電流が流れる電力増幅
器の場合は、上記直列抵抗は上記電力増幅器の効率を著
しく低下させるという問題がある。また上記直列抵抗を
低減するために、幅の広い線路とすれば、上記インダク
タの構成面積は著しく大きくなるという問題があった。
従って、本発明の第１の目的は、上記高周波増幅回路を
同一半導体基板に集積化し、さらに該集積化高周波増幅
器から、上記インダクタの集積化を可能な限り少なく
し、あるいは半導体チップへの集積化を無用とすること
であり、これによって限られたチップ面積で、高周波電
力の損失を極めて少なくした集積化高周波増幅器を提供
することである。 更に、MOSFETのしきい電圧は製造上のばらつきが大き
く、集積化された増幅器の特性、とくに電力利得及び効
率のばらつきの原因となっていた。従って、本発明の第
２の目的は上記集積化高周波増幅器のしきい電圧のばら
つきを吸収することであり、これによって電力利得及び
効率のばらつきの少ない集積化高周波増幅器を提供する
ことである。 更に集積化高周波増幅器を外部回路と接続するための
ボンディング・パッドのキャパシタンスは、入力におい
ては必要以上に選択度を高くし、入力定在波比のばらつ
きを大きくする問題があり、また出力においては出力電
力の損失を大きくし、効率を低下させる問題がある。従
って、本発明の第３の目的は、上記ボンディング・パッ
ドのキャパシタンスを小さくし、これによって、上記集
積化高周波増幅器の製造上の問題となっている、入力定
在波比のばらつきを小さくし、更に電力効率の低下の少
ない集積化高周波増幅器を提供することである。
上記第１の目的を達成するために、本発明において
は、上記ストリップ線路によるインピーダンス変換作用
を使用することを無くし、その代わりに、第１のキャパ
シタと第２のキャパシタによるインピーダンス変換比を
使用するようにしたものである。すなわち、前段MOSFET
の出力と後段MOSFETの入力を直流的に遮断するためのキ
ャパシタを第１のキャパシタとし、後段MOSFETの入力キ
ャパシタあるいは入力端子のキャパシタを第２のキャパ
シタとして、そのインピーダンス変換比を使用するもの
である。従って、第１のキャパシタは、従来、直流遮断
と高周波信号の通過を目的として、そのキャパシタンス
は可能な限り大きなものを使用してきたが、本発明にお
いては、上記直流遮断のほかに、有限のキャパシタンス
を与えるようにしたものである。 更に本発明においては、同調を行うために、第１のキ
ャパシタと第２のキャパシタの中点と接地あるいは接地
端子の間に唯一のインダクタを接続したものである。こ
のインダクタとしては、半導体チップを外部回路と接続
するボンディング・ワイヤを使用するものである。 更に本発明においては、上記第１及び第２のキャパシ
タを、同一半導体基板上に２層に重ねて集積化するもの
であり、１個のキャパシタ面積で２個分を形成すること
ができるので、チップ面積を小さくすることができる。
また、第２のキャパシタに関しては、後段MOSFETの入力
キャパシタンスを使用することができる利点があり、不
足分を集積化すればよい。従って、第１のキャパシタは
第２のキャパシタより大きくなる場合があり、その場合
は同一半導体基板上に多層に重ねて集積化して、第１の
キャパシタとしてはその並列接続を使用するものであ
る。更に本発明においては、同一半導体チップに直流だ
けが印加されるチャネル幅の小さいMOSFETを形成し、こ
のゲート・バイアス電圧を該ドレイン電流が定められた
値になるように設定することにより、そのゲート・バイ
アス電圧と同一の電圧を、上記前段及び後段増幅器用MO
SFETのゲート・バイアス電圧として使用するものであ
る。 更に本発明の集積化高周波増幅器においては、ボンデ
ィング・パッドの直下にPN接合を形成し、これに逆バイ
アスを印加することにより、ボンディング・パッド直下
のキャパシタンスを低減するものである。
は、上記ストリップ線路によるインピーダンス変換作用
を使用することを無くし、その代わりに、第１のキャパ
シタと第２のキャパシタによるインピーダンス変換比を
使用するようにしたものである。すなわち、前段MOSFET
の出力と後段MOSFETの入力を直流的に遮断するためのキ
ャパシタを第１のキャパシタとし、後段MOSFETの入力キ
ャパシタあるいは入力端子のキャパシタを第２のキャパ
シタとして、そのインピーダンス変換比を使用するもの
である。従って、第１のキャパシタは、従来、直流遮断
と高周波信号の通過を目的として、そのキャパシタンス
は可能な限り大きなものを使用してきたが、本発明にお
いては、上記直流遮断のほかに、有限のキャパシタンス
を与えるようにしたものである。 更に本発明においては、同調を行うために、第１のキ
ャパシタと第２のキャパシタの中点と接地あるいは接地
端子の間に唯一のインダクタを接続したものである。こ
のインダクタとしては、半導体チップを外部回路と接続
するボンディング・ワイヤを使用するものである。 更に本発明においては、上記第１及び第２のキャパシ
タを、同一半導体基板上に２層に重ねて集積化するもの
であり、１個のキャパシタ面積で２個分を形成すること
ができるので、チップ面積を小さくすることができる。
また、第２のキャパシタに関しては、後段MOSFETの入力
キャパシタンスを使用することができる利点があり、不
足分を集積化すればよい。従って、第１のキャパシタは
第２のキャパシタより大きくなる場合があり、その場合
は同一半導体基板上に多層に重ねて集積化して、第１の
キャパシタとしてはその並列接続を使用するものであ
る。更に本発明においては、同一半導体チップに直流だ
けが印加されるチャネル幅の小さいMOSFETを形成し、こ
のゲート・バイアス電圧を該ドレイン電流が定められた
値になるように設定することにより、そのゲート・バイ
アス電圧と同一の電圧を、上記前段及び後段増幅器用MO
SFETのゲート・バイアス電圧として使用するものであ
る。 更に本発明の集積化高周波増幅器においては、ボンデ
ィング・パッドの直下にPN接合を形成し、これに逆バイ
アスを印加することにより、ボンディング・パッド直下
のキャパシタンスを低減するものである。
上記第１の目的を達成する手段において、第１のキャ
パシタと第２のキャパシタとボンディング・ワイヤのイ
ンダクタンスは、定められた周波数において後段増幅器
の出力が大きくなるように、その値が同調される。すな
わち、第１のキャパシタと第２のキャパシタは、前段増
幅器の出力インピーダンスと後段増幅器の入力インピー
ダンスが整合するように決定され、かつ上記定められた
周波数における選択度が大きくなるように決定される。
従って、集積化されたキャパシタと唯一のボンディング
・ワイヤで段間整合が実現され、損失の大きいインダク
タンスを集積化すること無く容易に高周波増幅器の集積
化が達成される。 更に、上記第１のキャパシタと第２のキャパシタは積
層されるので、直並列の寄生のキャパシタンスやインダ
クタンスが存在しない。従って、そのインピーダンス特
性は類似しており、理想的なインピーダンス変換器とし
て作用する。 また、直流だけが印加されるMOSFETは、チャネル幅が
小さいので、そのドレイン電流は極めて小さい。従っ
て、該ドレイン電流を所定の値に設定するためには、所
定の制御電圧を大きな抵抗を介して与えればよく、その
ために大きな電力は必要としない。また、同一半導体チ
ップ内においては、しきい電圧のばらつきは小さいの
で、同一のゲート・バイアス電圧を使用しても、上記小
さいMOSFETのバイアス電流と上記前段及び後段増幅器の
バイアス電流は比例したものとなる。従って、小さい電
力で前段及び後段増幅器のバイアス電流を設定できるこ
とになる。 また、上記ボンディング・パッド直下のPN接合を逆バ
イアスすれば、該空乏層の拡がりによってPN接合のキャ
パシタンスは小さくなる。該キャパシタンスはボンディ
ング・パッド直下のキャパシタンスと直列にあるため全
体としてのキャパシタンスを低減できる。
パシタと第２のキャパシタとボンディング・ワイヤのイ
ンダクタンスは、定められた周波数において後段増幅器
の出力が大きくなるように、その値が同調される。すな
わち、第１のキャパシタと第２のキャパシタは、前段増
幅器の出力インピーダンスと後段増幅器の入力インピー
ダンスが整合するように決定され、かつ上記定められた
周波数における選択度が大きくなるように決定される。
従って、集積化されたキャパシタと唯一のボンディング
・ワイヤで段間整合が実現され、損失の大きいインダク
タンスを集積化すること無く容易に高周波増幅器の集積
化が達成される。 更に、上記第１のキャパシタと第２のキャパシタは積
層されるので、直並列の寄生のキャパシタンスやインダ
クタンスが存在しない。従って、そのインピーダンス特
性は類似しており、理想的なインピーダンス変換器とし
て作用する。 また、直流だけが印加されるMOSFETは、チャネル幅が
小さいので、そのドレイン電流は極めて小さい。従っ
て、該ドレイン電流を所定の値に設定するためには、所
定の制御電圧を大きな抵抗を介して与えればよく、その
ために大きな電力は必要としない。また、同一半導体チ
ップ内においては、しきい電圧のばらつきは小さいの
で、同一のゲート・バイアス電圧を使用しても、上記小
さいMOSFETのバイアス電流と上記前段及び後段増幅器の
バイアス電流は比例したものとなる。従って、小さい電
力で前段及び後段増幅器のバイアス電流を設定できるこ
とになる。 また、上記ボンディング・パッド直下のPN接合を逆バ
イアスすれば、該空乏層の拡がりによってPN接合のキャ
パシタンスは小さくなる。該キャパシタンスはボンディ
ング・パッド直下のキャパシタンスと直列にあるため全
体としてのキャパシタンスを低減できる。
以下、実施例により本発明を説明する。 第１図は本発明の基本的な実施例を示す。ここに、１
はソース接地された２個のMOSFETと上記第１のキャパシ
タを集積化した半導体チップ、２はボンディング・ワイ
ヤのインダクタンス、５は入力端子、６は出力端子、８
は電源端子である。ここに、前段MOSFETの出力インピー
ダンスと後段MOSFETの入力インピーダンスの整合は、上
記第１のキャパシタ３と上記入力インピーダンスのキャ
パシタンス成分の比を使用し、同調は後段MOSFETのゲー
ト・ボンディング・ワイヤのインダクタンス２を使用す
るものである。従って、本発明においては、半導体チッ
プ製造後においても、上記ボンディング・ワイヤのイン
ダクタンス２によって、周波数帯を調整することができ
る。 また、キャパシタ３に関しては、従来は、前段と後段
の間の直流遮断と高周波信号の通過を目的として、可能
な限り大きなものが必要であった。しかし本発明では、
インピーダンス変換比に対応して、十分小さなものでよ
く、同一半導体チップに集積化することが容易となる。 ７はバイアス端子であるが、微調整端子としても使用
され、上記ボンディング・ワイヤのインダクタンス２に
よる周波数の調整を、増幅器製造後において、更に微調
整することができるものである。 第２図は、後段MOSFETの入力キャパシタンスが小さい
場合に、第２のキャパシタ４を付加したものである。キ
ャパシタンスが小さい場合、特定の周波数に同調するた
めには、インダクタンスを大きくする必要がある。ボン
ディング・ワイヤの長さは限られているもので、そのイ
ンダクタンスを大きくすることは困難である。そのよう
な場合、キャパシタンスを大きくすればインダクタンス
の増大を無くすることができる。これによって、上記ボ
ンディング・ワイヤの長さを過大にすることなく同調を
行うことができる。 第３図は、ボンディング・ワイヤのインダクタンス２
が不足する場合に、不足分を半導体チップに集積化する
ようにしたものである。ここに９は同一半導体チップ表
面にアルミニウム等の配線金属、あるいはポリシリコン
あるいはモリブデン等のゲート形成材料によって構成さ
れたインダクタンスである。 第４図は、上記MOSFETの代わりにデュアルゲートMOSF
ETを使用し、第２ゲート端子10に印加される電圧によっ
て利得制御を行うようにしたものである。これによっ
て、上記MOSFETのゲート・バイアス電圧による利得制御
の場合には発生した入力インピーダンスの変動をなくし
たものである。更に、第２ゲートはゲート接地として動
作するため、低インピーダンスで接地しなければ発振を
起こしやすい。これを防ぐために本実施例では、同一半
導体チップ内にキャパシタ11を集積化したものである。
これによって、半導体チップ外で接地した場合には存在
するボンディング・ワイヤのインピーダンスをなくし、
これによって接地インピーダンスを低減したものであ
る。 デュアルゲートMOSFETの場合、オン抵抗が大きいた
め、電力効率が低下する。従って、前段はデュアルゲー
トMOSFETとし、出力電力の大きい後段は電力効率の高い
MOSFETとすることができる。 第５図は、上記MOSFETの代わりに、ソースを共通とし
た２個の差動MOSFETと上記差動MOSFETのソースにドレイ
ンを接続したMOSFETより成り、該MOSFETのソースを接地
した差動増幅器を使用したものである。ここに、32、33
は上記第１のキャパシタであり、34、35は上記第２のキ
ャパシタである。また、入力端子５−２及び５−３は差
動入力端子であり、相補性の信号が入力される。入力端
子５−１は上記差動MOSFETのバイアス電流を制御し、上
記差動増幅器の利得を制御するものである。また、入力
端子５−２あるいは５−３の一方を接地し、他方より信
号を入力すれば、上記差動増幅器の出力は相補性の信号
が得られるので、これをプッシュプル増幅器の前置増幅
器として使用することもできる。また、入力端子５−１
より信号を入力し、入力端子５−２あるいは５−３を相
補性の直流バイアス端子として使用すれば、前記デュア
ルゲートMOSFETより利得制御範囲、特に利得減衰量の大
きな利得制御増幅器となるものである。 第６図はバイアス制御を行うことを目的として、前段
及び後段増幅器の数分の１から数100分の１程度のチャ
ネル幅を有するMOSFET12を集積化したものである。MOSF
ET12のゲートはドレインと接続して成り、バイアス制御
端子15より抵抗13を介してバイアス制御電圧を印加す
る。MOSFET12の印加電圧は抵抗14によって前段及び後段
増幅器のゲートに印加する。バイアス制御電圧がMOSFET
12のしきい電圧より大きい時は、バイアス制御電圧と上
記しきい電圧の差を抵抗13の抵抗値で除した電流によっ
て、MOSFET12の電流を決定する。前段及び後段増幅器の
バイアス電流はMOSFET12の電流に比例して設定し、これ
はいわゆる前段及び後段増幅器のアイドリング電流とな
るものである。これはMOSFETのカレントミラー効果を使
用したものであり、該増幅器が高出力動作を行っている
時の電力利得及び効率のばらつきを少なくすることがで
きる。一方、バイアス制御電圧がMOSFET12のしきい電圧
より小さい時はMOSFET12の電流はほとんどゼロになり、
バイアス制御電圧はそのまま前段及び後段増幅器のゲー
トに印加される。すなわち、しきい電圧より小さい場合
は前段及び後段増幅器は同時にＣ級増幅器となり、電力
利得を大幅に減衰させることができる。これにより、本
発明における集積化高周波増幅器は、高出力動作を行っ
ている時は、しきい電圧のばらつきの影響を受けなくな
ると共に、該高周波増幅器に必要な利得減衰制御を確実
に行うことができる。 第７図は前段増幅器としてデュアルゲートMOSFET、後
段増幅器としてMOSFETを使用した場合を示す。前段デュ
アルゲートMOSFETと第１ゲートのバイアス電圧は固定
し、前段の利得制御は第２ゲート印加電圧によって行う
ものである。これによって前段の入力インピーダンスは
固定されるので、第１ゲートによる利得制御の場合には
発生した入力整合の変動を無くすることができる。本実
施例では前段デュアルゲートMOSFETの利得制御を行うこ
とを目的として、前段デュアルゲートMOSFETの数分の１
から数100分の１程度のチャネル幅を有するデュアルゲ
ートMOSFET16を集積化したものである。デュアルゲート
MOSFET16の第１ゲートはバイアス端子19より供給する高
電位に設定し、第２ゲートはドレインと接続して、バイ
アス制御端子15より抵抗17を介してバイアス制御電圧を
印加する。デュアルゲートMOSFET16の第２ゲート電圧
は、抵抗18によって前段デュアルゲートMOSFETの第２ゲ
ートに印加する。第２ゲートの印加電圧は、デュアルゲ
ートMOSFETの飽和電流を決定するものであり、電力増幅
器の場合は大振幅動作を行うため、該飽和電流の大小に
よって利得制御は実現される。前段デュアルゲートMOSF
ETとデュアルゲートMOSFET16は、同一半導体チップに集
積化するので、上記飽和電流は、上記デュアルゲートMO
SFETの縮小比相当の比例関係を有する。従って、デュア
ルゲートMOSFET16の飽和電流を与える第２ゲート電圧を
得て、これを前段デュアルゲートMOSFETの第２ゲートに
印加すれば、該飽和電流を設定することができる。すな
わち、バイアス制御電圧をVapc、抵抗17の値をR17、デ
ュアルゲートMOSFET16のドレイン電圧をVxとすると、第
１ゲートが高電位に設定されている場合は、デュアルゲ
ートMOSFET16の飽和電流Ixは（Vapc−Vx）/R17となる。
従ってIxは概略、バイアス制御電圧によって決定され、
その結果、第２ゲート印加電圧Vxも決定される。該電圧
は前段デュアルゲートMOSFETの第２ゲートの印加電圧と
なる。その結果、該飽和電流、従って、該利得はしきい
電圧のばらつきの影響を受けることなく、上記バイアス
制御電圧によって決定することができる。 第８図は本発明の断面構造に関する一実施例を示す。
本実施例は、Ｐ型高濃度シリコン基板の上に成長したＰ
型低濃度層を有する半導体基板に、２つの横型オフセッ
トゲートMOSFET20、21及び第１、第２のキャパシタを形
成したものである。ここに上記Ｐ型高濃度シリコン基板
は接地し、上記第２のキャパシタは、上記Ｐ型低濃度層
を貫通するＰ型高濃度拡散層25を下部電極、該表面保護
膜を誘導体、該表面保護膜の上部に選択的に形成したゲ
ート形成膜22を上部電極として構成したものである。ま
た、上記第１のキャパシタは、上記第２のキャパシタの
上部電極22を下部電極とし、該下部電極を蔽う第１の絶
縁膜を誘電体とし、該絶縁膜の上部に選択的に形成した
第１の金属膜23を中間電極とし、該中間電極23の上部を
蔽う第２の絶縁膜を誘電体とし、該絶縁膜の上部に選択
的に形成した第２の金属膜24を上部電極として構成し、
該中間電極23を前段MOSFET20のドレインと接続し、該下
部電極22と上部電極24は接続して後段MOSFET21のゲート
と接続したものである。また、上記第１及び第２のキャ
パシタは該直列抵抗成分が小さいため、同調選択度が必
要以上に高くなる場合があり、最適な選択度を得るため
に、上記Ｐ型高濃度拡散層25に若干の抵抗成分を付加す
るものである。すなわち、上記Ｐ型高濃度拡散層25の面
積を小さくすれば、上記第２のキャパシタの直列抵抗を
付加することができる。また、上記Ｐ型高濃度拡散層25
を低濃度に制御すれば、製造過程において上記第２のキ
ャパシタの直列抵抗を最適に微調整することができる。 また、本実施例においては、第１のキャパシタは第２
のキャパシタの上部に構成され、接地からシールドされ
るため、前段MOSFET21の出力が接地される割合が極めて
小さく、ほとんど全ての出力は第２のキャパシタに伝達
される。また、第２のキャパシタとしては、後段MOSFET
21のゲートとソース間のキャパシタを使用することがで
きるので、その不足分を集積化すればよく、一般に第１
のキャパシタより小さくすることができる。本実施例に
おいては、小さな第２のキャパシタの上に２層構造によ
って、第１のキャパシタを集積化したものであり、チッ
プ面積を小さくすることができる。また、上記第１のキ
ャパシタは上記２層構造によっても必要なキャパシタン
スが得られない場合は、上記第２のキャパシタの上部を
蔽う絶縁膜を選択的に薄く形成するものである。 また本実施例においては、入力及び出力ボンディング
・パッド29及び30の直下にＮ型拡散層27及び28を形成し
て、これを入力のゲート・バイアス電圧あるいは出力の
ドレイン電圧によって、高電位に保つことにより、上記
入力及び出力ボンディング・パッドと半導体基板の間に
存在するキャパシタンスを低減するものである。これに
より、入力整合回路の選択度が必要以上に高くなること
を防ぐことができ、更に出力端子においては、ボンディ
ング・パッドのキャパシタンスを通して流れる電流によ
って発生する、出力電力の損失を少なくすることができ
る。 第10図は第５図のチップ・パターンである。ここに3
6、37、、、43はそれぞれストライプ状MOSFETを示す。
該36と38は前段差動増幅器の差動MOSFET、該37と39は並
列接続された前段差動増幅器のバイアス電流制御用MOSF
ET、該40と42は後段差動増幅器の差動MOSFET、該41と43
は並列接続された後段差動増幅器のバイアス電流制御用
MOSFETである。また、32及び33は第１のキャパシタ、34
と35は第２のキャパシタである。上記第１のキャパシタ
は32及び33は第２のキャパシタ34及び35の上部にそれぞ
れ重ねて構成されており、チップ面積を小さくすること
ができる。更に、上記キャパシタは上記差動増幅器の正
相、逆相に対応して、チップ中央に対して対称に配置す
ると共に、前段増幅器と後段増幅器は上記キャパシタの
配置位置によって分離したものであり、チップ内部にお
ける不必要な信号の帰還を十分に抑えたものである。こ
れによって、高利得の増幅器において発生した不安定性
を無くすることができる。 第11図は、本発明による集積化高周波増幅器チップを
用いて高周波増幅器を構成した実施例の回路図を示す。
ここに、１は第６図に示したものに対応する。 36は入力端子、37は入力整合回路、38は出力端子、39
は出力整合回路を示す。前段と後段の段間整合は、あら
かじめ設計された集積化キャパシタとボンディング・ワ
イヤ２のインダクタンスによって行う。上記集積化キャ
パシタとボンディング・ワイヤのばらつきはキャパシタ
40によって微調整を行うことができる。このように、本
発明による集積化高周波増幅器チップを使用すれば、段
間整合が極めて容易であり、また広範囲に周波数帯を変
更することができる。また、本発明を使用すれば、電源
端子と微調整端子に要する配置を行うだけで、２段以上
の増幅器も１段の増幅器の空白位置に構成することがで
き、実質的な面積の増加は少ない。その結果、従来は上
記段間整合回路及びバイアス回路に要した面積を大幅に
節約することができる。
はソース接地された２個のMOSFETと上記第１のキャパシ
タを集積化した半導体チップ、２はボンディング・ワイ
ヤのインダクタンス、５は入力端子、６は出力端子、８
は電源端子である。ここに、前段MOSFETの出力インピー
ダンスと後段MOSFETの入力インピーダンスの整合は、上
記第１のキャパシタ３と上記入力インピーダンスのキャ
パシタンス成分の比を使用し、同調は後段MOSFETのゲー
ト・ボンディング・ワイヤのインダクタンス２を使用す
るものである。従って、本発明においては、半導体チッ
プ製造後においても、上記ボンディング・ワイヤのイン
ダクタンス２によって、周波数帯を調整することができ
る。 また、キャパシタ３に関しては、従来は、前段と後段
の間の直流遮断と高周波信号の通過を目的として、可能
な限り大きなものが必要であった。しかし本発明では、
インピーダンス変換比に対応して、十分小さなものでよ
く、同一半導体チップに集積化することが容易となる。 ７はバイアス端子であるが、微調整端子としても使用
され、上記ボンディング・ワイヤのインダクタンス２に
よる周波数の調整を、増幅器製造後において、更に微調
整することができるものである。 第２図は、後段MOSFETの入力キャパシタンスが小さい
場合に、第２のキャパシタ４を付加したものである。キ
ャパシタンスが小さい場合、特定の周波数に同調するた
めには、インダクタンスを大きくする必要がある。ボン
ディング・ワイヤの長さは限られているもので、そのイ
ンダクタンスを大きくすることは困難である。そのよう
な場合、キャパシタンスを大きくすればインダクタンス
の増大を無くすることができる。これによって、上記ボ
ンディング・ワイヤの長さを過大にすることなく同調を
行うことができる。 第３図は、ボンディング・ワイヤのインダクタンス２
が不足する場合に、不足分を半導体チップに集積化する
ようにしたものである。ここに９は同一半導体チップ表
面にアルミニウム等の配線金属、あるいはポリシリコン
あるいはモリブデン等のゲート形成材料によって構成さ
れたインダクタンスである。 第４図は、上記MOSFETの代わりにデュアルゲートMOSF
ETを使用し、第２ゲート端子10に印加される電圧によっ
て利得制御を行うようにしたものである。これによっ
て、上記MOSFETのゲート・バイアス電圧による利得制御
の場合には発生した入力インピーダンスの変動をなくし
たものである。更に、第２ゲートはゲート接地として動
作するため、低インピーダンスで接地しなければ発振を
起こしやすい。これを防ぐために本実施例では、同一半
導体チップ内にキャパシタ11を集積化したものである。
これによって、半導体チップ外で接地した場合には存在
するボンディング・ワイヤのインピーダンスをなくし、
これによって接地インピーダンスを低減したものであ
る。 デュアルゲートMOSFETの場合、オン抵抗が大きいた
め、電力効率が低下する。従って、前段はデュアルゲー
トMOSFETとし、出力電力の大きい後段は電力効率の高い
MOSFETとすることができる。 第５図は、上記MOSFETの代わりに、ソースを共通とし
た２個の差動MOSFETと上記差動MOSFETのソースにドレイ
ンを接続したMOSFETより成り、該MOSFETのソースを接地
した差動増幅器を使用したものである。ここに、32、33
は上記第１のキャパシタであり、34、35は上記第２のキ
ャパシタである。また、入力端子５−２及び５−３は差
動入力端子であり、相補性の信号が入力される。入力端
子５−１は上記差動MOSFETのバイアス電流を制御し、上
記差動増幅器の利得を制御するものである。また、入力
端子５−２あるいは５−３の一方を接地し、他方より信
号を入力すれば、上記差動増幅器の出力は相補性の信号
が得られるので、これをプッシュプル増幅器の前置増幅
器として使用することもできる。また、入力端子５−１
より信号を入力し、入力端子５−２あるいは５−３を相
補性の直流バイアス端子として使用すれば、前記デュア
ルゲートMOSFETより利得制御範囲、特に利得減衰量の大
きな利得制御増幅器となるものである。 第６図はバイアス制御を行うことを目的として、前段
及び後段増幅器の数分の１から数100分の１程度のチャ
ネル幅を有するMOSFET12を集積化したものである。MOSF
ET12のゲートはドレインと接続して成り、バイアス制御
端子15より抵抗13を介してバイアス制御電圧を印加す
る。MOSFET12の印加電圧は抵抗14によって前段及び後段
増幅器のゲートに印加する。バイアス制御電圧がMOSFET
12のしきい電圧より大きい時は、バイアス制御電圧と上
記しきい電圧の差を抵抗13の抵抗値で除した電流によっ
て、MOSFET12の電流を決定する。前段及び後段増幅器の
バイアス電流はMOSFET12の電流に比例して設定し、これ
はいわゆる前段及び後段増幅器のアイドリング電流とな
るものである。これはMOSFETのカレントミラー効果を使
用したものであり、該増幅器が高出力動作を行っている
時の電力利得及び効率のばらつきを少なくすることがで
きる。一方、バイアス制御電圧がMOSFET12のしきい電圧
より小さい時はMOSFET12の電流はほとんどゼロになり、
バイアス制御電圧はそのまま前段及び後段増幅器のゲー
トに印加される。すなわち、しきい電圧より小さい場合
は前段及び後段増幅器は同時にＣ級増幅器となり、電力
利得を大幅に減衰させることができる。これにより、本
発明における集積化高周波増幅器は、高出力動作を行っ
ている時は、しきい電圧のばらつきの影響を受けなくな
ると共に、該高周波増幅器に必要な利得減衰制御を確実
に行うことができる。 第７図は前段増幅器としてデュアルゲートMOSFET、後
段増幅器としてMOSFETを使用した場合を示す。前段デュ
アルゲートMOSFETと第１ゲートのバイアス電圧は固定
し、前段の利得制御は第２ゲート印加電圧によって行う
ものである。これによって前段の入力インピーダンスは
固定されるので、第１ゲートによる利得制御の場合には
発生した入力整合の変動を無くすることができる。本実
施例では前段デュアルゲートMOSFETの利得制御を行うこ
とを目的として、前段デュアルゲートMOSFETの数分の１
から数100分の１程度のチャネル幅を有するデュアルゲ
ートMOSFET16を集積化したものである。デュアルゲート
MOSFET16の第１ゲートはバイアス端子19より供給する高
電位に設定し、第２ゲートはドレインと接続して、バイ
アス制御端子15より抵抗17を介してバイアス制御電圧を
印加する。デュアルゲートMOSFET16の第２ゲート電圧
は、抵抗18によって前段デュアルゲートMOSFETの第２ゲ
ートに印加する。第２ゲートの印加電圧は、デュアルゲ
ートMOSFETの飽和電流を決定するものであり、電力増幅
器の場合は大振幅動作を行うため、該飽和電流の大小に
よって利得制御は実現される。前段デュアルゲートMOSF
ETとデュアルゲートMOSFET16は、同一半導体チップに集
積化するので、上記飽和電流は、上記デュアルゲートMO
SFETの縮小比相当の比例関係を有する。従って、デュア
ルゲートMOSFET16の飽和電流を与える第２ゲート電圧を
得て、これを前段デュアルゲートMOSFETの第２ゲートに
印加すれば、該飽和電流を設定することができる。すな
わち、バイアス制御電圧をVapc、抵抗17の値をR17、デ
ュアルゲートMOSFET16のドレイン電圧をVxとすると、第
１ゲートが高電位に設定されている場合は、デュアルゲ
ートMOSFET16の飽和電流Ixは（Vapc−Vx）/R17となる。
従ってIxは概略、バイアス制御電圧によって決定され、
その結果、第２ゲート印加電圧Vxも決定される。該電圧
は前段デュアルゲートMOSFETの第２ゲートの印加電圧と
なる。その結果、該飽和電流、従って、該利得はしきい
電圧のばらつきの影響を受けることなく、上記バイアス
制御電圧によって決定することができる。 第８図は本発明の断面構造に関する一実施例を示す。
本実施例は、Ｐ型高濃度シリコン基板の上に成長したＰ
型低濃度層を有する半導体基板に、２つの横型オフセッ
トゲートMOSFET20、21及び第１、第２のキャパシタを形
成したものである。ここに上記Ｐ型高濃度シリコン基板
は接地し、上記第２のキャパシタは、上記Ｐ型低濃度層
を貫通するＰ型高濃度拡散層25を下部電極、該表面保護
膜を誘導体、該表面保護膜の上部に選択的に形成したゲ
ート形成膜22を上部電極として構成したものである。ま
た、上記第１のキャパシタは、上記第２のキャパシタの
上部電極22を下部電極とし、該下部電極を蔽う第１の絶
縁膜を誘電体とし、該絶縁膜の上部に選択的に形成した
第１の金属膜23を中間電極とし、該中間電極23の上部を
蔽う第２の絶縁膜を誘電体とし、該絶縁膜の上部に選択
的に形成した第２の金属膜24を上部電極として構成し、
該中間電極23を前段MOSFET20のドレインと接続し、該下
部電極22と上部電極24は接続して後段MOSFET21のゲート
と接続したものである。また、上記第１及び第２のキャ
パシタは該直列抵抗成分が小さいため、同調選択度が必
要以上に高くなる場合があり、最適な選択度を得るため
に、上記Ｐ型高濃度拡散層25に若干の抵抗成分を付加す
るものである。すなわち、上記Ｐ型高濃度拡散層25の面
積を小さくすれば、上記第２のキャパシタの直列抵抗を
付加することができる。また、上記Ｐ型高濃度拡散層25
を低濃度に制御すれば、製造過程において上記第２のキ
ャパシタの直列抵抗を最適に微調整することができる。 また、本実施例においては、第１のキャパシタは第２
のキャパシタの上部に構成され、接地からシールドされ
るため、前段MOSFET21の出力が接地される割合が極めて
小さく、ほとんど全ての出力は第２のキャパシタに伝達
される。また、第２のキャパシタとしては、後段MOSFET
21のゲートとソース間のキャパシタを使用することがで
きるので、その不足分を集積化すればよく、一般に第１
のキャパシタより小さくすることができる。本実施例に
おいては、小さな第２のキャパシタの上に２層構造によ
って、第１のキャパシタを集積化したものであり、チッ
プ面積を小さくすることができる。また、上記第１のキ
ャパシタは上記２層構造によっても必要なキャパシタン
スが得られない場合は、上記第２のキャパシタの上部を
蔽う絶縁膜を選択的に薄く形成するものである。 また本実施例においては、入力及び出力ボンディング
・パッド29及び30の直下にＮ型拡散層27及び28を形成し
て、これを入力のゲート・バイアス電圧あるいは出力の
ドレイン電圧によって、高電位に保つことにより、上記
入力及び出力ボンディング・パッドと半導体基板の間に
存在するキャパシタンスを低減するものである。これに
より、入力整合回路の選択度が必要以上に高くなること
を防ぐことができ、更に出力端子においては、ボンディ
ング・パッドのキャパシタンスを通して流れる電流によ
って発生する、出力電力の損失を少なくすることができ
る。 第10図は第５図のチップ・パターンである。ここに3
6、37、、、43はそれぞれストライプ状MOSFETを示す。
該36と38は前段差動増幅器の差動MOSFET、該37と39は並
列接続された前段差動増幅器のバイアス電流制御用MOSF
ET、該40と42は後段差動増幅器の差動MOSFET、該41と43
は並列接続された後段差動増幅器のバイアス電流制御用
MOSFETである。また、32及び33は第１のキャパシタ、34
と35は第２のキャパシタである。上記第１のキャパシタ
は32及び33は第２のキャパシタ34及び35の上部にそれぞ
れ重ねて構成されており、チップ面積を小さくすること
ができる。更に、上記キャパシタは上記差動増幅器の正
相、逆相に対応して、チップ中央に対して対称に配置す
ると共に、前段増幅器と後段増幅器は上記キャパシタの
配置位置によって分離したものであり、チップ内部にお
ける不必要な信号の帰還を十分に抑えたものである。こ
れによって、高利得の増幅器において発生した不安定性
を無くすることができる。 第11図は、本発明による集積化高周波増幅器チップを
用いて高周波増幅器を構成した実施例の回路図を示す。
ここに、１は第６図に示したものに対応する。 36は入力端子、37は入力整合回路、38は出力端子、39
は出力整合回路を示す。前段と後段の段間整合は、あら
かじめ設計された集積化キャパシタとボンディング・ワ
イヤ２のインダクタンスによって行う。上記集積化キャ
パシタとボンディング・ワイヤのばらつきはキャパシタ
40によって微調整を行うことができる。このように、本
発明による集積化高周波増幅器チップを使用すれば、段
間整合が極めて容易であり、また広範囲に周波数帯を変
更することができる。また、本発明を使用すれば、電源
端子と微調整端子に要する配置を行うだけで、２段以上
の増幅器も１段の増幅器の空白位置に構成することがで
き、実質的な面積の増加は少ない。その結果、従来は上
記段間整合回路及びバイアス回路に要した面積を大幅に
節約することができる。
このように本発明においては、集積化キャパシタによ
るインピーダンス変換を使用するので、ストリップ線
路、あるいはインダクタンスによる場合に比較して、そ
の抵抗成分による電力のロスを低減することができる。
更に本発明においては、同調を行うために唯一のインダ
クタを接続すればよく、調整を簡素化できる利点があ
る。このインダクタとしては、半導体チップを外部回路
と接続する抵抗成分の小さいボンディング・ワイヤを使
用することができ、高周波電力の損失を低減することが
できる。また、本来存在するボンディング・ワイヤを使
用するので、半導体チップ上に集積化する必要はなく、
チップ面積を小さくすることができる。また、上記ボン
ディング・ワイヤは外部回路に接続されるものであり、
増幅器製造後においても、上記インダクタンスの誤差及
び半導体チップ製造のばらつきを外部回路から微調整す
ることができる利点がある。 また本発明の集積化高周波増幅器においては、キャパ
シタは多層に重ねて集積化されるとともに、後段MOSFET
の入力キャパシタンスを使用することができる利点があ
り、チップ面積を小さくすることができる。 また本発明の集積化高周波増幅器においては、半導体
チップ製造上の、MOSFETのしきい電圧のばらつきを吸収
することができ、もって高出力動作時の電力利得及び効
率のばらつきを少なくすることができるとともに、利得
制御を行うことができる。またデュアルゲートMOSFETあ
るいは差動増幅器を使用すれば、利得制御に伴う入力イ
ンピーダンスの変動を無くすることができ、もって入力
整合回路の製造上の歩留まりを向上させることができ
る。 また本発明の集積化高周波増幅器においては、ボンデ
ィング・パッド直下のキャパシタンスが低減されるた
め、入力整合回路の選択度は必要以上に高くなることが
無くなり、もって入力定在波比のばらつきを低減するこ
とができるとともに、出力電力の損失を低減することが
できる。 以上述べたように、本発明は、特に3GHz以下の周波数
領域においても高周波増幅器の集積化を容易に実現した
ものであり、合わせて調整の容易化、製造歩留まりの向
上、電力効率の向上、利得制御機能の高度化、高安定度
の維持を実現したものである。
るインピーダンス変換を使用するので、ストリップ線
路、あるいはインダクタンスによる場合に比較して、そ
の抵抗成分による電力のロスを低減することができる。
更に本発明においては、同調を行うために唯一のインダ
クタを接続すればよく、調整を簡素化できる利点があ
る。このインダクタとしては、半導体チップを外部回路
と接続する抵抗成分の小さいボンディング・ワイヤを使
用することができ、高周波電力の損失を低減することが
できる。また、本来存在するボンディング・ワイヤを使
用するので、半導体チップ上に集積化する必要はなく、
チップ面積を小さくすることができる。また、上記ボン
ディング・ワイヤは外部回路に接続されるものであり、
増幅器製造後においても、上記インダクタンスの誤差及
び半導体チップ製造のばらつきを外部回路から微調整す
ることができる利点がある。 また本発明の集積化高周波増幅器においては、キャパ
シタは多層に重ねて集積化されるとともに、後段MOSFET
の入力キャパシタンスを使用することができる利点があ
り、チップ面積を小さくすることができる。 また本発明の集積化高周波増幅器においては、半導体
チップ製造上の、MOSFETのしきい電圧のばらつきを吸収
することができ、もって高出力動作時の電力利得及び効
率のばらつきを少なくすることができるとともに、利得
制御を行うことができる。またデュアルゲートMOSFETあ
るいは差動増幅器を使用すれば、利得制御に伴う入力イ
ンピーダンスの変動を無くすることができ、もって入力
整合回路の製造上の歩留まりを向上させることができ
る。 また本発明の集積化高周波増幅器においては、ボンデ
ィング・パッド直下のキャパシタンスが低減されるた
め、入力整合回路の選択度は必要以上に高くなることが
無くなり、もって入力定在波比のばらつきを低減するこ
とができるとともに、出力電力の損失を低減することが
できる。 以上述べたように、本発明は、特に3GHz以下の周波数
領域においても高周波増幅器の集積化を容易に実現した
ものであり、合わせて調整の容易化、製造歩留まりの向
上、電力効率の向上、利得制御機能の高度化、高安定度
の維持を実現したものである。
第１図乃至第７図は本発明の実施例の高周波増幅器の回
路図第８図は第２図の回路の断面図、第９図は従来の高
周波増幅回路の回路図、第10図は第５図の回路のチップ
・パターンを示す平面図、第11図は本発明の集積化増幅
回路チップの一使用例を示す図回路素子グループの配置
図である。 符号の説明 １……半導体チップ、２……ボンディング・ワイヤ、
３、４……キャパシタ、５、５−１、５−２、５−３…
…入力端子、６、６−１、６−２……出力端子、７、７
−１、７−２、７−３……バイアス端子、８、８−１、
８−２……電源端子、９……インダクタ、10……第２ゲ
ート端子、11……キャパシタ、12……MOSFET、13、14…
…抵抗、15……バイアス制御端子、16……デュアル・ゲ
ートMOSFET、17、18……抵抗、19……バイアス端子、2
0、21……MOSFET、22……ゲート形成膜、23、24……金
属膜、25、26……Ｐ型高濃度拡散層、27、28……Ｎ型拡
散層、29、30……ボンディング・パッド、31……ストリ
ップ・ライン、32、33……第１のキャパシタ、34、35…
…第２のキャパシタ、36……入力端子、37……入力整合
回路、38……出力端子、39……出力整合回路、40……キ
ャパシタ
路図第８図は第２図の回路の断面図、第９図は従来の高
周波増幅回路の回路図、第10図は第５図の回路のチップ
・パターンを示す平面図、第11図は本発明の集積化増幅
回路チップの一使用例を示す図回路素子グループの配置
図である。 符号の説明 １……半導体チップ、２……ボンディング・ワイヤ、
３、４……キャパシタ、５、５−１、５−２、５−３…
…入力端子、６、６−１、６−２……出力端子、７、７
−１、７−２、７−３……バイアス端子、８、８−１、
８−２……電源端子、９……インダクタ、10……第２ゲ
ート端子、11……キャパシタ、12……MOSFET、13、14…
…抵抗、15……バイアス制御端子、16……デュアル・ゲ
ートMOSFET、17、18……抵抗、19……バイアス端子、2
0、21……MOSFET、22……ゲート形成膜、23、24……金
属膜、25、26……Ｐ型高濃度拡散層、27、28……Ｎ型拡
散層、29、30……ボンディング・パッド、31……ストリ
ップ・ライン、32、33……第１のキャパシタ、34、35…
…第２のキャパシタ、36……入力端子、37……入力整合
回路、38……出力端子、39……出力整合回路、40……キ
ャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 章 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (56)参考文献 特開 平１−318306（ＪＰ，Ａ) 特開 昭60−140907（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/189 - 3/195 H03F 3/60 H01L 27/085 - 27/098 H01L 27/04
Claims (15)
- 【請求項１】MOSFET、あるいはデュアルゲートMOSFET、
あるいはソースを共通とした２個の差動MOSFETと上記差
動MOSFETのソースにドレインが接続されたMOSFETで構成
される差動増幅器より成る、少なくとも２個の増幅部及
び第１のキャパシタより成り、上記キャパシタの一端は
前段増幅部の出力端子に、他端は後段増幅部の入力端子
に接続して成る高周波増幅器において、上記増幅部及び
キャパシタは同一半導体基板に形成して成り、上記キャ
パシタと上記後段増幅部の入力インピーダンス及び該入
力端子に接続されたボンディング・ワイヤとによって同
調回路を構成したことを特徴とする集積化高周波増幅
器。 - 【請求項２】上記半導体基板の上記後段増幅部の入力端
子と接地の間に第２のキャパシタを形成した特許請求の
範囲第１項記載の集積化高周波増幅器。 - 【請求項３】上記増幅部の前段及び後段をMOSFET、デュ
アルゲートMOSFET、あるいは上記差動増幅器の組み合わ
せで構成した特許請求の範囲第１項及び第２項記載の集
積化高周波増幅器。 - 【請求項４】上記半導体基板に第３のキャパシタを形成
し、上記デュアルゲートMOSFETの第２ゲートあるいは上
記差動増幅器の制御ゲートと接地の間に接続した特許請
求の範囲第１項、第２項及び第３項記載の集積化高周波
増幅器。 - 【請求項５】上記半導体基板にインダクタを形成し、上
記後段増幅部の入力端子と、該入力端子のボンディング
・パッドとの間に接続した特許請求の範囲第１項、第２
項、第３項、及び第４項記載の集積化高周波増幅器。 - 【請求項６】上記半導体基板に複数の抵抗体及び第３の
増幅部を形成し、該増幅部と上記増幅部の各々のゲート
端子を上記抵抗体によってそれぞれ接続して成り、上記
第３の増幅部のゲート・バイアス電圧と同等の、あるい
は比例する電圧をして、上記各々の増幅部のゲート・バ
イアス電圧とした特許請求の範囲第１項、第２項、第３
項、第４項及び第５項記載の集積化高周波増幅器。 - 【請求項７】上記第１のキャパシタは上記半導体基板の
表面保護膜の上部に選択的に形成した第１の金属膜を下
部電極とし、該金属膜の上部を蔽う絶縁膜を誘導体と
し、該絶縁膜の上部に選択的に形成した第２の金属膜を
上部電極として構成し、該上部電極は上記前段増幅部の
出力端子と接続し、該下部電極は上記後段増幅部の入力
端子と接続して成ることを特徴とする特許請求の範囲第
１項、第２項、第３項、第４項、第５項、及び第６項記
載の集積化高周波増幅器。 - 【請求項８】上記下部電極を、ゲート形成膜を使用して
形成したことを特徴とする特許請求の範囲第７項記載の
集積化高周波増幅器。 - 【請求項９】上記絶縁膜を選択的に薄く形成したことを
特徴とする特許請求の範囲第７項及び第８項記載の集積
化高周波増幅器。 - 【請求項１０】上記第１のキャパシタの下部電極は、上
記半導体基板の表面保護膜の上部にゲート形成膜を使用
して選択的に形成し、該ゲート形成膜の上部を蔽う第１
の絶縁膜を誘導体とし、該絶縁膜の上部に選択的に形成
した第１の金属膜を中間電極とし、該金属膜の上部を蔽
う第２の絶縁膜を誘導体とし、該絶縁膜の上部に選択的
に形成した第２の金属膜を上部電極として構成し、該中
間電極は前段増幅部の出力端子と接続し、該下部電極と
上部電極は接続して、後段増幅部の入力端子と接続した
特許請求の範囲第１項、第２項、第３項、第４項、第５
項及び第６項記載の集積化高周波増幅器。 - 【請求項１１】上記半導体基板はＰ型高濃度シリコン基
板上に成長したＰ型低濃度層より成り、上記第２あるい
は第３のキャパシタは、上記半導体基板表面より、上記
Ｐ型高濃度シリコン基板に達する部分的な高濃度のＰ型
拡散層を形成して、これを下部電極とし、上記半導体基
板の表面を蔽う表面保護膜を誘導体とし、該表面保護膜
の上部に選択的に形成した金属膜を上部電極とした特許
請求の範囲第１項〜第10項記載の集積化高周波増幅器。 - 【請求項１２】上記第２のキャパシタにおいては、該上
部電極の面積より、該高濃度Ｐ型拡散層の面積を小さく
したことを特徴とする特許請求の範囲第11項記載の集積
化高周波増幅器。 - 【請求項１３】上記第２のキャパシタにおいては、該Ｐ
型高濃度拡散層の濃度を第３のキャパシタにおけるＰ型
高濃度拡散層の濃度より低濃度したことを特徴とする特
許請求の範囲第11項記載の集積化高周波増幅器。 - 【請求項１４】上記前段増幅部の入力端子、あるいは後
段増幅部の出力端子に対応するボンディング・パッド直
下にＮ型拡散層を形成し、該Ｎ型拡散層の電位を上記半
導体基板の電位に対して高電位に保つことを特徴とする
特許請求の範囲第１項〜第13項記載の集積化高周波増幅
器。 - 【請求項１５】上記前段増幅部より成る第１配置グルー
プと、上記後段増幅部より成る第２配置グループと、上
記第１、第２、及び第３のキャパシタより成る第３配置
グループを構成し、該第３配置グループによって、該第
１配置グループと該第２配置グループを分離したことを
特徴とする特許請求の範囲第１項〜第14項記載の集積化
高周波増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029797A JP2821158B2 (ja) | 1989-02-10 | 1989-02-10 | 集積化高周波増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029797A JP2821158B2 (ja) | 1989-02-10 | 1989-02-10 | 集積化高周波増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210902A JPH02210902A (ja) | 1990-08-22 |
| JP2821158B2 true JP2821158B2 (ja) | 1998-11-05 |
Family
ID=12285994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029797A Expired - Fee Related JP2821158B2 (ja) | 1989-02-10 | 1989-02-10 | 集積化高周波増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821158B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504433B1 (en) * | 2000-09-15 | 2003-01-07 | Atheros Communications, Inc. | CMOS transceiver having an integrated power amplifier |
-
1989
- 1989-02-10 JP JP1029797A patent/JP2821158B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02210902A (ja) | 1990-08-22 |
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