JPH0239573A - ゲートバイアホール型半導体素子 - Google Patents
ゲートバイアホール型半導体素子Info
- Publication number
- JPH0239573A JPH0239573A JP18841888A JP18841888A JPH0239573A JP H0239573 A JPH0239573 A JP H0239573A JP 18841888 A JP18841888 A JP 18841888A JP 18841888 A JP18841888 A JP 18841888A JP H0239573 A JPH0239573 A JP H0239573A
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- JP
- Japan
- Prior art keywords
- gate
- electrode
- drain electrode
- viahole
- gate electrode
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000004020 conductor Substances 0.000 claims description 12
- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超高周波領域における半導体素子構造に係り
、特に素子の高出力化に好適なゲートバイアホール型半
導体素子の構造に関する。
、特に素子の高出力化に好適なゲートバイアホール型半
導体素子の構造に関する。
従来の高出力半導体素子構造は、特開昭５３年−４９９
３０号に記載のように、ストリップラインを用いて電力
合成型の平面構造をしていた。
３０号に記載のように、ストリップラインを用いて電力
合成型の平面構造をしていた。
上記従来技術では、（１）半導体素子と伝送路の接続に
は同軸−ストリップライン変換器が必要となることから
生ずる変換器部の損失、（２）素子位置に依存した位相
差補正の限界により、高出力化高利得化がさまたげられ
ていた。
は同軸−ストリップライン変換器が必要となることから
生ずる変換器部の損失、（２）素子位置に依存した位相
差補正の限界により、高出力化高利得化がさまたげられ
ていた。
本発明の目的は、同軸−ストリップライン変換部を無く
し、素子の位相差を生じさせない素子構造を提供するこ
とにある。
し、素子の位相差を生じさせない素子構造を提供するこ
とにある。
上記目的は、ドレイン電極を中心に、ゲート・ソースを
放射状に対称な位置に設け、ゲート電極をバイアホール
構造を用いて基板の反対側に取り出し、上記半導体素子
を同軸線路ではさみ込み、ソース電極を外部導体に、ゲ
ート電極とドレイン電極を中心導体に各々接続すること
により、達成される。
放射状に対称な位置に設け、ゲート電極をバイアホール
構造を用いて基板の反対側に取り出し、上記半導体素子
を同軸線路ではさみ込み、ソース電極を外部導体に、ゲ
ート電極とドレイン電極を中心導体に各々接続すること
により、達成される。
本発明によれば、半導体素子は、ストリップラインを介
することなく、同軸線路の中心導体とアース導体とに直
接接続される。それによって、同軸−ストリップ変換部
の損失はなくなり、高出力化が実現できる。
することなく、同軸線路の中心導体とアース導体とに直
接接続される。それによって、同軸−ストリップ変換部
の損失はなくなり、高出力化が実現できる。
また、半導体素子を放射状に配置しであるため、素子の
位相差はゼロに近くなり、高出力化、高利得化が図られ
る。
位相差はゼロに近くなり、高出力化、高利得化が図られ
る。
以下、本発明の詳細な説明する。
第１図は、半導体基板４上に形成された素子の平面図で
ある。中心にドレイン電極３を設け、その回りに、円形
ゲート電極１．ソース電極２を放射状に対称の位置に設
けた。第２図は、第１図に示した素子の裏面である。円
形ゲート電極６は、バイアホールを介し、表面のゲート
電Ｖｉｌと接続されている１本実施例によれば、入力信
号は各々のゲート電極に同位相で加えられ、増幅された
信号は、ドレイン電極に同位相で加えられ、利得の増加
、出力増大の効果がある。
ある。中心にドレイン電極３を設け、その回りに、円形
ゲート電極１．ソース電極２を放射状に対称の位置に設
けた。第２図は、第１図に示した素子の裏面である。円
形ゲート電極６は、バイアホールを介し、表面のゲート
電Ｖｉｌと接続されている１本実施例によれば、入力信
号は各々のゲート電極に同位相で加えられ、増幅された
信号は、ドレイン電極に同位相で加えられ、利得の増加
、出力増大の効果がある。
第３図は、第１図に示した半導体素子を同軸線路にはさ
み込んだ構造の縦方向断面図である。ソース電極２は、
同軸線路外部導体９に接続されている。裏面ゲート電極
６は、入力側整合回路を組み込んだ同軸線路中心導体７
に接続されている６また。ドレイン電極３は、出力側整
合回路を組み込んだ同軸線路中心導体８に接続されてい
る。これにより、同軸線路−ストリップライン変換部が
無くなり、変換部損失をゼロにでき、利得増加が可能と
なる。
み込んだ構造の縦方向断面図である。ソース電極２は、
同軸線路外部導体９に接続されている。裏面ゲート電極
６は、入力側整合回路を組み込んだ同軸線路中心導体７
に接続されている６また。ドレイン電極３は、出力側整
合回路を組み込んだ同軸線路中心導体８に接続されてい
る。これにより、同軸線路−ストリップライン変換部が
無くなり、変換部損失をゼロにでき、利得増加が可能と
なる。
第４図は、デバイスチップ１０を放射状位置に設けた時
の平面図である。基板１１の中心にドレイン電極３を設
け、デバイスのドレイン電極と接続されている。基板１
１上のゲート電極は、基板に設けたスルーホールにより
基板ウラ面に引き出されており、上記ゲート電極とデバ
イスのゲート電極とは基板表面にて接続されている。基
板上ソース電極２は、デバイスのソース電極と接続され
ている。また、第３図に示した同軸線路と直結する構造
にできることら、変換部損失をゼロにし、出力電力を増
加でき、利得増加が可能となる。
の平面図である。基板１１の中心にドレイン電極３を設
け、デバイスのドレイン電極と接続されている。基板１
１上のゲート電極は、基板に設けたスルーホールにより
基板ウラ面に引き出されており、上記ゲート電極とデバ
イスのゲート電極とは基板表面にて接続されている。基
板上ソース電極２は、デバイスのソース電極と接続され
ている。また、第３図に示した同軸線路と直結する構造
にできることら、変換部損失をゼロにし、出力電力を増
加でき、利得増加が可能となる。
本発明によれば、同軸−ストリップライン変換部を介す
ることなく、同軸線路と半導体素子が直接接続でき、素
子の位相差をゼロにできるので、素子の高出力化、高利
得化が実現できる。
ることなく、同軸線路と半導体素子が直接接続でき、素
子の位相差をゼロにできるので、素子の高出力化、高利
得化が実現できる。
第１図は本発明の一実施例の平面図、第２図は。
第１図の裏面図、第３図は、第１図半導体素子を同軸線
路にはさみ込んだ構造の縦方向断面図、第４図は、デバ
イスチップを放射状に対称な位置に設けた時の平面図で
ある。 １・・・ゲート電極、２・・・ソース電極、３・・・ド
レイン電極、４・・・半導体基板、５・・・ゲートバイ
アホール。 ６・・・ウラ面ゲート電極、７・・・入力側中心導体、
８・・・出力側中心導体、９・・・同軸外部導体、１０
・・・デ１０７ハ１人す・／７゜ ／／ 茎根
路にはさみ込んだ構造の縦方向断面図、第４図は、デバ
イスチップを放射状に対称な位置に設けた時の平面図で
ある。 １・・・ゲート電極、２・・・ソース電極、３・・・ド
レイン電極、４・・・半導体基板、５・・・ゲートバイ
アホール。 ６・・・ウラ面ゲート電極、７・・・入力側中心導体、
８・・・出力側中心導体、９・・・同軸外部導体、１０
・・・デ１０７ハ１人す・／７゜ ／／ 茎根
Claims (2)
- １．ドレイン電極を中心に、ゲート・ソースを放射状に
対称な位置に設け、ゲート電極をバイアホール構造によ
り基板の反対側に取り出して構成されたことを特徴とす
るゲートバイアホール型半導体素子。 - ２．第１項記載の半導体素子において上記半導体素子を
同軸線路の間にはさみ、ソース電極を外部導体に、ゲー
ト電極とドレイン電極を中心導体に各々接続して構成さ
れたことを特徴とするゲートバイアホール型半導体素子
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18841888A JPH0239573A (ja) | 1988-07-29 | 1988-07-29 | ゲートバイアホール型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18841888A JPH0239573A (ja) | 1988-07-29 | 1988-07-29 | ゲートバイアホール型半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239573A true JPH0239573A (ja) | 1990-02-08 |
Family
ID=16223316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18841888A Pending JPH0239573A (ja) | 1988-07-29 | 1988-07-29 | ゲートバイアホール型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239573A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232180A (ja) * | 1993-02-05 | 1994-08-19 | Nec Corp | 半導体装置 |
| JP2006005005A (ja) * | 2004-06-15 | 2006-01-05 | Toshiba Corp | 窒素化合物含有半導体装置 |
| JP2018528611A (ja) * | 2015-08-19 | 2018-09-27 | レイセオン カンパニー | ループ状に配列された電界効果トランジスタセルを有する電界効果トランジスタ |
-
1988
- 1988-07-29 JP JP18841888A patent/JPH0239573A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232180A (ja) * | 1993-02-05 | 1994-08-19 | Nec Corp | 半導体装置 |
| JP2006005005A (ja) * | 2004-06-15 | 2006-01-05 | Toshiba Corp | 窒素化合物含有半導体装置 |
| JP2018528611A (ja) * | 2015-08-19 | 2018-09-27 | レイセオン カンパニー | ループ状に配列された電界効果トランジスタセルを有する電界効果トランジスタ |
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